KR20160025432A

KR20160025432A - Method of forming semiconductor devices

Info

Publication number: KR20160025432A
Application number: KR1020140175047A
Authority: KR
Inventors: 도정호; 백상훈; 박선영; 오상규; 김진태; 원효식
Original assignee: 삼성전자주식회사
Priority date: 2014-08-25
Filing date: 2014-12-08
Publication date: 2016-03-08
Also published as: KR101679684B1

Abstract

The present invention relates to a method for producing a semiconductor device. More specifically, the purpose of the present invention is to provide a method for producing a semiconductor device which can be easily manufactured. The method for producing a semiconductor device includes the following steps: forming, on a substrate, an active pattern and a gate electrode which crosses the active pattern; forming a first contact which is connected to the active pattern on one side of the gate electrode; forming a second contact connected to the gate electrode; and forming a third contact connected to the first contact on the one side of the gate electrode. The third contact is formed by using a photomask which is different from the one used in the first contact, and the height of a bottom surface of the third contact is lower than that of a top surface of the first contact.

Description

[0001] METHOD OF FORMING SEMICONDUCTOR DEVICES [

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 복수의 스탠다드 셀들(standard cells)을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device including a plurality of standard cells and a manufacturing method thereof.

소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.Due to their small size, versatility and / or low manufacturing cost, semiconductor devices are becoming an important element in the electronics industry. Semiconductor devices can be classified into a semiconductor memory element for storing logic data, a semiconductor logic element for processing logic data, and a hybrid semiconductor element including a memory element and a logic element. As the electronics industry develops, there is a growing demand for properties of semiconductor devices. For example, there is an increasing demand for high reliability, high speed and / or multifunctionality for semiconductor devices. In order to meet these requirements, structures in semiconductor devices are becoming increasingly complex, and semiconductor devices are becoming more and more highly integrated.

본 발명이 이루고자 하는 기술적 과제는 제조가 용이한 반도체 소자의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides a method of fabricating a semiconductor device.

본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 활성 패턴 및 상기 활성 패턴을 가로지르는 게이트 전극을 형성하는 것; 상기 게이트 전극의 일 측에 상기 활성 패턴에 연결되는 제1 콘택을 형성하는 것; 상기 게이트 전극에 연결되는 제2 콘택을 형성하는 것; 및 상기 게이트 전극의 상기 일 측에 상기 제1 콘택에 연결되는 제3 콘택을 형성하는 것을 포함할 수 있다. 상기 제3 콘택은 상기 제1 콘택과 다른 포토 마스크를 이용하여 형성되고, 상기 제3 콘택의 하면의 높이는 상기 제1 콘택의 상면의 높이보다 낮을 수 있다.A method of manufacturing a semiconductor device according to the present invention includes: forming an active pattern on a substrate and a gate electrode across the active pattern; Forming a first contact connected to the active pattern on one side of the gate electrode; Forming a second contact connected to the gate electrode; And forming a third contact on the one side of the gate electrode, the third contact being connected to the first contact. The third contact may be formed using a photomask different from the first contact, and the height of the lower surface of the third contact may be lower than the height of the upper surface of the first contact.

일 실시예에 따르면, 상기 제3 콘택의 상면은 상기 제1 콘택의 상기 상면과 상기 기판으로부터 동일한 레벨에 위치할 수 있다.According to one embodiment, the top surface of the third contact may be located at the same level from the top surface of the first contact and the substrate.

본 발명에 따른 반도체 소자의 제조방법은, 상기 기판 상에 상기 제3 콘택과 연결되는 공통 도전 라인을 형성하는 것을 더 포함하되, 상기 공통 도전 라인은 상기 제3 콘택 및 상기 제1 콘택을 통하여 상기 활성 패턴에 전압을 인가할 수 있다.The method of manufacturing a semiconductor device according to the present invention may further comprise forming a common conductive line on the substrate, the common conductive line being connected to the third contact, wherein the common conductive line is electrically connected to the third contact through the third contact and the first contact, A voltage can be applied to the active pattern.

본 발명에 따른 반도체 소자의 제조방법은, 상기 제3 콘택과 상기 공통 도전 라인 사이에 비아 콘택을 형성하는 것을 더 포함하되, 상기 제3 콘택은 상기 비아 콘택을 통하여 상기 공통 도전 라인에 연결될 수 있다.The method of manufacturing a semiconductor device according to the present invention may further comprise forming a via contact between the third contact and the common conductive line, wherein the third contact may be connected to the common conductive line via the via contact .

일 실시예에 따르면, 상기 제1 내지 제3 콘택들의 상면들은 상기 기판으로부터 동일한 레벨에 위치할 수 있다.According to one embodiment, the upper surfaces of the first to third contacts may be located at the same level from the substrate.

일 실시예에 따르면, 상기 제3 콘택은 상기 제2 콘택과 동일한 포토 마스크를 이용하여 형성될 수 있다.According to one embodiment, the third contact may be formed using the same photomask as the second contact.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은, 상기 기판 상에 상기 활성 패턴 및 상기 게이트 전극을 덮는 층간 절연막을 형성하는 것; 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 제1 콘택 홀을 형성하는 것; 및 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하여 상기 게이트 전극을 노출하는 제2 콘택 홀, 및 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 상기 제3 콘택 홀을 동시에 형성하는 것을 포함할 수 있다. 상기 제2 콘택 홀은 상기 제1 콘택 홀로부터 이격되고, 상기 제3 콘택 홀은 상기 제1 콘택 홀과 연결될 수 있다. 상기 제1 내지 제3 콘택 홀들 내에 상기 제1 내지 제3 콘택들이 각각 형성될 수 있다.According to an embodiment, forming the first to third contacts may include forming an interlayer insulating film covering the active pattern and the gate electrode on the substrate; Performing an exposure process using a first photomask to form a first contact hole through the interlayer insulating film on the one side of the gate electrode; And a second photomask to expose the gate electrode through the interlayer insulating film, and a third contact hole which penetrates the interlayer insulating film to one side of the gate electrode, At the same time. The second contact hole may be spaced apart from the first contact hole, and the third contact hole may be connected to the first contact hole. The first to third contacts may be formed in the first to third contact holes, respectively.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은, 상기 층간 절연막 상에 상기 제1 내지 제3 콘택 홀들을 채우는 도전막을 형성하는 것; 및 상기 층간 절연막의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다.According to an embodiment, forming the first to third contacts may include forming a conductive film filling the first to third contact holes on the interlayer insulating film; And planarizing the conductive film until an upper surface of the interlayer insulating film is exposed.

일 실시예에 따르면, 상기 제3 콘택은 상기 제2 콘택과 다른 포토 마스크를 이용하여 형성될 수 있다.According to one embodiment, the third contact may be formed using a photomask different from the second contact.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은, 상기 기판 상에 상기 활성 패턴 및 상기 게이트 전극을 덮는 층간 절연막을 형성하는 것; 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 제1 콘택 홀을 형성하는 것; 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하여 상기 게이트 전극을 노출하는 제2 콘택 홀을 형성하는 것; 및 제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 제3 콘택 홀을 형성하는 것을 포함할 수 있다. 상기 제2 콘택 홀은 상기 제1 콘택 홀로부터 이격되고, 상기 제3 콘택 홀은 상기 제1 콘택 홀과 연결될 수 있다. 상기 제1 내지 제3 콘택 홀들 내에 상기 제1 내지 제3 콘택들이 각각 형성될 수 있다.According to an embodiment, forming the first to third contacts may include forming an interlayer insulating film covering the active pattern and the gate electrode on the substrate; Performing an exposure process using a first photomask to form a first contact hole through the interlayer insulating film on the one side of the gate electrode; Performing an exposure process using a second photomask to form a second contact hole penetrating the interlayer insulating film to expose the gate electrode; And forming a third contact hole through the interlayer insulating film on the one side of the gate electrode by performing an exposure process using a third photomask. The second contact hole may be spaced apart from the first contact hole, and the third contact hole may be connected to the first contact hole. The first to third contacts may be formed in the first to third contact holes, respectively.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은 상기 층간 절연막 상에 상기 제1 내지 제3 콘택 홀들을 채우는 도전막을 형성하는 것; 및 상기 층간 절연막의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다.According to an embodiment, forming the first to third contacts may include forming a conductive film filling the first to third contact holes on the interlayer insulating film; And planarizing the conductive film until an upper surface of the interlayer insulating film is exposed.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은, 상기 기판 상에 상기 활성 패턴 및 상기 게이트 전극을 덮는 제1 층간 절연막을 형성하는 것; 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 제1 층간 절연막을 관통하는 제1 콘택 홀을 형성하는 것; 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제1 층간 절연막을 관통하여 상기 게이트 전극을 노출하는 제2 콘택 홀을 형성하는 것; 상기 제1 콘택 홀 및 상기 제2 콘택 홀 내에 상기 제1 콘택 및 상기 제2 콘택을 각각 형성하는 것; 상기 제1 층간 절연막 상에 상기 제1 콘택 및 상기 제2 콘택을 덮는 제2 층간 절연막을 형성하는 것; 제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제2 층간 절연막 및 상기 제1 층간 절연막의 적어도 일부를 관통하는 제3 콘택 홀을 형성하는 것; 및 상기 제3 콘택 홀 내에 상기 제3 콘택을 형성하는 것을 포함할 수 있다. 상기 제3 콘택 홀은 상기 제1 콘택의 적어도 일부를 노출할 수 있다.According to an embodiment, forming the first to third contacts may include forming a first interlayer insulating film covering the active pattern and the gate electrode on the substrate; Performing an exposure process using a first photomask to form a first contact hole through the first interlayer insulating film on the one side of the gate electrode; Performing an exposure process using a second photomask to form a second contact hole through the first interlayer insulating film to expose the gate electrode; Forming the first contact and the second contact in the first contact hole and the second contact hole, respectively; Forming a second interlayer insulating film covering the first contact and the second contact on the first interlayer insulating film; Performing an exposure process using a third photomask to form a third contact hole passing through at least a part of the second interlayer insulating film and the first interlayer insulating film; And forming the third contact in the third contact hole. The third contact hole may expose at least a portion of the first contact.

본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 복수 개의 활성 패턴들 및 상기 활성 패턴들을 가로지르는 복수 개의 게이트 전극들을 형성하는 것; 상기 게이트 전극들 각각의 양 측에, 상기 활성 패턴들에 연결되는 제1 콘택들을 형성하는 것; 상기 게이트 전극들 각각에 연결되는 제2 콘택들을 형성하는 것; 및 상기 게이트 전극들 중 적어도 하나의 일 측에, 상기 제1 콘택들 중 적어도 하나에 연결되는 제3 콘택을 형성하는 것을 포함할 수 있다. 상기 제3 콘택은 상기 제1 콘택들과 다른 포토 마스크를 이용하여 형성되고, 상기 제1 콘택들 및 상기 제3 콘택의 상면들은 상기 기판으로부터 서로 동일한 레벨에 위치할 수 있다.A method of manufacturing a semiconductor device according to the present invention includes forming a plurality of gate electrodes across a plurality of active patterns and active patterns on a substrate; Forming, on both sides of each of the gate electrodes, first contacts connected to the active patterns; Forming second contacts coupled to each of the gate electrodes; And forming a third contact on at least one side of the gate electrodes, the third contact being connected to at least one of the first contacts. The third contact is formed using a photomask different from the first contacts, and the upper surfaces of the first contacts and the third contact may be located at the same level with each other from the substrate.

본 발명에 따른 반도체 소자의 제조방법은, 상기 기판 상에 상기 제3 콘택과 연결되는 공통 도전 라인을 형성하는 것을 더 포함할 수 있다. 상기 공통 도전 라인은 상기 제3 콘택 및 상기 제3 콘택에 연결된 상기 제1 콘택을 통하여 상기 활성 패턴에 드레인 전압 또는 접지 전압을 인가할 수 있다.The method of manufacturing a semiconductor device according to the present invention may further comprise forming a common conductive line on the substrate, the common conductive line being connected to the third contact. The common conductive line may apply a drain voltage or a ground voltage to the active pattern through the first contact connected to the third contact and the third contact.

일 실시예에 따르면, 상기 제2 콘택들의 상면들은, 상기 제1 콘택들 및 상기 제3 콘택의 상기 상면들과 상기 기판으로부터 동일한 레벨에 위치할 수 있다.According to one embodiment, the upper surfaces of the second contacts may be located at the same level from the upper surfaces of the first contacts and the third contact with the substrate.

일 실시예에 따르면, 상기 제3 콘택은 상기 제2 콘택들과 동일한 포토 마스크를 이용하여 형성될 수 있다. According to one embodiment, the third contact may be formed using the same photomask as the second contacts.

일 실시예에 따르면, 상기 제3 콘택은 상기 제2 콘택들과 다른 포토 마스크를 이용하여 형성될 수 있다.According to one embodiment, the third contact may be formed using a photomask different from the second contacts.

본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 층간 절연막을 형성하는 것; 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하는 제1 콘택 홀들을 형성하는 것; 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하고, 상기 제1 콘택 홀들 중 적어도 하나에 연결되는 제2 콘택 홀을 형성하는 것; 및 상기 제1 콘택 홀들 및 상기 제2 콘택 홀 내에 제1 콘택들 및 제2 콘택을 각각 형성하는 것을 포함할 수 있다. 상기 제1 콘택들 중 적어도 하나는 상기 제2 콘택과 연결되어 일체를 이루고, 상기 제2 콘택의 하면의 높이는 상기 제1 콘택들 각각의 상면의 높이보다 낮을 수 있다.A method of manufacturing a semiconductor device according to the present invention includes: forming an interlayer insulating film on a substrate; Performing an exposure process using a first photomask to form first contact holes passing through the interlayer insulating film; Performing an exposure process using a second photomask to form a second contact hole penetrating the interlayer insulating film and connected to at least one of the first contact holes; And forming first contacts and a second contact in the first contact holes and the second contact hole, respectively. At least one of the first contacts may be connected to the second contact to form an integral body, and a height of a lower surface of the second contact may be lower than a height of an upper surface of each of the first contacts.

본 발명에 따른 반도체 소자의 제조방법은, 상기 기판 상에 제1 방향으로 연장되는 복수 개의 활성 패턴들을 형성하는 것; 상기 활성 패턴들을 가로지르고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수 개의 게이트 전극들을 형성하는 것; 상기 게이트 전극들 각각의 양 측의 상기 활성 패턴들에 소스/드레인 영역들을 형성하는 것; 및 상기 소스/드레인 영역들에 전압을 인가하는 공통 도전 라인을 형성하는 것을 더 포함할 수 있다. 상기 층간 절연막은 상기 활성 패턴들, 상기 게이트 전극들, 및 상기 소스/드레인 영역들을 덮고, 상기 제1 콘택들은 상기 소스/드레인 영역들에 연결되고, 상기 공통 도전 라인은 상기 제2 콘택 및 상기 제2 콘택에 연결된 상기 제1 콘택을 통하여, 상기 소스/드레인 영역들에 전압을 인가할 수 있다.A method of manufacturing a semiconductor device according to the present invention includes: forming a plurality of active patterns extending in a first direction on a substrate; Forming a plurality of gate electrodes across the active patterns and extending in a second direction crossing the first direction; Forming source / drain regions in the active patterns on both sides of each of the gate electrodes; And forming a common conductive line for applying a voltage to the source / drain regions. The interlayer insulating film covers the active patterns, the gate electrodes, and the source / drain regions, Wherein the first contacts are connected to the source / drain regions and the common conductive line is capable of applying a voltage to the source / drain regions through the first contact connected to the second contact and the second contact have.

일 실시예에 따르면, 상기 제2 콘택의 상면은 상기 제1 콘택들 각각의 상기 상면과 상기 기판으로부터 동일한 레벨에 위치할 수 있다.According to one embodiment, the top surface of the second contact may be located at the same level from the top surface of each of the first contacts and the substrate.

본 발명의 개념에 따르면, 제2 방향으로 바로 인접하는 한 쌍의 제1 콘택 홀들 사이에, 상기 한 쌍의 제1 콘택 홀들 중 적어도 하나에 연결되는 제3 콘택 홀이 상기 한 쌍의 제1 콘택 홀들과 다른 포토 마스크를 이용하여 형성될 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들 중 다른 하나와 상기 제3 콘택 홀 사이의 간격은 노광 공정의 분해능 한계로부터 자유로울 수 있다.According to the concept of the present invention, a third contact hole, which is connected to at least one of the pair of first contact holes, is formed between a pair of first contact holes immediately adjacent to the second direction, Holes and other photomasks. Accordingly, the interval between the other one of the pair of first contact holes and the third contact hole can be free from the resolution limit of the exposure process.

더하여, 상기 제2 방향으로 바로 인접하는 한 쌍의 제1 콘택들 사이에, 상기 한 쌍의 제1 콘택들 중 적어도 하나에 연결되는 제3 콘택이 형성되는 경우, 상기 한 쌍의 제1 콘택들 중 적어도 하나는 상기 제3 콘택 및 비아 콘택을 통하여 제1 또는 제2 공통 도전 라인에 연결될 수 있다. 상기 제3 콘택이 상기 한 쌍의 제1 콘택들과 다른 포토 마스크를 이용하여 형성됨에 따라, 상기 비아 콘택은 상기 한 쌍의 제1 콘택들 사이의 최소 피치에 제한되지 않고 상기 제3 콘택 상에 자유롭게 배치될 수 있고, 상기 공통 도전 라인들의 배치 또한 상기 한 쌍의 제1 콘택들 사이의 상기 최소 피치에 의해 제한되지 않을 수 있다.In addition, when a third contact, which is connected to at least one of the pair of first contacts, is formed between a pair of first contacts immediately adjacent in the second direction, the pair of first contacts May be connected to the first or second common conductive line through the third contact and the via contact. As the third contact is formed using a photomask different from the pair of first contacts, the via contact is not limited to a minimum pitch between the pair of first contacts and is formed on the third contact And the arrangement of the common conductive lines may not be limited by the minimum pitch between the pair of first contacts.

따라서, 제조가 용이한 반도체 소자의 제조방법이 제공될 수 있다.Therefore, a method of manufacturing a semiconductor device that is easy to manufacture can be provided.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2a 내지 도 6a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다.
도 2b 내지 도 6b는 각각 도 2a 내지 도 6a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 2c 내지 도 6c는 각각 도 2a 내지 도 6a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 2d 내지 도 6d는 각각 도 2a 내지 도 6a의 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 7a는 본 발명의 제1 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다.
도 7b 내지 도 7d는 각각 도 7a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 8a 내지 도 10a는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다.
도 8b 내지 도 10b는 각각 도 8a 내지 도 10a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 8c 내지 도 10c는 각각 도 8a 내지 도 10a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 8d 내지 도 10d는 각각 도 8a 내지 도 10a의 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 11a는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다.
도 11b 내지 도 11d는 각각 도 11a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 12a 내지 도 14a는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다.
도 12b 내지 도 14b는 각각 도 12a 내지 도 14a의 Ⅰ-Ⅰ' 에 따른 단면도들이다.
도 12c 내지 도 14c는 각각 도 12a 내지 도 14a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 12d 내지 도 14d는 각각 도 12a 내지 도 14a의 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 15a는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다.
도 15b 내지 도 15d는 각각 도 15a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 16는 본 발명의 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
FIGS. 2A to 6A are views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention, each of which is a plan view showing a part of the logic cells (C1, C2, C3, C4) of FIG.
Figs. 2B to 6B are cross-sectional views taken along the line I-I 'in Figs. 2A to 6A, respectively.
Figs. 2C to 6C are cross-sectional views according to II-II 'of Figs. 2A to 6A, respectively.
Figs. 2d to 6d are cross-sectional views along III-III 'of Figs. 2a to 6a, respectively.
FIG. 7A is a plan view showing a part of the logic cells C1, C2, C3 and C4 of FIG. 1, showing a method of manufacturing a semiconductor device according to a modification of the first embodiment of the present invention.
7B to 7D are cross-sectional views taken along line I-I ', II-II', and III-III 'of FIG. 7A, respectively.
FIGS. 8A to 10A are views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention, each of which is a plan view showing a part of the logic cells C1, C2, C3 and C4 of FIG. 1;
Figs. 8B to 10B are cross-sectional views taken along the line I-I 'in Figs. 8A to 10A, respectively.
Figs. 8C to 10C are cross-sectional views according to II-II 'of Figs. 8A to 10A, respectively.
Figs. 8D to 10D are cross-sectional views along III-III 'of Figs. 8A to 10A, respectively.
FIG. 11A is a plan view showing a part of the logic cells C1, C2, C3, and C4 of FIG. 1, showing a method of manufacturing a semiconductor device according to a modification of the second embodiment of the present invention.
11B to 11D are cross-sectional views taken along line I-I ', II-II', and III-III 'of FIG. 11A, respectively.
12A to 14A are views showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention, and are plan views respectively showing a part of the logic cells (C1, C2, C3, C4) of FIG.
Figs. 12B to 14B are cross-sectional views taken along the line I-I 'in Figs. 12A to 14A, respectively.
Figs. 12C to 14C are cross-sectional views along II-II 'of Figs. 12A to 14A, respectively.
Figs. 12D to 14D are cross-sectional views along III-III 'in Figs. 12A to 14A, respectively.
FIG. 15A is a plan view showing a part of the logic cells C1, C2, C3, and C4 of FIG. 1, showing a method of manufacturing a semiconductor device according to a modification of the third embodiment of the present invention.
15B to 15D are cross-sectional views according to I-I ', II-II', and III-III 'of FIG. 15A, respectively.
16 is a conceptual diagram showing an active pattern of a semiconductor device according to another embodiment of the present invention.
17 is a conceptual diagram showing an active pattern of a semiconductor device according to another embodiment of the present invention.
18 is a block diagram of an electronic system including a semiconductor device according to embodiments of the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It will be apparent to those skilled in the art that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween. Further, in the drawings, the thickness of the components is exaggerated for an effective description of the technical content. The same reference numerals denote the same elements throughout the specification.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and / or plan views that are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention. Although the terms first, second, third, etc. in the various embodiments of the present disclosure are used to describe various components, these components should not be limited by these terms. These terms have only been used to distinguish one component from another. The embodiments described and exemplified herein also include their complementary embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms "comprises" and / or "comprising" used in the specification do not exclude the presence or addition of one or more other elements.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)로부터 제1 방향(D1)으로 이격된 제3 로직 셀(C3), 상기 제1 로직 셀(C1)로부터 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제2 로직 셀(C2), 및 상기 제3 로직 셀(C3)로부터 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 제4 로직 셀(C4)은 상기 제2 로직 셀(C2)로부터 상기 제1 방향(D1)으로 이격될 수 있다. 서로 인접하는 상기 로직 셀들(C1, C2, C3, C4) 사이에 셀 바운더리(cell boundary, CB)가 정의될 수 있다. Referring to FIG. 1, a semiconductor device according to an embodiment of the present invention may include a plurality of logic cells C1, C2, C3, C4 provided on a substrate. Each of the logic cells C1, C2, C3, and C4 may include a plurality of transistors. In one example, the semiconductor device includes a first logic cell C1, a third logic cell C3 spaced from the first logic cell C1 in a first direction D1, A second logic cell C2 spaced in a second direction D2 that intersects the first direction D1 and a second logic cell C2 spaced apart from the third logic cell C3 in the second direction D2, And a cell C4. The fourth logic cell C4 may be spaced from the second logic cell C2 in the first direction D1. A cell boundary (CB) may be defined between the logic cells (C1, C2, C3, C4) adjacent to each other.

상기 로직 셀들(C1, C2, C3, C4)의 각각은 소자 분리막(ST)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4) 각각의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 소자 분리막(ST)에 의해 분리될 수 있다. Each of the logic cells C1, C2, C3, and C4 may include active regions separated by a device isolation layer ST. Each of the logic cells C1, C2, C3, and C4 may include a PMOSFET region PR and an NMOSFET region NR. The PMOSFET region PR and the NMOSFET region NR of each of the logic cells C1, C2, C3, and C4 may be separated by the isolation layer ST.

일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 방향(D2)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 상기 PMOSFET 영역(PR)과 상기 제2 방향(D2)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
For example, the PMOSFET region PR and the NMOSFET region NR may be spaced apart in the second direction D2. The PMOSFET region PR of the first logic cell C1 may be adjacent to the PMOSFET region PR of the second logic cell C2 in the second direction D2. Herein, the logic cell herein refers to a logic cell that performs a Boolean logic function (e.g., INVERTER, AND, OR, NAND, NOR, etc.) or a storage function (e.g., FLIP-FLOP) Can be referred to. The number of logic cells is shown as four, but is not limited thereto.

도 2a 내지 도 6a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다. 도 2b 내지 도 6b는 각각 도 2a 내지 도 6a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 2c 내지 도 6c는 각각 도 2a 내지 도 6a의 Ⅱ-Ⅱ'에 따른 단면도들이고, 도 2d 내지 도 6d는 각각 도 2a 내지 도 6a의 Ⅲ-Ⅲ'에 따른 단면도들이다. 이하에서, 제1 로직 셀(C1)을 기준으로 본 발명의 실시예들이 설명되나, 그 외의 로직 셀들(C2, C3, C4)도 상기 제1 로직 셀(C1)과 동일하거나 상응하는 구조를 가질 수 있다.FIGS. 2A to 6A are views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention, each of which is a plan view showing a part of the logic cells (C1, C2, C3, C4) of FIG. Figs. 2B to 6B are cross-sectional views taken along the line I-I 'in Figs. 2A to 6A, Figs. 2C to 6C are cross-sectional views taken along line II-II' in Figs. 2A to 6A, Sectional views taken along III-III 'of Figs. 2A to 6A, respectively. Hereinafter, embodiments of the present invention will be described with reference to a first logic cell C1, but other logic cells C2, C3, C4 have the same or corresponding structure as the first logic cell C1 .

도 1, 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 소자분리막(ST)이 형성되어 활성 영역을 정의할 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판, 또는 SOI(Silicon On Insulator) 기판일 수 있다. 상기 소자분리막(ST)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 활성 영역은 상기 소자분리막(ST)에 의해 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. Referring to FIGS. 1 and 2A to 2D, an active region may be defined by forming an isolation layer ST on a substrate 100. The substrate 100 may be, for example, a silicon substrate, a germanium substrate, or an SOI (Silicon On Insulator) substrate. The device isolation layer ST may be formed by a shallow trench isolation (STI) process, and may include, for example, a silicon oxide layer. The active region may include a PMOSFET region PR and an NMOSFET region NR separated by the isolation layer ST.

상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2)을 포함할 수 있다. 상기 제1 소자 분리막(ST1)과 상기 제2 소자 분리막(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다.The device isolation layer ST includes a first isolation layer ST1 for separating the PMOSFET region PR and the NMOSFET region NR from each other and a second isolation layer ST1 for isolating the first logic cell C1 from adjacent logic cells C2, And a second isolation film ST2 for separating the second device isolation film ST2. The first device isolation film ST1 and the second device isolation film ST2 may be a part of one insulating film substantially connected to each other.

일 실시예에 따르면, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 소자 분리막(ST1)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 소자분리막(ST1)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 서로 분리할 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제1 소자 분리막(ST1)에 의하여 분리된 복수의 영역들을 포함할 수 있다. 상기 제2 소자분리막(ST2)은 상기 제1 방향(D1)으로 연장되어 서로 인접하는 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2)을 서로 분리할 수 있다. According to one embodiment, the PMOSFET region PR and the NMOSFET region NR may be spaced apart from each other in the second direction D2 with the first element isolation film ST1 interposed therebetween. The first isolation layer ST1 may extend in the first direction D1 to separate the PMOSFET region PR and the NMOSFET region NR from each other. Although the PMOSFET region PR and the NMOSFET region NR are shown as one region, the PMOSFET region PR and the NMOSFET region NR may include a plurality of regions separated by the first isolation layer ST1. The second isolation layer ST2 may isolate the first logic cell C1 and the second logic cell C2 which extend in the first direction D1 and are adjacent to each other.

상기 소자분리막(ST)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의하는 제3 소자분리막(ST3)을 더 포함할 수 있다. 상기 제3 소자분리막(ST3)은 상기 제1 방향(D1)으로 연장될 수 있고, 이에 따라, 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 제3 소자분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 도시된 바와 같이, 상기 활성 패턴들(AP)은 각 활성 영역들(PR, NR) 상에 각각 3개씩 배치될 수 있으나, 이에 한정되지 않는다. The isolation layer ST may further include a third isolation layer ST3 defining active patterns AP in the PMOSFET region PR and the NMOSFET region NR. The third device isolation layer ST3 may extend in the first direction D1 so that the active patterns AP extend in the first direction D1 and in the second direction D2, As shown in FIG. Each of the active patterns AP may have an upper region (hereinafter referred to as active pin AF) exposed by the third isolation film ST3. The active patterns AP may be provided on the PMOSFET region PR and the NMOSFET region NR. As shown in the figure, the active patterns AP may be disposed on each of the active areas PR and NR, but the present invention is not limited thereto.

상기 제1, 제2, 및 제3 소자 분리막들(ST1, ST2, ST3)은 상기 기판(100)의 상면에 수직한 방향으로의 깊이(depth)를 가질 수 있다. 일 실시예에 따르면, 상기 제3 소자분리막(ST3)의 깊이는 상기 제1 및 제2 소자 분리막들(ST1, ST2) 각각의 깊이보다 얕을 수 있다. 이 경우, 상기 제3 소자 분리막(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에 따르면, 상기 제3 소자 분리막(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 동시에 형성될 수 있고, 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 실질적으로 동일한 깊이를 가질 수 있다.The first, second, and third device isolation layers ST1, ST2, and ST3 may have a depth in a direction perpendicular to the top surface of the substrate 100. According to one embodiment, the depth of the third isolation film ST3 may be shallower than the depth of each of the first and second isolation films ST1 and ST2. In this case, the third isolation film ST3 may be formed by a separate process from the first and second isolation films ST1 and ST2. According to another embodiment, the third isolation film ST3 may be formed simultaneously with the first and second isolation films ST1 and ST2, and the first and second isolation films ST1 and ST2 may be formed simultaneously with the first and second isolation films ST1 and ST2. May have substantially the same depth.

상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 게이트 구조체들(GS)이 형성될 수 있다. 상기 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 제2 방향(D2)으로 연장하며 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 기판(100) 상에 차례로 적층된 게이트 절연 패턴(102), 게이트 전극(104), 및 캐핑 패턴(106)을 포함할 수 있다. 상기 게이트 절연 패턴(102)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극(104)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(106)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. Gate structures GS may be formed on the substrate 100 so as to intersect the active patterns AP and extend in the second direction D2. The gate structures GS may be spaced apart from each other in the first direction D1. Each of the gate structures GS may extend in the second direction D2 and may traverse the PMOSFET region PR and the NMOSFET region NR. Each of the gate structures GS may include a gate insulating pattern 102, a gate electrode 104, and a capping pattern 106 that are sequentially stacked on the substrate 100. The gate insulating pattern 102 may include a silicon oxide film, a silicon oxynitride film, or a high dielectric constant film having a dielectric constant higher than that of the silicon oxide film. The gate electrode 104 may include at least one of a doped semiconductor, a metal, and a conductive metal nitride. The capping pattern 106 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

상기 게이트 절연 패턴(102), 상기 게이트 전극(104), 및 상기 캐핑 패턴(106)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 게이트 절연막, 게이트 막, 및 캐핑막을 형성한 후, 패터닝 공정을 수행하여 형성될 수 있다. 상기 게이트 절연막, 상기 게이트 막, 및 상기 캐핑막은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다.The gate insulating pattern 102, the gate electrode 104 and the capping pattern 106 are formed by, for example, forming a gate insulating film, a gate film, and a capping film on the substrate 100, And may be formed by performing a patterning process. The gate insulating film, the gate film, and the capping film may be formed by a chemical vapor deposition and / or sputtering process.

상기 게이트 구조체들(GS) 각각은, 상기 게이트 전극(104)의 양 측벽들 상에 형성된 게이트 스페이서(108)를 더 포함할 수 있다. 상기 게이트 스페이서(108)를 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 게이트 절연 패턴(102), 상기 게이트 전극(104), 및 상기 캐핑 패턴(106)을 덮는 스페이서 막을 형성하는 것, 및 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서 막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.Each of the gate structures GS may further include a gate spacer 108 formed on both sidewalls of the gate electrode 104. The formation of the gate spacer 108 can be achieved, for example, by forming a spacer film on the substrate 100 to cover the gate insulator pattern 102, the gate electrode 104, and the capping pattern 106 And anisotropically etching the spacer film. The spacer film may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

상기 게이트 구조체들(GS)이 형성된 결과물 상에 이온 주입 공정을 수행하여 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 구조체들(GS)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 소스/드레인 영역들(SD)은, 도 2b에 도시된 바와 같이, 상기 활성 핀들(AF) 내에 한정될 수 있으나, 이와 달리 상기 제3 소자 분리막들(ST3) 사이의 상기 기판(100) 내부로 연장될 수 있다. 상기 이온 주입 공정은 상기 게이트 구조체들(GS)을 이온 주입 마스크로 사용하여 수행될 수 있다. 이에 따라, 상기 게이트 구조체들(GS)의 각각의 아래에 위치하고 상기 게이트 구조체들(GS)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다. 상기 게이트 구조체들(GS)의 각각의 아래에 위치하는 상기 활성 패턴들(AP)의 상기 부분들은 채널 영역(CR)으로 이용될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 p형 불순물을 주입하여 형성될 수 있고, 상기 NMOSFET 영역(NR)에서, 상기 소스/드레인 영역들(SD)은 n형 불순물을 주입하여 형성될 수 있다.The source / drain regions SD may be formed by performing an ion implantation process on the resultant structure in which the gate structures GS are formed. The source / drain regions SD may be formed in the active patterns AP on both sides of the gate structures GS. The source / drain regions SD may be defined within the active fins AF as shown in FIG. 2B. Alternatively, the source / drain regions SD may be formed within the substrate 100 between the third device isolation films ST3. Lt; / RTI > The ion implantation process may be performed using the gate structures GS as an ion implantation mask. Thus, the source / drain regions SD are formed in portions of the active patterns AP located below each of the gate structures GS and overlapping each of the gate structures GS. . The portions of the active patterns AP underlying each of the gate structures GS may be used as a channel region CR. In the PMOSFET region PR, the source / drain regions SD may be formed by implanting a p-type impurity, and in the NMOSFET region NR, the source / drain regions SD may include n-type impurities As shown in FIG.

도 1, 및 도 3a 내지 도 3d를 참조하면, 상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. Referring to FIGS. 1 and 3A to 3D, a first interlayer insulating film 110 may be formed on the substrate 100 to cover the gate structures GS. The first interlayer insulating film 110 may include at least one of a silicon oxide film and a silicon oxynitride film.

상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(H1)이 형성될 수 있다. 일 실시예에 따르면, 상기 제1 콘택 홀들(H1)은 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 상기 제1 콘택 홀들(H1) 중 적어도 하나는 상기 제2 방향(D2)으로 연장되어, 상기 제2 방향(D2)으로 서로 이격된 복수 개의 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 일 예로, 상기 제1 콘택 홀들(H1) 중 하나는 상기 PMOSFET 영역(PR) 내에서 상기 제2 방향(D2)으로 이격된 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 마찬가지로, 상기 제1 콘택 홀들(H1) 중 다른 하나는 상기 NMOSFET 영역(NR) 내에서 상기 제2 방향(D2)으로 이격된 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 도시되지 않았지만, 상기 제1 콘택 홀들(H1) 중 또 다른 하나는, 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역(SD)과 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역(SD)을 노출하도록 상기 소자 분리막(ST)의 상면을 따라 연장될 수 있다. First contact holes H1 passing through the first interlayer insulating film 110 may be formed on both sides of each of the gate structures GS. According to one embodiment, the first contact holes H1 may expose the source / drain regions SD. At least one of the first contact holes H1 may extend in the second direction D2 to expose a plurality of the source / drain regions SD spaced from each other in the second direction D2 . In one example, one of the first contact holes H1 may expose the source / drain regions SD in the second direction D2 within the PMOSFET region PR. Similarly, another one of the first contact holes H1 may expose the source / drain regions SD in the second direction D2 within the NMOSFET region NR. Drain region SD of the PMOSFET region PR and the source / drain region SD of the NMOSFET region NR are formed in the first contact holes H1, And may extend along the upper surface of the device isolation film ST to expose the device isolation film ST.

다른 실시예에 따르면, 도 3a 내지 도 3d에 도시된 바와 달리, 상기 제1 콘택 홀들(H1)이 형성되지 전에, 상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)의 하부를 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 도전 패턴들(미도시)이 형성될 수 있다. 일 예로, 상기 도전 패턴들 중 하나는, 상기 PMOSFET 영역(PR)에서 상기 제3 소자분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 도전 패턴들은 상기 소스/드레인 영역들(SD)에 직접 접할 수 있다. 마찬가지로, 상기 도전 패턴들 중 다른 하나는, 상기 NMOSFET 영역(NR)에서 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 이 경우, 상기 제1 콘택 홀들(H1)은 상기 제1 층간 절연막(110)의 상부를 관통하여 상기 도전 패턴들의 상면들을 노출할 수 있다. 일 예로, 상기 제1 콘택 홀들(H1) 중 하나는 상기 PMOSFET 영역(PR) 또는 상기 NMOSFET 영역(NR)에서 상기 도전 패턴의 상면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제1 콘택 홀들(H1) 중 다른 하나는 상기 PMOSFET 영역(PR)의 상기 도전 패턴의 상면 및 상기 NMOSFET 영역(NR)의 상기 도전 패턴의 상면을 노출하도록 상기 소자분리막(ST) 상으로 연장될 수 있다. According to another embodiment, the first interlayer insulating film 110 is formed on both sides of each gate structure GS before the first contact holes H1 are formed, as shown in FIGS. 3A to 3D, Conductive patterns (not shown) connected to the source / drain regions SD may be formed. One of the conductive patterns may include source / drain regions SD spaced apart from each other in the second direction D2 with the third isolation layer ST3 therebetween in the PMOSFET region PR. Can be electrically connected to each other. The conductive patterns may directly contact the source / drain regions SD. Similarly, another one of the conductive patterns may electrically connect the source / drain regions SD, which are spaced apart from each other in the second direction D2, from the NMOSFET region NR. In this case, the first contact holes H1 may penetrate the upper portion of the first interlayer insulating layer 110 to expose the upper surfaces of the conductive patterns. For example, one of the first contact holes H1 may extend in the second direction D2 along the upper surface of the conductive pattern in the PMOSFET region PR or the NMOSFET region NR. The other one of the first contact holes H1 extends on the device isolation film ST so as to expose the upper surface of the conductive pattern of the PMOSFET region PR and the upper surface of the conductive pattern of the NMOSFET region NR .

상기 제1 콘택 홀들(H1)은 제1 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 일 예로, 상기 제1 콘택 홀들(H1)을 형성하는 것은, 상기 제1 층간 절연막(110) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제1 콘택 홀들(H1)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다.The first contact holes H1 may be formed using an exposure process using a first photomask. For example, forming the first contact holes H1 may include forming a photoresist film on the first interlayer insulating film 110, performing an exposure process using the first photomask on the photoresist film Forming a photoresist pattern having openings defining regions in which the first contact holes H1 are to be formed, etching the first interlayer insulating layer 110 exposed by the openings, And removing the photoresist pattern.

도 1, 및 도 4a 내지 도 4d를 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 제1 마스크 막(M1)은 일 예로, 에스오에이치(SOH)막 일 수 있다.Referring to FIGS. 1 and 4A to 4D, a first mask M1 may be formed on the first interlayer insulating layer 110 to fill the first contact holes H1. The first mask layer M1 may be, for example, an SOH layer.

상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다. Second contact holes H2 are formed on the gate structures GS through the first mask layer M1 and the first interlayer insulating layer 110 to expose the gate structures GS . Each of the second contact holes H2 may expose the gate electrode 104 of each of the gate structures GS.

상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 제1 콘택 홀들(H1) 중 하나에 연결되는 제3 콘택 홀(H3)이 형성될 수 있다. 상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀(H1)과 중첩하는 중첩 영역(r)을 포함할 수 있다. 일 실시예에 따르면, 상기 제3 콘택 홀(H3)은 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에 형성되어, 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 더하여, 상기 제3 콘택 홀(H3)은 상기 제2 방향(D2)으로 연장되어 상기 소자분리막(ST)의 상면을 노출할 수 있다. 상기 제3 콘택 홀(H3)은 복수 개로 형성될 수 있다. 이 경우, 상기 제3 콘택 홀들(H3)은 상기 제1 콘택 홀들(H1) 중 대응하는 제1 콘택 홀들(H1)에 각각 연결될 수 있다. And a third contact hole (H1), which is connected to one of the first contact holes (H1) through the first mask film (M1) and the first interlayer insulating film (110), on one side of at least one of the gate structures A contact hole H3 may be formed. The third contact hole H3 may include an overlap region r overlapping the first contact hole H1. According to one embodiment, the third contact hole H3 may be formed on one side of at least one of the gate structures GS to expose the source / drain regions SD. In addition, the third contact hole H3 may extend in the second direction D2 to expose the upper surface of the isolation layer ST. A plurality of the third contact holes H3 may be formed. In this case, the third contact holes H3 may be connected to the corresponding first contact holes H1 of the first contact holes H1.

상기 제2 콘택 홀들(H2) 및 상기 제3 콘택 홀(H3)은 제2 포토 마스크를 이용하는 노광 공정을 수행하여 동시에 형성될 수 있다. 일 예로, 상기 제2 콘택 홀들(H2) 및 상기 제3 콘택 홀(H3)을 형성하는 것은, 상기 제1 마스크막(M1) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제2 콘택 홀들(H2) 및 상기 제3 콘택 홀(H3)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다. The second contact holes H2 and the third contact holes H3 may be simultaneously formed by performing an exposure process using a second photomask. For example, forming the second contact holes H2 and the third contact holes H3 may include forming a photoresist film on the first mask film M1, Forming a photoresist pattern having openings defining an area in which the second contact holes H2 and the third contact holes H3 are to be formed by performing an exposure process using a second photomask, Etching the first mask film M1 and the first interlayer insulating film 110 exposed by the first mask layer and removing the photoresist pattern.

상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있고, 상기 제2 콘택 홀들(H2)과 동일한 포토 마스크를 이용하여 형성될 수 있다.
The third contact hole H3 may be formed using a photomask different from the first contact holes H1 and may be formed using the same photomask as the second contact holes H2.

상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택 홀들(H1)이 동일한 포토 마스크를 이용하여 동시에 형성되는 경우, 상기 한 쌍의 제1 콘택 홀들(H1) 사이의 최소 피치는 노광 공정의 분해능 한계에 따라 정해질 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들(H1) 사이의 간격이 상기 최소 피치보다 작아지는 경우, 상기 한 쌍의 제1 콘택 홀들(H1)을 동일한 포토 마스크를 이용하여 형성하는 것은 어려울 수 있다. 더하여, 상기 한 쌍의 제1 콘택 홀들(H1)을 별개의 포토 마스크를 이용하여 형성하는 경우, 반도체 소자의 제조비용이 증가할 수 있다. When a pair of first contact holes H1 immediately adjacent to each other in the second direction D2 are simultaneously formed using the same photomask, the minimum pitch between the pair of first contact holes H1 is It can be determined according to the resolution limit of the exposure process. Accordingly, when the interval between the pair of first contact holes H1 becomes smaller than the minimum pitch, it may be difficult to form the pair of first contact holes H1 using the same photomask . In addition, when the pair of first contact holes H1 are formed by using a separate photomask, the manufacturing cost of the semiconductor device may increase.

본 발명의 개념에 따르면, 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택 홀들(H1) 사이에, 상기 한 쌍의 제1 콘택 홀들(H1) 중 적어도 하나에 연결되는 제3 콘택 홀(H3)이 상기 한 쌍의 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들(H1) 중 다른 하나와 상기 제3 콘택 홀(H3) 사이의 간격은 노광 공정의 분해능 한계로부터 자유로울 수 있다. 더하여, 본 실시예에 따르면, 상기 제3 콘택 홀(H3)이 상기 제2 콘택 홀들(H2)과 동일한 포토 마스크를 이용하여 형성됨에 따라, 반도체 소자의 제조비용 증가가 최소화될 수 있다.
According to the concept of the present invention, a pair of first contact holes H1 immediately adjacent to the pair of first contact holes H1 immediately adjacent to the pair of first contact holes H1 in the second direction D2, 3 contact holes H3 may be formed using a photomask different from the pair of first contact holes H1. Accordingly, the interval between the other one of the pair of first contact holes H1 and the third contact hole H3 can be free from the resolution limit of the exposure process. In addition, according to the present embodiment, since the third contact hole H3 is formed using the same photomask as the second contact holes H2, an increase in manufacturing cost of the semiconductor device can be minimized.

도 1, 및 도 5a 내지 도 5d를 참조하면, 먼저 상기 제1 마스크 막(M1)이 제거될 수 있다. 상기 제1 마스크 막(M1)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 마스크막(M1)이 제거됨에 따라, 상기 제1 층간 절연막(110) 내에 상기 제3 콘택 홀(H3) 및 이에 연결된 상기 제1 콘택 홀(H1)에 의해 정의되는 단일의 연결 홀(H4)이 형성될 수 있다. 상기 연결 홀(H4)은 상기 제3 콘택 홀(H3)과 상기 제1 콘택 홀(H1)이 중첩되는 상기 중첩 영역(r)을 포함할 수 있다. Referring to FIG. 1 and FIGS. 5A to 5D, the first mask film M1 may be removed first. The first mask M1 may be removed by performing an ashing and a strip process. The first contact hole H3 and the first contact hole H1 connected to the first contact hole H3 are formed in the first interlayer insulating film 110 as the first mask film M1 is removed, H4) may be formed. The connection hole H4 may include the overlap region r in which the third contact hole H3 and the first contact hole H1 overlap.

상기 제1 층간 절연막(110) 상에 상기 콘택 홀들(H1, H2, H3)을 채우는 도전막(CL)이 형성될 수 있다. 상기 도전막(CL)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.A conductive film CL may be formed on the first interlayer insulating film 110 to fill the contact holes H1, H2, and H3. The conductive film CL may include at least one of a doped semiconductor, a metal, and a conductive metal nitride.

도 1, 및 도 6a 내지 도 6d를 참조하면, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 상기 제2 콘택 홀들(H2), 및 상기 제3 콘택 홀(H3) 내에 제1 콘택들(CT1), 제2 콘택들(CT2), 및 제3 콘택(CT3)이 각각 형성될 수 있다. 상기 제3 콘택(CT3)은 상기 제1 콘택들(CT1) 중 하나에 연결될 수 있다. 상기 제3 콘택(CT3)이 복수 개로 제공되는 경우, 상기 제3 콘택들(CT3)은 상기 제1 콘택들(CT1) 중 대응하는 제1 콘택들(CT1)에 각각 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 제1 콘택(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다. 상기 연결 콘택(CT4)은 상기 제3 콘택(CT3)과 상기 제1 콘택(CT1)이 중첩하는 중첩 부분(P)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 콘택들(CT1)의 상면들, 상기 제2 콘택들(CT2)의 상면들 및 상기 제3 콘택(CT3)의 상면은 상기 기판으로부터 동일한 레벨에 위치할 수 있다. 이에 따라, 상기 연결 콘택(CT4)의 상면은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. Referring to FIGS. 1 and 6A to 6D, the conductive layer CL may be planarized until the first interlayer insulating layer 110 is exposed. Accordingly, the first contacts CT1, the second contacts CT2, and the third contacts CT1 are formed in the first contact holes H1, the second contact holes H2, and the third contact holes H3, And a contact CT3 may be respectively formed. The third contact CT3 may be connected to one of the first contacts CT1. When the third contacts CT3 are provided in plural, the third contacts CT3 may be connected to the corresponding first contacts CT1 of the first contacts CT1, respectively. A connection contact CT4 may be defined by the third contact CT3 and the first contact CT1 connected thereto. The connection contact CT4 may include an overlapped portion P where the third contact CT3 overlaps with the first contact CT1. The upper surfaces of the first contacts CT1, the upper surfaces of the second contacts CT2 and the upper surface of the third contact CT3 may be located at the same level from the substrate by the planarization process . Accordingly, the top surface of the connection contact CT4 may be substantially coplanar with the top surface of the first interlayer insulating film 110. [

상기 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다. 상기 제2 층간 절연막(120) 내에 상기 제2 층간 절연막(120)을 관통하여 상기 제3 콘택(CT3)에 연결되는 비아 콘택(122)이 형성될 수 있다. 상기 비아 콘택(122)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.A second interlayer insulating film 120 may be formed on the first interlayer insulating film 110. The second interlayer insulating film 120 may include an oxide film, a nitride film, and / or an oxynitride film. A via contact 122 may be formed in the second interlayer insulating film 120 and connected to the third contact CT3 through the second interlayer insulating film 120. [ The via contact 122 may include at least one of a doped semiconductor, a metal, or a conductive metal nitride.

상기 제2 층간 절연막(120) 상에, 평면적 관점에서, 상기 PMOSFET 영역(PR)과 중첩하는 제1 공통 도전 라인(PW1), 및 상기 NMOSFET 영역(NR)과 중첩하는 제2 공통 도전 라인(PW2)이 형성될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제1 방향(D1)으로 인접한 로직 셀들(C1, C3)에 의해 공유될 수 있다. 일부 실시예들에 따르면, 도 6a에 도시된 바와 같이, 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)의 각각은 상기 제2 방향(D2)으로 인접한 로직 셀들(C1, C2)에 의해 공유될 수 있다. 그러나, 다른 실시예들에 따르면, 도시된 바와 달리, 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)의 각각은 상기 제2 방향(D2)으로 인접한 로직 셀들(C1, C2)에 의해 공유되지 않을 수 있다. 도 6a에서, 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)이 상기 제2 방향(D2)으로 인접하나, 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)의 각각이 상기 제2 방향(D2)으로 인접한 로직 셀들(C1, C2)에 의해 공유되지 않는 경우, 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 NMOSFET 영역(NR)과 상기 제2 방향(D2)으로 인접할 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은, 일 예로, 도핑된 반도체, 도전성 금속 질화막, 또는 금속 중 적어도 하나를 포함할 수 있다.A first common conductive line PW1 overlapping the PMOSFET region PR and a second common conductive line PW2 overlapping the NMOSFET region NR are formed on the second interlayer insulating film 120 from a plan viewpoint, May be formed. The first and second common conductive lines PW1 and PW2 may extend in the first direction D1 and may be spaced apart from each other in the second direction D2. The first and second common conductive lines PW1 and PW2 may be shared by adjacent logic cells C1 and C3 in the first direction D1. 6A, each of the first and second common conductive lines PW1 and PW2 is connected to the adjacent logic cells C1 and C2 in the second direction D2, &Lt; / RTI > However, according to other embodiments, unlike what is shown, each of the first and second common conductive lines PW1, PW2 is connected by logic cells Cl, C2 adjacent in the second direction D2 It may not be shared. 6A, the PMOSFET region PR of the first logic cell C1 and the PMOSFET region PR of the second logic cell C2 are adjacent in the second direction D2, When the PMOSFET region PR of the first logic cell C1 is not shared by each of the two common conductive lines PW1 and PW2 by the adjacent logic cells C1 and C2 in the second direction D2, May be adjacent to the NMOSFET region (NR) of the second logic cell (C2) in the second direction (D2). The first and second common conductive lines PW1 and PW2 may include at least one of, for example, a doped semiconductor, a conductive metal nitride film, or a metal.

상기 제3 콘택(CT3)은 상기 비아 콘택(122)을 통하여 상기 제1 및 제2 공통 도전 라인들(PW1, PW2) 중 하나에 연결될 수 있다. 도 6a에 도시된 바와 같이, 상기 제3 콘택(CT3)은, 상기 PMOSTFET 영역(PR) 상에 제공되어 상기 제1 공통 도전 라인(PW1)에 연결되거나, 상기 NMOSFET 영역(NR) 상에 제공되어 상기 제2 공통 도전 라인(PW2)에 연결될 수 있다. 상기 제3 콘택(CT3)이 상기 제1 공통 도전 라인(PW1)에 연결되는 경우, 상기 제1 공통 도전 라인(PW1)은 상기 비아 콘택(122), 상기 제3 콘택(CT3), 및 상기 제3 콘택(CT3)에 연결된 상기 제1 콘택(CT1)(즉, 상기 비아 콘택(122) 및 상기 연결 콘택(CT4))을 통하여 상기 소스/드레인 영역들(SD)에 드레인 전압(Vdd), 일 예로, 파워 전압을 인가할 수 있다. 상기 제3 콘택(CT3)이 상기 제2 공통 도전 라인(PW2)에 연결되는 경우, 상기 제2 공통 도전 라인(PW2)은 상기 비아 콘택(122), 상기 제3 콘택(CT3), 및 상기 제3 콘택(CT3)에 연결된 상기 제1 콘택(CT1)(즉, 상기 비아 콘택(122) 및 상기 연결 콘택(CT4))을 통하여 상기 소스/드레인 영역들(SD)에 소스 전압(Vss), 일 예로, 접지 전압을 인가할 수 있다.
The third contact CT3 may be connected to one of the first and second common conductive lines PW1 and PW2 via the via contact 122. [ 6A, the third contact CT3 is provided on the PMOSFET region PR and connected to the first common conductive line PW1 or provided on the NMOSFET region NR And may be connected to the second common conductive line PW2. When the third contact CT3 is connected to the first common conductive line PW1, the first common conductive line PW1 is electrically connected to the via contact 122, the third contact CT3, Drain voltages Vdd, Vdd, and Vdd are applied to the source / drain regions SD through the first contact CT1 connected to the third contact CT3 (i.e., the via contact 122 and the connection contact CT4) For example, a power voltage can be applied. When the third contact CT3 is connected to the second common conductive line PW2, the second common conductive line PW2 is electrically connected to the via contact 122, the third contact CT3, The source voltage Vss is applied to the source / drain regions SD through the first contact CT1 connected to the third contact CT3 (i.e., the via contact 122 and the connection contact CT4) For example, a ground voltage can be applied.

상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택들(CT1)이 동일한 포토 마스크를 이용하여 형성되는 경우, 상술한 바와 같이, 상기 한 쌍의 제1 콘택들(CT1) 사이의 최소 피치는 노광 공정의 분해능 한계에 따라 정해질 수 있다. 상기 한 쌍의 제1 콘택들(CT1) 사이에 상기 제3 콘택(CT3)이 형성되지 않는 경우, 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나는 상기 비아 콘택(122)을 통하여 상기 제1 또는 제2 공통 도전 라인(PW1, PW2)에 직접 연결될 수 있다. 이 경우, 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 의해, 상기 비아 콘택(122)의 배치가 제한될 수 있고, 이에 따라, 상기 공통 도전 라인들(PW1, PW2)의 배치 또한 제한될 수 있다. When a pair of the first contacts CT1 immediately adjacent in the second direction D2 are formed by using the same photomask, as described above, between the pair of first contacts CT1 Can be determined according to the resolution limit of the exposure process. When the third contact (CT3) is not formed between the pair of first contacts (CT1), at least one of the pair of first contacts (CT1) And may be directly connected to the first or second common conductive lines PW1 and PW2. In this case, due to the minimum pitch between the pair of first contacts CT1, the arrangement of the via contacts 122 may be limited, and thus the width of the common conductive lines PW1, PW2 Placement can also be limited.

본 발명의 개념에 따르면, 상기 한 쌍의 제1 콘택들(CT1) 사이에 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나에 연결되는 상기 제3 콘택(CT3)이 형성되는 경우, 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나는 상기 제3 콘택(CT3) 및 상기 비아 콘택(122)을 통하여 상기 제1 또는 제2 공통 도전 라인(PW1, PW2)에 연결될 수 있다. 상기 제3 콘택(CT3)이 상기 한 쌍의 제1 콘택들(CT1)과 다른 포토 마스크를 이용하여 형성됨에 따라, 상기 비아 콘택(122)은 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 제한되지 않고 상기 제3 콘택(CT3) 상에 자유롭게 배치될 수 있고, 상기 공통 도전 라인들(PW1, PW2)의 배치 또한 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 의해 제한되지 않을 수 있다.
According to the concept of the present invention, when the third contact (CT3) connected to at least one of the pair of first contacts (CT1) is formed between the pair of first contacts (CT1) At least one of the pair of first contacts CT1 may be connected to the first or second common conductive lines PW1 and PW2 via the third contact CT3 and the via contact 122. [ As the third contact CT3 is formed using a photomask different from the pair of first contacts CT1, the via contact 122 is formed between the pair of first contacts CT1, And the arrangement of the common conductive lines (PW1, PW2) can also be arranged freely on the third contact (CT3) without being limited to the minimum pitch, and the arrangement of the common conductive lines (PW1, PW2) But may not be limited by pitch.

도시되지 않았지만, 상기 기판(100) 상에 상기 제3 콘택(CT3)에 연결되지 않은 상기 제1 콘택들(CT1), 및 상기 제2 콘택들(CT2)에 전기적으로 연결되는 도전 라인들이 형성될 수 있다. 상기 도전 라인들 중 일부는 상기 제3 콘택(CT3)에 연결되지 않은 상기 제1 콘택들(CT1)을 통하여 상기 소스/드레인 영역들(SD)에 전압을 인가할 수 있다. 상기 도전 라인들 중 다른 일부는 상기 제2 콘택들(CT2)을 통하여 상기 게이트 구조체들(GS)에 게이트 전압을 인가할 수 있다.
Although not shown, the first contacts CT1 not connected to the third contact CT3 and the conductive lines electrically connected to the second contacts CT2 are formed on the substrate 100 . Some of the conductive lines may apply a voltage to the source / drain regions SD through the first contacts CT1 that are not connected to the third contact CT3. And another portion of the conductive lines may apply a gate voltage to the gate structures GS through the second contacts CT2.

도 7a는 본 발명의 제1 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다. 도 7b 내지 도 7d는 각각 도 7a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 2a 내지 도 6a, 도 2b 내지 도 6b, 도 2c 내지 도 6c, 및 도 2d 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.FIG. 7A is a plan view showing a part of the logic cells C1, C2, C3 and C4 of FIG. 1, showing a method of manufacturing a semiconductor device according to a modification of the first embodiment of the present invention. 7B to 7D are cross-sectional views taken along line I-I ', II-II', and III-III 'of FIG. 7A, respectively. The same reference numerals are assigned to the same structures as those of the semiconductor device manufacturing method according to the first embodiment of the present invention described with reference to Figs. 2A to 6A, 2B to 6B, 2C to 6C, and 2D to 6D, Is provided, and redundant description may be omitted.

먼저, 도 1, 도 2a 내지 도 2d, 및 도 3a 내지 도 3d를 참조하여 설명한 바와 같이, 기판(100) 상에 소자분리막(ST)이 형성되어 활성 영역을 정의할 수 있다. 상기 활성 영역은 상기 소자분리막(ST)에 의해 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2), 및 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의하는 제3 소자분리막(ST3)을 포함할 수 있다. 상기 제3 소자분리막(ST3)은 상기 제1 방향(D1)으로 연장될 수 있고, 이에 따라, 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 제3 소자분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다.First, as described with reference to FIG. 1, FIG. 2A to FIG. 2D, and FIG. 3A to FIG. 3D, an active region can be defined by forming an isolation film ST on a substrate 100. The active region may include a PMOSFET region PR and an NMOSFET region NR separated by the isolation layer ST. The device isolation layer ST includes a first isolation layer ST1 for separating the PMOSFET region PR and the NMOSFET region NR from each other and a second isolation layer ST1 for isolating the first logic cell C1 from adjacent logic cells C2, And a third isolation layer ST3 for defining active patterns AP in the PMOSFET region PR and the NMOSFET region NR. The third device isolation layer ST3 may extend in the first direction D1 so that the active patterns AP extend in the first direction D1 and in the second direction D2, As shown in FIG. Each of the active patterns AP may have an upper region (hereinafter referred to as active pin AF) exposed by the third isolation film ST3.

상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 게이트 구조체들(GS)이 형성될 수 있다. 상기 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 기판(100) 상에 차례로 적층된 게이트 절연 패턴(102), 게이트 전극(104), 및 캐핑 패턴(106)을 포함할 수 있다. 상기 게이트 구조체들(GS) 각각은, 상기 게이트 전극(104)의 양 측벽들 상에 형성된 게이트 스페이서(108)를 더 포함할 수 있다. Gate structures GS may be formed on the substrate 100 so as to intersect the active patterns AP and extend in the second direction D2. The gate structures GS may be spaced apart from each other in the first direction D1. Each of the gate structures GS may include a gate insulating pattern 102, a gate electrode 104, and a capping pattern 106 that are sequentially stacked on the substrate 100. Each of the gate structures GS may further include a gate spacer 108 formed on both sidewalls of the gate electrode 104.

상기 게이트 구조체들(GS)이 형성된 결과물 상에 이온 주입 공정을 수행하여 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 구조체들(GS)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 게이트 구조체들(GS)의 각각의 아래에 위치하는 상기 활성 패턴들(AP)의 부분들은 채널 영역(CR)으로 이용될 수 있다.The source / drain regions SD may be formed by performing an ion implantation process on the resultant structure in which the gate structures GS are formed. The source / drain regions SD may be formed in the active patterns AP on both sides of the gate structures GS. Portions of the active patterns AP underlying each of the gate structures GS may be used as a channel region CR.

상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(H1)이 형성될 수 있다. 상기 제1 콘택 홀들(H1)을 형성하는 것은, 도 3a 내지 도 3d를 참조하여 설명한 바와 같다. A first interlayer insulating film 110 may be formed on the substrate 100 to cover the gate structures GS. First contact holes H1 passing through the first interlayer insulating film 110 may be formed on both sides of each of the gate structures GS. The formation of the first contact holes H1 is as described with reference to FIGS. 3A to 3D.

도 1, 및 도 4a 내지 도 4d를 다시 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다.Referring again to FIG. 1 and FIGS. 4A to 4D, a first mask layer M 1 filling the first contact holes H 1 may be formed on the first interlayer insulating layer 110. Second contact holes H2 are formed on the gate structures GS through the first mask layer M1 and the first interlayer insulating layer 110 to expose the gate structures GS . Each of the second contact holes H2 may expose the gate electrode 104 of each of the gate structures GS.

본 변형예에 따르면, 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여, 상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택 홀들(H1)에 공통적으로 연결되는 제3 콘택 홀(H3)이 형성될 수 있다. 즉, 상기 제3 콘택 홀(H3)은, 도시된 바와 달리, 상기 한 쌍의 제1 콘택 홀들(H1) 사이에서 상기 제2 방향(D2)으로 더 연장되어, 상기 한 쌍의 제1 콘택 홀들(H1)과 중첩할 수 있다. 이에 따라, 상기 제3 콘택 홀(H3)은 상기 한 쌍의 제1 콘택 홀들(H1)과 각각 중첩하는 중첩 영역들(r)을 포함할 수 있다. According to the present modification, at least one of the gate structures GS penetrates the first mask film M1 and the first interlayer insulating film 110 and is formed in the second direction D2 A third contact hole H3 may be formed which is commonly connected to a pair of adjacent first contact holes H1. That is, the third contact hole H3 extends further in the second direction D2 between the pair of first contact holes H1, unlike the first contact hole H3, (H1). Accordingly, the third contact hole H3 may include overlapping regions r overlapping with the pair of first contact holes H1.

상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있고, 상기 제2 콘택 홀들(H2)과 동일한 포토 마스크를 이용하여 동시에 형성될 수 있다. 상기 제2 콘택 홀들(H2) 및 상기 제3 콘택 홀(H3)을 형성하는 것은, 도 4a 내지 도 4d를 참조하여 설명한 바와 같다.The third contact hole H3 may be formed using a photomask different from the first contact holes H1 and may be formed simultaneously using the same photomask as the second contact holes H2. The formation of the second contact holes H2 and the third contact holes H3 are as described with reference to FIGS. 4A to 4D.

도 7a 내지 도 7d를 참조하면, 먼저 상기 제1 마스크 막(M1)이 제거될 수 있다. 상기 제1 마스크 막(M1)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 층간 절연막(110) 상에 상기 콘택 홀들(H1, H2, H3)을 채우는 도전막이 형성될 수 있고, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 상기 제2 콘택 홀들(H2), 및 상기 제3 콘택 홀(H3) 내에 제1 콘택들(CT1), 제2 콘택들(CT2), 및 제3 콘택(CT3)이 각각 형성될 수 있다. Referring to FIGS. 7A to 7D, the first mask layer M1 may be removed first. The first mask M1 may be removed by performing an ashing and a strip process. A conductive film filling the contact holes H1, H2 and H3 may be formed on the first interlayer insulating film 110. The conductive film CL may be planarized until the first interlayer insulating film 110 is exposed, . Accordingly, the first contacts CT1, the second contacts CT2, and the third contacts CT1 are formed in the first contact holes H1, the second contact holes H2, and the third contact holes H3, And a contact CT3 may be respectively formed.

본 변형예에 따르면, 상기 제3 콘택(CT3)은 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택 홀들(H1)에 공통적으로 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 한 쌍의 제1 콘택들(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다. 상기 연결 콘택(CT4)은 상기 제3 콘택(CT3)과 상기 한 쌍의 제1 콘택(CT1)들이 각각 중첩하는 중첩 부분들(P)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 콘택들(CT1)의 상면들, 상기 제2 콘택들(CT2)의 상면들 및 상기 제3 콘택(CT3)의 상면은 상기 기판으로부터 동일한 레벨에 위치할 수 있다. 이에 따라, 상기 연결 콘택(CT4)의 상면은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. According to this modification, the third contact CT3 may be connected in common to the pair of first contact holes H1 immediately adjacent to the second direction D2. A connection contact CT4 may be defined by the third contact CT3 and the pair of first contacts CT1 connected thereto. The connection contact CT4 may include overlapping portions P in which the third contact CT3 and the pair of first contacts CT1 overlap each other. The upper surfaces of the first contacts CT1, the upper surfaces of the second contacts CT2 and the upper surface of the third contact CT3 may be located at the same level from the substrate by the planarization process . Accordingly, the top surface of the connection contact CT4 may be substantially coplanar with the top surface of the first interlayer insulating film 110. [

상기 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120) 내에 상기 제2 층간 절연막(120)을 관통하여 상기 제3 콘택(CT3)에 연결되는 비아 콘택(122)이 형성될 수 있다. A second interlayer insulating film 120 may be formed on the first interlayer insulating film 110. A via contact 122 may be formed in the second interlayer insulating film 120 and connected to the third contact CT3 through the second interlayer insulating film 120. [

상기 제2 층간 절연막(120) 상에, 평면적 관점에서, 상기 PMOSFET 영역(PR)과 중첩하는 제1 공통 도전 라인(PW1), 및 상기 NMOSFET 영역(NR)과 중첩하는 제2 공통 도전 라인(PW2)이 형성될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제3 콘택(CT3)은 상기 비아 콘택(122)을 통하여 상기 제1 및 제2 공통 도전 라인들(PW1, PW2) 중 하나에 연결될 수 있다. 도 7a에 도시된 바와 같이, 상기 제3 콘택(CT3)은, 상기 PMOSTFET 영역(PR) 상에 제공되어 상기 제1 공통 도전 라인(PW1)에 연결되거나, 상기 NMOSFET 영역(NR) 상에 제공되어 상기 제2 공통 도전 라인(PW2)에 연결될 수 있다. 본 변형예에 따르면, 상기 제3 콘택(CT3)이 상기 제1 공통 도전 라인(PW1)에 연결되는 경우, 상기 제1 공통 도전 라인(PW1)은 상기 비아 콘택(122), 상기 제3 콘택(CT3), 및 상기 제3 콘택(CT3)에 연결된 상기 한 쌍의 제1 콘택들(CT1)(즉, 상기 비아 콘택(122) 및 상기 연결 콘택(CT4))을 통하여 서로 이웃하는 로직 셀들(C1, C2) 각각의 상기 소스/드레인 영역들(SD)에 드레인 전압(Vdd), 일 예로, 파워 전압을 인가할 수 있다. 상기 제3 콘택(CT3)이 상기 제2 공통 도전 라인(PW2)에 연결되는 경우, 상기 제2 공통 도전 라인(PW2)은 상기 비아 콘택(122), 상기 제3 콘택(CT3), 및 상기 제3 콘택(CT3)에 연결된 상기 한 쌍의 제1 콘택(CT1)(즉, 상기 비아 콘택(122) 및 상기 연결 콘택(CT4))을 통하여 서로 이웃하는 로직 셀들(C1, C2) 각각의 상기 소스/드레인 영역들(SD)에 소스 전압(Vss), 일 예로, 접지 전압을 인가할 수 있다.A first common conductive line PW1 overlapping the PMOSFET region PR and a second common conductive line PW2 overlapping the NMOSFET region NR are formed on the second interlayer insulating film 120 from a plan viewpoint, May be formed. The first and second common conductive lines PW1 and PW2 may extend in the first direction D1 and may be spaced apart from each other in the second direction D2. The third contact CT3 may be connected to one of the first and second common conductive lines PW1 and PW2 via the via contact 122. [ 7A, the third contact CT3 is provided on the PMOSFET region PR and connected to the first common conductive line PW1, or provided on the NMOSFET region NR And may be connected to the second common conductive line PW2. According to this modification, when the third contact CT3 is connected to the first common conductive line PW1, the first common conductive line PW1 is electrically connected to the via contact 122, the third contact CT3) and the neighboring logic cells C1 (C1) through the pair of first contacts CT1 (i.e., the via contact 122 and the connection contact CT4) coupled to the third contact CT3 , And a drain voltage (Vdd), for example, a power voltage, may be applied to each of the source / drain regions SD. When the third contact CT3 is connected to the second common conductive line PW2, the second common conductive line PW2 is electrically connected to the via contact 122, the third contact CT3, C2 of each of the neighboring logic cells C1 and C2 through the pair of first contacts CT1 connected to the third contact CT3 (i.e., via contact 122 and connection contact CT4) / RTI > source voltage Vss, e. G., A ground voltage, may be applied to the source / drain regions SD.

도 8a 내지 도 10a는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다. 도 8b 내지 도 10b는 각각 도 8a 내지 도 10a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 8c 내지 도 10c는 각각 도 8a 내지 도 10a의 Ⅱ-Ⅱ'에 따른 단면도들이고, 도 8d 내지 도 10d는 각각 도 8a 내지 도 10a의 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 2a 내지 도 6a, 도 2b 내지 도 6b, 도 2c 내지 도 6c, 및 도 2d 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.FIGS. 8A to 10A are views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention, each of which is a plan view showing a part of the logic cells C1, C2, C3 and C4 of FIG. 1; 8A to 10C are cross-sectional views taken along lines II-II 'in FIGS. 8A to 10A, and FIGS. 8D to 10D are cross-sectional views taken along line II- Sectional views taken along III-III 'of Figs. 8A to 10A, respectively. The same reference numerals are assigned to the same structures as those of the semiconductor device manufacturing method according to the first embodiment of the present invention described with reference to Figs. 2A to 6A, 2B to 6B, 2C to 6C, and 2D to 6D, Is provided, and redundant description may be omitted.

먼저, 도 2a 내지 도 2d, 및 도 3a 내지 도 3d를 참조하여 설명한 바와 같이, 기판(100) 상에 소자분리막(ST)이 형성되어 활성 영역을 정의할 수 있다. 상기 활성 영역은 상기 소자분리막(ST)에 의해 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2), 및 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의하는 제3 소자분리막(ST3)을 포함할 수 있다. 상기 제3 소자분리막(ST3)은 상기 제1 방향(D1)으로 연장될 수 있고, 이에 따라, 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 제3 소자분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다.First, as described with reference to FIGS. 2A to 2D and FIGS. 3A to 3D, an active region can be defined by forming an isolation layer ST on a substrate 100. The active region may include a PMOSFET region PR and an NMOSFET region NR separated by the isolation layer ST. The device isolation layer ST includes a first isolation layer ST1 for separating the PMOSFET region PR and the NMOSFET region NR from each other and a second isolation layer ST1 for isolating the first logic cell C1 from adjacent logic cells C2, And a third isolation layer ST3 for defining active patterns AP in the PMOSFET region PR and the NMOSFET region NR. The third device isolation layer ST3 may extend in the first direction D1 so that the active patterns AP extend in the first direction D1 and in the second direction D2, As shown in FIG. Each of the active patterns AP may have an upper region (hereinafter referred to as active pin AF) exposed by the third isolation film ST3.

상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(H1)이 형성될 수 있다. 상기 제1 콘택 홀들(H1)은 제1 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 상기 제1 콘택 홀들(H1)을 형성하는 것은, 도 3a 내지 도 3d를 참조하여 설명한 바와 같다. A first interlayer insulating film 110 may be formed on the substrate 100 to cover the gate structures GS. First contact holes H1 passing through the first interlayer insulating film 110 may be formed on both sides of each of the gate structures GS. The first contact holes H1 may be formed using an exposure process using a first photomask. The formation of the first contact holes H1 is as described with reference to FIGS. 3A to 3D.

도 1, 도 8a 내지 도 8d를 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 제1 마스크 막(M1)은 일 예로, 에스오에이치(SOH)막 일 수 있다.Referring to FIGS. 1 and 8A to 8D, a first mask M1 may be formed on the first interlayer insulating layer 110 to fill the first contact holes H1. The first mask layer M1 may be, for example, an SOH layer.

상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다. 상기 제2 콘택 홀들(H2)은 제2 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 일 예로, 상기 제2 콘택 홀들(H2)을 형성하는 것은, 상기 제1 마스크막(M1) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제2 콘택 홀들(H2)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다.Second contact holes H2 are formed on the gate structures GS through the first mask layer M1 and the first interlayer insulating layer 110 to expose the gate structures GS . Each of the second contact holes H2 may expose the gate electrode 104 of each of the gate structures GS. The second contact holes H2 may be formed using an exposure process using a second photomask. For example, the formation of the second contact holes H2 may be performed by forming a photoresist film on the first mask film M1, performing an exposure process using the second photomask on the photoresist film Forming a photoresist pattern having openings defining an area in which the second contact holes (H2) are to be formed, forming the first mask film (M1) and the first interlayer insulating film 110), and removing the photoresist pattern.

이 후, 상기 제1 마스크 막(M1) 상에 상기 제2 콘택 홀들(H2)을 채우는 제2 마스크 막(M2)이 형성될 수 있다. 상기 제2 마스크 막(M2)은 일 예로, 에스오에이치(SOH)막 일 수 있다. Thereafter, a second mask film M2 filling the second contact holes H2 may be formed on the first mask film M1. The second mask M2 may be, for example, an SOH film.

상기 제2 마스크막(M2), 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)의 적어도 일부를 관통하여 상기 제1 콘택 홀들(H1) 중 하나에 연결되는 제3 콘택 홀(H3)이 형성될 수 있다. 상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀(H1)과 중첩하는 중첩 영역(r)을 포함할 수 있다. 상기 제3 콘택 홀(H3)은 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에 형성될 수 있다. 일 실시예에 따르면, 상기 제3 콘택 홀(H3)은 상기 소스/드레인 영역들(SD)을 노출하지 않을 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 상기 제3 콘택 홀(H3)은 상기 제2 마스크막(M2), 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)을 노출하도록 형성될 수 있다. 상기 제3 콘택 홀(H3)은 복수 개로 형성될 수 있다. 이 경우, 상기 제3 콘택 홀들(H3)은 상기 제1 콘택 홀들(H1) 중 대응하는 제1 콘택 홀들(H1)에 각각 연결될 수 있다. A third contact hole (not shown) connected to one of the first contact holes H1 through at least a part of the second mask film M2, the first mask film M1 and the first interlayer insulating film 110 H3) may be formed. The third contact hole H3 may include an overlap region r overlapping the first contact hole H1. The third contact hole H3 may be formed on one side of at least one of the gate structures GS. According to one embodiment, the third contact hole H3 may not expose the source / drain regions SD. However, according to another embodiment, unlike the third embodiment, the third contact hole H3 penetrates the second mask film M2, the first mask film M1, and the first interlayer insulating film 110 To expose the source / drain regions SD. A plurality of the third contact holes H3 may be formed. In this case, the third contact holes H3 may be connected to the corresponding first contact holes H1 of the first contact holes H1.

상기 제3 콘택 홀(H3)은 제3 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 일 예로, 상기 제3 콘택 홀(H3)을 형성하는 것은, 상기 제2 마스크막(M2) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제3 콘택 홀(H3)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 상기 제2 마스크막(M2), 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다. The third contact hole H3 may be formed using an exposure process using a third photomask. For example, the third contact hole H3 may be formed by forming a photoresist film on the second mask film M2, performing an exposure process using the third photomask on the photoresist film Forming a photoresist pattern having openings defining an area in which the third contact hole H3 is to be formed; forming the second mask film M2, the first mask film M1, and the first interlayer insulating film 110, and removing the photoresist pattern.

본 실시예에 따르면, 상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1) 및 상기 제2 콘택 홀들(H2)과 다른 포토 마스크를 이용하여 형성될 수 있다. 즉, 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택 홀들(H1) 사이에, 상기 한 쌍의 제1 콘택 홀들(H1) 중 하나에 연결되는 제3 콘택 홀(H3)이 상기 한 쌍의 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들(H1) 중 다른 하나와 상기 제3 콘택 홀(H3) 사이의 간격은 노광 공정의 분해능 한계로부터 자유로울 수 있다.According to the present embodiment, the third contact hole H3 may be formed using a photomask different from the first contact holes H1 and the second contact holes H2. That is, a third contact hole H3, which is connected to one of the pair of first contact holes H1, is formed between the pair of first contact holes H1 immediately adjacent in the second direction D2, May be formed using a photomask different from the pair of first contact holes H1. Accordingly, the interval between the other one of the pair of first contact holes H1 and the third contact hole H3 can be free from the resolution limit of the exposure process.

도 1, 도 9a 내지 도 9d를 참조하면, 먼저 상기 제2 마스크막(M2) 및 상기 제1 마스크 막(M1)이 제거될 수 있다. 상기 제1 및 제2 마스크 막들(M1, M2)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 및 제2 마스크막들(M1, M2)이 제거됨에 따라, 상기 제1 층간 절연막(110) 내에 상기 제3 콘택 홀(H3) 및 이에 연결된 상기 제1 콘택 홀(H1)에 의해 정의되는 단일의 연결 홀(H4)이 형성될 수 있다. 상기 연결 홀(H4)은 상기 제3 콘택 홀(H3)과 상기 제1 콘택 홀(H1)이 중첩되는 상기 중첩 영역(r)을 포함할 수 있다. 상기 제1 층간 절연막(110) 상에 상기 콘택 홀들(H1, H2, H3)을 채우는 도전막(CL)이 형성될 수 있다.Referring to FIGS. 1 and 9A to 9D, the second mask film M2 and the first mask film M1 may be removed first. The first and second mask layers M1 and M2 may be removed by performing an ashing and a strip process. As the first and second mask films M 1 and M 2 are removed, the third contact hole H 3 and the first contact hole H 1 connected thereto are defined in the first interlayer insulating film 110. A single connection hole H4 may be formed. The connection hole H4 may include the overlap region r in which the third contact hole H3 and the first contact hole H1 overlap. A conductive film CL may be formed on the first interlayer insulating film 110 to fill the contact holes H1, H2, and H3.

도 1, 및 도 10a 내지 도 10d를 참조하면, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 상기 제2 콘택 홀들(H2), 및 상기 제3 콘택 홀(H3) 내에 제1 콘택들(CT1), 제2 콘택들(CT2), 및 제3 콘택(CT3)이 각각 형성될 수 있다. 상기 제3 콘택(CT3)은 상기 제1 콘택들(CT1) 중 하나에 연결될 수 있다. 상기 제3 콘택(CT3)이 복수 개로 제공되는 경우, 상기 제3 콘택들(CT3)은 상기 제1 콘택들(CT1) 중 대응하는 제1 콘택들(CT1)에 각각 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 제1 콘택(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다. 상기 연결 콘택(CT4)은 상기 제3 콘택(CT3)과 상기 제1 콘택(CT1)이 중첩하는 중첩 부분(P)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 콘택들(CT1)의 상면들, 상기 제2 콘택들(CT2)의 상면들 및 상기 제3 콘택(CT3)의 상면은 상기 기판으로부터 동일한 레벨에 위치할 수 있다. 이에 따라, 상기 연결 콘택(CT4)의 상면은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. Referring to FIGS. 1 and 10A to 10D, the conductive layer CL may be planarized until the first interlayer insulating layer 110 is exposed. Accordingly, the first contacts CT1, the second contacts CT2, and the third contacts CT1 are formed in the first contact holes H1, the second contact holes H2, and the third contact holes H3, And a contact CT3 may be respectively formed. The third contact CT3 may be connected to one of the first contacts CT1. When the third contacts CT3 are provided in plural, the third contacts CT3 may be connected to the corresponding first contacts CT1 of the first contacts CT1, respectively. A connection contact CT4 may be defined by the third contact CT3 and the first contact CT1 connected thereto. The connection contact CT4 may include an overlapped portion P where the third contact CT3 overlaps with the first contact CT1. The upper surfaces of the first contacts CT1, the upper surfaces of the second contacts CT2 and the upper surface of the third contact CT3 may be located at the same level from the substrate by the planarization process . Accordingly, the top surface of the connection contact CT4 may be substantially coplanar with the top surface of the first interlayer insulating film 110. [

이 후의 공정은, 도 6a 내지 도 6d를 참조하여 설명한 바와 실질적으로 동일하다.
Subsequent steps are substantially the same as those described with reference to Figs. 6A to 6D.

도 11a는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다. 도 11b 내지 도 11d는 각각 도 11a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 8a 내지 도 10a, 도 8b 내지 도 10b, 도 8c 내지 도 10c, 및 도 8d 내지 도 10d를 참조하여 설명한 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.FIG. 11A is a plan view showing a part of the logic cells C1, C2, C3, and C4 of FIG. 1, showing a method of manufacturing a semiconductor device according to a modification of the second embodiment of the present invention. 11B to 11D are cross-sectional views taken along line I-I ', II-II', and III-III 'of FIG. 11A, respectively. 8A to 10A, 8B to 10B, 8C to 10C, and 8D to 10D, the same reference numerals are assigned to the same components as the semiconductor device manufacturing method according to the second embodiment of the present invention, Is provided, and redundant description may be omitted.

먼저, 도 2a 내지 도 2d, 및 도 3a 내지 도 3d를 참조하여 설명한 바와 같이, 활성 패턴들(AP) 및 상기 활성 패턴들(AP)을 가로지르는 게이트 구조체들(GS)이 형성된 기판(100) 상에, 상기 활성 패턴들(AP) 및 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(H1)이 형성될 수 있다. 상기 제1 콘택 홀들(H1)은 제1 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다.First, as described with reference to FIGS. 2A to 2D and FIGS. 3A to 3D, a substrate 100 having active patterns AP and gate structures GS crossing the active patterns AP is formed. A first interlayer insulating film 110 covering the active patterns AP and the gate structures GS may be formed. First contact holes H1 passing through the first interlayer insulating film 110 may be formed on both sides of each of the gate structures GS. The first contact holes H1 may be formed using an exposure process using a first photomask.

도 8a 내지 도 8d를 다시 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다. 상기 제2 콘택 홀들(H2)은 제2 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 이 후, 상기 제1 마스크 막(M1) 상에 상기 제2 콘택 홀들(H2)을 채우는 제2 마스크 막(M2)이 형성될 수 있다.8A to 8D, a first mask M1 may be formed on the first interlayer insulating layer 110 to fill the first contact holes H1. Second contact holes H2 are formed on the gate structures GS through the first mask layer M1 and the first interlayer insulating layer 110 to expose the gate structures GS . Each of the second contact holes H2 may expose the gate electrode 104 of each of the gate structures GS. The second contact holes H2 may be formed using an exposure process using a second photomask. Thereafter, a second mask film M2 filling the second contact holes H2 may be formed on the first mask film M1.

본 변형예에 따르면, 상기 제2 마스크막(M2), 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)의 적어도 일부를 관통하여, 상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택 홀들(H1)에 공통적으로 연결되는 제3 콘택 홀(H3)이 형성될 수 있다. 즉, 상기 제3 콘택 홀(H3)은, 도시된 바와 달리, 상기 한 쌍의 제1 콘택 홀들(H1) 사이에서 상기 제2 방향(D2)으로 더 연장되어, 상기 한 쌍의 제1 콘택 홀들(H1)과 중첩할 수 있다. 이에 따라, 상기 제3 콘택 홀(H3)은 상기 한 쌍의 제1 콘택 홀들(H1)과 각각 중첩하는 중첩 영역들(r)을 포함할 수 있다. According to the present modification, at least a part of the second mask film M2, the first mask film M1 and the first interlayer insulating film 110 is penetrated, And a third contact hole H3 connected to the pair of first contact holes H1 may be formed. That is, the third contact hole H3 extends further in the second direction D2 between the pair of first contact holes H1, unlike the first contact hole H3, (H1). Accordingly, the third contact hole H3 may include overlapping regions r overlapping with the pair of first contact holes H1.

상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1) 및 상기 제2 콘택 홀들(H2)과 다른 포토 마스크를 이용하여 형성될 수 있다. 즉, 상기 제3 콘택 홀(H3)은 제3 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 상기 제3 콘택 홀(H3)을 형성하는 것은, 도 8a 내지 도 8d를 참조하여 설명한 바와 같다.The third contact hole H3 may be formed using a photomask different from the first contact holes H1 and the second contact holes H2. That is, the third contact hole H3 may be formed using an exposure process using a third photomask. The formation of the third contact hole H3 is as described with reference to FIGS. 8A to 8D.

도 11a 내지 도 11d를 참조하면, 먼저 상기 제1 및 제2 마스크 막들(M1, M2)이 제거될 수 있다. 상기 제1 및 제2 마스크 막들(M1, M2)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 층간 절연막(110) 상에 상기 콘택 홀들(H1, H2, H3)을 채우는 도전막이 형성될 수 있고, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 상기 제2 콘택 홀들(H2), 및 상기 제3 콘택 홀(H3) 내에 제1 콘택들(CT1), 제2 콘택들(CT2), 및 제3 콘택(CT3)이 각각 형성될 수 있다.Referring to FIGS. 11A to 11D, the first and second mask films M1 and M2 may be removed first. The first and second mask layers M1 and M2 may be removed by performing an ashing and a strip process. A conductive film filling the contact holes H1, H2 and H3 may be formed on the first interlayer insulating film 110. The conductive film CL may be planarized until the first interlayer insulating film 110 is exposed, . Accordingly, the first contacts CT1, the second contacts CT2, and the third contacts CT1 are formed in the first contact holes H1, the second contact holes H2, and the third contact holes H3, And a contact CT3 may be respectively formed.

이 후의 공정은, 도 6a 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 제조방법과 실질적으로 동일하다.
Subsequent steps are substantially the same as the manufacturing method according to the first embodiment of the present invention described with reference to Figs. 6A to 6D.

도 12a 내지 도 14a는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다. 도 12b 내지 도 14b는 각각 도 12a 내지 도 14a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 12c 내지 도 14c는 각각 도 12a 내지 도 14a의 Ⅱ-Ⅱ'에 따른 단면도들이고, 도 12d 내지 도 14d는 각각 도 12a 내지 도 14a의 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 2a 내지 도 6a, 도 2b 내지 도 6b, 도 2c 내지 도 6c, 및 도 2d 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.12A to 14A are views showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention, and are plan views respectively showing a part of the logic cells (C1, C2, C3, C4) of FIG. 12B to 14B are sectional views taken along the line I-I 'in FIGS. 12A to 14A, FIGS. 12C to 14C are sectional views taken along the line II-II' in FIGS. 12A to 14A, Sectional views taken along the line III-III 'in FIGS. 12A to 14A, respectively. The same reference numerals are assigned to the same structures as those of the semiconductor device manufacturing method according to the first embodiment of the present invention described with reference to Figs. 2A to 6A, 2B to 6B, 2C to 6C, and 2D to 6D, Is provided, and redundant description may be omitted.

도 1, 도 12a 내지 도 12d를 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 제1 마스크 막(M1)은 일 예로, 에스오에이치(SOH)막 일 수 있다. Referring to FIGS. 1 and 12A to 12D, a first mask M1 may be formed on the first interlayer insulating layer 110 to fill the first contact holes H1. The first mask layer M1 may be, for example, an SOH layer.

도 13a 내지 도 13d를 참조하면, 먼저, 상기 제1 마스크 막(M1)이 제거될 수 있다. 상기 제1 마스크 막(M1)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 층간 절연막(110) 상에 상기 제1 및 제2 콘택 홀들(H1, H2)을 채우는 도전막(CL)이 형성될 수 있고, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 및 상기 제2 콘택 홀들(H2) 내에 제1 콘택들(CT1), 및 제2 콘택들(CT2)이 각각 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 콘택들(CT1) 및 상기 제2 콘택들(CT2)의 상면들은 상기 제1 층간 절연막(110)의 상면과 상기 기판(100)으로부터 실질적으로 동일한 레벨에 있을 수 있다. 13A to 13D, first, the first mask M1 may be removed. The first mask M1 may be removed by performing an ashing and a strip process. A conductive film CL filling the first and second contact holes H1 and H2 may be formed on the first interlayer insulating film 110. The conductive film CL may be formed on the first interlayer insulating film 110 until the first interlayer insulating film 110 is exposed. The conductive film CL can be planarized. Accordingly, the first contacts CT1 and the second contacts CT2 may be formed in the first contact holes H1 and the second contact holes H2, respectively. The upper surfaces of the first contacts CT1 and the second contacts CT2 may be substantially at the same level as the upper surface of the first interlayer insulating film 110 and the substrate 100 by the planarization process have.

상기 제1 콘택들(CT1) 및 상기 제2 콘택들(CT2)이 형성된 후, 상기 제1 층간 절연막(110) 상에 절연막(115)이 형성될 수 있다. 상기 절연막(115)은 상기 제1 콘택들(CT1) 및 상기 제2 콘택들(CT2)의 상면들을 덮을 수 있다. 상기 절연막(115)은 일 예로, 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.After the first contacts CT1 and the second contacts CT2 are formed, an insulating layer 115 may be formed on the first interlayer insulating layer 110. Referring to FIG. The insulating layer 115 may cover the upper surfaces of the first contacts CT1 and the second contacts CT2. The insulating layer 115 may include at least one of a silicon oxide layer and a silicon oxynitride layer.

본 실시예에 따르면, 상기 절연막(115) 및 상기 제1 층간 절연막(110)을 관통하여, 상기 제1 콘택들(CT1) 중 하나의 적어도 일부를 노출하는 제3 콘택 홀(H3)이 형성될 수 있다. 상기 제3 콘택 홀(H3)은 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에 형성되어, 상기 제1 콘택들(CT1) 중 하나의 적어도 일부를 노출할 수 있다. 상기 제3 콘택 홀(H3)이 복수 개로 형성되는 경우, 상기 제3 콘택 홀들(H3)은 상기 제1 콘택들(CT1) 중 대응하는 제1 콘택들(CT1)을 노출할 수 있다. According to the present embodiment, a third contact hole H3 is formed through the insulating film 115 and the first interlayer insulating film 110 to expose at least a part of one of the first contacts CT1 . The third contact hole H3 may be formed on one side of at least one of the gate structures GS to expose at least a part of one of the first contacts CT1. When a plurality of the third contact holes H3 are formed, the third contact holes H3 may expose corresponding first contacts CT1 of the first contacts CT1.

상기 제3 콘택 홀(H3)은 제3 포토 마스크를 이용하는 노광 공정을 수행하여 형성될 수 있다. 일 예로, 상기 제3 콘택 홀(H3)을 형성하는 것은, 상기 절연막(115) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제3 콘택 홀(H3)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 절연막(115) 및 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다. 상기 식각 공정 동안, 상기 제1 콘택들(CT1) 중 하나의 적어도 일부가 노출될 수 있다. 일부 실시예들에 따르면, 도시되지 않았지만, 상기 식각 공정 동안, 상기 제3 콘택 홀(H3)에 의해 노출되는 상기 제1 콘택(CT1)의 적어도 일부가 리세스될 수 있다. The third contact hole H3 may be formed by performing an exposure process using a third photomask. For example, the third contact hole H3 may be formed by forming a photoresist film on the insulating film 115, performing an exposure process using the third photomask on the photoresist film, Forming a photoresist pattern having openings defining regions in which the third contact holes H3 are to be formed; etching the insulating layer 115 and the first interlayer insulating layer 110 exposed by the openings; , And removing the photoresist pattern. During the etch process, at least a portion of one of the first contacts CT1 may be exposed. According to some embodiments, although not shown, during the etching process, at least a portion of the first contact CT1 exposed by the third contact hole H3 may be recessed.

도 14a 내지 도 14d를 참조하면, 상기 절연막(115) 상에 상기 제3 콘택 홀(H3)을 채우는 도전막이 형성될 수 있고, 상기 도전막은 상기 절연막(115)이 노출될 때까지 평탄화될 수 있다. 이에 따라, 상기 제3 콘택 홀(H3)을 채우는 제3 콘택(CT3)이 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제3 콘택 홀(H3)의 상면은 상기 절연막(115)의 상면과 상기 기판(100)으로부터 실질적으로 동일한 레벨에 있을 수 있다. 14A to 14D, a conductive film filling the third contact hole H3 may be formed on the insulating film 115, and the conductive film may be planarized until the insulating film 115 is exposed . Accordingly, a third contact CT3 filling the third contact hole H3 may be formed. The upper surface of the third contact hole H3 may be substantially at the same level as the upper surface of the insulating film 115 and the substrate 100 by the planarization process.

상기 제3 콘택(CT3)은 상기 제1 콘택들(CT1) 중 하나에 연결될 수 있다. 상기 제3 콘택(CT3)이 복수 개로 제공되는 경우, 상기 제3 콘택들(CT3)은 상기 제1 콘택들(CT1) 중 대응하는 제1 콘택들(CT1)에 각각 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 제1 콘택(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다.The third contact CT3 may be connected to one of the first contacts CT1. When the third contacts CT3 are provided in plural, the third contacts CT3 may be connected to the corresponding first contacts CT1 of the first contacts CT1, respectively. A connection contact CT4 may be defined by the third contact CT3 and the first contact CT1 connected thereto.

본 실시예에 따르면, 상기 제3 콘택(CT3)의 상면(CT3(U))의 높이는 상기 제1 콘택들(CT1) 각각의 상면(CT1(U))의 높이보다 높을 수 있다. 더하여, 상기 제3 콘택(CT3)의 하면(CT3(L))의 높이는 상기 제1 콘택들(CT1) 각각의 상기 상면(CT1(U))의 높이보다 낮을 수 있다. According to this embodiment, the height of the upper surface CT3 (U) of the third contact CT3 may be higher than the height of the upper surface CT1 (U) of each of the first contacts CT1. In addition, the height of the lower surface CT3 (L) of the third contact CT3 may be lower than the height of the upper surface CT1 (U) of each of the first contacts CT1.

이 후의 공정은, 도 6a 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
The subsequent steps are substantially the same as the method of manufacturing a semiconductor device according to the first embodiment of the present invention described with reference to Figs. 6A to 6D.

도 15a는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다. 도 15b 내지 도 15d는 각각 도 15a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 12a 내지 도 14a, 도 12b 내지 도 14b, 도 12c 내지 도 14c, 및 도 12d 내지 도 14d를 참조하여 설명한 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.FIG. 15A is a plan view showing a part of the logic cells C1, C2, C3, and C4 of FIG. 1, showing a method of manufacturing a semiconductor device according to a modification of the third embodiment of the present invention. 15B to 15D are cross-sectional views according to I-I ', II-II', and III-III 'of FIG. 15A, respectively. 12A to 14A, 12B to 14B, 12C to 14C, and 12D to 14D, the same reference numerals are assigned to the same constituent elements as the semiconductor element manufacturing method according to the third embodiment of the present invention, Is provided, and redundant description may be omitted.

도 12a 내지 도 12d를 다시 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다. 상기 제2 콘택 홀들(H2)은 제2 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다.12A to 12D, a first mask M1 may be formed on the first interlayer insulating layer 110 to fill the first contact holes H1. Second contact holes H2 are formed on the gate structures GS through the first mask layer M1 and the first interlayer insulating layer 110 to expose the gate structures GS . Each of the second contact holes H2 may expose the gate electrode 104 of each of the gate structures GS. The second contact holes H2 may be formed using an exposure process using a second photomask.

도 13a 내지 도 13d를 다시 참조하면, 먼저, 상기 제1 마스크 막(M1)이 제거될 수 있다. 이 후, 상기 제1 층간 절연막(110) 상에 상기 제1 및 제2 콘택 홀들(H1, H2)을 채우는 도전막(CL)이 형성될 수 있고, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 및 상기 제2 콘택 홀들(H2) 내에 제1 콘택들(CT1), 및 제2 콘택들(CT2)이 각각 형성될 수 있다. 상기 제1 콘택들(CT1) 및 상기 제2 콘택들(CT2)이 형성된 후, 상기 제1 층간 절연막(110) 상에 절연막(115)이 형성될 수 있다. 13A to 13D, first, the first mask layer M1 may be removed. Thereafter, a conductive film CL filling the first and second contact holes H1 and H2 may be formed on the first interlayer insulating film 110, and the first interlayer insulating film 110 may be exposed The conductive film CL may be planarized. Accordingly, the first contacts CT1 and the second contacts CT2 may be formed in the first contact holes H1 and the second contact holes H2, respectively. After the first contacts CT1 and the second contacts CT2 are formed, an insulating layer 115 may be formed on the first interlayer insulating layer 110. Referring to FIG.

본 변형예에 따르면, 상기 절연막(115) 및 상기 제1 층간 절연막(110)의 적어도 일부를 관통하여, 상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택들(CT1)을 노출하는 제3 콘택 홀(H3)이 형성될 수 있다. 상기 제3 콘택 홀(H3)은 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에 형성되어, 상기 한 쌍의 제1 콘택들(CT1) 각각의 적어도 일부를 노출할 수 있다. 즉, 상기 제3 콘택 홀(H3)은, 도시된 바와 달리, 상기 한 쌍의 제1 콘택들(CT1) 사이에서 상기 제2 방향(D2)으로 더 연장되어, 상기 한 쌍의 제1 콘택들(CT1) 각각의 적어도 일부를 노출할 수 있다. According to this modification, a pair of first contacts CT1 immediately adjacent to the insulating film 115 and at least a part of the first interlayer insulating film 110 and immediately adjacent to the insulating film 115 in the second direction D2, The third contact hole H3 may be formed. The third contact hole H3 may be formed on one side of at least one of the gate structures GS to expose at least a part of each of the pair of first contacts CT1. That is, the third contact hole H3 extends further in the second direction D2 between the pair of first contacts CT1, unlike the first contact, Lt; RTI ID = 0.0 > CT1. &Lt; / RTI >

상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1) 및 상기 제2 콘택 홀들(H2)과 다른 포토 마스크를 이용하여 형성될 수 있다. 즉, 상기 제3 콘택 홀(H3)은 제3 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 상기 제3 콘택 홀(H3)을 형성하는 것은, 도 13a 내지 도 13d를 참조하여 설명한 바와 같다. The third contact hole H3 may be formed using a photomask different from the first contact holes H1 and the second contact holes H2. That is, the third contact hole H3 may be formed using an exposure process using a third photomask. The third contact hole H3 is formed as described with reference to FIGS. 13A to 13D.

도 15a 내지 도 15d를 참조하면, 상기 절연막(115) 상에 상기 제3 콘택 홀(H3)을 채우는 도전막이 형성될 수 있고, 상기 도전막은 상기 절연막(115)이 노출될 때까지 평탄화될 수 있다. 이에 따라, 상기 제3 콘택 홀(H3)을 채우는 제3 콘택(CT3)이 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제3 콘택 홀(H3)의 상면은 상기 절연막(115)의 상면과 상기 기판(100)으로부터 실질적으로 동일한 레벨에 있을 수 있다. 15A to 15D, a conductive film filling the third contact hole H3 may be formed on the insulating film 115, and the conductive film may be planarized until the insulating film 115 is exposed . Accordingly, a third contact CT3 filling the third contact hole H3 may be formed. The upper surface of the third contact hole H3 may be substantially at the same level as the upper surface of the insulating film 115 and the substrate 100 by the planarization process.

본 변형예에 따르면, 상기 제3 콘택(CT3)은 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택들(CT1)에 공통적으로 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 한 쌍의 제1 콘택들(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다. According to this modification, the third contact CT3 may be connected to the pair of first contacts CT1 immediately adjacent in the second direction D2. A connection contact CT4 may be defined by the third contact CT3 and the pair of first contacts CT1 connected thereto.

상기 제3 콘택(CT3)의 상면(CT3(U))의 높이는 상기 제1 콘택들(CT1) 각각의 상면(CT1(U))의 높이보다 높을 수 있다. 더하여, 상기 제3 콘택(CT3)의 하면(CT3(L))의 높이는 상기 제1 콘택들(CT1) 각각의 상기 상면(CT1(U))의 높이보다 낮을 수 있다. The height of the upper surface CT3 (U) of the third contact CT3 may be higher than the height of the upper surface CT1 (U) of each of the first contacts CT1. In addition, the height of the lower surface CT3 (L) of the third contact CT3 may be lower than the height of the upper surface CT1 (U) of each of the first contacts CT1.

본 발명의 개념에 따르면, 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택 홀들(H1) 사이에, 상기 한 쌍의 제1 콘택 홀들(H1) 중 적어도 하나에 연결되는 제3 콘택 홀(H3)이 상기 한 쌍의 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들(H1) 중 다른 하나와 상기 제3 콘택 홀(H3) 사이의 간격은 노광 공정의 분해능 한계로부터 자유로울 수 있다.According to the concept of the present invention, a pair of first contact holes H1 immediately adjacent to the pair of first contact holes H1 immediately adjacent to the pair of first contact holes H1 in the second direction D2, 3 contact holes H3 may be formed using a photomask different from the pair of first contact holes H1. Accordingly, the interval between the other one of the pair of first contact holes H1 and the third contact hole H3 can be free from the resolution limit of the exposure process.

더하여, 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택들(CT1) 사이에, 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나에 연결되는 상기 제3 콘택(CT3)이 형성되는 경우, 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나는 상기 제3 콘택(CT3) 및 상기 비아 콘택(122)을 통하여 상기 제1 또는 제2 공통 도전 라인(PW1, PW2)에 연결될 수 있다. 상기 제3 콘택(CT3)이 상기 한 쌍의 제1 콘택들(CT1)과 다른 포토 마스크를 이용하여 형성됨에 따라, 상기 비아 콘택(122)은 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 제한되지 않고 상기 제3 콘택(CT3) 상에 자유롭게 배치될 수 있고, 상기 공통 도전 라인들(PW1, PW2)의 배치 또한 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 의해 제한되지 않을 수 있다.In addition, between the pair of first contacts CT1 immediately adjacent in the second direction D2, the third contact CT3 connected to at least one of the pair of first contacts CT1, , At least one of the pair of first contacts CT1 is electrically connected to the first or second common conductive lines PW1 and PW2 through the third contact CT3 and the via contact 122, . As the third contact CT3 is formed using a photomask different from the pair of first contacts CT1, the via contact 122 is formed between the pair of first contacts CT1, And the arrangement of the common conductive lines (PW1, PW2) can also be arranged freely on the third contact (CT3) without being limited to the minimum pitch, and the arrangement of the common conductive lines (PW1, PW2) But may not be limited by pitch.

따라서, 제조가 용이한 반도체 소자의 제조방법이 제공될 수 있다.
Therefore, a method of manufacturing a semiconductor device that is easy to manufacture can be provided.

이상에서, 상기 활성 패턴들(AP)은 핀 형상을 갖는 것으로 도시되었으나, 이와는 달리 다양한 변형이 가능하다. In the above description, the active patterns AP are shown to have a pin shape, but various modifications are possible.

도 16는 본 발명의 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 상기 활성 패턴(AP)의 단면은 기판(100)에 인접한 넥 부분(NC)과 상기 넥 부분(NC)보다 넓은 폭의 바디 부분(BD)을 포함하는 오메가 형태(omega shaped)의 형상을 가질 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(102) 및 게이트 전극(104)이 차례로 제공될 수 있다. 상기 게이트 전극(104)의 일부는 상기 활성 패턴(AP) 아래로 연장될 수 있다. 16 is a conceptual diagram showing an active pattern of a semiconductor device according to another embodiment of the present invention. The cross section of the active pattern AP is formed in an omega shaped shape including a neck portion NC adjacent to the substrate 100 and a body portion BD wider than the neck portion NC. ). &Lt; / RTI > A gate insulating pattern 102 and a gate electrode 104 may be sequentially provided on the active pattern AP. A portion of the gate electrode 104 may extend below the active pattern AP.

도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 반도체 소자의 활성 패턴(AP)은 기판(100)으로부터 이격된 나노 와이어 형태일 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(102) 및 게이트 전극(104)이 차례로 제공될 수 있다. 상기 게이트 전극(104)은 상기 활성 패턴(AP)과 상기 기판(100) 사이로 연장될 수 있다. 17 is a conceptual diagram showing an active pattern of a semiconductor device according to another embodiment of the present invention. In this embodiment, the active pattern AP of the semiconductor device may be in the form of nanowires spaced from the substrate 100. A gate insulating pattern 102 and a gate electrode 104 may be sequentially provided on the active pattern AP. The gate electrode 104 may extend between the active pattern AP and the substrate 100.

도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다. 18 is a block diagram of an electronic system including a semiconductor device according to embodiments of the present invention.

도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.Referring to Figure 18, an electronic system 1100 according to an embodiment of the present invention includes a controller 1110, an input / output device 1120, a memory device 1130, an interface 1140, 1150, bus). The controller 1110, the input / output device 1120, the storage device 1130, and / or the interface 1140 may be coupled to each other via the bus 1150. The bus 1150 corresponds to a path through which data is moved.

상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.The controller 1110 may include at least one of a microprocessor, a digital signal process, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1120 may include a keypad, a keyboard, a display device, and the like. The storage device 1130 may store data and / or instructions and the like. The interface 1140 may perform functions to transmit data to or receive data from the communication network. The interface 1140 may be in wired or wireless form. For example, the interface 1140 may include an antenna or a wired or wireless transceiver. Although not shown, the electronic system 1100 is an operation memory for improving the operation of the controller 1110, and may further include a high-speed DRAM and / or an esram. The semiconductor device according to embodiments of the present invention may be provided in the storage device 1130 or may be provided as a part of the controller 1110, the input / output device 1120, and the I / O device.

상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
The electronic system 1100 may be a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player a digital music player, a memory card, or any electronic device capable of transmitting and / or receiving information in a wireless environment.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The foregoing description of embodiments of the present invention provides illustrative examples for the description of the present invention. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. It is clear.

C1, C2, C3, C4: 로직 셀들
PR: PMOSFET 영역 NR: NMOSFET 영역
100: 기판 ST, ST1, ST2, ST3: 소자 분리막
AP: 활성 패턴 AF: 활성 핀
SD: 소스/드레인 영역들 GS: 게이트 구조체들
102: 게이트 절연 패턴 104: 게이트 전극
106: 캐핑 패턴 108: 게이트 스페이서
110, 120: 층간 절연막 115: 절연막
H1: 제1 콘택 홀들 H2: 제2 콘택 홀들
H3: 제3 콘택 홀 H4: 연결 홀
r: 중첩 영역 M1, M2: 마스크막
CL: 도전막 CT1: 제1 콘택들
CT2: 제2 콘택들 CT3: 제3 콘택
CT4: 연결 콘택 p: 중첩 부분
122: 비아 콘택 PW1, PW2: 공통 도전 라인들C1, C2, C3, C4: Logic cells
PR: PMOSFET region NR: NMOSFET region
100: substrate ST, ST1, ST2, ST3:
AP: Active pattern AF: Active pin
SD: source / drain regions GS: gate structures
102: gate insulating pattern 104: gate electrode
106: capping pattern 108: gate spacer
110, 120: interlayer insulating film 115: insulating film
H1: first contact holes H2: second contact holes
H3: Third contact hole H4: Connection hole
r: overlap region M1, M2: mask film
CL: Conductive film CT1: First contacts
CT2: second contacts CT3: third contact
CT4: connection contact p: overlapping part
122: via contacts PW1 and PW2: common conductive lines

Claims

Forming an active pattern on the substrate and a gate electrode across the active pattern;
Forming a first contact connected to the active pattern on one side of the gate electrode;
Forming a second contact connected to the gate electrode; And
And forming a third contact on the one side of the gate electrode, the third contact being connected to the first contact,
The third contact is formed using a photomask different from the first contact,
And the height of the lower surface of the third contact is lower than the height of the upper surface of the first contact.

The method according to claim 1,
And an upper surface of the third contact is located at the same level from the upper surface of the first contact and the substrate.

The method according to claim 1,
Further comprising forming a common conductive line on the substrate that is connected to the third contact,
Wherein the common conductive line applies a voltage to the active pattern through the third contact and the first contact.

The method of claim 3,
Further comprising forming a via contact between the third contact and the common conductive line,
And the third contact is connected to the common conductive line through the via contact.

The method according to claim 1,
And upper surfaces of the first to third contacts are located at the same level from the substrate.

The method according to claim 1,
Wherein the third contact is formed using the same photomask as the second contact.

The method of claim 6,
Forming the first to third contacts comprises:
Forming an interlayer insulating film covering the active pattern and the gate electrode on the substrate;
Performing an exposure process using a first photomask to form a first contact hole through the interlayer insulating film on the one side of the gate electrode; And
A second contact hole which exposes the gate electrode through the interlayer insulating film by performing an exposure process using a second photomask and a second contact hole which penetrates the interlayer insulating film to one side of the gate electrode, At the same time,
The second contact hole is spaced apart from the first contact hole, the third contact hole is connected to the first contact hole,
And the first to third contacts are formed in the first to third contact holes, respectively.

The method of claim 7,
Forming the first to third contacts comprises:
Forming a conductive film on the interlayer insulating film to fill the first to third contact holes; And
And planarizing the conductive film until an upper surface of the interlayer insulating film is exposed.

The method according to claim 1,
Wherein the third contact is formed using a photomask different from the second contact.

The method of claim 9,
Forming the first to third contacts comprises:
Forming an interlayer insulating film covering the active pattern and the gate electrode on the substrate;
Performing an exposure process using a first photomask to form a first contact hole through the interlayer insulating film on the one side of the gate electrode;
Performing an exposure process using a second photomask to form a second contact hole penetrating the interlayer insulating film to expose the gate electrode; And
Forming a third contact hole through the interlayer insulating film on one side of the gate electrode by performing an exposure process using a third photomask,
The second contact hole is spaced apart from the first contact hole, the third contact hole is connected to the first contact hole,
And the first to third contacts are formed in the first to third contact holes, respectively.