KR20160002337A - Thin Film Transistor Substrate, Display Panel Using The Same And Method Of Manufacturing The Same - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 기판에 관한 것이며, 특히, 플라스틱 기판에 형성된 박막 트랜지스터를 포함하는 박막 트랜지스터 기판 및 이를 이용한 표시패널과 그 제조방법에 관한 것이다.The present invention relates to a thin film transistor substrate, and more particularly, to a thin film transistor substrate including a thin film transistor formed on a plastic substrate, a display panel using the thin film transistor substrate, and a manufacturing method thereof.
최근, 정보화 사회로 시대가 발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판표시장치(FPD: Flat Panel Display Device)(이하, 간단히 '표시장치'라고 함)의 중요성이 증대되고 있다. 표시장치에는, 액정표시장치(LCD: Liquid Crystal Display Device), 플라즈마 표시장치(PDP: Plasma Display Panel Device), 유기발광 표시장치(OLED: Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동 표시장치(EPD: Electrophoretic Display Device)도 널리 이용되고 있다.2. Description of the Related Art In recent years, as the age of information society has grown, the importance of flat panel display devices (FPDs) (hereinafter, simply referred to as 'display devices') having excellent characteristics such as thinning, lightening, have. The display device includes a liquid crystal display device (LCD), a plasma display panel device (PDP), and an organic light emitting display device (OLED) Device (EPD: Electrophoretic Display Device) is also widely used.
표시장치에 적용되는 표시패널은, 유리 기판, 석영 기판 등을 이용하여 제조되고 있다. 그러나, 상기한 바와 같은 기판은 균열되기 쉽고 또한 무겁다는 결점을 가지고 있다. 따라서, 유리 기판, 석영 기판 등은 플렉서블 표시장치의 제조에는 적합하지 않다. 따라서, 플렉서블 표시장치를 제조하기 위해, 가요성을 갖는 기판, 대표적으로는 유연한 플라스틱 위에 박막 트랜지스터를 형성하는 방법이 시도되고 있다.A display panel applied to a display device is manufactured using a glass substrate, a quartz substrate, or the like. However, the above-described substrate has the disadvantage that it is liable to be cracked and heavy. Therefore, glass substrates, quartz substrates, and the like are not suitable for the production of flexible display devices. Therefore, in order to manufacture a flexible display device, a method of forming a thin film transistor on a flexible substrate, typically flexible plastic, has been attempted.
박막 트랜지스터는 액정표시패널 또는 유기발광 표시패널 등과 같은 표시패널의 스위칭 소자로서 널리 이용되고 있다. 따라서, 박막 트랜지스터가 형성되어 있는 박막 트랜지스터 기판은, 표시장치를 구성하는 표시패널의 기본 구성이다. The thin film transistor is widely used as a switching element of a display panel such as a liquid crystal display panel or an organic light emitting display panel. Therefore, the thin film transistor substrate on which the thin film transistor is formed is the basic structure of the display panel constituting the display device.
부연하여 설명하면, 최근, 플렉서블(flexible) 표시패널에 대한 연구가 활발히 이루어지고 있다. 상기 플렉서블 표시패널은 구부리거나 감을 수 있어야 한다. 따라서, 박막 트랜지스터 기판의 베이스(base)를 구성하는 하부기판의 재료로서, 유리 대신 폴리이미드(PI)와 같은 고분자 물질, 즉, 플라스틱이 이용된다.
More specifically, in recent years, studies on flexible display panels have been actively conducted. The flexible display panel must be able to bend or roll. Therefore, as a material of the lower substrate constituting the base of the thin film transistor substrate, a polymer material such as polyimide (PI), that is, plastic is used instead of glass.
도 1은 종래의 유기발광 표시패널의 픽셀 구조를 설명하기 위한 회로도이다.1 is a circuit diagram illustrating a pixel structure of a conventional organic light emitting display panel.
종래의 유기발광 표시패널의 픽셀(P)은, 도 1에 도시된 바와 같이, 유기발광다이오드(OLED), 스위칭 트랜지스터(Tsw), 구동 트랜지스터(Tdr) 및 커패시터(Cst)를 구비한다. 도 1에서, 상기 스위칭 트랜지스터(Tsw)와 구동 트랜지스터(Tdr)는 N-타입으로 구현되었으나, 이에 한정된 것은 아니며, 따라서, P-타입으로 구현되는 것도 가능하다. A pixel P of a conventional organic light emitting display panel includes an organic light emitting diode (OLED), a switching transistor Tsw, a driving transistor Tdr, and a capacitor Cst, as shown in FIG. In FIG. 1, the switching transistor Tsw and the driving transistor Tdr are N-type transistors. However, the switching transistor Tsw and the driving transistor Tdr are not limited to the N-type transistors.
상기 스위칭 트랜지스터와 상기 구동 트랜지스터는 박막 트랜지스터로 구성된다.
The switching transistor and the driving transistor are formed of a thin film transistor.
도 2는 종래의 플렉서블 유기발광 표시패널의 하나의 픽셀의 단면도이다. 2 is a cross-sectional view of one pixel of a conventional flexible organic light emitting display panel.
종래의 플렉서블 유기발광 표시패널에서는, 도 2에 도시한 바와 같이, 보조기판(A)상에 플라스틱으로 이루어진 하부기판(10)이 부착되어 있다. 상기 하부기판(10)에는 구동 트랜지스터(Tdr)와 연결되어 있는 유기발광 다이오드(OLED)가 형성된다. 상기 보조기판(A)은 유리기판(80)과 희생층(85)으로 구성된다. 상기 보조기판(A)은 레이저 릴리즈 공정을 통하여 유기발광 다이오드가 형성된 상기 하부기판(10)으로부터 분리된다. In a conventional flexible organic light emitting display panel, as shown in Fig. 2, a
첫째, 종래의 플렉서블 유기발광 표시패널에서는, 보조기판(A)과 하부기판(10)을 분리하는 과정에서 조사되는 레이저에 의해 하부기판(10) 상에 형성된 상기 구동 트랜지스터(Tdr)의 액티브(ACT)가 손상될 수 있다. In the conventional flexible organic light emitting display panel, the driving of the driving transistor Tdr formed on the
또한, 종래의 플렉서블 유기발광 표시패널에서는, 하부기판(10)과 희생층(85)에 의해 발생되는 백채널(back channel) 현상으로 인하여, 구동 트랜지스터(Tdr)의 문턱전압(Vth)이 변동될 수 있다. In the conventional flexible organic light emitting display panel, the threshold voltage Vth of the driving transistor Tdr may fluctuate due to a back channel phenomenon generated by the
부연하여 설명하면, 종래의 플렉서블 유기발광 표시패널에서는, 레이저에 의해 구동 트랜지스터(Tdr)를 포함한 각종 트랜지스터들의 액티브가 손상될 수 있다. 또한, 레이저 및 외부로부터 유입되는 빛에 의해 희생층에 네가티브 차지 트랩(negative charge trap)이 발생되고, 이에 따라, 상기 하부기판(10)을 형성하는 폴리이미드(PI)에서 +전하(charge)들이 상기 희생층(85) 쪽으로 이동한다. 이에 따라, 상기 하부기판(10) 표면의 포텐셜(potential)이 올라간다. 따라서, 상기 박막 트랜지스터들의 문턱전압(Vth)이 파지티브(positive) 방향으로 쉬프트(shift)된다.In other words, in the conventional flexible organic light emitting display panel, the active of various transistors including the driving transistor Tdr may be damaged by the laser. In addition, a negative charge trap is generated in the sacrificial layer due to the laser and light incident from the outside, so that charges in the polyimide (PI) forming the
또한, 종래의 플렉서블 유기발광 표시패널은, 다양한 공정들 중에서, 빛에 노출될 수 있다. 이 경우, 상기 구동 트랜지스터의 소자 특성이 변동될 수 있다.In addition, the conventional flexible organic light emitting display panel can be exposed to light among various processes. In this case, the device characteristics of the driving transistor may be varied.
상기한 바와 같은 문턱전압의 변동(shift)은 유기발광 표시패널의 신뢰성을 저하시킨다. The shift of the threshold voltage as described above lowers the reliability of the organic light emitting display panel.
유기발광 표시패널의 신뢰성 저하는, 상기 스위칭 트랜지스터(Tsw)에서도 발생 될 수 있다. 또한, 상기 구동 트랜지스터 또는 상기 스위칭 트랜지스터의 문턱 전압의 변동은, 상기한 바와 같은 이유 이외에도 다양한 원인에 의해 발생될 수 있다.The reliability degradation of the organic light emitting display panel can also be generated in the switching transistor Tsw. Further, the fluctuation of the threshold voltage of the driving transistor or the switching transistor may be caused by various causes in addition to the above reasons.
둘째, 상기 유기발광다이오드(OLED)와 연결되어 있는 상기 구동 트랜지스터의 소스는, 상기 구동 트랜지스터가 턴온되지 않는 경우에는 플로팅 상태로 유지된다. 이 경우, 상기 하부기판(10) 표면의 포텐셜(potential)이 올라감에 따라, 상기 하부기판(10)과 상기 소스 사이에 기생 커패시턴스가 발생될 수 있으며, 상기 기생 커패시턴스에 의해 상기 소스가 지속적으로 영향을 받을 수 있다. 따라서, 상기 소스를 흐르는 전류가, 상기 기생 커패시턴스에 의해 변동될 수 있으며, 이에 따라, 잔상이 발생될 수 있다. Second, the source of the driving transistor connected to the organic light emitting diode (OLED) is kept in a floating state when the driving transistor is not turned on. In this case, as the potential of the surface of the
셋째, 상기 구동 트랜지스터(Tdr)의 문턱전압을 보상하기 위해, 상기 소스에, 초기화 전압 공급라인과 연결된 내부보상용 트랜지스터가 연결되면, 상기 소스가 플로팅되더라도, 상기 초기화 전압 공급라인과 상기 소스 사이에 기생 커패시턴스가 발생될 수 있으며, 상기 기생 커패시턴스에 의해 상기 소스가 지속적으로 영향을 받을 수 있다. 따라서, 상기 소스를 흐르는 전류가, 상기 기생 커패시턴스에 의해 변동될 수 있으며, 이에 따라, 잔상이 발생될 수 있다. Thirdly, in order to compensate the threshold voltage of the driving transistor Tdr, if an internal compensation transistor connected to the initialization voltage supply line is connected to the source, even if the source is floated, A parasitic capacitance may be generated, and the source may be continuously affected by the parasitic capacitance. Therefore, the current flowing through the source may be varied by the parasitic capacitance, and thus a residual image may be generated.
넷째, 상기에서 설명된 현상들은, 플렉서블 박막 트랜지스터 기판뿐만 아니라, 일반적인 박막 트랜지스터 기판에서도 발생될 수 있다.Fourth, the above-described phenomena can be generated not only on a flexible thin film transistor substrate but also on a general thin film transistor substrate.
다섯째, 상기에서 설명된 현상들은, 박막 트랜지스터 기판의 제조 공정 중에서뿐만 아니라, 박막 트랜지스터 기판이 구동되는 경우에도 발생될 수 있다.Fifth, the above-described phenomena can be generated not only in the manufacturing process of the thin film transistor substrate but also when the thin film transistor substrate is driven.
예를 들어, 폴리이미드(PI)와 같은 플라스틱 계열의 고분자 물질로 구성된 하부기판(10)을 포함한 박막 트랜지스터 기판이 구동되면, 상기 하부기판(10)에서 열이 발생되며, 상기 하부기판(10)에서 발생된, 전하를 띤 입자는 상부로 이동하게 된다. 상기 전하를 띤 입자는 상기 액티브(ACT)에 영향을 주어 박막 트랜지스터 기판의 신뢰성을 저하시킬 수 있다. 또한, 상기 전하를 띤 입자는 정상적인 전류의 흐름 이외에 불필요한 전류의 흐름을 생성하며, 이에 따라, 박막 트랜지스터 기판의 수명이 단축될 수 있다. For example, when a thin film transistor substrate including a
본 발명은 하부보호금속(BSM: Bottom Shield Metal)이 형성되어있는 버퍼를 포함하는, 박막 트랜지스터 기판 및 이를 이용한 표시패널과 그 제조방법을 제공하는 것을 기술적 과제로 한다.The present invention provides a thin film transistor substrate including a buffer in which a bottom shield metal (BSM) is formed, a display panel using the thin film transistor substrate, and a manufacturing method thereof.
본 발명은 박막 트랜지스터 기판 및 이를 이용한 표시패널과 그 제조방법을 제공한다.The present invention provides a thin film transistor substrate, a display panel using the same, and a manufacturing method thereof.
본 발명에 의하면, 하부보호금속(BSM: Bottom Shield Metal)이 형성되어있는 버퍼를 포함하는 박막 트랜지스터 기판이 제공될 수 있으며, 이에 따라, 보조기판과 하부기판을 분리하는 과정에서 조사되는 레이저에 의해, 하부기판 상에 형성된 박막 트랜지스터의 액티브가 손상되는 것이, 방지될 수 있다. According to the present invention, a thin film transistor substrate including a buffer in which a bottom shield metal (BSM) is formed can be provided. Accordingly, by the laser irradiated in the process of separating the auxiliary substrate and the lower substrate , The active of the thin film transistor formed on the lower substrate can be prevented from being damaged.
또한, 본 발명에 의하면, 하부기판과 희생층에 의해 발생되는 백채널(back channel) 현상으로 인하여, 구동 트랜지스터의 문턱전압이 변동(shift)되는 것이 방지될 수 있다.In addition, according to the present invention, it is possible to prevent the threshold voltage of the driving transistor from shifting due to a back channel phenomenon caused by the lower substrate and the sacrificial layer.
또한, 본 발명에 의하면, 다양한 공정들의 진행 중에 유입되는, 빛에 의해 박막 트랜지스터의 소자 특성 변동되는 것이 방지될 수 있다. In addition, according to the present invention, it is possible to prevent the device characteristics of the thin film transistor from fluctuating due to light which is introduced during the progress of various processes.
또한, 본 발명에 의하면, 박막 트랜지스터의 문턱전압의 변동(shift)이 방지될 수 있으며, 이에 따라, 박막 트랜지스터 기판 및 이를 이용한 표시패널의 신뢰성이 향상될 수 있다. In addition, according to the present invention, the shift of the threshold voltage of the thin film transistor can be prevented, and the reliability of the thin film transistor substrate and the display panel using the thin film transistor substrate can be improved.
또한, 본 발명에 의하면, 상기 버퍼 중, 박막 트랜지스터와 연결된 노드에 대응되는 영역에, 노드용 하부보호금속이 형성되며, 이에 따라, 상기 노드에서 발생되는 기생 커패시턴스에 의해 상기 박막 트랜지스터의 소자 특성 또는 상기 노드를 흐르는 전류의 양이, 변동되는 것이 방지될 수 있다. According to the present invention, in the buffer, a lower protective metal for a node is formed in a region corresponding to a node connected to the thin film transistor, and thereby, the parasitic capacitance generated at the node causes the element characteristic The amount of current flowing through the node can be prevented from fluctuating.
특히, 상기 버퍼 중, 유기발광다이오드로 유도되는 전류의 양을 제어하는 구동 트랜지스터와 연결된 노드에 대응되는 영역에, 노드용 하부보호금속이 형성될 수 있다. 이에 따라, 구동 트랜지스터의 소자 특성이 변동되는 것이 방지될 수 있으며, 또한, 상기 유기발광다이오드로 유도되는 전류의 양이 변동되는 것이 방지될 수 있다.Particularly, in the buffer, a lower protective metal for a node may be formed in a region corresponding to a node connected to a driving transistor for controlling the amount of current induced in the organic light emitting diode. Thus, the device characteristics of the driving transistor can be prevented from fluctuating, and the amount of current induced in the organic light emitting diode can be prevented from fluctuating.
또한, 본 발명에 의하면, 전하를 띤 입자 또는 분극에 의해 발생되는 전계에 의한, 박막 트랜지스터 기판 또는 이를 이용한 표시패널의 신뢰성 저하가 방지될 수 있다.Further, according to the present invention, the reliability of the thin film transistor substrate or the display panel using the charged particle or the electric field generated by the polarization can be prevented from being lowered.
도 1은 종래의 유기발광 표시패널의 픽셀 구조를 설명하기 위한 회로도.
도 2는 종래의 플렉서블 유기발광 표시패널의 하나의 픽셀의 단면도.
도 3은 본 발명에 따른 박막 트랜지스터 기판이 적용되는 유기발광 표시장치의 일실시예 구성도.
도 4는 본 발명에 따른 표시패널의 픽셀 구조를 설명하기 위한 일실시예 회로도.
도 5a는 본 발명의 제1실시예에 따른 박막 트랜지스터 기판이 적용되는 표시패널의 하나의 픽셀의 구동 트랜지스터를 나타낸 단면도.
도 6은 본 발명의 제2실시예에 따른 박막 트랜지스터 기판이 적용되는 표시패널의 하나의 픽셀의 구동 트랜지스터를 나타낸 단면도.
도 7은 본 발명의 제3실시예에 따른 박막 트랜지스터 기판이 적용되는 표시패널의 하나의 픽셀의 구동 트랜지스터를 나타낸 단면도.
도 8a 내지 도 8e는 본 발명에 따른 박막 트랜지스터 기판을 포함한 표시패널의 제조방법을 설명하기 위한 다양한 단면도들.
도 9a 내지 도 9c는 본 발명에 따른 박막 트랜지스터 기판에 적용되는 트랜지스터를 나타낸 구성도들.
도 10은 본 발명에 따른 박막 트랜지스터 기판의 단면을 나타낸 또 다른 예시도.
도 11a는 본 발명에 따른 박막 트랜지스터 기판의 단면을 나타낸 예시도.
도 11b는 도 11a에 도시된 박막 트랜지스터 기판을 포함하는 표시장치의 휘도 균일도를 나타낸 그래프.
도 12a는 본 발명에 따른 박막 트랜지스터 기판의 단면을 나타낸 또 다른 예시도.
도 12b는 도 12a에 도시된 박막 트랜지스터 기판을 포함하는 표시장치의 휘도 균일도를 나타낸 그래프.
도 13a는 본 발명에 따른 박막 트랜지스터 기판의 단면을 나타낸 또 다른 예시도.
도 13b는 도 13a에 도시된 박막 트랜지스터 기판을 포함하는 표시장치의 휘도 균일도를 나타낸 그래프.
도 14는 본 발명에 따른 유기발광 표시패널의 단면을 나타낸 예시도.
도 15는 본 발명에 따른 액정표시패널의 단면을 나타낸 예시도.
도 16은 본 발명의 제4실시예에 따른 박막 트랜지스터 기판의 하나의 픽셀의 구동 트랜지스터를 나타낸 평면도.
도 17은 도 16에 도시된 구동 트랜지스터를 Y-Y'라인을 따라 절단한 일실시예 단면도.
도 18은 본 발명의 제5실시예에 따른 박막 트랜지스터 기판의 하나의 픽셀의 구동 트랜지스터를 나타낸 평면도.
도 19는 도 18에 도시된 구동 트랜지스터를 Y-Y'라인을 따라 절단한 일실시예 단면도.
도 20은 하부보호금속의 유무에 따른 특성변화를 나타낸 일실시예 그래프.
도 21은 본 발명의 제6실시예에 따른 박막 트랜지스터 기판의 픽셀 구조를 설명하기 위한 회로도.
도 22는 본 발명의 제6실시예에 따른 박막 트랜지스터 기판의 단면을 나타낸 예시도.1 is a circuit diagram illustrating a pixel structure of a conventional organic light emitting display panel.
2 is a cross-sectional view of one pixel of a conventional flexible organic light emitting display panel.
FIG. 3 is a view illustrating an organic light emitting display device to which the thin film transistor substrate according to the present invention is applied.
4 is a circuit diagram illustrating a pixel structure of a display panel according to an embodiment of the present invention.
FIG. 5A is a cross-sectional view illustrating a driving transistor of one pixel of a display panel to which a thin film transistor substrate according to a first embodiment of the present invention is applied. FIG.
6 is a cross-sectional view illustrating a driving transistor of one pixel of a display panel to which a thin film transistor substrate according to a second embodiment of the present invention is applied.
7 is a cross-sectional view illustrating a driving transistor of one pixel of a display panel to which a thin film transistor substrate according to a third embodiment of the present invention is applied.
8A to 8E are various cross-sectional views illustrating a method of manufacturing a display panel including a thin film transistor substrate according to the present invention.
FIGS. 9A to 9C are views showing a transistor applied to a thin film transistor substrate according to the present invention. FIG.
10 is a cross-sectional view of another embodiment of a thin film transistor substrate according to the present invention.
11A is an exemplary view showing a cross section of a thin film transistor substrate according to the present invention.
11B is a graph showing the luminance uniformity of a display device including the thin film transistor substrate shown in FIG.
12A is another example of a cross-section of a thin film transistor substrate according to the present invention.
12B is a graph showing luminance uniformity of a display device including the thin film transistor substrate shown in FIG. 12A.
13A is another example of a cross-section of a thin film transistor substrate according to the present invention.
13B is a graph showing luminance uniformity of a display device including the thin film transistor substrate shown in FIG. 13A. FIG.
14 is a cross-sectional view of an organic light emitting display panel according to the present invention.
15 is an exemplary view showing a cross section of a liquid crystal display panel according to the present invention.
16 is a plan view showing a driving transistor of one pixel of a thin film transistor substrate according to a fourth embodiment of the present invention.
17 is a cross-sectional view of an embodiment in which the driving transistor shown in Fig. 16 is cut along the line Y-Y ';
FIG. 18 is a plan view showing a driving transistor of one pixel of a thin film transistor substrate according to a fifth embodiment of the present invention; FIG.
19 is a cross-sectional view of one embodiment of cutting the driving transistor shown in FIG. 18 along the line Y-Y '.
FIG. 20 is a graph showing an example of characteristics change with and without a lower protective metal. FIG.
FIG. 21 is a circuit diagram illustrating a pixel structure of a thin film transistor substrate according to a sixth embodiment of the present invention. FIG.
22 is a cross-sectional view of a thin film transistor substrate according to a sixth embodiment of the present invention.
이하에서는 첨부된 도면을 참조하여, 본 발명의 실시예들이 상세히 설명된다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
이하에서는, 주로, 유기발광 표시패널을 일예로 하여 본 발명이 설명되나, 본 발명이 이에 한정되는 것은 아니다. 즉, 본 발명은 박막 트랜지스터 기판을 이용하는 다양한 종류의 표시패널에 적용될 수 있다.Hereinafter, the present invention will be mainly described by taking an organic light emitting display panel as an example, but the present invention is not limited thereto. That is, the present invention can be applied to various kinds of display panels using a thin film transistor substrate.
또한, 이하에서는, 플렉서블 박막 트랜지스터 기판을 일예로 하여 본 발명이 설명되나, 본 발명이 이에 한정되는 것은 아니다. 즉, 본 발명은 폴리이미드(PI)와 같은 고분자 물질로 제조된 하부기판을 이용하는 다양한 종류의 박막 트랜지스터 기판에 적용될 수 있다.
In the following, the present invention is described by exemplifying a flexible thin film transistor substrate, but the present invention is not limited thereto. That is, the present invention can be applied to various types of thin film transistor substrates using a lower substrate made of a polymer material such as polyimide (PI).
도 3은 본 발명에 따른 박막 트랜지스터 기판이 적용되는 유기발광 표시장치의 일실시예 구성도이다. FIG. 3 is a view illustrating an organic light emitting display device to which the thin film transistor substrate according to the present invention is applied. Referring to FIG.
본 발명이 적용되는 유기발광 표시장치는, 도 3에 도시된 바와 같이, 게이트 라인들(GL1 ~ GLg)과 데이터 라인들(DL1 ~ DLd)의 교차영역마다 픽셀(P)(110)이 형성되어 있는 유기발광 표시패널(100), 상기 유기발광 표시패널(100)에 형성되어 있는 상기 게이트라인들(GL1 ~ GLg)에 순차적으로 스캔펄스를 공급하기 위한 게이트 드라이버(200), 상기 패널(100)에 형성되어 있는 상기 데이터라인들(DL1 ~ DLd)로 데이터 전압을 공급하기 위한 데이터 드라이버(300) 및 상기 게이트 드라이버(200)와 상기 데이터 드라이버(300)의 기능을 제어하기 위한 타이밍 컨트롤러(400)를 포함한다. 3, a
우선, 상기 유기발광 표시패널(이하, 간단히 '표시패널'이라 함)(100)에는, 복수의 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역마다 픽셀(P)(110)이 형성되어 있다. 각 픽셀(110)은, 광을 출력하는 유기발광다이오드 및 상기 유기발광다이오드를 구동하기 위한 픽셀 구동부를 포함한다.A
첫째, 상기 유기발광다이오드는, 상기 유기발광다이오드에서 발생된 빛이 상부기판을 통해 외부로 방출되는 탑 에미션(Top Emission) 방식으로 구성될 수 있으며, 또는, 상기 유기발광다이오드에서 발생된 빛이 하부기판을 통해 외부로 방출되는 보텀 에미션(Bottom Emission) 방식으로 구성될 수도 있다. First, the organic light emitting diode may be a top emission type in which light emitted from the organic light emitting diode is emitted to the outside through the upper substrate, or light emitted from the organic light emitting diode And a bottom emission method in which the light is emitted to the outside through the lower substrate.
둘째, 상기 픽셀 구동부는, 상기 데이터 라인(DL)과 상기 게이트 라인(GL)에 접속되어 상기 유기발광다이오드(OLED)의 구동을 제어하기 위한 적어도 두 개 이상의 박막 트랜지스터들 및 스토리지 커패시터를 포함하여 구성될 수 있다. The pixel driver includes at least two thin film transistors and a storage capacitor connected to the data line DL and the gate line GL to control driving of the organic light emitting diode OLED. .
상기 유기발광다이오드(OLED)의 애노드는 제1전원에 접속되고, 캐소드는 제2전원에 접속된다. 상기 유기발광다이오드(OLED)는, 구동 트랜지스터로부터 공급되는 전류의 크기에 대응되는 소정 휘도의 광을 출력한다.The anode of the organic light emitting diode (OLED) is connected to the first power source, and the cathode is connected to the second power source. The organic light emitting diode OLED outputs light having a predetermined luminance corresponding to the magnitude of the current supplied from the driving transistor.
상기 픽셀 구동부는, 상기 게이트 라인(GL)에 스캔펄스가 공급될 때, 상기 데이터 라인(DL)으로 공급되는 데이터전압에 따라, 상기 유기발광다이오드(OLED)로 공급되는 전류량을 제어한다. The pixel driver controls an amount of current supplied to the organic light emitting diode OLED according to a data voltage supplied to the data line DL when a scan pulse is supplied to the gate line GL.
이를 위해, 상기 구동 트랜지스터는, 상기 제1전원과 상기 유기발광다이오드 사이에 접속되며, 스위칭 트랜지스터는, 상기 구동 트랜지스터와 상기 데이터 라인(DL)과 상기 게이트 라인(GL) 사이에 접속된다.To this end, the driving transistor is connected between the first power source and the organic light emitting diode, and the switching transistor is connected between the driving transistor and the data line DL and the gate line GL.
다음, 상기 타이밍 컨트롤러(400)는 외부 시스템(미도시)으로부터 공급되는 수직 동기신호, 수평 동기신호 및 클럭을 이용하여, 상기 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(GCS)와, 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 상기 타이밍 컨트롤러(400)는 상기 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후에 이를 재정렬하여, 재정렬된 디지털 영상데이터를 상기 데이터 드라이버(300)에 공급한다.Next, the
다음, 상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 입력된 상기 영상데이터를 아날로그 데이터 전압으로 변환하여, 상기 게이트 라인에 상기 스캔펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 상기 데이터 라인들에 공급한다. 즉, 상기 데이터 드라이버(300)는 감마전압 발생부(미도시)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 데이터 전압으로 변환시킨 후 상기 데이터라 인들로 출력시킨다.Next, the
마지막으로, 상기 게이트 드라이버(200)는 상기 타이밍 컨트롤러(400)로부터 입력되는 상기 게이트 제어신호에 응답하여 상기 패널(100)의 상기 게이트 라인들(GL1~GLg)에 스캔펄스를 순차적으로 공급한다. 이에 따라, 상기 스캔펄스가 입력되는 해당 수평라인의 각각의 픽셀에 형성되어 있는 스위칭 트랜지스터들이 턴온되어, 각 픽셀(110)로 영상이 출력될 수 있다. 상기 게이트 드라이버(200)는, 상기 패널(100)과 독립되게 형성되어, 다양한 방식으로 상기 패널(100)과 전기적으로 연결될 수 있는 형태로 구성될 수 있으나, 상기 패널(100) 내에 실장되는 게이트 인 패널(Gate In Panel : GIP) 방식으로 구성될 수도 있다. 상기 스위칭 트랜지스터들을 턴오프시키는 신호는 턴오프신호라 한다. 상기 턴오프신호와 상기 스캔펄스를 총칭하여 스캔신호라 한다. 예를 들어, 상기 스위칭 트랜지스터는 상기 스캔신호에 따라 턴온되거나 또는 턴오프된다.The
상기 설명에서는, 상기 데이터 드라이버(300), 상기 게이트 드라이버(200) 및 상기 타이밍 컨트롤러(400)가 독립적으로 구성된 것으로 설명되었으나, 상기 데이터 드라이버(300) 또는 상기 게이트 드라이버(200)들 중 적어도 어느 하나는 상기 타이밍 컨트롤러(400)에 일체로 구성될 수도 있다. 또한, 이하에서는, 상기 게이트 드라이버(200), 상기 데이터 드라이버(300) 및 상기 타이밍 컨트롤러(400)를 총칭하여, 패널 구동부라 한다.In the above description, the
도 4는 본 발명에 따른 표시패널의 픽셀 구조를 설명하기 위한 일실시예 회로도이며, 특히, 유기발광 표시패널의 픽셀 구조를 나타낸다.4 is a circuit diagram illustrating a pixel structure of a display panel according to an exemplary embodiment of the present invention. In particular, FIG. 4 illustrates a pixel structure of an organic light emitting display panel.
도 4를 참조하면, 상기 픽셀(P)은 유기발광다이오드(OLED), 구동 트랜지스터(Tdr), 스위칭 트랜지스터(Tsw), 센싱 트랜지스터(Tss), 에미션 트랜지스터(Tem), 커패시터(C1, C2)를 포함한다. 상기 트랜지스터들(Tdr, Tsw, Tss, Tem,) 각각은 박막 트랜지스터(Thin Film Transistor; TFT)이다. 또한, 상기 트랜지스터들 각각은 N형 박막 트랜지스터(Thin Film Transistor; TFT)이며, a-Si TFT, poly-Si TFT, Oxide TFT, 저온 폴리 실리콘(LTPS) 트랜지스터 또는 Organic TFT 등이 될 수 있다. 4, the pixel P includes an organic light emitting diode (OLED), a driving transistor Tdr, a switching transistor Tsw, a sensing transistor Tss, an emission transistor Tem, capacitors C1 and C2, . Each of the transistors Tdr, Tsw, Tss, and Tem is a thin film transistor (TFT). Each of the transistors may be an N-type thin film transistor (TFT), and may be an a-Si TFT, a poly-Si TFT, an oxide TFT, a low temperature polysilicon (LTPS) transistor or an organic TFT.
상기 유기발광 다이오드(OLED)는 제1전압(Vdd)이 공급되는 제1구동전원 라인(PL1)과 제2전압(Vss)이 공급되는 제2구동전원라인(PL2) 사이에 접속된다. 상기 유기발광다이오드(OLED)는, 애노드와 케소드 및 그 사이에 형성되는 발광층을 포함한다. 상기 애노드는 상기 구동 트랜지스터의 상기 제1전극(예를 들어, 소스)과 연결된다. 상기 발광층은 정공 수송층, 유기발광층, 전자 수송층, 정공 주입층, 전자 주입층 등을 포함할 수 있다. The organic light emitting diode OLED is connected between a first driving power supply line PL1 to which a first voltage Vdd is supplied and a second driving power supply line PL2 to which a second voltage Vss is supplied. The organic light emitting diode (OLED) includes an anode, a cathode, and a light emitting layer formed therebetween. The anode is connected to the first electrode (e.g., a source) of the driving transistor. The light emitting layer may include a hole transporting layer, an organic light emitting layer, an electron transporting layer, a hole injecting layer, and an electron injecting layer.
상기 유기발광다이오드(OLED)는, 상기 구동 트랜지스터(Tdr)의 구동에 따라 제1구동전원라인(PL1)으로부터 제2구동전원라인(PL2)으로 흐르는 전류의 양에 대응되는 밝기로 발광한다.The organic light emitting diode OLED emits light with brightness corresponding to the amount of current flowing from the first driving power supply line PL1 to the second driving power supply line PL2 in accordance with driving of the driving transistor Tdr.
상기 구동 트랜지스터(Tdr)는 제1구동전원라인(PL1)과 상기 유기발광다이오드(OLED)의 제1전극(예를들어, 에노드) 사이에 접속되어 게이트-소스 간의 전압에 따라 상기 유기발광다이오드(OLED)로 흐르는 전류 량을 제어한다. The driving transistor Tdr is connected between a first driving power supply line PL1 and a first electrode (for example, a node) of the organic light emitting diode OLED, (OLED).
상기 스위칭 트랜지스터(Tsw)는 상기 스캔 제어라인(SCL)으로 공급되는 스캔펄스에 의해 턴-온되어 데이터라인(DL)에 공급되는 데이터 전압(Vdata)을 상기 구동 트랜지스터(Tdr)의 게이트에 연결되어 있는 제2노드(n2)에 공급한다. The switching transistor Tsw is connected to the gate of the driving transistor Tdr by a data voltage Vdata which is turned on by a scan pulse supplied to the scan control line SCL and supplied to the data line DL To the second node n2.
상기 센싱 트랜지스터(Tss)는 센싱 제어라인(SSL)에 공급되는 제어신호에 의해 턴-온되어 초기전압(Vini)을 제3노드에 공급한다. The sensing transistor Tss is turned on by a control signal supplied to the sensing control line SSL to supply the initial voltage Vini to the third node.
상기 에미션 트랜지스터(Tem)는 에미션 신호라인에 공급되는 에이션 신호(EM)에 의해 턴-온되어 상기 제1구동전원라인(PL1)에 공급되는 제1구동전압(Vdd)을 제1노드(n1)에 공급한다. The emission transistor Tem is turned on by the emission signal EM supplied to the emission signal line and supplies a first driving voltage Vdd supplied to the first driving power supply line PL1 to the first node n1.
상기 제1커패시터(C1)는, 문턱전압 센싱기간 동안 상기 구동 트랜지스터의 문턱전압을 센싱하며, 영상출력기간 동안, 데이터 전압을 저장하는 기능을 수행한다. The first capacitor C1 senses a threshold voltage of the driving transistor during a threshold voltage sensing period and stores a data voltage during a video output period.
상기 제2커패시터(C2)는 상기 영상출력기간 동안 데이터 전압의 효율을 증가시키며, 에미션기간 동안 홀딩 특성을 향상시킨다. The second capacitor C2 increases the efficiency of the data voltage during the video output period and improves the holding characteristic during the emission period.
하부보호금속은 상기 픽셀(P)의 상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw) 또는 상기 센싱 트랜지스터(Tss)의 하부에 형성되어, 레이저 및 외부로부터 유입되는 빛으로부터, 상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw) 또는 상기 센싱 트랜지스터(Tss)의 소자특성, 예를 들어, 문턱 전압 또는 on/ff 전압이 변동되는 것을 방지한다. 예를 들어, 상기 하부보호금속은, 각 픽셀 별로 트랜지스터의 문턱 전압이 변동되는 현상을 방지함으로써, 픽셀 간 휘도 불균형을 방지할 수 있다.
The lower protective metal is formed under the driving transistor Tdr, the switching transistor Tsw or the sensing transistor Tss of the pixel P and is electrically connected to the driving transistor Tdr For example, a threshold voltage or on / ff voltage of the switching transistor Tsw or the sensing transistor Tss. For example, the lower protective metal prevents the threshold voltage of the transistor from fluctuating for each pixel, thereby preventing a luminance unevenness between pixels.
상기 하부보호금속은, 플렉서블 박막 트랜지스터 기판의 제조 공정 중, 유리기판을 떼어내는 릴리즈 과정에서, 박막 트랜지스터(TFT)가 물리적으로 데미지(damage)를 받는 것을 방지하는 기능을 수행할 수도 있다. The lower protective metal may function to prevent the thin film transistor (TFT) from being physically damaged during the process of removing the glass substrate during the manufacturing process of the flexible thin film transistor substrate.
상기 에미션 트랜지스터(Tem)의 하부에는, 하부보호금속이 구비 될 수도 있고, 구비되지 않을 수도 있다. 예를 들어, 상기 에미션 트랜지스터(Tem)는 상기 유기발광다이오드의 발광기간을 제어한다. 레이저 및 빛 등에 의해 상기 에미션 트랜지스터의 특성이 변화되더라도, 실질적으로 상기 에미션 트랜지스터의 성능 변화가 크지 않을 수 있다. 이 경우, 상기 에미션 트랜지스터의 하부에는 하부보호금속이 구비되지 않을 수도 있다. A lower protective metal may be provided under the emission transistor (Tem), or may not be provided. For example, the emission transistor Tem controls the light emitting period of the organic light emitting diode. Even if the characteristics of the emission transistor are changed by laser, light, or the like, the performance change of the emission transistor may not be substantially large. In this case, the lower protection metal may not be provided under the emission transistor.
부연하여 설명하면, 본 발명에 따른 박막 트랜지스터 기판에 적용되는 모든 트랜지스터의 액티브 하부에 하부보호금속이 형성되는 것은 아니다. In other words, the lower protective metal is not formed in an active lower portion of all transistors applied to the thin film transistor substrate according to the present invention.
예를 들어, 상기 구동 트랜지스터의 액티브 하부에는 하부보호금속이 필수적으로 형성되어 있으며, 나머지 트랜지스터들의 액티브 하부에는 하부보호금속이 형성되어 있을 수도 있으며, 또는 없을 수도 있다. 예를 들어, 상기 에미션 트랜지스터, 상기 스위칭 트랜지스터 또는 상기 센싱 트랜지스터의, 소자특성, 예를 들어, 문턱전압이, 외부로부터 유입된 광 또는 백채널 현상 등에 의해, 변경되더라도, 상기 트랜지스터들 각각의 소자특성(예를 들어, 문턱전압)의 변경 정도가, 상기 구동 트랜지스터의 소자특성의 변경 정도보다 작다. 따라서, 상기 트랜지스터들의 하부에는 하부보호금속이 형성되지 않을 수도 있다. 그러나, 상기 에미션 트랜지스터(Tem), 상기 스위칭 트랜지스터(Tsw) 또는 상기 센싱 트랜지스터(Tss)의 소자특성의 변화의 정도가, 박막 트랜지스터 기판의 특성에 영향을 미칠 정도로 큰 경우에는, 상기 트랜지스터들의 하부에도 하부보호금속이 형성될 수 있다. For example, a lower protective metal is essentially formed in an active lower portion of the driving transistor, and a lower protective metal may be formed in an active lower portion of the remaining transistors. For example, even if the element characteristics of the emission transistor, the switching transistor, or the sensing transistor, for example, the threshold voltage are changed by external light or back channel phenomenon, The degree of change in the characteristics (for example, the threshold voltage) is smaller than the degree of change in the device characteristics of the driving transistor. Therefore, a lower protective metal may not be formed under the transistors. However, when the degree of change in the device characteristics of the emission transistor (Tem), the switching transistor (Tsw) or the sensing transistor (Tss) is large enough to affect the characteristics of the thin film transistor substrate, The lower protective metal may also be formed.
상기 구동 트랜지스터(Tdr)에 대응되는 하부보호금속은 상기 구동 트랜지스터의 어느 하나의 전극(예를 들어, 단자) 또는 기타 다른 전극에 연결되어, 캐패시턴스 증가 효과를 발생시킬 수 있다. The lower protective metal corresponding to the driving transistor Tdr may be connected to one of the electrodes (for example, a terminal) of the driving transistor or another electrode to generate a capacitance increasing effect.
상기 구동 트랜지스터(Tdr) 이외의 트랜지스터들, 예를 들어, 상기 스위칭 트랜지스터(Tsw) 또는 에미션 트랜지스터(Tem) 등과 같은 스위칭용 트랜지스터의 액티브에 대응되는 하부보호금속은, 상기한 바와 같이, 하부기판에 형성될 수도 있으며, 또는 형성되지 않을 수도 있다. The lower protective metal corresponding to the active state of the transistors other than the driving transistor Tdr such as the switching transistor Tsw or the emission transistor Tem is formed in the lower substrate Or may not be formed.
또한, 상기 하부보호금속은, 상기 픽셀에 형성되어 있는 트랜지스터들뿐만 아니라, 상기 플렉서블 박막 트랜지스터 기판의 비표시영역에 형성되는 다양한 종류의 트랜지스터들의 액티브 하부에도 형성될 수 있다. The lower protective metal may be formed not only on the transistors formed on the pixel but also on the active lower side of various kinds of transistors formed in the non-display region of the flexible thin film transistor substrate.
예를 들어, 상기 게이트 드라이버(200)가 게이트 인 패널(GIP) 방식을 이용하여, 상기 비표시영역에 형성되는 경우, 상기 게이트 드라이버(200)를 구성하는 각종 트랜지스터들의 액티브 하부에, 상기 하부보호금속이 형성될 수 있다.For example, when the
또한, 상기 비표시영역 중 패드부에는, 오토 프로브(AP) 검사를 위한 각종 트랜지스터들이 형성될 수 있고, 또는 정전기 방지 회로(ESD 회로)가 형성될 수도 있으며, 먹스(Mux)가 형성될 수도 있다. 이 경우, 상기 구성요소들을 형성하는 트랜지스터들의 액티브 하부에도, 상기 하부보호금속이 형성될 수 있다. In the pad portion of the non-display region, various transistors for inspection of an auto-probe (AP) may be formed, an electrostatic discharge (ESD) circuit may be formed, and a mux may be formed . In this case, the lower protective metal may also be formed in the active lower portion of the transistors forming the components.
또한, 상기 스위칭용 트랜지스터에 대응되는 하부보호금속이 상기 박막 트랜지스터 기판에 형성된 경우, 상기 하부보호금속은 플로팅될 수도 있으며, 또는 상기 박막트랜지스터 기판 상에 형성되는 어느 하나의 전극에 연결될 수도 있다. 후자의 경우, 상기 하부보호금속은, 상기 하부보호금속에 대응되는 스위칭용 트랜지스터를 구성하는 전극들 중 어느 하나에 연결될 수 있다.In addition, when the lower protective metal corresponding to the switching transistor is formed on the thin film transistor substrate, the lower protective metal may be floated or connected to any one electrode formed on the thin film transistor substrate. In the latter case, the lower protective metal may be connected to one of the electrodes constituting the switching transistor corresponding to the lower protective metal.
예를 들어, 상기 스위칭 트랜지스터(Tsw)에 대응되는 하부보호금속은 플로팅될 수 있다. 그러나, 상기 스위칭 트랜지스터(Tsw)의 하부에 있는 상기 하부보호금속은, 상기 박막 트랜지스터 기판 상에 형성되는 전극들 중 어느 하나와 전기적으로 연결될 수 있으며, 특히, 상기 스위칭 트랜지스터(Tsw)의 게이트와 연결될 수 있다.For example, the lower protection metal corresponding to the switching transistor Tsw may be floating. However, the lower protective metal under the switching transistor Tsw may be electrically connected to any one of the electrodes formed on the thin film transistor substrate, and in particular, may be connected to the gate of the switching transistor Tsw .
또한, 상기 비표시영역에 형성되는 각종 구성요소들을 형성하는 트랜지스터들의 액티브 하부에 상기 하부보호금속이 형성되는 경우, 상기 하부보호금속은 플로팅될 수도 있으며, 또는 상기 박막 트랜지스터 기판 상에 형성되는 어느 하나의 전극에 연결될 수도 있다. 후자의 경우, 상기 하부보호금속은, 상기 하부보호금속에 대응되는 트랜지스터를 구성하는 전극들 중 어느 하나에 연결될 수 있다.In addition, when the lower protective metal is formed in the active lower portion of the transistors forming the various elements formed in the non-display region, the lower protective metal may be floated, or any one formed on the thin film transistor substrate May be connected to the electrodes of the electrodes. In the latter case, the lower protective metal may be connected to one of the electrodes constituting the transistor corresponding to the lower protective metal.
또한, 각 트랜지스터별로 형성되는 하부보호금속들은 동일한 층에 형성될 수도 있으나, 서로 다른 층에 형성될 수도 있다. 또한, 상기 하부보호금속들은 동일한 물질로 형성될 수도 있으나, 서로 다른 물질로 형성될 수도 있다. 또한, 상기 하부보호금속은 상기 트랜지스터들을 구성하는 게이트와 동일한 물질, 예를 들어, 몰리브덴(Mo)으로 형성될 수 있다. Further, the lower protective metals formed for each transistor may be formed in the same layer, but may be formed in different layers. In addition, the lower protective metals may be formed of the same material or different materials. Further, the lower protective metal may be formed of the same material as the gate constituting the transistors, for example, molybdenum (Mo).
도 5a는 본 발명의 제1실시예에 따른 박막 트랜지스터 기판이 적용되는 표시패널의 하나의 픽셀의 구동 트랜지스터를 나타낸 단면도이고, 도 5b는 본 발명에 따른 박막 트랜지스터 기판이 적용되는 표시패널의 하나의 픽셀의 스위칭 트랜지스터를 나타낸 단면도이다. FIG. 5A is a cross-sectional view illustrating a driving transistor of one pixel of a display panel to which the thin film transistor substrate according to the first embodiment of the present invention is applied, FIG. 5B is a cross- Sectional view showing a switching transistor of a pixel.
도 4, 도 5a 및 5b를 참조하면, 본 발명의 제1실시예에 따른 박막 트랜지스터 기판이 적용되는 표시패널은, 플라스틱과 같은 고분자 물질로 형성된 하부기판(10), 상기 하부기판(10) 상에 형성되는 버퍼(11)를 포함한다. 또한, 상기 표시패널은, 상기 버퍼(11)를 구성하는 제1하부보호금속(11a)과 절연되며 상기 제1하부보호금속(11a)과 중첩되는 제1액티브(13)를 포함하고, 상기 버퍼(11)에 형성되며, 상기 하부기판(10) 상에 형성되는 게이트 라인(GL)을 통해 공급되는 스캔신호에 따라 구동되는 스위칭 트랜지스터(Tsw)를 포함한다. 또한, 상기 표시패널은, 상기 버퍼(11)를 구성하는 제2하부보호금속(11b)과 절연되며 상기 제2하부보호금속(11b)과 중첩되는 제2액티브(ACT)를 포함하고, 상기 버퍼(11)에 형성되며, 상기 하부기판(10) 상에 형성되는 데이터 라인(DL)으로부터, 상기 스위칭 트랜지스터(Tsw)를 통해 공급되는 데이터 전압(Vdata)에 따라 구동되는 구동 트랜지스터(Tdr)를 포함한다. 또한, 상기 표시패널은, 상기 스위칭 트랜지스터(Tsw)와 상기 구동 트랜지스터(Tdr) 상에 형성되는 평탄막(42) 및 상기 평탄막(42) 상에 형성되며, 상기 구동 트랜지스터의 제1전극(33)과 연결되는 유기발광 다이오드(OLED)를 포함한다. 4, 5A, and 5B, a display panel to which the thin film transistor substrate according to the first embodiment of the present invention is applied includes a
상기 하부기판(10)은, 제조 과정에서, 유리기판과 같은 베이스기판(미도시) 및 희생층(미도시)으로 이루어진 보조기판(미도시) 상에 형성되며, 상기 하부기판(10)의 재질은 폴리이미드(PI)와 같은 플라스틱이 될 수 있다. 상기 하부기판, 및 상기 박막 트랜지스터 기판에 있는 다른 소자들을 지지하는, 상기 보조기판은 상기 박막 트랜지스터 기판을 형성한 후에, 박리될 수 있다.The
상기 버퍼(11)는, 상기 하부기판(10) 상에 형성되는 멀티버퍼(11c), 상기 멀티버퍼(11c) 상에 형성되는 상기 제1 및 제2하부보호금속(11a, 11b), 상기 제1 및 제2하부보호금속(11a, 11b) 상에 형성되는 액티브버퍼(11d)을 포함한다. 그러나, 본 발명이 이에 한정되어 있지 않는다. 따라서, 상기 버퍼(11)는 상기 하부기판(10) 상에 형성되는 상기 제1 및 제2하부보호금속(11a, 11b), 상기 제1 및 제2하부보호금속(11a, 11b) 상에 형성되는 멀티버퍼(11c), 상기 멀티버퍼(11c) 상에 형성되는 액티브버퍼(11d)를 포함할 수도 있다. The
상기 멀티버퍼(11c)는 인캡슐레이션의 기능을 수행한다. 즉, 상기 하부기판(10)으로 플라스틱이 사용되고 있기 때문에, 수분 등의 침투를 방지하기 위해 상기 멀티버퍼(11c)가 이용될 수 있다. 따라서, 상기 멀티버퍼(11c)는, 의도되지 않은 파티클들 또는 홀들을 커버하기 위해, 레진과 같은 유기물질을 포함하는 적어도 하나의 층으로 형성될 수 있으며, 또는 장벽에 의한 방습을 위해, Al2O3나 SiO2와 같은 무기물질을 포함하는 적어도 하나의 층으로 형성될 수 있다. The multi-buffer 11c performs an encapsulation function. That is, since plastic is used for the
상기 액티브버퍼(11d)는 상기 버퍼(11)의 상단에 형성되는 트랜지스터의 액티브를 보호하기 위한 것으로서, 상기 하부기판(10)으로부터 유입되는 다양한 종류의 결함을 차단하는 기능을 수행한다. 상기 액티브버퍼(11d)는 a-Si 등으로 형성될 수 있다. The
이 외에도, 상기 버퍼(11)는, 상기 제1 및 상기 제2하부보호금속(11a, 11b) 및 복수의 버퍼층들을 포함할 수 있으며, 상기 제1 및 상기 제2하부보호금속들과, 상기 복수의 버퍼층들은 다양한 구조로 형성될 수 있다. In addition, the
상기 박막 트랜지스터 기판의 상기 버퍼(11) 상에는 제1 및 제2액티브(13, 23), 게이트 절연막(16), 게이트(20), 층간절연막(17), 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)가 형성된다. 상기 구동 트랜지스터(Tdr)는, 제1구동전극(33)과 제2구동전극(미도시)을 포함하며, 상기 스위칭 트랜지스터(Tsw)는 제1구동전극(36)과 제2구동전극(미도시)을 포함한다.The first and second
상기 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw) 상에는 보호막(40)과 평탄막(42)이 순차적으로 형성된다. A
상기 평탄막(42) 상에는 상기 구동 트랜지스터(Tdr)의 상기 제1구동전극(33)과 전기적으로 연결되는 유기발광다이오드(OLED)가 형성된다. An organic light emitting diode (OLED) electrically connected to the
상기에서 간단히 언급된 바와 같이, 상기 표시패널(100)의 상기 트랜지스터들의 하단에 하부보호금속(BSM)이 제공되어, 상기 하부기판(10)에서 트랩된 전하들에 의해 발생되는 백채널 현상이 최소화될 수 있다. 그러나, 상기 트랜지스터들 하단의 하부보호금속(BSM)의 전위가, 상기 표시패널(100)의 동작 중에 변할 수 있으며, 또한 상기 트랜지스터의 문턱전압(Vth)에 영향을 미칠 수 있다. 상기 하부보호금속(BSM)이 플로팅 상태에 있다면, 상기 픽셀 회로들 각각에 있는 트랜지스터들의 문턱전압의 쉬프트 양이 다양해질 수 있으며, 이것은 의도되지 않은 시각적 결함(예를 들어, 휘도 변화)을 야기시킬 수 있다. 따라서, 일부 실시예들에서, 상기 하부보호금속은 상기 트랜지스터에 놓여지는 전극들 중 어느 하나에 연결될 수 있다.As briefly mentioned above, a lower protective metal (BSM) is provided at the lower end of the transistors of the
예를 들어, 상기 하부보호금속은 상기 트랜지스터의 소스 전극 또는 드레인 전극에 연결될 수 있다. 그런 경우, 상기 하부보호금속 및 상기 하부보호금속에 연결된 전극 사이에, 등전위가 형성된다. 상기 하부보호금속 및 상기 하부보호금속에 연결되는 상기 전극 사이의 전압 차이가, 상기 트랜지스터의 게이트 전극과 소스 전극 사이의 전압차(즉, VGS) 보다 작다면, 상기 하부보호금속(BSM)에 의한 상기 트랜지스터의 문턱전압에 미치는 영향은 최소화될 수 있다. 따라서, 상기에서 설명된 관계가 만족된다면, 상기 하부보호금속(BSM)은 상기 트랜지스터의 소스 전극 또는 드레인 전극에 연결될 수 있다. For example, the lower protective metal may be connected to a source electrode or a drain electrode of the transistor. In such a case, an equipotential is formed between the lower protective metal and the electrode connected to the lower protective metal. If the voltage difference between the lower protective metal and the electrode connected to the lower protective metal is less than the voltage difference (i.e., VGS) between the gate electrode and the source electrode of the transistor, The influence on the threshold voltage of the transistor can be minimized. Thus, if the above-described relationship is satisfied, the lower protective metal BSM may be connected to the source or drain electrode of the transistor.
이와 관련하여, 상기 하부보호금속(BSM)은, 상기 표시패널(100)의 구동 중에, 가능한 한 오랫동안, 상기에서 언급된 관계를 만족하는 신호가 인가되는 전극에 연결될 수도 있다. 부연하여 설명하면, 상기 하부보호금속을 고정전압이 공급되는 전극에 연결시키는 것에 의해, 상기 하부보호금속과 상기 연결된 전극 사이의 전압 차이는, 가능한 오랜 기간 동안, 상기 VGS와 동일하거나 상기 VGS보다 작아야 한다.In this regard, the lower protective metal (BSM) may be connected to an electrode to which a signal satisfying the above-mentioned relationship is applied for as long as possible during driving of the
또한, 상기 하부보호금속(BSM)과 상기 연결된 금속 사이의 전압 차이가 0V인 경우, 상기 하부보호금속은 상기 트랜지스터에서 이론적으로 전혀 백채널을 형성하지 않는다. 적어도, 상기 하부보호금속(BSM)과 상기 연결된 전극 사이의 전압 차이는 0V와 같거나 또는 0V보다 클 수도 있다. 이로써, N타입 트랜지스터의 경우, 상기 문턱전압(Vth)의 포지티브 쉬프트가 억제될 수 있으며, P타입 트랜지스터의 경우 상기 문턱전압(Vth)의 네거티브 쉬프트가 억제될 수 있다. In addition, when the voltage difference between the lower protective metal (BSM) and the connected metal is 0V, the lower protective metal does not theoretically form a back channel at all in the transistor. At least the voltage difference between the lower protective metal (BSM) and the connected electrode may be equal to 0V or greater than 0V. Thus, in the case of the N-type transistor, the positive shift of the threshold voltage (Vth) can be suppressed, and in the case of the P-type transistor, the negative shift of the threshold voltage (Vth) can be suppressed.
간단히 말해서, 상기 트랜지스터의 문턱전압(Vth)이 쉬프트 되지 않도록, 상기 하부보호금속(BSM)과 상기 연결된 전극 사이의 전압 차이는 0V와 같거나 또는 0V보다 클 수도 있다. Briefly, the voltage difference between the lower protective metal (BSM) and the connected electrode may be greater than 0V or greater than 0V so that the threshold voltage (Vth) of the transistor is not shifted.
예를 들어, 일부 실시예들에서, 상기 구동 트랜지스터(Tdr)에 대응되는 상기 제2하부보호금속(11b)은, 상기 제1구동전극(33)(즉, 소스 전극)에 전기적으로 연결될 수 있다. 이 경우, 동일 전압이 상기 제2하부보호금속(11b) 및 상기 구동 트랜지스터(Tdr)의 상기 제1구동전극(33)(즉, 소스 전극)에 공급되어, 상기 제2하부보호금속(11b)과 상기 제1구동전극(33) 사이의 전압 차이를 0V로 만들 수 있다. 따라서, 상기 하부 기판(10)에 트랩된 전하들에 의한, 상기 구동 트랜지스터(Tdr)의 문턱전압(Vth) 쉬프트를 억제하는 동안, 상기 제2하부보호금속(11b)은 상기 구동 트랜지스터에서 백채널을 만들지 않도록 구성될 수 있다. For example, in some embodiments, the second lower
도 5A가, 상기 구동 트랜지스터(Tdr)의 상기 제1구동전극(33)에 연결된 상기 제2하부보호금속(11b)을 도시하고 있지만, 일부 실시예들에서, 상기 센싱 트랜지스터(Tss)의 하단에 제공되는 하부보호금속은, 초기화 전압(Vinit)이 공급되는 상기 센싱 트랜지스터(Tss)의 소스 전극에 연결될 수 있다. 이러한 설정에서, 상기 센싱 트랜지스터(Tss) 하단의 하부보호금속은, 상기에서 설명된, 상기 구동 트랜지스터(Tdr)의 상기 제1구동전극(33)에 연결된 상기 제2하부보호금속(11b)의 구성과, 유사한 효과를 제공할 수 있다. 또한, 상기 표시패널(100)의 상기 구동 회로들을 구동시키는 트랜지스터들의 일부분(예를 들어, 상기 게이트 인 패널 구동 회로의 트랜지스터들)은, 상기에서 언급된, 상기 구동 트랜지스터(Tdr) 하단의 상기 제2하부보호금속(11b)과, 유사한 방법으로 구성될 수 있다.Although Figure 5A illustrates the second lower
일부 실시예들에서, 상기 하부보호금속은 트랜지스터에 배치된 게이트 전극에 연결될 수 있다. 이 경우, 동일 전압이 상기 하부보호금속(BSM)과 상기 게이트 전극에 동시에 공급되며, 따라서, 상기 하부보호금속이, 상기 트랜지스터의 보조 게이트 전극으로서 동작할 수 있다. 이러한 구성에서, 상기 하부보호금속을 향하는 상기 액티브의 표면에, 추가적인 채널 영역이 제공될 수 있다. 이것은, 상기 트랜지스터의 크기를 실질적으로 증가시키는 것 없이, 상기 트랜지스터의 이동도를 증가시킬 수 있다. 다시 말해서, 상기 트랜지스터의 전류 구동 능력을 향상시킬 수 있다. 따라서, 이러한 구성은, 감소된 크기를 갖는 트랜지스터가, 요구된 이동도를 갖도록 할 수 있기 때문에, 큰 이동도가 요구되거나, 큰 면적이 요구되는 트랜지스터들에 유용하다. 예를 들어, 버퍼 트랜지스터들에 특히 유용하다. In some embodiments, the lower protective metal may be connected to a gate electrode disposed in the transistor. In this case, the same voltage is simultaneously applied to the lower protective metal (BSM) and the gate electrode, so that the lower protective metal can act as the auxiliary gate electrode of the transistor. In such an arrangement, an additional channel region may be provided on the surface of the active towards the lower protective metal. This can increase the mobility of the transistor without substantially increasing the size of the transistor. In other words, the current driving capability of the transistor can be improved. Thus, this configuration is useful for transistors requiring a large mobility or requiring a large area, because transistors with reduced sizes can have the required mobility. For example, buffer transistors.
일 예에서, 상기 스위칭 트랜지스터(Tsw) 하단에 배치된 상기 제1하부보호금속(11a)은, 상기 스위칭 트랜지스터(Tsw)의 게이트 전극에 전기적으로 연결될 수 있다. 따라서, 상기 제1하부보호금속(11a)은, 상기 하부기판(10)에서 트랩된 전하들에 의한, 상기 스위칭 트랜지스터의 문턱전압(Vth) 쉬프트를 억제하며, 또한, 상기 스위칭 트랜지스터(Tsw)에서 추가적인 채널을 제공하는 보조 게이트 전극으로서의 역할을 할 수도 있다. 상기 표시패널(100)의 상기 픽셀 회로에 있는 다른 스위칭 트랜지스터들(예를 들어, 상기 에미션 트랜지스터(Tem), 상기 센싱 트랜지스터(Tss)) 및/또는 상기 표시패널(100)의 상기 구동 회로들(예를 들어, GIP, 데이터 드라이버, 터치 드라이버 등)에 있는 트랜지스터들은, 상기에서 언급된, 상기 스위칭 트랜지스터(Tsw) 하단의 상기 제1하부보호금속(11a)의 구성과, 동일한 방법으로 구성될 수있다. In one example, the first lower
상기 유기발광다이오드(OLED)는 상기 평탄막(42)에 형성되며, 상기 제1구동전극(33)과 전기적으로 연결되는 제1전극(47), 상기 제1전극 상단에 형성되는 발광층(55) 및 상기 발광층(55) 상단에 형성되는 제2전극(58)을 포함한다.The organic light emitting diode OLED includes a
즉, 도 5a는 박막 트랜지스터 기판을 포함하는 표시패널의 단면을 나타낸다.That is, Fig. 5A shows a cross section of a display panel including a thin film transistor substrate.
도 5a 및 도 5b에 도시된 바와 같은, 박막 트랜지스터 기판에서, 상기 제2하부보호금속(11b)은 상기 구동 트랜지스터(Tdr)의 상기 제1구동전극(33)을 통하여, 상기 유기발광다이오드의 상기 제1전극(47)과 전기적으로 연결되어 있다.5A and 5B, in the thin film transistor substrate, the second lower
상기 박막 트랜지스터 기판은 수분침투 및 외부로부터 상기 유기발광 다이오드(OLED)를 보호하기 위하여, 밀봉된다.The thin film transistor substrate is sealed to prevent moisture penetration and the organic light emitting diode (OLED) from the outside.
상기 박막 트랜지스터 기판은, 상기 구동 트랜지스터(Tdr)의 문턱전압(Vth)을 센싱하기 위한 센싱 트랜지스터(Tss) 및 상기 유기발광 다이오드의 발광기간을 제어하기 위한 에미션 트랜지스터(Tem)를 더 포함할 수 있다. 이 경우, 상기 센싱 트랜지스터(Tss)의 액티브인 제3액티브(미도시) 및 상기 센싱 트랜지스터(Tss) 하단에 있는 제3하부보호금속(미도시)이, 상기 버퍼(11)에, 형성될 수 있다. 상기 제3액티브와 절연되어 있는, 상기 제3하부보호금속은, 상기 액티브와 중첩되도록 정렬될 수 있다. The thin film transistor substrate may further include a sensing transistor Tss for sensing a threshold voltage Vth of the driving transistor Tdr and an emission transistor Tem for controlling an emission period of the organic light emitting diode have. In this case, a third active (not shown) of the sensing transistor Tss and a third bottom protective metal (not shown) at the bottom of the sensing transistor Tss can be formed in the
상기 센싱 트랜지스터(Tss) 및 상기 에미션 트랜지스터(Tem) 하단에 있는 하부보호금속들은, 도 5B에 도시된 상기 스위칭 트랜지스터(Tsw) 하단의 상기 제3하부보호금속과, 동일한 방법으로 정렬될 수 있다. The lower protection metals at the bottom of the sensing transistor Tss and the emission transistor Tem can be aligned in the same way as the third lower protection metal at the bottom of the switching transistor Tsw shown in Figure 5B .
도 6은 본 발명에 따른 픽셀 회로에 있는 구동 트랜지스터를 나타낸 단면도이다. 6 is a cross-sectional view illustrating a driving transistor in a pixel circuit according to the present invention.
도 6에 도시된 바와 같이, 상기 박막 트랜지스터 기판에 적용되는 상기 제2하부보호금속(11b)은 상기 구동 트랜지스터(Tdr)의 게이트(20)가 형성되어 있는 층에 형성된 연결전극(21)을 통해, 상기 구동 트랜지스터(Tdr)의 상기 제1구동전극(33) 및 상기 유기발광다이오드의 상기 제1전극(47)과 연결된다. 6, the second lower
상기한 바와 같은 특징을 제외하면, 상기 표시패널(100)의 다른 구성요소들은, 본 발명에서 설명된 다른 구성요소들과 동일한 방법으로 구성될 수 있다. 즉, 상기 제2하부보호금속(11b)과 상기 제1구동전극(33)의 연결구조를 제외하고는, 도 6에서 묘사된 상기 박막 트랜지스터의 구조는, 본 발명의 다른 실시예들에 따른 박막 트랜지스터 기판의 구조와 동일하다. Other components of the
상기 박막 트랜지스터에 제공되는 상기 버퍼(11)는, 상기 하부기판(10) 상에 형성되는 멀티버퍼(11c), 상기 멀티버퍼(11c) 상에 형성되는 상기 제2하부보호금속(11b), 상기 제2하부보호금속(11b) 상에 형성되는 액티브버퍼(11d)를 포함한다. 그러나, 본 발명이 이에 한정되지 않는다. 따라서, 상기 제2하부보호금속(11b)은, 상기 하부기판(10) 상에 형성될 수 있으며, 상기 멀티버퍼(11c)는 상기 제2하부보호금속(11b) 상에 형성될 수 있다. 상기 액티브 버퍼(11d)는 상기 멀티버퍼(11c) 상에 형성될 수 있다. The
상기 박막 트랜지스터 기판의 상기 버퍼(11) 상에는, 도 6에 도시된 바와 같이, 상기 제2액티브(23), 게이트 절연막(16), 게이트(20), 층간절연막(17) 및 구동 트랜지스터(Tdr)가 형성된다.The second active 23, the
상기 제2하부보호금속(11b)은 상기 게이트 절연막(16)에 형성된 연결전극(21)을 통해 상기 구동 트랜지스터의 상기 제1구동전극(33)과 연결되어 있다. 다시 말하면, 상기 연결전극(21)은 상기 구동 트랜지스터(Tdr)의 상기 게이트(20)가 위치되어 있는 층과 동일한 층에 형성되어 있고, 상기 연결전극(21)은 상기 게이트 절연막(16)에 있는 적어도 하나의 컨택홀을 통해 상기 제2하부보호금속(11b)과 연결되어 있으며, 상기 제1구동전극(33)은, 상기 층간절연막(17)에 있는 적어도 하나의 컨택홀을 통해 상기 연결전극(21)과 연결되어 있다. 또한, 상기 유기발광다이오드(OLED)의 상기 제1전극(47)은 상기 보호막(40)에 있는 적어도 하나의 컨택홀을 통해 상기 제1구동전극(33)과 연결될 수 있다. 따라서, 상기 제2하부보호금속(11b)은 상기 연결전극(21)을 통해 상기 유기발광다이오드의 상기 제1전극(47)과 전기적으로 연결될 수 있다. The second lower
상기 구동 트랜지스터(Tdr) 상에는 보호막(40) 및 상기 보호막(40)을 커버하는 평탄막(42)이 순차적으로 형성되어 있다. A
상기 평탄막(42) 상에는 구동 트랜지스터(Tdr)의 제1구동전극(33)과 전기적으로 연결되는 유기발광다이오드(OLED)가 형성되어 있다. An organic light emitting diode OLED electrically connected to the
상기 박막 트랜지스터 기판은, 수분침투를 방지하고, 외부로부터 상기 유기발광 다이오드(OLED)를 보호하기 위하여, 밀봉된다. The thin film transistor substrate is sealed to prevent moisture penetration and protect the organic light emitting diode (OLED) from the outside.
게이트가 형성되어 있는 층에 형성되어 있는 연결전극(21)을 통해, 상기 제2하부보호금속(11b)이 상기 유기발광다이오드의 제1전극(47)과 전기적으로 연결되어 있다. The second lower
도 7은 본 발명의 일실시예에 따른 표시패널의 박막 트랜지스터 기판의 픽셀회로에 있는 구동 트랜지스터의 단면을 나타낸다. 7 shows a cross section of a driving transistor in a pixel circuit of a thin film transistor substrate of a display panel according to an embodiment of the present invention.
도 7에 도시된 바와 같이, 상기 박막 트랜지스터 기판에 있는 상기 제2하부보호금속은 상기 구동 트랜지스터의 게이트(20)와 전기적으로 연결될 수 있다. 상기 표시패널의 다른 구성요소들은 본 발명의 다른 실시예들과 유사한 방법으로 구성될 수 있다. As shown in FIG. 7, the second lower protective metal on the thin film transistor substrate may be electrically connected to the
도 7을 참조하면, 상기 박막 트랜지스터 기판은, 하부기판(10), 버퍼(11), 상기 버퍼(11)를 구성하는 제2하부보호금속(11b)과 절연되며 상기 제2하부보호금속(11b)과 중첩되는 제2액티브(23), 상기 버퍼(11)의 상단에 형성되어, 상기 하부기판 상에 형성되는 데이터 라인(DL)으로부터, 상기 스위칭 트랜지스터(Tsw)를 통해 공급되는 데이터 전압(Vdata)에 따라 구동되는 구동 트랜지스터(Tdr), 상기 구동 트랜지스터(Tdr) 상에 형성되는 평탄막(42) 및 상기 평탄막(42) 상에 형성되어 상기 구동 트랜지스터의 제1구동전극(33)과 연결되는 유기발광 다이오드(OLED)를 포함한다.7, the thin film transistor substrate includes a
상기 버퍼(11)는, 상기 하부기판(10) 상에 형성되는 멀티버퍼(11c), 상기 멀티버퍼(11c) 상에 형성되는 상기 제2하부보호금속(11b), 상기 제2하부보호금속(11b) 상에 형성되는 액티브버퍼(11d)를 포함한다. The
상기 박막 트랜지스터 기판의 상기 버퍼(11) 상에는 제2액티브(23), 게이트 절연막(16), 게이트(20), 층간절연막(17) 및 구동 트랜지스터(Tdr) 가 형성되어 있다.A second active 23, a
상기 제2하부보호금속(11b)은 상기 구동 트랜지스터(Tdr)를 구성하는 게이트(20)에 전기적으로 연결되어 있다.The second lower
따라서, 상기 제2하부보호금속(11b)의 전위는, 어떠한 변화 없이, 상기 구동 트랜지스터(Tdr)를 구성하는 상기 게이트(20)의 동일 전압으로 유지된다. 이에 따라, 상기에서 설명된 바와 같이, 상기 제2하부보호금속(11b) 주변의 소자들의 특성 변화가 감소될 수 있다. Therefore, the potential of the second lower
따라서, 박막 트랜지스터 기판의 구동 시, 상기 제2하부보호금속(11b)은, 게이트(20)와 동일한 전압으로 유지된다. 이에 따라, 상기 제2하부보호금속(11b)의 전압은 외부의 전압에 대한 영향을 받지 않으며, 따라서, 하부기판(10)과 희생층(미도시)에 의해 발생되는, 의도되지 않은 백채널(back channel) 현상으로 인한, 상기 구동 트랜지스터(Tdr)의 문턱전압(Vth)의 변동(shift)이 방지될 수 있다. Therefore, at the time of driving the thin film transistor substrate, the second lower
또한, 상기 제2하부보호금속(11b)은 상기 제2액티브(23) 하부에 위치하기 때문에, 보조 기판(미도시)과 하부기판(10)을 분리하는 과정에서 조사되는 레이저에 의해 상기 하부기판(10) 상에 형성된 상기 구동 트랜지스터(Tdr)의 상기 제2액티브(23)가 손상되는 것이 방지될 수 있다.Since the second lower
상기 하부보호금속(BSM)을 상기 트랜지스터의 상기 게이트 전극에 연결시키는 것에 의해, 상기 스토리지 캐패시터의 크기가 증가될 수 있다. By connecting the lower protective metal (BSM) to the gate electrode of the transistor, the size of the storage capacitor can be increased.
상기 제2하부보호금속(11b)은 상기 구동 트랜지스터(Tdr)의 제1구동전극(33)과 연결될 수도 있고, 상기 구동 트랜지스터의 게이트(20)와 연결될 수도 있다. 또한, 상기 제2하부보호금속(11b)이 상기 제1구동전극(33)과 연결되는 경우, 상기 박막 트랜지스터 기판의 적층 구조 또는 상기 박막 트랜지스터 기판에 적층되는 물질들의 종류에 따라, 상기 제2하부보호금속은, 도 5a와 같은 형태로 상기 제1구동전극(33)과 연결될 수도 있으며, 또는 도 6과 같은 형태로 상기 제1구동전극(33)과 연결될 수도 있다. The second lower
또한, 상기 제2하부보호금속(11b)은 상기 제1구동전극(33) 및 상기 게이트(20) 이외의 다른 전극에 연결될 수도 있으며, 또는 어떠한 전극과도 연결되지 않을 수도 있다. In addition, the second lower
이하에서는, 도 4 내지 도 8e를 참조하여, 본 발명에 따른 박막 트랜지스터 기판을 포함한 표시패널의 제조방법이 설명된다.Hereinafter, a method of manufacturing a display panel including a thin film transistor substrate according to the present invention will be described with reference to FIGS. 4 to 8E.
도 8a 내지 도 8e는 본 발명에 따른 박막 트랜지스터 기판을 포함한 표시패널의 제조방법을 설명하기 위한 다양한 단면도들로서, 상기 구동 트랜지스터(Tdr)의 단면을 나타내고 있다. 특히, 도 8a 내지 도 8e는 본 발명의 제1실시예에 따른 박막 트랜지스터 기판을 포함한 표시패널을 제조하는 방법을 나타내고 있다. 그러나, 이하에서 설명되는 방법들은, 제2실시예 및 제3실시예에 따른 박막 트랜지스터 기판을 포함한 표시패널의 제조에 응용될 수 있다.8A to 8E are cross-sectional views illustrating a method of manufacturing a display panel including a thin film transistor substrate according to the present invention, and show cross sections of the driving transistor Tdr. 8A to 8E show a method of manufacturing a display panel including the TFT substrate according to the first embodiment of the present invention. However, the methods described below can be applied to the fabrication of the display panel including the thin film transistor substrate according to the second embodiment and the third embodiment.
도 8a 내지 도8d를 참조하면, 본 발명의 제1실시예에 따른 박막 트랜지스터 기판을 포함하는 표시패널은, 상기 보조기판(A) 상에 플라스틱 재질로 형성되는 하부기판(10)을 형성하는 단계, 상기 하부기판(10) 상에 제1하부보호금속(미도시)과 제2하부보호금속(11b)을 포함하는 버퍼(11)를 형성하는 단계, 상기 버퍼(11) 상에, 상기 제1하부보호금속(미도시)과 절연되며 상기 제1하부보호금속과 중첩되는 제1액티브(미도시)를 포함하는 스위칭 트랜지스터(Tsw) 및 상기 제2하부보호금속(11b)과 절연되며 상기 제2하부보호금속(11b)과 중첩되는 제2액티브(23)를 포함하는 구동 트랜지스터(Tdr)를 형성하는 단계, 상기 구동 트랜지스터(Tdr)의 상단에 평탄막(42)을 형성하는 단계, 상기 평탄막(42) 상에, 상기 스위칭 트랜지스터(Tsw)를 통해 공급되는 데이터 전압에 따라 구동되는 상기 구동 트랜지스터(Tdr)의 제1구동전극(33)과 전기적으로 연결되는 유기발광다이오드(OLED)를 형성하는 단계 및 레이저 릴리즈 공정을 수행하여 상기 하부기판(10)에서 상기 보조기판(A)을 분리하는 단계에 의해 제조된다.8A to 8D, a display panel including a thin film transistor substrate according to a first embodiment of the present invention includes a
먼저, 도 8a에 도시된 바와 같이, 보조기판(A) 상에 플라스틱 재질로 형성되는 하부기판(10)을 형성하는 단계에서는, 상기 유리기판(80) 상에 희생층(85)이 형성된 후, 상기 희생층(85) 상에 플라스틱 재질의 하부기판(10)이 형성된다. 상기 하부기판(10)은 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에테르 이미드(Polyetherimide; PEI), 폴리에틸렌 나프탈레이트(Polyethyelenen Napthalate; PEN), 폴리에틸렌 테레프탈레이드(Polyethyelene Terepthalate; PET), 폴리페닐렌 설파이드(Polyphenylene Sulfide; PPS), 폴리아릴 레이트(Polyallylate), 폴리이미드(Polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 및 셀룰로오스 아세테이트 프로피오네이트(Cellulose Acetate Propionate: CAP) 중 어느 하나로 형성될 수 있다. 8A, in the step of forming the
상기 하부기판은(10)은 예를 들어, 스핀 코팅(spin coating) 방식으로 형성될 수 있다. 더욱 자세하게 설명하면, 상기에서 제시된 물질 중 어느 하나를 포함하는 액상 물질을 희생층(85) 상에 위치시킨 후, 상기 유리기판(80)을 고속으로 회전시켜, 두께 균일도가 우수하고 얇은(박막의) 상기 하부기판(10)이 형성될 수 있다.The
또한, 상기 하부기판(10)은 롤 코팅(roll coating) 방식 및 슬릿 코팅(slit coating) 방식으로도 형성될 수 있다. 상기 두 가지 방식은 스핀 코팅 방식에 비해 두께 균일도가 떨어지는 단점이 있으나, 생산 효율성이 비교적 높은 편이다.In addition, the
다음, 도 8b에 도시된 바와 같이, 상기 하부기판(10) 상에는, 제1하부보호금속(미도시)과 제2하부보호금속(11b)을 포함하는 버퍼(11)가 형성된다. 상기 버퍼(11)는 상기 하부기판(10) 상에 형성되는 멀티 버퍼층(11c), 상기 멀티 버퍼층(11c) 상에 형성되는 상기 제1하부보호금속과 제2하부보호금속(11b), 상기 제1하부보호금속과 상기 제2하부보호금속(11b) 상에 형성되는 액티브버퍼층(11d)을 포함한다. 그러나, 본 발명이 이에 한정된 것은 아니다. Next, as shown in FIG. 8B, a
다음, 도 8c에 도시된 바와 같이, 상기 제1하부보호금속(미도시)과 절연되며 상기 제1하부보호금속과 중첩되는 제1액티브를 포함하는 스위칭 트랜지스터(미도시) 및 상기 제2하부보호금속(11b)과 절연되며 상기 제2하부보호금속(11b)과 중첩되는 제2액티브(23)를 포함하는 구동 트랜지스터(Tdr)가 형성된다. Next, as shown in FIG. 8C, a switching transistor (not shown) including a first active, which is insulated from the first lower protective metal (not shown) and overlaps with the first lower protective metal, A driving transistor Tdr including a second active 23 that is insulated from the
상기 구동 트랜지스터(Tdr)를 형성하는 단계는, 상기 버퍼(11) 상에 상기 제2액티브(ACT)를 형성하는 단계, 상기 제2액티브(23) 상에 게이트 절연막(16)을 형성하는 단계, 상기 게이트 절연막(16) 상에 게이트(20)를 형성하는 단계, 상기 게이트(20) 상에 층간절연막(17)을 형성하는 단계, 상기 층간절연막(17) 상에 상기 제2액티브(23)와 연결되어 있는 제1구동전극(33)이 노출되도록 하는 제1컨택홀(61) 및 상기 제2하부보호금속(11b)이 노출되도록 하는 제2컨택홀(62)을 형성하는 단계 및 상기 층간절연막(17)상에 상기 제1구동전극(33)과 상기 제2구동전극(미도시)을 형성하는 단계를 포함한다. The step of forming the driving transistor Tdr may include forming the second active (ACT) on the
또한, 상기 제2하부보호금속(11b)은, 상기 구동 트랜지스터(Tdr)를 형성하는 금속들 또는 상기 구동 트랜지스터(Tdr)와 연결되는 금속들 또는 유기발광다이오드(OLED)를 형성하는 금속들 또는 상기 유기발광다이오드(OLED)의 발광에 필요한 전원을 공급하는 금속들 중 어느 하나와 연결된다.The second lower
상기 스위칭 트랜지스터(Tsw)를 형성하는 단계는, 상기 버퍼(11) 상에 상기 제1액티브(13)를 형성하는 단계, 상기 제1액티브(13) 상에 게이트 절연막(16)을 형성하는 단계, 상기 게이트 절연막(16) 상에 게이트를 형성하는 단계, 상기 게이트 상에 층간절연막(17)을 형성하는 단계 및 상기 층간절연막(17)상에 상기 스위칭 트랜지스터(Tsw)를 형성하는 제1구동전극(36) 및 제2구동전극(미도시)을 형성하는 단계를 포함한다.The step of forming the switching transistor Tsw includes the steps of forming the first active 13 on the
여기서, 상기 구동 트랜지스터(Tdr)의 제2하부보호금속(11b)은 상기 제 2 컨택홀(62)을 통해 상기 구동 트랜지스터(Tdr)의 상기 제1구동전극(33)과 접속된다. 그러나, 상기 스위칭 트랜지스터(Tsw)의 제1하부보호금속(11a)은 플로팅(floating)될 수 있다.The second lower
또한, 상기 박막 트랜지스터 기판을 포함한 표시패널의 제조방법은, 센싱 트랜지스터(Tss)를, 상기 버퍼(11) 상에 형성하는 단계 및 상기 버퍼(11) 상에, 상기 유기발광다이오드의 발광 기간을 제어하기 위한 에미션 트랜지스터(Tem)를 형성하는 단계를 더 포함할 수도 있다. 상기 센싱 트랜지스터는, 상기 버퍼(11)를 구성하는 제3하부보호금속(미도시)과 절연되고, 상기 제3하부보호금속과 중첩되는 제3액티브(미도시)를 포함하며, 상기 구동 트랜지스터(Tdr)의 문턱전압을 센싱하는 기능을 수행한다.The manufacturing method of the display panel including the thin film transistor substrate includes the steps of forming a sensing transistor Tss on the
다음, 도 8d에 도시된 바와 같이, 상기 구동 트랜지스터(Tdr)의 상부에는 보호막(40)과 평탄막(42)이 순차적으로 형성된다. 또한, 상기 평탄막(42) 상부에는 상기 구동 트랜지스터(Tdr)의 상기 제1구동전극(33)과 전기적으로 연결되는 유기발광다이오드(OLED)가 형성된다.Next, as shown in FIG. 8D, a
도면에 도시되지는 않았으나, 상기 스위칭 트랜지스터(Tsw)의 상단에도 상기 보호막(40)과 상기 평탄막(42)이 순차적으로 형성된다.Although not shown in the drawing, the
마지막으로, 도 8e에 도시된 바와 같이, 레이저 릴리즈 공정을 수행하여 상기 하부기판(10)에서 상기 보조기판(A)이 분리된다. Finally, as shown in FIG. 8E, the auxiliary substrate A is separated from the
상기 과정들에 의해, 상기 박막 트랜지스터 기판을 포함하는 표시패널이 제조된다. 상기한 바와 같이, 도 8e에 도시된 구성요소들 중, 상기 제2전극(58) 및 상기 발광층(55)을 제외한, 구성요소들은, 박막 트랜지스터 기판을 구성하며, 상기 표시패널은, 상기 박막 트랜지스터 기판과, 상기 제2전극(58) 및 상기 발광층(55)을 포함한다. 이 경우, 상기 표시패널은 상기 제2전극(58) 및 상기 발광층(55)을 밀봉시키는 구성요소들을 더 포함할 수도 있다.By the above processes, a display panel including the thin film transistor substrate is manufactured. 8E, components other than the
본 발명의 제2 및 제3실시예에 따른 박막 트랜지스터 기판은, 상기 제2하부보호금속(11b)을 어느 하나의 금속라인과 연결시키는 방법을 제외하고는, 본 발명의 제1실시예에 따른 박막 트랜지스터 기판을 포함하는 표시패널의 제조방법과 동일한 방법에 의해 제조될 수 있다. 따라서, 이하에서는 본 발명의 제 2 및 제3실시예에 따른 박막 트랜지스터 기판 제조방법이 간단히 설명된다. The thin film transistor substrate according to the second and third embodiments of the present invention can be manufactured in the same manner as in the first embodiment except for the method of connecting the second lower
예를 들어, 본 발명의 제2실시예에 따른 박막 트랜지스터 기판 제조방법에서는, 상기 버퍼(11) 상에 상기 제2액티브(23)가 형성되고, 상기 제2액티브(23) 상에 게이트 절연막(16)이 형성되고, 상기 제2하부보호금속(11b)이 노출되도록 컨택홀이 형성되고, 상기 게이트 절연막(16) 상에 상기 제2하부보호금속(11b)과 연결되는 연결전극(21)과 게이트(20)가 형성되고, 상기 게이트(20)와 상기 연결전극(21) 상에 층간절연막(17)이 형성되며, 상기 층간절연막(17) 상에 상기 제1구동전극(33) 및 제2 구동전극이 형성된다. 이 경우, 상기 층간절연막(17) 상에 형성되는 컨택홀을 통해 상기 제1구동전극(33)은 상기 연결전극(21)과 연결된다. 따라서, 상기 제1구동전극(33)은 상기 연결전극(21)을 통해 상기 제2하부보호금속(11b)과 연결된다.For example, in the method of manufacturing a thin film transistor substrate according to the second embodiment of the present invention, the second active 23 is formed on the
또한, 본 발명의 제3실시예에 따른 박막 트랜지스터 기판 제조방법에서는, 상기 버퍼(11) 상에 상기 제2액티브(23)가 형성되고, 상기 제2액티브(23) 상에 게이트 절연막(16)이 형성되고, 상기 제2하부보호금속(11b)이 노출되도록 상기 게이트 절연막(16)에 컨택홀이 형성되고, 상기 게이트 절연막(16) 상에 상기 컨택홀을 통해 상기 제2하부보호금속(11b)과 연결되는 게이트(20)가 형성되고, 상기 게이트(20) 상에 층간절연막(17)이 형성되며, 상기 층간절연막(17) 상에 상기 구동 트랜지스터의 제1구동전극(33) 및 제2구동전극이 형성된다. In the method of manufacturing a thin film transistor substrate according to the third embodiment of the present invention, the second
도 9a 내지 도 9c는 본 발명에 따른 박막 트랜지스터 기판에 적용되는 트랜지스터를 나타낸 구성도들이며, 특히, 게이트(GATE)와 하부보호금속(BSM)의 크기를 설명하기 위한 구성도들이다. 여기서, 각 도면의 (a)는 트랜지스터의 평면도이며, (b)는 (a)에 도시된 X-X'라인을 따라 절단된 단면도이다. FIGS. 9A to 9C are views illustrating a transistor applied to a thin film transistor substrate according to an embodiment of the present invention. In particular, FIG. 9A and FIG. 9C are views illustrating the sizes of a gate and a lower protective metal (BSM). Here, (a) in each drawing is a plan view of the transistor, and (b) is a cross-sectional view taken along the line X-X 'shown in (a).
도 9a 내지 도 9c에 도시된 상기 하부보호금속(BSM)은 상기 제1하부보호금속(11a), 상기 제2하부보호금속(11b) 또는 상기 제3하부보호금속이 될 수 있다. 따라서, 도 9a 내지 도 9c에 도시된 상기 게이트(GATE)는 상기 구동 트랜지스터의 게이트, 상기 스위칭 트랜지스터의 게이트 또는 상기 센싱 트랜지스터의 게이트가 될 수 있다. 또한, 도 9a 내지 도 9c에 도시된 상기 액티브(ACT)는 상기 제1액티브(13), 상기 제2액티브(ACT) 또는 상기 제3액티브가 될 수 있다.The lower protection metal BSM shown in FIGS. 9A to 9C may be the first
부연하여 설명하면, 도 9a 내지 도 9c에 도시된 상기 트랜지스터는, 상기 박막 트랜지스터 기판에 형성되는 다양한 종류의 트랜지스터들 중 어느 하나이며, 상기 하부보호금속(BSM)은 상기 어느 하나의 트랜지스터에 대응된다. 따라서, 도 9a 내지 도 9c에 도시된 하부보호금속은 BSM으로 표시되고, 게이트는 GATE로 표시되며, 액티브는 ACT로 표시된다.In more detail, the transistors shown in FIGS. 9A to 9C are any of various types of transistors formed on the thin film transistor substrate, and the lower protective metal (BSM) corresponds to any one of the transistors . Accordingly, the lower protective metal shown in Figs. 9A to 9C is denoted BSM, the gate is denoted by GATE, and the active is denoted by ACT.
도 9a 내지 도 9c를 참조하면, 상기 하부보호금속(BSM)과 상기 액티브(ACT) 사이에는 액티브 버퍼(11d)가 형성되어 있고, 상기 액티브(ACT) 상단에는 게이트 절연막(16)이 형성되며, 상기 게이트 절연막(16)에는 상기 게이트(GATE)가 형성된다.9A to 9C, an
이 경우, 상기 액티브(ACT)는 채널영역(210) 및 상기 채널영역(210)의 양쪽에 형성되는 두 개의 도핑영역(240)들을 포함한다. 상기 두 개의 도핑영역(240)들에는 제1구동전극 및 제2구동전극이 연결된다. In this case, the active ACT includes a
우선, 상기 하부보호금속(BSM)의 폭은, 도 9a의 (a) 및 (b)에 도시된 바와 같이, 상기 게이트(GATE)의 폭보다 넓게 형성될 수 있다. 예를 들어, 상기 게이트(GATE)의 폭이 m㎛인 경우, 상기 하부보호금속(BSM)의 폭은 m+2n㎛가 될 수 있으며, 상기 하부보호금속(BSM)의 양쪽 끝단들 각각은 상기 게이트의 끝단으로부터 n㎛만큼 더 돌출될 수 있다. First, the width of the lower protective metal BSM may be greater than the width of the gate GATE, as shown in FIGS. 9A and 9B. For example, when the width of the gate (GATE) is m m, the width of the lower protective metal (BSM) may be m + 2n m, and both ends of the lower protective metal (BSM) Lt; RTI ID = 0.0 > n. ≪ / RTI >
이 경우, 상기 하부보호금속(BSM)의 폭은, 상기 액티브(ACT)의 폭보다는 작게 형성된다. 따라서, 상기 하부보호금속(BSM)의 양쪽 끝단들 각각은 상기 도핑영역(240)에 대응되는 위치에 배치된다.In this case, the width of the lower protective metal BSM is smaller than the width of the ACT. Accordingly, both ends of the lower protective metal BSM are disposed at positions corresponding to the doped
따라서, 상기 하부보호금속(BSM)에 의해 게이트(GATE)와 액티브(ACT)가 커버되며, 이에 따라, 상기 게이트와 액티브를 포함하는 트랜지스터의 특성 변화가 방지될 수 있다. Thus, the gate (GATE) and the active (ACT) are covered by the lower protective metal (BSM), and thus the characteristic change of the transistor including the gate and the active can be prevented.
따라서, 도 9a에 도시된 구조는 상기 구동 트랜지스터(Tdr)에 적용될 수 있다. 부연하여 설명하면, 도 9에 도시된 구조에서는, 상기 하부보호금속이, 게이트와 액티브 사이에 형성되는 채널영역을 전부 커버하기 때문에, 가장 안정적인 트랜지스터 특성이 얻어질 수 있다. 이에 따라, 도 9에 도시된 구조는, 게이트 전압과 소스 전압 사이의 차전압에 대응되는 전류를 미세하게 조절하는, 상기 구동 트랜지스터(Tdr)에 사용되기 적합한 구조이다. Therefore, the structure shown in FIG. 9A can be applied to the driving transistor Tdr. In more detail, in the structure shown in Fig. 9, since the lower protective metal completely covers the channel region formed between the gate and the active, the most stable transistor characteristics can be obtained. Accordingly, the structure shown in FIG. 9 is a structure suitable for use in the driving transistor Tdr that finely adjusts the current corresponding to the difference voltage between the gate voltage and the source voltage.
다음, 상기 하부보호금속(BSM)의 폭은, 도 9b의 (a) 및 (b)에 도시된 바와 같이, 상기 게이트(GATE)의 폭보다 작게 형성될 수 있다. 예를 들어, 상기 게이트의 폭이 m㎛인 경우, 상기 하부보호금속(BSM)의 폭은 m-2n㎛가 될 수 있으며, 상기 게이트의 양쪽 끝단들 각각은 상기 하부보호금속(BSM)의 끝단으로부터 n㎛만큼 더 돌출될 수 있다.Next, the width of the lower protective metal BSM may be smaller than the width of the gate GATE, as shown in FIGS. 9A and 9B. For example, if the width of the gate is m m, the width of the lower protective metal BSM may be m-2n m, and each of the two ends of the gate may be connected to the end of the lower protective metal BSM Lt; RTI ID = 0.0 > n. ≪ / RTI >
도 9b에 도시된 구조는, 도 9a에 도시된 구조로 구성된 트랜지스터에서 상기 하부보호금속(BSM)에 의한 누설전류가 크게 발생되는 경우에 적용될 수 있다. 예를 들어, 도 9b에 도시된 구조에 따른 트랜지스터의 누설전류는, 도 9a에 도시된 구조에 따른 트랜지스터의 누설전류보다 작다. The structure shown in FIG. 9B can be applied to a case where a leakage current due to the lower protective metal BSM is largely generated in the transistor having the structure shown in FIG. 9A. For example, the leakage current of the transistor according to the structure shown in FIG. 9B is smaller than the leakage current of the transistor according to the structure shown in FIG. 9A.
따라서, 도 9b에 도시된 구조는, 누설전류에 의한 영향이 적은 트랜지스터, 예를 들어, 상기 스위칭 트랜지스터(Tsw)에 적용될 수 있다.Therefore, the structure shown in Fig. 9B can be applied to a transistor having a small influence by the leakage current, for example, the switching transistor Tsw.
부연하여 설명하면, 도 9a에 도시된 바와 같이, 상기 하부보호금속이 추가적으로 채널을 형성할 경우, 동일한 TFT Size에서 오프 커런트(예를 들어, 누설전류)가 증가될 수 있다. 그러나, 도 9b에 도시된 바와 같이, 상기 하부보호금속이 상기 게이트보다 작게 설계되면, 오프 커런트의 증가가 최소화될 수 있다. 따라서, 도 9b에 도시된 구조는, on/off current ratio가 중요한 상기 스위칭 트랜지스터에 사용되기 적합한 구조이다.More specifically, as shown in FIG. 9A, when the lower protective metal additionally forms a channel, off-current (for example, leakage current) may be increased in the same TFT size. However, as shown in FIG. 9B, if the lower protective metal is designed to be smaller than the gate, an increase in off-current can be minimized. Therefore, the structure shown in FIG. 9B is suitable for use in the switching transistor in which on / off current ratio is important.
마지막으로, 상기 하부보호금속(BSM)의 폭은, 도 9c의 (a) 및 (b)에 도시된 바와 같이, 상기 게이트와 비대칭적으로 형성될 수 있다. 예를 들어, 상기 하부보호금속(BSM)은 상기 게이트의 일측 끝단과 중첩되지만, 타측 끝단과는 중첩되지 않은 형태로 형성될 수도 있다. 부연하여 설명하면, 상기 하부보호금속은 상기 게이트의 일측으로 치우친 형태로 형성될 수 있다. 이 경우, 상기 하부보호금속(BSM)의 폭은, 상기 액티브(ACT)의 폭보다는 작게 형성된다.Finally, the width of the lower protective metal (BSM) may be asymmetrically formed with the gate, as shown in Figures 9 (a) and 9 (b). For example, the lower protective metal (BSM) overlaps with one end of the gate, but may not be overlapped with the other end. In other words, the lower protective metal may be formed in a shape biased toward one side of the gate. In this case, the width of the lower protective metal BSM is smaller than the width of the ACT.
도 9c에 도시된 구조는, 문턱전압의 특성 곡선이 완만하게 형성되는 트랜지스터에 적용될 수 있다. The structure shown in Fig. 9C can be applied to the transistor in which the characteristic curve of the threshold voltage is gently formed.
도 10은 본 발명에 따른 박막 트랜지스터 기판의 단면을 나타낸 또 다른 예시도이며, 특히, 상기 구동 트랜지스터(Tdr)를 나타낸 단면도이다. 따라서, 도 10에 도시된 하부보호금속은 상기 제2하부보호금속(11b)이며, 액티브는 제2액티브(23)이다. 특히, 도 10에 도시된 박막 트랜지스터 기판에서는, 상기 제2액티브(23)를 구성하는 도핑영역(240)이 저농도 도핑영역(220) 및 고농도 도핑영역(230)으로 구분된다. 도 10에 도시된 상기 구동 트랜지스터(Tdr)는, 저온폴리실리콘(LTPS) 트랜지스터가 될 수 있다. 이하의 설명 중, 상기에서 설명된 내용과 동일하거나 유사한 내용은, 생략되거나 간단히 설명된다.FIG. 10 is a cross-sectional view showing another embodiment of the thin film transistor substrate according to the present invention, particularly the driving transistor Tdr. Thus, the lower protective metal shown in Fig. 10 is the second lower
상기 박막 트랜지스터 기판은, 도 10에 도시된 바와 같이, 하부기판(10), 멀티버퍼(11c), 제2하부보호금속(11b), 액티브버퍼(11d), 제2액티브(23), 게이트 절연막(16), 게이트(20), 층간절연막(17), 보호막(40), 평탄막(42) 및 발광층의 제1전극(47)을 포함한다.10, the thin film transistor substrate includes a
상기 하부기판(10)은 폴리이미드(PI)와 같은 플라스틱 계열의 고분자 물질을 포함한다.The
상기 멀티버퍼(11c)는 상기 하부기판(10) 상에 구비되어 있다. 상기 멀티버퍼(11c)는 절연성 물질로 구성되며, 상기 하부기판(10)이 상기 제2액티브(23)에 줄 수 있는 스트레스를 완화시킨다. 또한, 상기 멀티버퍼(11c)는 전하를 띤 입자 또는 분극에 의한 전계를 차단하는 역할을 한다. 보다 구체적으로 설명하면, 폴리이미드(PI)와 같은 플라스틱 계열의 고분자 물질로 구성된 하부기판(10)을 포함한 박막 트랜지스터 기판이 구동되면, 상기 하부기판(10)에서 열이 발생되며, 상기 하부기판(10)에서 발생된, 전하를 띤 입자는 상부로 이동된다. 부연하면, 의도되지 않은 백채널 현상이 상기 하부기판(10)에서 발생된다. 상기 전하를 띤 입자는 상기 제2액티브(23)에 영향을 주어 박막 트랜지스터 기판의 신뢰성을 저하시킬 수 있다. 또한, 상기 전하를 띤 입자는 정상적인 전류의 흐름 이외에 불필요한 전류의 흐름을 생성하며, 이에 따라, 박막 트랜지스터 기판의 수명이 단축될 수 있다. 따라서, 상기 멀티버퍼(11c)는 상기 전하를 띤 입자가 상기 제2액티브(23)로 전달되는 것을 차단하는 역할을 한다. 상기 멀티버퍼(11c)는 실리콘 질화물과 같은 무기 절연물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.The multi-buffer (11c) is provided on the lower substrate (10). The multi-buffer 11c is made of an insulating material, and relieves the stress that the
상기 제2하부보호금속(11b)은 상기 멀티버퍼(11c) 상에 구비되어 있으며, 상기 제2하부보호금속(11b)은 전기적으로 전도성을 갖는 물질로 이루어질 수 있다. 상기 제2하부보호금속(11b)은 상기 멀티버퍼(11c)에서 차단하지 못한 전하를 띤 입자 또는 분극에 의한 전계를 효과적으로 차단하여 상기 제2액티브(23)의 채널영역(210)을 보호하는 역할을 한다. 그러나, 상기 제2하부보호금속(11b)의 폭에 따라 효과가 크게 달라질 수 있다. 상기 제2하부보호금속(11b)의 효과는 상기 제2하부보호금속(11b)의 폭 및 상기 제2액티브(23)의 폭과 관련이 있다. 이에 대해서는, 도 11a 내지 도13b를 참조하여 상세히 설명된다.The second lower
상기 액티브버퍼(11d)는 상기 멀티버퍼(11c) 및 상기 제2하부보호금속(11b) 상에 구비되어 있다. 상기 액티브버퍼(11d)는 절연성 물질로 구성되며, 상기 제2하부보호금속(11b)이 상기 제2액티브(23)에 줄 수 있는 스트레스를 완화시키고, 또한, 상기 액티브버퍼(11d)는 상기 전하를 띤 입자를 차단하는 역할을 한다. 이와 같은 액티브버퍼(11d)는 실리콘 질화물과 같은 무기 절연물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.The
상기 제2액티브(23)는 상기 액티브버퍼(11d) 상에 구비되어 있다. 상기 제2액티브(23)는 채널영역(210), 상기 채널영역(210)의 일측과 타측에 각각 구비된 저농도 도핑 영역(220), 및 상기 저농도 도핑 영역(220)들 각각에 구비된 고농도 도핑 영역(230)을 포함하여 이루어진다. 상기 채널영역(210)은 결정질 실리콘으로 이루어질 수 있고, 상기 저농도 도핑 영역(220) 및 상기 고농도 도핑 영역(230)은 상기 결정질 실리콘에 도펀트가 도핑되어 이루어질 수 있다. 상기 저농도 도핑 영역(220)은 상기 고농도 도핑 영역(230)에 비하여 도펀트의 도핑 농도가 낮다. 상기 제2액티브(23)는 제2구동전극(예를 들어, 드레인)(34) 및 제1구동전극(예를 들어, 소스)(33)과 오버랩되도록 구비된다. 특히, 상기 고농도 도핑 영역(230)은 상기 제2구동전극(34) 및 제1구동전극(33)과 오버랩되도록 구비된다. The second active 23 is provided on the
상기 게이트 절연막(16)은 상기 제2액티브(23) 상에 구비되어 있다. 상기 게이트 절연막(16)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.The
상기 게이트(20)는 상기 게이트 절연막(16) 상에 구비되어 있으며, 특히, 상기 제2액티브(23)의 채널 영역(210)과 오버랩되도록 구비되어 있다. 상기 게이트(20)는 상기 제2하부보호금속(11b)과 전기적으로 연결되어 이중 게이트(double gate) 구조를 갖는 박막 트랜지스터 기판을 구성할 수 있다.The
상기 층간절연막(17)은 상기 게이트(20) 상에 구비되어 있다. 이러한 상기 층간절연막(17)은 상기 게이트 절연막(16)과 같은 물질로 이루어질 수 있고, 상기 층간절연막(17)은 실리콘 질화물과 실리콘 산화물의 이중층으로 구성될 수도 있다.The
상기 제2구동전극(34)은 상기 층간절연막(17) 상에 구비되어 있다. 상기 제2구동전극(34)은 제1 콘택홀(CH1)을 통해서 상기 제2액티브(23)의 일측에 배치된 고농도 도핑 영역(230)에 연결되어 있다.The
상기 제1구동전극(33)은 상기 층간절연막(17) 상에 상기 제2구동전극(34)과 서로 마주보도록 구비되어 있다. 상기 제1구동전극(33)은 제2 콘택홀(CH2)을 통해서 상기 제2액티브(23)의 타측에 배치된 고농도 도핑 영역(230)에 연결되어 있다.The
상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2)들 각각 상기 게이트 절연막(16) 및 상기 층간절연막(17)의 소정 영역이 제거되어 형성된다.The first contact hole CH1 and the second contact hole CH2 are formed by removing a predetermined region of the
상기 보호막(40)은 상기 층간절연막(17), 상기 제1구동전극(33) 및 상기 제2구동전극(34) 상에 구비되어 있다. 상기 보호막(40)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.The
상기 평탄막(42)은 상기 보호막(40) 상에 구비되어 있다. 상기 평탄막(42)에는 제3 콘택홀(CH3)이 구비되어 있어, 상기 제3 콘택홀(CH3)에 의해서 상기 제1구동전극(33)이 노출된다. 상기 평탄막(42)은 아크릴계 고분자와 같은 유기 고분자 물질로 이루어질 수 있다.The
상기 유기발광다이오드의 제1전극(47)은 상기 평탄막(42) 상에 구비되어 있다. 상기 제1전극(47)은 상기 제3 콘택홀(CH3)을 통해서 상기 제1구동전극(33)과 연결된다. 상기 제1전극(47)은, 도 5a에 도시된 바와 같이, 상기 제2하부보호금속(11b)과 전기적으로 연결되어 소스 컨택(source contact) 구조를 갖는 박막 트랜지스터 기판을 구성할 수도 있으며, 도 6 또는 도 7과 같이 구성될 수도 있다.The
상기 박막 트랜지스터 기판에 형성되는 어느 하나의 트랜지스터의 게이트의 크기와 하부보호금속의 크기 간의 관계는, 도 9a 내지 도 9c를 참조하여 설명되었다. 이하에서는, 상기 트랜지스터의 액티브의 크기와 하부보호금속의 크기 간의 관계가 도 11a 내지 도 13b를 참조하여 보다 더 상세히 설명된다.The relationship between the size of the gate of one of the transistors formed on the thin film transistor substrate and the size of the lower protective metal has been described with reference to Figs. 9A to 9C. In the following, the relationship between the active size of the transistor and the size of the underlying protective metal will be described in more detail with reference to Figures 11A-13B.
이하에서 참조되는 도면들 중, 도 11a, 도 12a 및 도 13a에 도시된 박막 트랜지스터 기판들의 하부보호금속들의 크기는 서로 다르다. 또한, 도 11b, 도 12b 및 도 13b는, 도 11a, 도 12a 및 도 13a에 도시된 박막 트랜지스터 기판을 각각 포함하는 표시장치들의 하부기판의, 네 개의 동일한 모서리들 및 네 개의 동일한 중앙 지점들에서 게이트 전압(Vg)과, 드레인-소스 전류(Ids)를 측정하여 얻어진, 각각의 표시장치의 휘도 균일도를 나타낸 그래프들이다. 상기 그래프들 각각은, 각 표시장치의 휘도 균일도를 나타낸다. 이 경우, 8개의, 게이트 전압(Vg)과 드레인-소스 전류(Ids) 그래프들은, 드레인-소스 전압(Vds)이 10V인 경우에 측정된 것이다. 각각의 그래프에서, x축은 게이트 전압(Vg)을 나타내며, y축은 드레인-소스 전류(Ids)를 나타낸다. 따라서, 8개의 선들이 가깝게 겹칠수록, 상기 표시장치에서, 네 개의 모서리들 및 네 개의 중앙 지점들에 있는 트랜지스터 특성의 분산도가 감소됨을 알 수 있다. 다시 말하면, 8개의 선들이 서로 가깝게 겹칠수록, 표시장치의 휘도 균일도는 증가됨을 알 수 있다. 상기 그래프들 각각에서, x축의 0V를 기준으로 왼쪽은 오프 커런트(off current) 영역이며, 오른쪽은 온 커런트(on current) 영역이다. 오프 커런트 영역은 표시장치가 꺼져있을 때의 전류를 나타내는 영역이고, 온 커런트 영역은 표시장치가 켜져 있을 때의 전류를 나타내는 영역이다.Of the drawings referred to hereinafter, the sizes of the lower protective metals of the thin film transistor substrates shown in Figs. 11A, 12A, and 13A are different from each other. Figs. 11B, 12B and 13B are diagrams for explaining the method of manufacturing the thin film transistor of Fig. 11A, Fig. 12B, and Fig. 13B by using four identical corners and four identical center points of the lower substrate of the display devices each including the thin film transistor substrate shown in Figs. And the luminance uniformity of each display device obtained by measuring the gate voltage Vg and the drain-source current Ids. Each of the graphs represents the luminance uniformity of each display device. In this case, the eight graphs of the gate voltage Vg and the drain-source current Ids are measured when the drain-source voltage Vds is 10V. In each graph, the x-axis represents the gate voltage Vg and the y-axis represents the drain-source current Ids. Thus, it can be seen that as the eight lines are closely overlapped, the dispersion of the transistor characteristics at the four corners and the four central points in the display is reduced. In other words, it can be seen that the luminance uniformity of the display device increases as the eight lines are closer to each other. In each of the graphs, the left side is an off current region and the right side is an on current region based on 0V of the x axis. The off-current region is an area indicating a current when the display device is off, and the on-current region is an area indicating a current when the display device is on.
이하에서 설명될 도 11a, 도 12a 및 도 13a에 도시된 트랜지스터는, 도 9a 내지 도 9c에 대한 설명에서 언급된 바와 같이, 상기 박막 트랜지스터 기판에 형성되는 다양한 종류의 트랜지스터들 중 어느 하나이며, 상기 하부보호금속(BSM)은 상기 어느 하나의 트랜지스터에 대응된다. 따라서, 도 11a, 도 12a 및 도 13a에 도시된 하부보호금속은 BSM으로 표시되고, 게이트는 GATE로 표시되며, 액티브는 ACT로 표시된다. 또한, 상기 액티브(ACT)는, 도 10에서 설명된 바와 같이, 채널영역(210), 저농도 도핑영역(220) 및 고농도 도핑영역(230)을 포함한다. The transistors shown in FIGS. 11A, 12A, and 13A to be described below are any of various types of transistors formed on the thin film transistor substrate, as described in FIGS. 9A to 9C, The lower protective metal BSM corresponds to any one of the above transistors. Therefore, the lower protective metal shown in Figs. 11A, 12A, and 13A is denoted BSM, the gate is denoted GATE, and the active is denoted ACT. In addition, the active (ACT) includes a
이하의 설명 중 상기에서 설명된 내용과 동일하거나 유사한 내용은 생략되거나 또는 간단히 설명된다.The same or similar contents as those described above are omitted or briefly described.
도 11a는 본 발명에 따른 박막 트랜지스터 기판의 단면을 나타낸 예시도이며, 도 11b는 도 11a에 도시된 박막 트랜지스터 기판을 포함하는 표시장치의 휘도 균일도를 나타낸 그래프이다. FIG. 11A is a cross-sectional view of a thin film transistor substrate according to the present invention, and FIG. 11B is a graph illustrating luminance uniformity of a display device including the thin film transistor substrate shown in FIG.
첫째, 도 11a을 참조하면, 상기 하부보호금속(BSM)은 상기 액티브(ACT)의 상기 채널 영역(210)의 일부와는 오버랩되어 있지만, 상기 하부보호금속(11b)은 상기 저농도 도핑 영역(220) 및 상기 고농도 도핑 영역(230)과는 오버랩되어 있지 않다. 보다 구체적으로 설명하면, 상기 하부보호금속(BMS)의 폭이 상기 채널 영역(210)의 폭보다 작도록, 상기 하부보호금속(11b)은 상기 채널 영역(210)의 중간의 일부분의 위치에 오버랩된다. 11A, the lower protection metal BSM overlaps with a portion of the
둘째, 도 11a에 도시된 바와 같이, 상기 하부보호금속(BSM)의 폭이 상기 채널 영역(210)의 폭보다 작도록 구성된 경우, 도 11b에 도시된 바와 같이, 온 커런트 영역의 도입부분에서, 분산도가 증가하여 선이 여러 개로 나타난다. 이것은 문턱전압의 분산도가 증가한 것을 나타내며, 이러한 그래프는, 상기 하부보호금속(BSM)과 상기 채널 영역(210)에 형성된 단차에 의해 형성된다. 문턱전압의 산포 증가는 박막 트랜지스터 기판의 신뢰성을 저하시킨다. 예를 들어, 박막 트랜지스터의 문턱전압의 분산도 증가는 디스플레이의 휘도 균일도를 저하시킨다. 11A, when the width of the lower protective metal BSM is configured to be smaller than the width of the
부연하여 설명하면, 도 11b에 도시된 바와 같이, 온 커런트 영역의 도입부분, 즉, 드레인 소스 전류(Ids)가 급격하게 상승되는 부분은, 문턱전압과 관계가 있으며, 도 11a에 도시된 구조에서는, 문턱전압이 일정하게 유지되기 어렵다. 따라서, 도 11a에 도시된 구조는, 문턱전압의 특성 변화에 따른 영향을 적게 받는 트랜지스터, 예를 들어, 상기 스위칭 트랜지스터(Tsw)에 적용될 수 있다. 11B, the portion where the on-current region is introduced, that is, the portion where the drain source current Ids is abruptly raised, is related to the threshold voltage, and in the structure shown in Fig. 11A , It is difficult to keep the threshold voltage constant. Therefore, the structure shown in Fig. 11A can be applied to a transistor, for example, the switching transistor Tsw which is less influenced by a change in the characteristic of the threshold voltage.
도 12a는 본 발명에 따른 박막 트랜지스터 기판의 단면을 나타낸 또 다른 예시도이며, 도 12b는 도 12a에 도시된 박막 트랜지스터 기판을 포함하는 표시장치의 휘도 균일도를 나타낸 그래프이다. 도 12a에 도시된 박막 트랜지스터 기판의 구조는, 하부보호금속(BSM)의 구조를 제외하고는, 도 11a에 도시된 박막 트랜지스터 기판의 구조와 동일하다.FIG. 12A is a cross-sectional view of a thin film transistor substrate according to the present invention, and FIG. 12B is a graph illustrating luminance uniformity of a display device including the thin film transistor substrate shown in FIG. 12A. The structure of the thin film transistor substrate shown in FIG. 12A is the same as the structure of the thin film transistor substrate shown in FIG. 11A, except for the structure of the lower protective metal (BSM).
첫째, 도 12a를 참조하면, 상기 하부보호금속(BSM)은 상기 채널 영역(210) 및 상기 저농도 도핑 영역(220) 전체와 오버랩되어 있고, 상기 고농도 도핑 영역(230)의 일부와도 오버랩되어 있다. 12A, the lower protective metal BSM overlaps with the
둘째, 도 12a에 도시된 바와 같이, 상기 하부보호금속(BSM)이 상기 채널 영역(210) 및 상기 저농도 도핑 영역(220)을 커버하고, 상기 고농도 도핑 영역(230)의 일부를 커버하도록 구성된 경우, 도 12b에 도시된 바와 같이, 오프 커런트 영역의 도입부분에서, 분산도가 증가하여 선이 여러 개로 나타난다. 그 이유는, 상기 하부보호금속(BSM)이 상기 저농도 도핑 영역(220)의 전체와 오버랩 되어 있기 때문에, 상기 하부보호금속(BSM)에서 발생하는 전압에 의해, 상기 저농도 도핑 영역(220)의 저항이 감소하고, 이에 따라, 상기 저농도 도핑 영역(220)이 상기 고농도 도핑 영역(230)과 같이 작동할 수 있기 때문이다. 즉, 저농도 도핑 영역(220)이, 그 역할을 상실하게 되면서, 오프 커런트 영역의 분산도가 증가하게 되고, 온 커런트 영역의 분산도 또한 증가하여 박막 트랜지스터 기판의 신뢰성이 저하될 수 있다. 부연하여 설명하면, 상기 하부보호금속(BSM)의 폭이 필요 이상으로 크게 형성되는 경우, 기생 커패시터 증가에 의해 부작용(side effect)이 발생할 수 있다.12A, when the lower protective metal BSM covers the
따라서, 도 12a에 도시된 구조는, 온 커런트 영역과 오프 커런트 영역에서의 특성 변화에 따른 영향을 적게 받는 트랜지스터에 적용될 수 있다. Therefore, the structure shown in FIG. 12A can be applied to a transistor which is less influenced by the characteristic change in the on-current region and the off-current region.
도 13a는 본 발명에 따른 박막 트랜지스터 기판의 단면을 나타낸 또 다른 예시도이며, 도 13b는 도 13a에 도시된 박막 트랜지스터 기판을 포함하는 표시장치의 휘도 균일도를 나타낸 그래프이다. FIG. 13A is a cross-sectional view of a thin film transistor substrate according to the present invention, and FIG. 13B is a graph illustrating luminance uniformity of a display device including the thin film transistor substrate shown in FIG. 13A.
첫째, 도 13a를 참조하면, 상기 하부보호금속(BSM)은 상기 액티브(ACT)의 상기 저농도 도핑 영역(220)의 일부 및 상기 채널 영역(210)과는 오버랩되어 있지만, 상기 고농도 도핑 영역(230)과는 오버랩되어 있지 않다. 보다 구체적으로 설명하면, 상기 하부보호금속(11b)은, 상기 채널 영역(210)을 커버하고, 또한 상기 저농도 도핑 영역(220)의 일부를 커버한다. 상기 하부보호금속(BSM)이 상기 채널 영역(210)만 포함하도록 구비되어도, 상기 전하를 띤 입자 또는 분극에 의한 전계는 효과적으로 차단될 수 있다. 13A, the lower protective metal BSM overlaps a portion of the lightly doped
그러나, 공정의 마진 등을 고려하면, 상기 하부보호금속(BSM)이 상기 저농도 도핑 영역(220)의 일부를 커버하도록 구성되는 것이, 가장 효율적이다.However, considering the process margin and the like, it is most effective that the lower protective metal (BSM) is configured to cover a part of the lightly doped
도 13a에 도시된 바와 같이, 상기 하부보호금속(11b)이 상기 저농도 도핑 영역(220)의 일부 및 상기 채널 영역(210)을 커버하도록 구성된 경우, 도 13b에 도시된 바와 같이, 8개의 선들은 균일성을 나타낸다. 특히, 온 커런트 영역의 도입부분에서, 8개의 선들의 분산도는 확실하게 감소되는데, 이것은, 문턱전압을 통해 알 수 있다. 다시 말하면, 온 커런트 영역의 도입부분(즉, 드레인-소스 전류(Ids)가 급격하게 증가하는 부분)은 문턱전압을 의미한다. 13A, when the lower
도 13b에 도시된 그래프는, 상기 하부보호금속(BSM)이 도 13a에 도시된 바와 같이, 상기 저농도 도핑 영역(220)의 일부 및 채널 영역(210)과 오버랩되어 있을 때, 표시장치의 휘도 균일도가 고르게 나타나고, 전하를 띤 입자에 의한 부작용이 감소될 수 있음을 나타낸다. The graph shown in FIG. 13B shows that when the lower protective metal BSM overlaps with a part of the lightly doped
따라서, 폴리이미드(PI)와 같은 플라스틱 계열의 고분자 물질로 구성된 하부기판 위에 형성된 상기 하부보호금속(BSM)이, 도 13a에 도시된 바와 같이 구성되어 있는 박막 트랜지스터 기판이 구동되면, 상기 하부기판(10)에서 발생된 열이 상부로 이동함에 따라 발생되는, 상기 전하를 띤 입자는, 효과적으로 차단될 수 있다.Therefore, when the lower protective metal (BSM) formed on the lower substrate composed of a polymer material such as polyimide (PI) is driven by the thin film transistor substrate configured as shown in FIG. 13A, The charged particles, which are generated as the heat generated in the
또한, 도 13a에 도시된, 박막 트랜지스터 기판에 있는 트랜지스터들의 문턱전압들은, 거의 동일한 값을 갖는다. 다시 말하면, 박막 트랜지스터 기판의 문턱전압의 분산도는 확실히 감소된다. 따라서, 도 13a에 도시된 구조는, 문턱전압의 특성 변화에 따른 영향을 크게 받는 트랜지스터, 예를 들어, 상기 구동 트랜지스터(Tdr)에 적용될 수 있다. Further, the threshold voltages of the transistors in the thin film transistor substrate shown in Fig. 13A have almost the same value. In other words, the degree of dispersion of the threshold voltage of the thin film transistor substrate is surely reduced. Therefore, the structure shown in Fig. 13A can be applied to a transistor, for example, the driving transistor Tdr which is greatly influenced by a change in the characteristic of the threshold voltage.
도 14는 본 발명에 따른 유기발광 표시패널의 단면을 나타낸 예시도이며, 특히, 도 13a에 도시된 박막 트랜지스터 기판을 이용한 유기발광 표시패널의 단면을 나타낸 예시도이다. FIG. 14 is a cross-sectional view of an organic light emitting diode display panel according to the present invention. FIG. 14 is a cross-sectional view of an organic light emitting diode display panel using the thin film transistor substrate shown in FIG.
도 14에 도시된 바와 같이, 본 발명에 따른 유기발광 표시패널은, 하부기판(10), 멀티버퍼(11c), 제2하부보호금속(11b), 액티브버퍼(11d), 제2액티브(ACT), 게이트 절연막(16), 게이트(20), 층간절연막(17), 제2구동전극(34), 제1구동전극(33), 보호막(40), 평탄막(42) 및 제1전극(47)을 포함하는 박막 트랜지스터 기판, 뱅크층(600), 발광층(55) 및 제2전극(58)을 포함하여 이루어진다.14, an OLED display panel according to the present invention includes a
상기 하부기판(10)에서부터 상기 제1전극(47)까지의 구성은, 도 10 및 도 13a를 참조하여 상기에서 설명된 박막 트랜지스터 기판의 구성과 동일하다. 따라서, 이에 대한 상세한 설명은 생략된다. 상기 제1전극(47)은 유기발광 표시패널의 애노드의 기능을 수행할 수 있다.The configuration from the
상기 뱅크층(600)과 상기 발광층(55)은 상기 제1전극(47) 상에 구비되어 있다. 상기 뱅크층(600)은 픽셀들을 정의하도록 매트릭스 구조로 형성되고, 상기 발광층(55)은 상기 픽셀 내에 형성된다. 상기 발광층(55)은 정공주입층, 정공수송층, 유기 발광층, 전자수송층, 및 전자주입층의 조합으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 당업계에 공지된 다양한 구조로 변경될 수 있다. 상기 제2전극(58)은 상기 발광층(55) 상에 형성되어 있다. 상기 제2전극(58)은 유기발광 표시패널의 캐소드의 기능을 수행할 수 있다.The
예를 들어, 도 14는 본 발명의 일실시예에 따른 유기발광 표시패널을 나타낸 것이다. 그러나, 본 발명에 따른 유기발광 표시패널이, 도 14에 도시된 구조로 한정되는 것은 아니다. 따라서, 본 발명에 따른 유기발광 표시패널은 상기에서 설명된 박막 트랜지스터 기판을 포함한 다양한 구조로 형성될 수 있다.For example, FIG. 14 illustrates an organic light emitting display panel according to an embodiment of the present invention. However, the organic light emitting display panel according to the present invention is not limited to the structure shown in FIG. Therefore, the organic light emitting display panel according to the present invention can be formed in various structures including the thin film transistor substrate described above.
도 15는 본 발명에 따른 액정표시패널의 단면을 나타낸 예시도이며, 특히, 도 13a에 도시된 박막 트랜지스터 기판을 이용한 액정표시패널의 단면을 나타낸 예시도이다.FIG. 15 is a cross-sectional view of a liquid crystal display panel according to the present invention, and more particularly, is a cross-sectional view of a liquid crystal display panel using the thin film transistor substrate shown in FIG. 13A.
도 15에 도시된 바와 같이, 본 발명에 따른 액정표시패널은, 하부기판(10), 멀티버퍼(11c), 제2하부보호금속(11b), 액티브버퍼(11d), 제2액티브(ACT), 게이트 절연막(16), 게이트(20), 층간절연막(17), 제2구동전극(34), 제1구동전극(33), 보호막(40), 평탄막(42) 및 제1전극(47)을 포함하는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하고 있는 상부기판(750), 및 상기 박막 트랜지스터 기판과 상기 상부기판(750) 사이에 형성된 액정층(800)을 포함한다.15, a liquid crystal display panel according to the present invention includes a
상기 상부기판(750)은 구체적으로 도시되어 있지는 않았지만, 블랙 매트릭스 및 차광층을 포함하여 이루어질 수 있다. 본 발명에 따른 액정표시패널은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, 및 FFS(Fringe Field Switching) 모드 등 당업계에서 공지된 다양한 모드로 형성될 수 있으며, 그에 따라 상기 상부기판(750)의 구성은 다양하게 변경될 수 있다. 또한, 상기 박막 트랜지스터 기판에는, 상기 제1전극(47)과 동일한 층에 상기 액정층(800)을 구동하기 위한 공통 전극이 추가로 구비될 수 있다.The
상기에서 설명된 본 발명을 간단히 정리하면, 다음과 같다.The present invention described above is briefly summarized as follows.
우선, 본 발명에서는 폴리이미드(PI)와 같은 플라스틱 재질의 하부기판(10)을 포함하는 박막 트랜지스터 기판의 구동 트랜지스터 하부에 제2하부보호금속(11b)이 형성됨으로써, 다음과 같은 효과가 발생될 수 있고, 이에 따라, 구동 트랜지스터의 특성 변동이 방지될 수 있으며, 구동 트랜지스터의 안전성이 확보될 수 있다. First, in the present invention, a second lower
첫째, 구동 트랜지스터의 제2액티브가, 빛, 열 또는 전하를 띤 입자로부터 보호될 수 있다. First, the second active of the driving transistor can be protected from light, heat or charged particles.
둘째, 레이저 릴리즈 시, 구동 트랜지스터에 가해지는 데미지가 방지될 수 있다. Secondly, when the laser is released, damage to the driving transistor can be prevented.
셋째, 구동 트랜지스터의 제2액티브와 제2하부보호금속 간의 캐패시턴스(Capacitance) 형성을 통하여, 고해상도의 박막 트랜지스터 기판의 설계가 가능해질 수 있다. Third, the capacitance between the second active and the second lower protective metal of the driving transistor can be formed to enable the design of a high-resolution thin film transistor substrate.
넷째, 상기 구동 트랜지스터의 구동 시, 하부기판, 액티브버퍼, 멀티버퍼에서의 열 손상으로 인한 구동 트랜지스터의 특성 변동이 억제될 수 있다. Fourth, when the driving transistor is driven, variations in characteristics of the driving transistor due to thermal damage in the lower substrate, the active buffer, and the multi-buffer can be suppressed.
다섯째, 종래의 문제점들, 예를 들어, 플라스틱으로 구성된 하부기판, 및 희생층에서의 백채널 현상으로 인해, 희생층이 negative로 charge(<0V)되고, 이에 따라 구동 트랜지스터의 문턱전압의 변동(Vth shift)이 발생하여, 구동 트랜지스터의 특성 변동이 발생하는 문제점들이, 방지될 수 있다. Fifth, due to the conventional problems, for example, the back-channel phenomenon in the lower substrate made of plastic and the sacrificial layer, the sacrifice layer is negatively charged (< 0 V) Vth shift) are generated, and the problems that characteristic variations of the driving transistor occur can be prevented.
여섯째, 본 발명에 따른 박막 트랜지스터 기판의 소자 구조에서는, 스토리지 캡 확보가 용이하며, 또한, 제2액티브와 제2하부보호금속 사이에 추가적으로 커패시터가 형성될 수 있다. Sixth, in the device structure of the thin film transistor substrate according to the present invention, it is easy to secure a storage cap, and further, a capacitor can be formed between the second active and the second lower protective metal.
일곱째, 상기 제2하부보호금속이 구동 트랜지스터의 게이트와 동일 전극으로 사용됨으로써, 더블 게이트(Double Gate) 효과가 기대될 수 있다.Seventh, by using the second lower protective metal as the same electrode as the gate of the driving transistor, a double gate effect can be expected.
다음, 상기 제2하부보호금속은 액티브버퍼가 2중 또는 3중으로 제작될 경우, 액티브버퍼의 어느 두 층 사이에 배치 될 수도 있다. 또한, 상기 제2 하부보호금속은 멀티버퍼의 어느 두 층 사이에 배치될 수도 있다. 또한, 상기 제2하부보호금속은 픽셀 내, 스토리지 캡(Storage Capacitance)으로 이용될 수 있으며, 또한 기타 다른 전극의 배선으로 활용 될 수도 있다. Next, the second lower protective metal may be disposed between any two layers of the active buffer when the active buffer is fabricated as double or triple. In addition, the second lower protective metal may be disposed between any two layers of the multi-buffer. In addition, the second lower protective metal may be used as a storage capacitor in a pixel, or as a wiring of other electrodes.
다음, 상기 스위칭 트랜지스터의 전압이 지속적으로 변동하기 때문에, 상기 제1하부보호금속은, 특정한 금속과 전기적으로 연결되지 않고, 플로팅 상태로 형성된다. 이와 같이, 형성된 제1하부보호금속을 통하여, 아래와 같은 효과가 기대될 수 있다. Next, since the voltage of the switching transistor continuously varies, the first lower protective metal is not electrically connected to a specific metal but is formed in a floating state. Thus, the following effects can be expected through the formed first lower protective metal.
첫째, 플라스틱 유기발광 표시장치의 모듈 공정 중 빛에 의해 발생되는, 스위칭 트랜지스터의 특성 변화가 방지될 수 있다. First, a change in characteristics of the switching transistor, which is caused by light during the module process of the plastic organic light emitting display, can be prevented.
둘째, 스위칭 트랜지스터의 채널영역에 빛이 인가될 경우 발생되는, 스위칭 트랜지스터의 특성 변화가 방지될 수 있다. Second, a change in characteristics of the switching transistor, which is generated when light is applied to the channel region of the switching transistor, can be prevented.
셋째, 외부로부터 유입된 광에 의한 스위칭 트랜지스터의 특성변동에 의해 발생 할 수 있는 무라(Mura)가 억제될 수 있다.Thirdly, the mura that can be caused by the characteristic change of the switching transistor due to the light introduced from the outside can be suppressed.
넷째, 박막 트랜지스터 기판의 제작 후, 보관 및 이동 중 노출 되는 빛에 의한 스위칭 트랜지스터의 특성 변동이 방지될 수 있다. Fourth, the characteristics of the switching transistor can be prevented from being changed due to the exposure of the thin film transistor substrate during storage and transportation.
다섯째, 플렉서블 박막 트랜지스터 기판의 제작 후, 시스템 내부에서 발생되는 빛에 의한 스위칭 트랜지스터의 특성 변동이 방지될 수 있다. Fifth, after fabrication of the flexible thin film transistor substrate, variations in the characteristics of the switching transistor due to light generated in the system can be prevented.
그러나, 상기 스위칭 트랜지스터는 박막 트랜지스터 기판에 형성되는 다양한 종류의 전극들 중 어느 하나에 연결될 수 있다.However, the switching transistor may be connected to any one of various types of electrodes formed on the thin film transistor substrate.
다음, 상기 센싱 트랜지스터의 하부에도, 상기 제3하부보호금속이 형성될 수 있다. 상기 제3하부보호금속은 플로팅될 수도 있으며, 전극에 연결될 수도 있다.Next, the third lower protective metal may be formed under the sensing transistor. The third lower protective metal may be floating or may be connected to an electrode.
마지막으로, 상기 제1, 제2 및 상기 제3하부보호금속들 이외에도, 박막 트랜지스터 기판에 형성되는 다양한 종류의 트랜지스터들, 예를 들어, 보상용 트랜지스터들에도, 상기한 바와 같은 하부보호금속이 형성될 수 있다. Finally, in addition to the first, second, and third lower protective metals, various types of transistors formed in the thin film transistor substrate, for example, compensation transistors, .
부연하여 설명하면, 상기 박막 트랜지스터 기판에 형성되는 트랜지스터들 중, 상기 구동 트랜지스터, 상기 스위칭 트랜지스터 및 상기 센싱 트랜지스터 이외의, 트랜지스터들의 하부에도, 하부보호금속이 형성될 수 있다. 상기 트랜지스터들은 플로팅될 수도 있으며, 전극에 연결될 수도 있다.In other words, a lower protective metal may be formed under the transistors other than the driving transistor, the switching transistor, and the sensing transistor among the transistors formed on the thin film transistor substrate. The transistors may be floating or connected to an electrode.
도 16은 본 발명의 제4실시예에 따른 박막 트랜지스터 기판의 하나의 픽셀의 구동 트랜지스터를 나타낸 평면도이며, 도 17은 도 16에 도시된 구동 트랜지스터를 Y-Y'라인을 따라 절단한 일실시예 단면도이다. 16 is a plan view showing a driving transistor of one pixel of a thin film transistor substrate according to a fourth embodiment of the present invention. FIG. 17 is a cross-sectional view of the driving transistor shown in FIG. 16 taken along line Y-Y ' Sectional view.
이하에서 설명될 도 16 내지 도 19에 도시된 트랜지스터는, 도 9a 내지 도 9c에 대한 설명에서 언급된 바와 같이, 상기 박막 트랜지스터 기판에 형성되는 다양한 종류의 트랜지스터들 중 어느 하나이며, 하부보호금속(BSM)은 상기 어느 하나의 트랜지스터에 대응된다. 따라서, 도 16 내지 도 19에 도시된 하부보호금속은 BSM으로 표시되고, 게이트는 GATE로 표시되며, 액티브는 ACT로 표시된다. 또한, 상기 게이트(GATE)는, 제1게이트 단자(20a)와 제2게이트 단자(20b)로 나뉘어지며, 상기 액티브(ACT)는 제1액티브 단자(AT1) 및 제2액티브 단자(AT2)로 나뉘어진다.The transistors shown in FIGS. 16 to 19, which will be described below, are any of various types of transistors formed on the thin film transistor substrate, as described in the description of FIGS. 9A to 9C, BSM correspond to any one of the transistors. Accordingly, the lower protective metal shown in Figs. 16 to 19 is denoted by BSM, the gate is denoted by GATE, and the active is denoted by ACT. The gate GATE is divided into a
본 발명의 제4실시예에 따른 박막 트랜지스터 기판에는, 저온 폴리 실리콘(LTPS: Low Temperature Poly-Silicon)을 이용한 저온 폴리 실리콘 트랜지스터가 형성된다.A low temperature polysilicon transistor using low temperature poly-silicon (LTPS) is formed on the thin film transistor substrate according to the fourth embodiment of the present invention.
상기 저온 폴리 실리콘 트랜지스터는, 전하의 이동도가 높기 때문에, 빠른 응답 속도를 필요로 하는 고해상도 표시장치에 적합하다.The low-temperature polysilicon transistor is suitable for a high-resolution display device requiring a high response speed because the charge mobility is high.
상기 저온 폴리 실리콘 트랜지스터에서는, 일반적으로 액티브의 상단에 게이트가 배치된다. 이 경우, 오프 커런트가 발생될 가능성이 높다. 따라서, 상기 저온 폴리 실리콘 트랜지스터는, 도 16에 도시된 바와 같이, 두 개의 게이트 단자들(20a, 20b) 및 두 개의 액티브 단자들(AT1, AT2)을 이용하여 제조된다. In the low temperature polysilicon transistor, a gate is generally disposed at the top of the active. In this case, there is a high possibility that an off-current occurs. Thus, the low-temperature polysilicon transistor is fabricated using two
예를 들어, 본 발명의 제4실시예에 따른 플렉서블 박막 트랜지스터 기판은, 도 16 및 도 17에 도시된 바와 같이, 하부기판(10), 상기 하부기판(10) 상에 형성되는 버퍼(11), 상기 버퍼(11)를 구성하는 하부보호금속과 절연되고 상기 하부보호금속과 중첩되는 액티브를 포함하며, 상기 버퍼(11) 상단에 형성되는 트랜지스터, 상기 트랜지스터 상에 형성되는 평탄막(미도시), 및 상기 평탄막(미도시) 상에 형성되어 상기 트랜지스터에 의해 구동되어 광을 출력하는 유기발광다이오드(미도시)의 제1전극을 포함한다. For example, as shown in FIGS. 16 and 17, the flexible thin film transistor substrate according to the fourth embodiment of the present invention includes a
상기 평탄막(미도시) 및 상기 유기발광다이오드(미도시)의 구성 및 기능은, 제1실시예 내지 제3실시예에서 설명된 구성 및 기능과 동일함으로, 이에 대한 상세한 설명은 생략된다. The configuration and function of the flat film (not shown) and the organic light emitting diode (not shown) are the same as those of the first embodiment to the third embodiment, and a detailed description thereof will be omitted.
본 발명의 제4실시예는, 제1실시예 내지 제3실시예와 비교할 때, 트랜지스터의 구조가 상이하다. The fourth embodiment of the present invention differs from the first to third embodiments in the structure of the transistors.
본 발명의 제4실시예에 적용되는 트랜지스터는, 제1실시예 내지 제3실시예에서 설명된, 상기 스위칭 트랜지스터(Tsw)가 될 수도 있고, 상기 구동 트랜지스터(Tdr)가 될 수도 있으며, 또는 상기 스위칭 트랜지스터 및 상기 구동 트랜지스터 이외의 트랜지스터가 될 수도 있다. The transistor applied to the fourth embodiment of the present invention may be the switching transistor Tsw or the driving transistor Tdr described in the first to third embodiments, A switching transistor and a transistor other than the driving transistor.
본 발명의 제4실시예에 적용되는 상기 트랜지스터는, 도 16 및 도 17에 도시된 바와 같이, 하나의 게이트 연결 라인(GCL)으로부터 분리된 제1게이트 단자(20a) 및 제2게이트 단자(20b)를 포함한다. 따라서, 상기 제1게이트 단자(20a)와 상기 제2게이트 단자(20b)는 전기적으로 서로 연결되어 있다.The transistor applied to the fourth embodiment of the present invention has a
상기 액티브(ACT)는, 상기 제1게이트 단자(20a)에 중첩되는 제1액티브 단자(AT1) 및 상기 제2게이트 단자(20b)에 중첩되는 제2액티브 단자(AT2)를 포함한다.The active ACT includes a first active terminal AT1 overlapping the
상기 제1액티브 단자(AT1)와 상기 제2액티브 단자(AT2)는 서로 연결되어 있다.The first active terminal AT1 and the second active terminal AT2 are connected to each other.
이 경우, 상기 하부보호금속(BSM)은, 도 16 및 도 17에 도시된 바와 같이, 상기 제1액티브 단자(AT1) 및 상기 제2액티브 단자(AT2)에 모두 중첩되도록 형성될 수 있다. In this case, the lower protective metal BSM may be formed to overlap both the first active terminal AT1 and the second active terminal AT2, as shown in FIGS.
상기 제1액티브 단자(AT1)와 상기 제2액티브 단자(AT2)는 각각 상기 트랜지스터의 제1구동전극(예를 들어, 소스) 및 상기 트랜지스터의 제2구동전극(예를 들어, 드레인)과 연결될 수 있다. 도 16에서, 상기 드레인 및 상기 소스는 도면 부호 SD1 및 SD2로 도시되어 있다. The first active terminal AT1 and the second active terminal AT2 are connected to a first driving electrode (e.g., a source) of the transistor and a second driving electrode (e.g., a drain) . In Fig. 16, the drain and the source are shown with reference numerals SD1 and SD2.
부연하여 설명하면, 상기 트랜지스터의 게이트가 도 16에 도시된 바와 같이, 제1게이트 단자(20a) 및 제2게이트 단자(20b)로 구분되고, 상기 액티브가 상기 제1액티브 단자(AT1)와 상기 제2액티브 단자(AT2)로 구분될 때, 상기 하부보호금속(BSM)은, 상기 제1액티브 단자(AT1)와 상기 제2액티브 단자(AT2)에 모두 중첩되도록 형성될 수 있다. In more detail, the gate of the transistor is divided into a
도 18은 본 발명의 제5실시예에 따른 박막 트랜지스터 기판의 하나의 픽셀의 구동 트랜지스터를 나타낸 평면도이며, 도 19는 도 18에 도시된 구동 트랜지스터를 Y-Y'라인을 따라 절단한 일실시예 단면도이다. 도 20은 하부보호금속의 유무에 따른 특성변화를 나타낸 일실시예 그래프이다. 도 20에서 (a)는 하부보호금속이 없는 트랜지스터의 특성을 나타내고, (b)는 도 16 및 도 17에 도시된 바와 같이, 두 개의 액티브 단자들(AT1, AT2) 각각에 하부보호금속단자들(BSM1, BSM2)이 중첩되게 형성되어 있는 트랜지스터의 특성을 나타내며, (c)는 도 18 및 도 19에 도시된 바와 같이, 두 개의 액티브 단자들(AT1, AT2) 중 어느 하나에만 하부보호금속단자(BSM2)가 중첩되게 형성되어 있는 트랜지스터의 특성을 나타낸다. FIG. 18 is a plan view showing a driving transistor of one pixel of a TFT according to a fifth embodiment of the present invention, FIG. 19 is a cross-sectional view taken along line Y-Y 'of FIG. Sectional view. FIG. 20 is a graph showing an example of change in characteristics with and without a lower protective metal. FIG. 20 (a) shows the characteristics of the transistor without the lower protective metal, and FIG. 20 (b) shows the characteristics of the lower protection metal terminals (C) shows the characteristics of the transistors formed such that the BSM1 and the BSM2 overlap each other. Fig. 18C shows the characteristics of the transistors, in which only one of the two active terminals AT1 and AT2, (BSM2) are overlapped with each other.
상기한 바와 같이, 본 발명의 제4실시예에 적용되는 트랜지스터는, 저온 폴리 실리콘(LTPS)을 이용하는 트랜지스터이며, 이 경우, 상기 트랜지스터는, 두 개의 게이트 단자들(20a, 20b) 및 두 개의 액티브 단자들(AT1, AT2)을 포함한다.As described above, the transistor used in the fourth embodiment of the present invention is a transistor using low-temperature polysilicon (LTPS). In this case, the transistor has two
상기 버퍼(11)에는, 도 16 및 도 17에 도시된 바와 같이, 상기 두 개의 액티브 단자들(AT1, AT2)과 중첩되는 제1하부보호금속단자(BSM1) 및 제2하부보호금속단자(BSM2)이 형성된다. 16 and 17, the
상기 두 개의 게이트 단자들(20a, 20b) 사이의 간격이, 예를 들어, 4㎛인 경우, 상기 제1하부보호금속단자(BSM1) 및 상기 제2하부보호금속단자(BSM2) 사이의 간격은 1㎛ 정도가 된다. If the gap between the two
이 경우, 상기 제1하부보호금속단자(BSM1) 및 상기 제2하부보호금속단자(BSM2) 사이의 간격이 좁기 때문에, 상기 제1하부보호금속단자(BSM1) 및 상기 제2하부보호금속단자(BSM2)의 설계 및 구현이 어려울 수 있다.In this case, since the interval between the first lower protective metal terminal BSM1 and the second lower protective metal terminal BSM2 is narrow, the first lower protective metal terminal BSM1 and the second lower protective metal terminal BSM2, BSM2) may be difficult to design and implement.
또한, 상기 제1하부보호금속단자(BSM1) 및 상기 제2하부보호금속단자(BSM2)와 상기 게이트 단자들(20a, 20b) 사이의 기생 커패시턴스가 증가함으로써, 상기 트랜지스터의 특성이 변경될 수 있다. In addition, the parasitic capacitance between the first lower protective metal terminal BSM1 and the second lower protective metal terminal BSM2 and the
본 발명의 제5실시예는, 제4실시예에서, 상기 제1하부보호금속단자(BSM1) 및 상기 제2하부보호금속단자(BSM2) 사이의 간격이 적은 점 및 상기 기생 커패시턴스를 고려하여 제안된다.The fifth embodiment of the present invention is different from the fourth embodiment in that the gap between the first lower protective metal terminal BSM1 and the second lower protective metal terminal BSM2 is small and the parasitic capacitance is considered do.
예를 들어, 본 발명의 제5실시예에 따른 박막 트랜지스터 기판은, 도 18 및 도 19에 도시된 바와 같이, 하부기판(10), 상기 하부기판(10) 상에 형성되는 버퍼(11), 상기 버퍼(11)를 구성하는 상기 제2하부보호금속(BSM2)과 절연되고 상기 제2하부보호금속(BSM2)과 중첩되는 액티브(ACT)를 포함하며, 상기 버퍼에 형성되는 트랜지스터, 상기 트랜지스터 상에 형성되는 평탄막(미도시) 및 상기 평탄막(미도시) 상에 형성되며, 상기 트랜지스터에 의해 구동되어 광을 출력하는 유기발광다이오드(미도시)를 포함한다. For example, as shown in FIGS. 18 and 19, a thin film transistor substrate according to a fifth embodiment of the present invention includes a
본 발명의 제5실시예에 따른 박막 트랜지스터 기판은, 제4실시예와 비교할 때, 상기 하부보호금속이 상기 제2하부보호금속단자(BSM2) 만을 포함하고 있다는 차이점을 가지고 있다. 따라서, 제5실시예에 대한 설명에서는, 상기 하부보호금속과 제2하부보호금속단자(BSM2)가 동일한 의미로 사용된다. The thin film transistor substrate according to the fifth embodiment of the present invention differs from the fourth embodiment in that the lower protection metal includes only the second lower protection metal terminal BSM2. Therefore, in the description of the fifth embodiment, the lower protective metal and the second lower protective metal terminal BSM2 are used in the same sense.
예를 들어, 상기 트랜지스터는, 하나의 게이트 연결 라인(GCL)으로부터 분리된 제1게이트 단자(20a) 및 제2게이트 단자(20b)를 포함하고, 상기 액티브(ACT)는, 상기 제1게이트 단자(20a)에 중첩되는 제1액티브 단자(AT1) 및 상기 제2게이트 단자(20b)에 중첩되는 제2액티브 단자(AT2)를 포함하고, 상기 제1액티브 단자(AT1)와 상기 제2액티브 단자(AT2)는 서로 연결되어 있다. 도 17 및 도 19에서는 설명의 편의를 위하여, 상기 제1액티브 단자(AT1)와 상기 제2액티브 단자(AT2)가 분리되어 있는 것으로 도시되어 있다. 상기 제2하부보호금속(BSM2)은 상기 제1액티브 단자 또는 상기 제2액티브 단자 중 어느 하나에만 중첩된다. 특히, 도 18 및 도 19에는, 상기 제2액티브 단자(AT2)에 중첩되는 영역에 제2하부보호금속(BSM2)이 형성되어 있는 박막 트랜지스터 기판이 도시되어 있다. For example, the transistor includes a
부연하여 설명하면, 상기 제1액티브 단자(ACT1)는 상기 제1구동전극(SD1)과 연결되어 있고, 상기 제2액티브 단자(ACT2)는 상기 제2구동전극(SD2)과 연결되어 있다. 상기 제2하부보호금속(BSM2)은, 상기 제1구동전극(SD1) 및 상기 제2구동전극(SD2)들 중, 더 큰 전압이 인가되는 구동전극과 연결된 액티브 단자에 형성될 수 있다. 또한, 상기 제2하부보호금속(BSM2)은, 상기 제1구동전극(SD1) 및 상기 제2구동전극(SD2)들 중, 상기 게이트(GATE)로 공급되는 게이트 전압과의 차전압이 더 큰 구동전극과 연결된 액티브 단자에 형성될 수 있다.In more detail, the first active terminal ACT1 is connected to the first driving electrode SD1, and the second active terminal ACT2 is connected to the second driving electrode SD2. The second lower protective metal BSM2 may be formed at an active terminal of the first driving electrode SD1 and the second driving electrode SD2 connected to a driving electrode to which a higher voltage is applied. The second lower protective metal BSM2 may have a larger difference voltage from a gate voltage supplied to the gate GATE among the first driving electrode SD1 and the second driving electrode SD2 And may be formed on an active terminal connected to the driving electrode.
예를 들어, 상기 제2구동전극(SD2)으로 공급되는 전압과 상기 게이트 전압과의 차전압이, 상기 제1구동전극(SD1)으로 공급되는 전압과 상기 게이트 전압과의 차전압보다 큰 경우에는, 도 18에 도시된 바와 같이, 상기 제2구동전극(SD2)과 연결된 상기 제2액티브 단자(ACT2)에 중첩되도록, 상기 제2하부보보호금속(BSM2)이 형성될 수 있다. For example, when the difference voltage between the voltage supplied to the second driving electrode SD2 and the gate voltage is greater than the difference voltage between the voltage supplied to the first driving electrode SD1 and the gate voltage The second lower protective metal BSM2 may be formed to overlap the second active terminal ACT2 connected to the second driving electrode SD2 as shown in FIG.
이 경우, 상기 제2하부보호금속(BSM2)은 상기 버퍼(11)에 형성되고, 상기 버퍼(11)에는 상기 제1액티브 단자(AT1) 및 상기 제2액티브 단자(AT2)가 적층되고, 상기 제1액티브 단자(AT1) 및 상기 제2액티브 단자(AT2)는 게이트 절연막(16)으로 덮이며, 상기 게이트 절연막(16)에는 상기 제1액티브 단자(AT1)와 중첩되는 상기 제1게이트 단자(20a) 및 상기 제2액티브 단자(AT2)와 중첩되는 상기 제2게이트 단자(20b)가 도포된다. In this case, the second lower protective metal BSM2 is formed in the
본 발명의 제5실시예에 따른 박막 트랜지스터 기판에는, 제4실시예에서 설명된 상기 제1하부보호금속단자(BSM1) 및 상기 제2하부보호금속단자(BSM2) 중 어느 하나만이 형성되기 때문에, 하부보호금속의 설계 및 형성이 용이해 질 수 있다.Since the thin film transistor substrate according to the fifth embodiment of the present invention has only one of the first lower protective metal terminal BSM1 and the second lower protective metal terminal BSM2 described in the fourth embodiment, The design and formation of the lower protective metal can be facilitated.
또한, 두 개의 하부보호금속단자들(BSM1, BSM2)로 구성된 하부보호금속의 면적보다, 하나의 하부보호금속단자(BSM2)로 구성된 하부보호금속의 면적이 적기 때문에, 본 발명의 제5실시예에 적용되는 트랜지스터에서는, 하부보호금속단자와 게이트 단자들 간의 기생 커패시턴스가 줄어든다. 따라서, 트랜지스터의 특성이 크게 변화되지 않는다. Since the area of the lower protective metal constituted by one lower protective metal terminal BSM2 is smaller than the area of the lower protective metal composed of the two lower protective metal terminals BSM1 and BSM2, The parasitic capacitance between the lower protective metal terminal and the gate terminals is reduced. Therefore, the characteristics of the transistor are not greatly changed.
시뮬레이션 및 실제 측정 결과, 제5실시예에 따른 박막 트랜지스터 기판의 특성(도 20의 (c) 참고)은, 하부보호금속이 없는 박막 트랜지스터 기판의 특성(도 20의 (a) 참조) 보다는 우수하며, 제4실시예와 같이 두 개의 하부보호금속단자들(BSM1, BSM2)로 구성된 하부보호금속을 갖는 박막 트랜지스터 기판의 특성(도 20의 (b) 참고)과 동등한 수준을 갖는다. 20 (c)) of the thin film transistor substrate according to the fifth embodiment is superior to the characteristics (see Fig. 20 (a)) of the thin film transistor substrate without the lower protective metal (See Fig. 20 (b)) having a lower protective metal composed of two lower protective metal terminals BSM1 and BSM2 as in the fourth embodiment.
예를 들어, 제5실시예에서와 같이, 하나의 하부보호금속단자로 구성된 하부보호금속을 갖는 박막 트랜지스터 기판에 구비된 트랜지스터의 신뢰성은, 제4실시예에서와 같이, 두 개의 하부보호금속단자들(BSM1, BSM2)로 구성된 하부보호금속(BSM)을 갖는 박막 트랜지스터 기판에 구비된 트랜지스터의 신뢰성과 동등한 수준을 가진다.For example, as in the fifth embodiment, the reliability of a transistor provided in a thin film transistor substrate having a lower protective metal constituted by one lower protective metal terminal can be improved, as in the fourth embodiment, And has the same level of reliability as that of the transistor provided in the thin film transistor substrate having the lower protective metal (BSM) composed of the transistors BSM1 and BSM2.
부연하여 설명하면, 상기 하부보호금속은, 트랜지스터의 신뢰성 확보를 위해 형성되는 것이며, 도 20은 고온에서, 파지티브(Positive) 전압을 인가한 경우에, 트랜지스터의 큐어(Cure)의 변동을 나타내는 그래프이다. 부연하여 설명하면, 도 20은 PBTS(Positive Bias Temperature Stress)가 인가될 때, 트랜지스터의 변동을 나타내는 그래프이다. 도 20에 도시된 그래프에서, 큐어 PBTS 그래프들의 변동량이 클수록 트랜지스터의 특성이 좋지 않은 것을 의미한다.20 is a graph showing fluctuation of cure of a transistor when a positive voltage is applied at a high temperature, and FIG. 20 is a graph showing variation of a cure of a transistor when a positive voltage is applied. to be. More specifically, FIG. 20 is a graph showing variations of transistors when a positive bias temperature stress (PBTS) is applied. In the graph shown in FIG. 20, the larger the variation of the cure PBTS graphs, the less the transistor characteristics are.
이 경우, 본 발명의 제5실시예에 따른 박막 트랜지스터 기판에 적용되는 트랜지스터의 큐어 PBTS 그래프들의 변동량((c) 참조)은, 하부보호금속이 전혀 없는 트랜지스터의 큐어 PBTS 그래프들의 변동량((a) 참조) 보다 작다는 것을 알 수 있으며, 본 발명의 제4실시예에 따른 박막 트랜지스터 기판에 적용되는 트랜지스터의 큐어 PBTS 그래프들의 변동량((b) 참조)과 거의 유사함을 알 수 있다. In this case, the fluctuation amount (see (c)) of the cure PBTS graphs of the transistor applied to the thin film transistor substrate according to the fifth embodiment of the present invention can be obtained by calculating the fluctuation amount of the cure PBTS graphs of the transistor (See (b)) of the cure PBTS graphs of the transistor applied to the thin film transistor substrate according to the fourth embodiment of the present invention.
따라서, 제5실시예에 의하면, 트랜지스터의 신뢰성이 우수하면서도, 제조 및 설계가 용이한 박막 트랜지스터 기판이 제조될 수 있다. Therefore, according to the fifth embodiment, a thin film transistor substrate which is excellent in reliability of the transistor and easy to manufacture and design can be manufactured.
본 발명의 제4실시예 또는 제5실시예에 따른 박막 트랜지스터 기판을 제조하는 방법은, 본 발명의 제1실시예 내지 제3실시예에 따른 박막 트랜지스터 기판을 제조하는 방법과 유사하다. 본 발명의 제4실시예 또는 제5실시예에 따른 박막 트랜지스터 기판을 제조하는 방법을 간단히 정리하면 다음과 같다. The method of manufacturing the thin film transistor substrate according to the fourth or fifth embodiment of the present invention is similar to the method of manufacturing the thin film transistor substrate according to the first to third embodiments of the present invention. A method for fabricating the thin film transistor substrate according to the fourth embodiment or the fifth embodiment of the present invention will be briefly summarized as follows.
우선, 상기 하부기판(10)상에 하부보호금속을 포함하는 버퍼(11)가 형성된다. First, a
다음, 상기 버퍼(11) 상에, 상기 하부보호금속과 절연되며 상기 하부보호금속과 중첩되는 액티브(ACT)를 포함하는 트랜지스터가 형성된다.Next, on the
다음, 상기 트랜지스터의 상단에 평탄막(미도시)이 형성된다. Next, a flat film (not shown) is formed on the top of the transistor.
마지막으로, 상기 평탄막(미도시) 상에, 상기 트랜지스터에 의해 구동되어 광을 출력하는 유기발광다이오드(미도시)가 형성된다. Finally, an organic light emitting diode (not shown) is formed on the flat film (not shown), which is driven by the transistor and outputs light.
상기 트랜지스터를 형성하는 과정은 다음과 같다.The process of forming the transistor is as follows.
첫째, 상기 버퍼(11)에, 상기 액티브(ACT)를 구성하는 제1액티브 단자(AT1) 및 제2액티브 단자(AT2)가 적층된다. First, in the
둘째, 상기 제1액티브 단자(AT1) 및 상기 제2액티브 단자(AT2)가 게이트 절연막(16)으로 덮여진다. Second, the first active terminal AT1 and the second active terminal AT2 are covered with the
셋째, 상기 게이트 절연막(6)에, 상기 제1액티브 단자(AT1) 및 상기 제2액티브 단자(AT2)와 중첩되는 제1게이트 단자(20a) 및 제2게이트 단자(20b)를 갖는 게이트(GATE)가 형성된다. A gate (GATE) having a
이 경우, 상기 하부보호금속(BSM)은, 도 16 및 도 17에 도시된 바와 같이, 상기 제1액티브 단자(AT1) 및 상기 제2액티브 단자(AT2)와 중첩되도록 상기 버퍼(11)에 형성될 수 있다. 이 경우, 상기 하부보호금속(BSM)은 상기 제1액티브 단자(AT1)와 중첩되는 제1하부보호금속단자(20a) 및 상기 제2액티브 단자(AT2)와 중첩되는 제2하부보호금속단자(20b)를 포함한다. In this case, the lower protective metal BSM is formed in the
또한, 상기 하부보호금속(BSM)은, 도 18 및 도 19에 도시된 바와 같이, 상기 제1액티브 단자(AT1) 또는 상기 제2액티브 단자(AT2) 중 어느 하나와만 중첩되도록 상기 버퍼(11)에 형성될 수 있다. 이 경우, 상기 하부보호금속(BSM)은 상기 제1액티브 단자(AT1) 또는 상기 제2액티브 단자(AT2) 중 어느 하나와만 중첩되는 하부보호금속단자를 포함한다.18 and 19, the lower protective metal BSM is connected to the buffer 11 (only one of the first active terminal AT1 and the second active terminal AT2) As shown in FIG. In this case, the lower protective metal BSM includes a lower protective metal terminal overlapping only with either the first active terminal AT1 or the second active terminal AT2.
상기 버퍼(11)에는 상기 하부보호금속(BSM) 이외에도, 상기 멀티버퍼(11c) 및 상기 액티브버퍼(11d)가 포함될 수 있다. 상기 멀티버퍼(11c), 상기 액티브 버퍼(11d) 및 상기 하부보호금속(BSM)의 적층 순서는 상기에서 설명된 바와 같이 다양하게 설정될 수 있다. The
또한, 본 발명의 제4실시예에서 설명된, 상기 두 개의 게이트 단자들(20a, 20b)과 중첩되게 형성되어 있는 상기 하부보호금속 또는, 본 발명의 제5실시예에서 설명된, 상기 두 개의 게이트 단자들(20a, 20b) 중 어느 하나와만 중첩되게 형성되어 있는 상기 하부보호금속은, 상기에서 설명된 바와 같이, 다른 전극들과 플로팅될 수도 있으며, 또는 상기 하부기판(10) 상에 형성되는 어느 하나의 전극에 연결될 수도 있다. 후자의 경우, 상기 하부보호금속은, 상기 하부보호금속에 대응되는 트랜지스터를 구성하는 전극들 중 어느 하나에 연결될 수 있다.It should be noted that the lower shielding metal formed to overlap with the two
도 21은 본 발명의 제6실시예에 따른 박막 트랜지스터 기판의 픽셀 구조를 설명하기 위한 회로도이며, 특히, 도 3에 도시된 픽셀(110)을 나타낸다. 이하의 설명에서, 상기 하부보호금속은 노드용 하부보호금속과, 액티브용 하부보호금속으로 구분된다. 부연하여 설명하면, 상기 노드용 하부보호금속은, 노드에 형성되어 있는 하부보호금속을 의미하며, 상기 액티브용 하부보호금속은 트랜지스터에 대응되는 영역에 형성되어 있는 하부보호금속을 의미한다. FIG. 21 is a circuit diagram for illustrating a pixel structure of a thin film transistor substrate according to a sixth embodiment of the present invention, in particular, a
상기 픽셀(P)은, 도 21을 참조하면, 유기발광다이오드(OLED), 구동 트랜지스터(Tdr), 스위칭 트랜지스터(Tsw), 센싱 트랜지스터(Tss), 에미션 트랜지스터(Tem), 커패시터(C1, C2)를 포함하여 구성된다. 21, the pixel P includes an organic light emitting diode (OLED), a driving transistor Tdr, a switching transistor Tsw, a sensing transistor Tss, an emission transistor Tem, capacitors C1 and C2 ).
상기 유기발광다이오드(OLED), 상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw), 상기 센싱 트랜지스터(Tss), 상기 에미션 트랜지스터(Tem) 및 상기 제1커패시터(C1)의 구조들 및 기능들은, 도 4를 참조하여 설명된 구조들 및 기능들과 동일하다.The structures and functions of the organic light emitting diode (OLED), the driving transistor Tdr, the switching transistor Tsw, the sensing transistor Tss, the emission transistor Tem, and the first capacitor C1 , Are the same as the structures and functions described with reference to Fig.
상기 제2커패시터(C2)는 프로그래밍기간 동안 데이터 전압의 효율을 증가시키며, 에미션기간 동안 홀딩 특성을 향상시킨다. The second capacitor C2 increases the efficiency of the data voltage during the programming period and improves the holding characteristic during the emission period.
상기한 바와 같이 구성된 회로의 구체적인 동작 방법은, 본 출원인에 의해 출원된 특허출원번호 10-2014-0097537에 기재되어 있으며, 상기 회로의 구체적인 동작 방법이 본 발명의 특징이 아님으로, 상기 회로의 구체적인 구동 방법은 생략된다. A specific operating method of the circuit constructed as described above is described in the patent application No. 10-2014-0097537 filed by the present applicant and since the specific operating method of the circuit is not a feature of the present invention, The driving method is omitted.
첫째, 상기한 바와 같이 구성된 박막 트랜지스터 기판에서, 상기 노드용 하부보호금속은, 상기 구동 트랜지스터(Tdr) 또는 상기 스위칭 트랜지스터(Tsw) 또는 상기 센싱 트랜지스터(Tss)와 연결된 노드들 중 적어도 어느 하나의 노드와, 중첩되고, 절연되도록, 버퍼에 구비된다. 상기 트랜지스터들은 상기 버퍼의 상단에 형성된다.First, in the thin film transistor substrate configured as described above, the lower protective metal for the node may include at least any one of the nodes connected to the driving transistor Tdr or the switching transistor Tsw or the sensing transistor Tss. And overlapped and insulated from each other. The transistors are formed at the top of the buffer.
부연하여 설명하면, 상기 버퍼에는, 상기 구동 트랜지스터(Tdr)와 연결된 노드에 중첩되는 노드용 하부보호금속, 상기 스위칭 트랜지스터(Tsw)와 연결된 노드에 중첩되는 노드용 하부보호금속, 또는 상기 센싱 트랜지스터(Tss)와 연결된 노드에 중첩되는 노드용 하부보호금속 중 적어도 어느 하나가 형성될 수 있다. The buffer may further include a lower protection metal for a node overlapping a node connected to the driving transistor Tdr, a lower protection metal for a node overlapping a node connected to the switching transistor Tsw, At least one of the lower shielding metals for the nodes overlapping the node connected to the node Tss may be formed.
특히, 상기 노드용 하부보호금속은, 상기 구동 트랜지스터(Tdr)의 소스 또는 드레인과 연결된 노드, 즉, 도 21에 도시된 제1노드(n1) 또는 제3노드(n3)와, 중첩되고, 절연되도록, 상기 버퍼에 구비될 수 있다. In particular, the lower protective metal for the node is overlapped with the node connected to the source or drain of the driving transistor Tdr, that is, the first node n1 or the third node n3 shown in Fig. 21, So that it can be provided in the buffer.
또한, 상기 노드용 하부보호금속은, 상기 제1노드(n1) 또는 상기 제3노드(n3) 중, 특히, 상기 제3노드(n3)와 중첩되고 절연되도록 상기 버퍼에 구비될 수 있다. 예를 들어, 상기 제3노드(n3)는, 상기 구동 트랜지스터(Tdr)가 턴오프된 경우, 플로팅 상태로 존재한다. 따라서, 상기 하부기판(10) 또는 상기 제3노드(n3) 주변의 전하의 변동에 의해, 상기 제3노드(n3)와 주변의 전극들 사이에 기생커패시턴스가 발생될 수 있다. 상기 기생커패시턴스는, 상기 제3노드(n3)를 통해 상기 유기발광다이오드(OLED)로 흐르는 전류의 크기를 변경시킬 수 있으며, 이에 따라, 상기 유기발광다이오드(OLED)가 정상적으로 구동되지 않을 수도 있다. 이를 방지하기 위해, 상기 노드용 하부보호금속은, 상기 제3노드(n3)와 중첩되고 절연되도록 상기 버퍼에 구비될 수 있다. In addition, the lower protective metal for the node may be provided in the buffer so as to be overlapped and insulated from the first node n1 or the third node n3, particularly, the third node n3. For example, the third node n3 is in a floating state when the driving transistor Tdr is turned off. Therefore, parasitic capacitance can be generated between the third node (n3) and the neighboring electrodes due to the variation of charges around the lower substrate (10) or the third node (n3). The parasitic capacitance may change the magnitude of the current flowing to the organic light emitting diode OLED through the third node n3 so that the organic light emitting diode OLED may not be normally driven. In order to prevent this, the lower protective metal for the node may be provided in the buffer so as to overlap with and insulate the third node n3.
특히, 도 21에 도시된 바와 같이, 상기 제3노드(n3)에 상기 센싱 트랜지스터(Tss)가 연결되고, 상기 센싱 트랜지스터(Tss)가, 초기화 전압(Vini)이 공급되는 초기화 전압 공급라인(IVL)과 연결되어 있는 경우, 상기 제3노드(n3)와, 상기 초기화 전압 공급라인(IVL) 사이에는 기생 커패시턴스가 발생될 수 있다. 상기 기생 커패시턴스를 방지하기 위해, 상기 버퍼에는, 상기 제3노드(n3)와 절연되고, 중첩되는, 상기 노드용 하부보호금속이 구비될 수 있다. 21, the sensing transistor Tss is connected to the third node n3 and the sensing transistor Tss is connected to the initialization voltage supply line IVL The parasitic capacitance may be generated between the third node n3 and the initialization voltage supply line IVL. In order to prevent the parasitic capacitance, the buffer may be provided with a lower protective metal for the node, which is insulated from and overlapped with the third node (n3).
부연하여 설명하면, 상기 노드용 하부보호금속은, 도 21에 도시된 상기 픽셀 구동부에 구비되는 트랜지스터들 중 적어도 어느 하나의 트랜지스터와 연결된, 노드에 연결될 수 있다. 이 경우, 상기 노드가 플로팅 상태일 때, 상기 노드 주변의 전하의 변동에 의해, 상기 노드와 상기 노드 주변의 금속 소자 사이에는 기생 커패시턴스가 형성될 수 있다. 그러나, 상기 소자와 상기 노드 사이에 상기 노드용 하부보호금속이 구비되면, 상기 노드와 상기 노드 주변의 소자 사이에는 기생 커패시턴스가 발생되지 않는다.In other words, the lower protective metal for the node may be connected to a node connected to at least one of the transistors included in the pixel driver shown in FIG. In this case, when the node is in a floating state, a variation of the electric charge around the node can form a parasitic capacitance between the node and the metal element around the node. However, when the lower protective metal for the node is provided between the element and the node, parasitic capacitance is not generated between the node and the element around the node.
예를 들어, 상기 노드용 하부보호금속이 없으면, 금속물질로 형성된 상기 소자와 상기 제3노드(n3) 사이에 기생 커패시턴스가 발생될 수 있으며, 상기 기생 커패시턴스에 의해 상기 제3노드(n3)로 흐르는 전류의 양이 변경되거나, 또는 상기 제3노드(n3)에 인가되는 전압 변경될 수 있다. 그러나, 상기 제3노드(n3)와 상기 소자 사이에 상기 노드용 하부보호금속이 배치되면, 상기 소자와 상기 제3노드(n3) 사이에 직접적으로 기생 커패시턴스가 발생되지 않는다. For example, if there is no lower protective metal for the node, a parasitic capacitance may be generated between the element formed of a metal material and the third node n3, and the parasitic capacitance may be applied to the third node n3 The amount of the flowing current may be changed, or the voltage applied to the third node n3 may be changed. However, when the lower protective metal for the node is disposed between the third node (n3) and the device, parasitic capacitance is not directly generated between the device and the third node (n3).
이 경우, 기 설정된 전압이 인가되는 상기 노드용 하부보호금속이, 상기 제3노드(n3)와 상기 소자 사이에 배치되면, 상기 노드용 하부보호금속과 상기 제3노드(n3) 사이에는 제어가 가능한 값을 갖는 커패시턴스가 발생된다. 이러한 커패시턴스는, 표시장치의 제조 과정에서 미리 산출되며, 이러한 값이 고려되어, 상기 픽셀 구동부를 구성하는 각 소자들의 값이 산출된다. 따라서, 상기 픽셀 구동부가 안정적으로 구동될 수 있다. In this case, when a lower protective metal for the node to which a predetermined voltage is applied is disposed between the third node (n3) and the element, control is performed between the lower protective metal for the node and the third node (n3) A capacitance having a possible value is generated. These capacitances are calculated in advance in the manufacturing process of the display device, and these values are taken into account so that the values of the respective elements constituting the pixel driver are calculated. Therefore, the pixel driver can be driven stably.
또한, 상기 노드용 하부보호금속은, 도 21에 도시된 픽셀 구동부에 구비되는 트랜지스터와 연결된 노드에만 대응되도록, 상기 버퍼에 구비되는 것은 아니다. 따라서, 상기 노드용 하부보호금속은, 박막 트랜지스터 기판에 구비되는 다양한 종류의 트랜지스터와 연결된 노드에 대응되도록, 상기 버퍼에 구비될 수 있다. In addition, the lower protective metal for the node is not provided in the buffer so as to correspond only to the node connected to the transistor included in the pixel driving unit shown in FIG. Therefore, the lower protective metal for the node may be provided in the buffer so as to correspond to a node connected to various kinds of transistors provided in the thin film transistor substrate.
상기 노드용 하부보호금속은, 다양한 종류의 고정전원들(Vdd, Vss, Vini) 중 어느 하나에 또는 상기 노드용 하부보호금속에 중첩되는 노드가 연결된 트랜지스터의 소스 또는 게이트에 연결될 수 있다.The lower protective metal for the node may be connected to either a source or gate of a transistor to which a node overlapping any one of various types of fixed power supplies (Vdd, Vss, Vini) or a lower protective metal for the node is connected.
특히, 상기 제3노드(n3)에 대응되는 상기 노드용 하부보호금속이, 상기 제1구동전원라인(PL1)과 연결된 경우, 상기 제1구동전원라인(PL1)과 상기 제3노드(n3)에는, 상기 제2커패시터(C2) 이외에 추가적으로 제3커패시터(C3)가 형성된다. 상기 제3커패시터(C3)에 의해, 상기 프로그래밍기간 동안 데이터 전압의 효율이 증가될 수 있으며, 에미션기간 동안 홀딩 특성이 향상될 수 있다. Particularly when the lower shielding metal for the node corresponding to the third node n3 is connected to the first driving power supply line PL1, the first driving power supply line PL1 and the third node n3, , A third capacitor (C3) is additionally formed in addition to the second capacitor (C2). By the third capacitor (C3), the efficiency of the data voltage during the programming period can be increased, and the holding characteristic can be improved during the emission period.
이 경우, 상기 노드용 하부보호금속과 상기 초기화 전압 공급라인(IVL) 사이에는 기생 커패시턴스가 발생될 수 있다. 그러나, 상기 노드용 하부보호금속에 의해, 상기 기생 커패시턴스는 상기 제3노드(n3)에 영향을 미치지 못한다. In this case, a parasitic capacitance may be generated between the lower protective metal for the node and the initialization voltage supply line IVL. However, due to the lower protective metal for the node, the parasitic capacitance does not affect the third node n3.
둘째, 상기 액티브용 하부보호금속은, 도 3 내지 도 20을 참조한 설명에서는, 하부보호금속으로 설명되었으며, 상기 픽셀(P)의 상기 구동 트랜지스터(Tdr) 또는 상기 스위칭 트랜지스터(Tsw) 또는 상기 센싱 트랜지스터(Tss) 중 적어도 어느 하나의 하부에 형성되어, 레이저 및 외부로부터 유입되는 빛으로부터, 상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw), 상기 센싱 트랜지스터(Tss)의 소자특성, 예를 들어, 문턱 전압이 변동되는 것을 방지한다. 3 to 20, the active lower protection metal is described as a lower protection metal, and the driving transistor Tdr or the switching transistor Tsw or the sensing transistor Tsw of the pixel P, The switching transistor Tsw and the sensing transistor Tss from the laser and light externally applied to the driving transistor Tdr, the switching transistor Tsw, and the sensing transistor Tss, Thereby preventing the threshold voltage from fluctuating.
또한, 상기 액티브용 하부보호금속은, 플라스틱 재질로 형성된 하부기판을 포함하는 박막 트랜지스터 기판의 제조 공정 중, 유리기판을 떼어내는 릴리즈 과정에서, 트랜지스터(TFT)가 물리적으로 데미지(damage)를 받는 것을 방지하는 기능을 수행할 수도 있다. In addition, in the process of manufacturing the thin film transistor substrate including the lower substrate formed of the plastic material, the active lower protective metal may cause the transistor TFT to be physically damaged during the process of removing the glass substrate It is also possible to perform a function of preventing the
즉, 상기 액티브용 하부보호금속은, 각 픽셀 별로 트랜지스터의 문턱 전압이 변동되는 현상을 방지함으로써, 픽셀들 간의 휘도 불균형을 방지할 수 있다. That is, the active lower protective metal prevents the threshold voltage of the transistor from fluctuating for each pixel, thereby preventing the luminance unbalance between the pixels.
상기 액티브용 하부보호금속은, 도 3 내지 도 20을 참조하여 상세히 설명되었으므로, 이에 대한 상세한 설명은 생략된다. Since the active lower protective metal has been described in detail with reference to FIGS. 3 to 20, a detailed description thereof will be omitted.
도 22는 본 발명의 제6실시예에 따른 박막 트랜지스터 기판의 단면을 나타낸 예시도이다. 이하의 설명 중, 상기에서 설명된 내용과 동일하거나 유사한 내용은 생략되거나 또는 간단히 설명된다. 22 is a cross-sectional view of a thin film transistor substrate according to a sixth embodiment of the present invention. In the following description, the same or similar contents as those described above are omitted or briefly described.
본 발명의 제6실시예에 따른 박막 트랜지스터 기판은, 도 21 및 도 22에 도시된 바와 같이, 하부기판(10), 상기 하부기판(10)에 구비되는 버퍼(11), 상기 버퍼(11)의 상단에 구비되는 적어도 하나 이상의 트랜지스터, 상기 버퍼를 구성하는 노드용 하부보호금속(11f)과 절연되고, 상기 버퍼(11)의 상단에 구비되고, 상기 노드용 하부보호금속(11f)과 중첩되고, 상기 트랜지스터의 소스 또는 드레인과 연결되어 있으며, 플로팅되어 있는 노드(29), 상기 트랜지스터를 커버하는 절연막 상에 구비되고, 상기 트랜지스터에 의해 구동되어 광을 출력하는 유기발광다이오드(OLED)를 포함한다. 21 and 22, the thin film transistor substrate according to the sixth embodiment of the present invention includes a
첫째, 상기 트랜지스터는, 도 21 또는 기타 다양한 형태의 픽셀 구동부에 구비되는 다양한 종류의 트랜지스터가 될 수 있으며, 적어도 하나 이상의 트랜지스터가 상기 박막 트랜지스터 기판에 구비될 수 있다. 도 22에 도시된 액티브(ACT)는, 상기 트랜지스터들 어느 하나에 구비된 액티브를 나타내며, 특히, 상기 액티브용 하부보호금속(11e)과 중첩되게 배치되는 액티브를 나타낸다. First, the transistor may be various types of transistors provided in the pixel driving portion of FIG. 21 or other various types, and at least one transistor may be provided in the thin film transistor substrate. The active (ACT) shown in FIG. 22 represents an active provided in any one of the transistors, and in particular, an active which overlaps with the active lower protective metal 11e.
이 경우, 상기 노드(29)는, 상기 트랜지스터들 중 어느 하나의 소스 또는 드레인과 연결된다. 상기 노드(29)의 하단에 구비된 상기 버퍼(11)에는 상기 노드용 하부보호금속(11f)이 배치되어 있다. 상기 액티브용 하부보호금속(11e)과 대응되는 트랜지스터와, 상기 노드용 하부보호금속(11f)과 대응되는 상기 노드(29)가 연결되는 트랜지스터가 동일할 필요는 없다.In this case, the
부연하여 설명하면, 상기 노드용 하부보호금속(11f)과 대응되는 상기 노드(29)가 연결되는 트랜지스터에, 반드시 상기 액티브용 하부보호금속(11e)이 배치될 필요는 없다. To be more specific, the active lower protective metal 11e does not necessarily have to be arranged in the transistor to which the
또한, 본 발명에서, 상기 노드용 하부보호금속(11f)은 상기 버퍼(11)에 반드시 구비되지만, 상기 액티브용 하부보호금속(11e)이 상기 버퍼(11)에 반드시 구비될 필요는 없다. In the present invention, the lower protective metal 11f for the node is necessarily provided in the
둘째, 도 22에 도시된 상기 액티브(ACT)를 포함하는 상기 트랜지스터는 상기 유기발광다이오드(OLED)로 흐르는 전류의 양을 제어하는 상기 구동 트랜지스터(Tdr)일 수 있다. 이 경우, 상기 노드(29)는, 도 21에 도시된 바와 같이, 상기 구동 트랜지스터(Tdr)의 소스와 연결된 상기 제3노드(n3)일 수 있으며, 상기 노드(29)는 상기 소스와 상기 유기발광다이오드(OLED)와 연결될 수 있다. Secondly, the transistor including the active (ACT) shown in FIG. 22 may be the driving transistor Tdr for controlling the amount of current flowing to the organic light emitting diode OLED. In this case, the
이 경우, 도 22에 도시된 상기 구동 트랜지스터(Tdr)를 구성하는 상기 액티브(ACT)의 하단에는, 상기 액티브용 하부보호금속(11e)이 구비될 수도 있으며, 또는 구비되지 않을 수도 있다. In this case, the active lower protective metal 11e may or may not be provided at the lower end of the active (ACT) constituting the driving transistor Tdr shown in FIG.
셋째, 도 22에 도시된 상기 노드(29)가, 도 21에 도시된 상기 제3노드(n3)인 경우, 상기 노드(29)와 상기 초기화 전압 공급라인(IVL) 사이에는, 상기 구동 트랜지스터(Tdr)의 내부보상에 이용되는 상기 센싱 트랜지스터(Tss)가 연결될 수 있다. 이 경우, 상기 센싱 트랜지스터(Tss)의 게이트는 상기 센싱 제어 라인(SSL)과 연결된다. 21 is provided between the
넷째, 상기한 바와 같이, 상기 버퍼(11)에는, 상기 트랜지스터의 액티브(ACT)와 절연되고, 상기 액티브(ACT)와 중첩되는 상기 액티브용 하부보호금속(11e)이 배치될 수 있다. 상기한 바와 같이, 두 개 이상의 상기 트랜지스터들이 상기 버퍼(11)의 상단에 구비될 수 있다. Fourth, as described above, the
이 경우, 상기 버퍼(11)에는, 상기 트랜지스터들 중, 상기 유기발광다이오드(OLED)로 흐르는 전류의 양을 제어하는 상기 구동 트랜지스터(Tdr)의 액티브에 중첩되는 액티브용 하부보호금속이 배치될 수 있으며, 또한, 상기 버퍼(11)에는, 상기 트랜지스터들 중, 상기 구동 트랜지스터(Tdr) 이외의 트랜지스터의 액티브에 중첩되는 액티브용 하부보호금속이 배치될 수 있다.In this case, the
예를 들어, 도 22에 도시된 상기 액티브용 하부보호금속(11e)은, 상기 구동 트랜지스터(Tdr)의 액티브에 중첩될 수도 있고, 또는 상기 구동 트랜지스터 이외의 트랜지스터의 액티브에 중첩될 수 있다. 따라서, 도 22에 도시된 상기 액티브(ACT)는 상기 구동 트랜지스터(Tdr)를 구성할 수도 있고, 상기 스위칭 트랜지스터(Tsw)를 구성할 수도 있으며, 상기 센싱 트랜지스터(Tss)를 구성할 수도 있다.For example, the active lower protective metal 11e shown in Fig. 22 may overlap the active of the driving transistor Tdr or be superimposed on the active of the transistor other than the driving transistor. Accordingly, the active (ACT) shown in FIG. 22 may constitute the driving transistor Tdr, constitute the switching transistor Tsw, or may constitute the sensing transistor Tss.
따라서, 도 22에는 하나의 상기 액티브용 하부보호금속(11e)이 도시되어 있으나, 상기 버퍼(11)에는, 두 개 이상의 상기 액티브용 하부보호금속(11e)이 구비될 수 있다. 또한, 상기 버퍼(11)에는, 두 개 이상의 상기 노드용 하부보호금속(11f)이 구비될 수 있다.Accordingly, although one active lower protective metal 11e is shown in FIG. 22, the
상기 하부기판(10)은, 베이스기판(미도시) 및 희생층(미도시)으로 이루어진 보조기판(미도시)상에 부착될 수 있으며, 이 경우, 상기 하부기판(10)은 플라스틱으로 형성될 수 있다. 그러나, 상기 하부기판(10)은 유리기판일 수도 있으며, 기타 다양한 종류의 재질로 형성될 수 있다. The
상기 버퍼(11)는, 상기 하부기판(10) 상에 형성되는 멀티버퍼(11c), 상기 멀티버퍼(11c) 상에 형성되는 상기 액티브용 하부보호금속(11e)과 상기 노드용 하부보호금속(11f), 및 상기 액티브용 하부보호금속(11e)과 상기 노드용 하부보호금속(11f)의 상단에 형성되는 액티브버퍼(11d)를 포함할 수 있다. 그러나, 본 발명이 이에 한정되지는 않는다. The
상기 버퍼(11) 상에는, 상기 액티브(ACT), 게이트 절연막(16), 게이트(미도시), 층간절연막(미도시), 상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw) 및 상기 센싱 트랜지스터(Tss)가 형성된다. 또한, 상기 버퍼(11) 상에는 상기 노드(29)가 형성된다. A
상기 박막 트랜지스터 기판의 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw) 상에는 보호막(미도시)과 평탄막(미도시)이 순차적으로 형성된다. A protective film (not shown) and a flat film (not shown) are sequentially formed on the driving transistor Tdr and the switching transistor Tsw of the thin film transistor substrate.
상기 평탄막 상에는 상기 구동 트랜지스터(Tdr)의 상기 제1구동전극과 전기적으로 연결되는 유기발광다이오드(OLEE)가 형성된다.And an organic light emitting diode (OLEE) electrically connected to the first driving electrode of the driving transistor Tdr is formed on the flat film.
이하에서는, 본 발명의 제6실시예에 따른 박막 트랜지스터 기판의 제조 방법이, 설명된다. Hereinafter, a method of manufacturing a thin film transistor substrate according to a sixth embodiment of the present invention will be described.
본 발명의 제6실시예에 따른 박막 트랜지스터 기판에서는, 상기 구동 트랜지스터(Tdr)의 소스와 연결되며, 상기 구동 트랜지스터가 턴오프된 경우 플로팅 상태로 유지되는 상기 제3노드(n3)의 하부에, 상기 노드용 하부보호금속(11f)이 배치되어 있다. 또한, 상기 노드용 하부보호금속(11f)은 상기 제1전압(Vdd)이 공급되는 상기 제1구동전원라인(PL1)에 연결되어 있다. In the thin film transistor substrate according to the sixth embodiment of the present invention, on the lower side of the third node (n3) connected to the source of the driving transistor (Tdr) and held in a floating state when the driving transistor is turned off, And the lower protective metal 11f for the node is disposed. In addition, the lower protective metal 11f for the node is connected to the first driving power supply line PL1 to which the first voltage Vdd is supplied.
이 경우, 온도, 습도의 영향에 의해, 상기 제3노드(n3)의 주변에서 기생 커패시턴스가 발생되더라도, 상기 기생커패시턴스가 상기 노드용 하부보호금속(11f)에 의해 차단되기 때문에, 상기 제3노드(n3)는 상기 기생커패시턴스에 의한 영향을 받지 않는다. In this case, even if parasitic capacitance is generated in the vicinity of the third node (n3) due to the influence of temperature and humidity, since the parasitic capacitance is blocked by the lower protective metal (11f) for the node, (n3) is not affected by the parasitic capacitance.
또한, 상기 노드용 하부보호금속(11f)의 영역만큼, 상기 제1구동전원라인(PL1)과 상기 제3노드 사이의 커패시턴스가 증가됨으로써, 상기 프로그래밍기간 동안 데이터 전압의 효율이 증가될 수 있다. Also, by increasing the capacitance between the first driving power supply line PL1 and the third node by the area of the lower protective metal 11f for the node, the efficiency of the data voltage during the programming period can be increased.
우선, 본 발명의 제6실시예에 따른 박막 트랜지스터 기판을 제조하기 위해, 상기 하부기판(10)에 상기 멀티버퍼(11c)가 구비된다.First, in order to manufacture the thin film transistor substrate according to the sixth embodiment of the present invention, the
다음, 상기 멀티버퍼(11c) 중 상기 제3노드(n3)에 대응되는 영역에 상기 노드용 하부보호금속(11f)이 구비된다. 이 경우, 상기 구동 트랜지스터(Tdr)의 액티브에 대응되는 영역에는, 상기 액티브용 하부보호금속(11e)이 구비된다. 그러나, 상기한 바와 같이, 상기 액티브용 하부보호금속(11e)은 생략될 수 있다. Next, the lower protective metal 11f for the node is provided in an area corresponding to the third node n3 of the multi-buffer 11c. In this case, the active lower protective metal 11e is provided in a region corresponding to the active of the driving transistor Tdr. However, as described above, the active lower protective metal 11e may be omitted.
다음, 상기 노드용 하부보호금속(11f) 상에 상기 액티브버퍼(11d)가 구비된 후, 상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw), 상기 센싱 트랜지스터(Tss)를 구성하는 액티브들 및 상기 제3노드(n3)가, 상기 액티브버퍼(11d) 상에 구비된다. Next, after the
다음, 상기 액티브와 상기 제3노드(n3) 상단에 게이트 절연막이 도포된 후, 상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw), 상기 센싱 트랜지스터(Tss)를 구성하는 게이트들 및 상기 게이트들과 연결된, 상기 스캔 제어라인(SCL), 상기 에미션 신호라인(EML), 상기 센싱제어라인(SSL) 등이, 상기 게이트 절연막 상에 구비된다. Next, after the active and the third node n3 are coated with a gate insulating film, the gates constituting the driving transistor Tdr, the switching transistor Tsw, the sensing transistor Tss, The scan control line SCL, the emission signal line EML and the sensing control line SSL are provided on the gate insulating layer.
마지막으로, 상기 게이트들 및 라인들과 절연되도록, 상기 초기전압 공급라인(IVL), 상기 제1구동전원라인(PL1), 상기 데이터 라인(DL) 등이 구비된다.Finally, the initial voltage supply line IVL, the first driving power supply line PL1, the data line DL, and the like are provided to be insulated from the gates and the lines.
이에 따라, 상기 박막 트랜지스터 기판에는, 상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw), 상기 센싱 트랜지스터(Tss) 및 상기 제3노드(n3)가 형성된다. Accordingly, the driving transistor Tdr, the switching transistor Tsw, the sensing transistor Tss, and the third node n3 are formed on the thin film transistor substrate.
본 발명의 제7실시예에 따른 박막 트랜지스터 기판은, 기본적으로, 본 발명의 제6실시예에 따른 박막 트랜지스터 기판의 모든 구성들을 포함한다. 이하의 설명 중, 상기에서 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.The thin film transistor substrate according to the seventh embodiment of the present invention basically includes all the configurations of the thin film transistor substrate according to the sixth embodiment of the present invention. In the following description, the same or similar contents as those described above are omitted or briefly described.
본 발명의 제7실시예에 따른 박막 트랜지스터 기판에는, 주변의 전하 변동에 의한 영향에 민감한, 상기 스위칭 트랜지스터(Tsw)를 구성하는 액티브의 하단에, 추가적으로, 상기 액티브용 하부보호금속이 추가된다.In the thin film transistor substrate according to the seventh embodiment of the present invention, the active lower protective metal is further added to the lower end of the active constituting the switching transistor Tsw, which is sensitive to influence of peripheral charge variations.
부연하여 설명하면, 상기 구동 트랜지스터(Tdr) 뿐만 아니라, 상기 스위칭 트랜지스터에도, 상기 액티브용 하부보호금속이 구비될 수 있다. In other words, not only the driving transistor Tdr but also the switching transistor may be provided with the active lower protection metal.
상기에서 설명된 본 발명의 제6실시예 및 제7실시예를 정리하면 다음과 같다. The sixth and seventh embodiments of the present invention described above are summarized as follows.
첫째, 본 발명에 의하면, 플라스틱 재질로 형성된 하부기판(10)의 전하에 가장 민감한 상기 구동 트랜지스터(Tdr)의 하단에 상기 액티브용 하부보호금속(11e)이 배치되며, 상기 액티브용 하부보호금속(11e)은 상기 구동 트랜지스터(Tdr)의 소스 또는 게이트와 연결될 수 있다. 이에 따라, 상기 구동 트랜지스터는, 상기 구동 트랜지스터 주변의 전하(Charge)의 변동에 의한 영향을 받지 않게 된다. 따라서, 상기 구동 트랜지스터에서의 전류 변동이 방지될 수 있으며, 잔상이 발생되는 노이즈가 감소될 수 있다.First, according to the present invention, the active lower protective metal 11e is disposed at the lower end of the driving transistor Tdr most sensitive to the charge of the
상기 구동 트랜지스터(Tdr) 이외의 트랜지스터의 하단에도, 상기 액티브용 하부보호금속(11e)이 배치될 수 있다. 이 경우, 상기 트랜지스터의 특성에 따라, 상기 액티브용 하부보호금속(11e)은, 상기 트랜지스터의 소스, 게이트 또는 별도의 고정전원라인(Vdd, Vini, Vss)과 연결될 수 있다. 이에 따라, 상기 트랜지스터는, 상기 트랜지스터 주변의 전하(Charge)의 변동에 의한 영향을 받지 않게 된다. 따라서, 상기 트랜지스터에서의 전류 변동이 방지될 수 있으며, 잔상이 발생되는 노이즈가 감소될 수 있다.The active lower protective metal 11e may be disposed at the lower end of the transistors other than the driving transistor Tdr. In this case, depending on the characteristics of the transistor, the active lower protection metal layer 11e may be connected to the source, the gate, or another fixed power supply line (Vdd, Vini, Vss) of the transistor. As a result, the transistor is not affected by variations in the charge around the transistor. Therefore, the current fluctuation in the transistor can be prevented, and the noise in which the afterimage is generated can be reduced.
부연하여 설명하면, 박막 트랜지스터 기판에 배치되는 각각의 트랜지스터의 하단에 배치되는 버퍼에 상기 액티브용 하부보호금속(11e)이 배치됨으로써, 상기 하부기판(10)의 전하가 변동되어, 상기 트랜지스터 하단의 전기장이 변동되더라도, 상기 트랜지스터는 상기 전하의 변동에 영향을 받지 않는다. More specifically, the active lower protective metal 11e is disposed in a buffer disposed at the lower end of each transistor disposed on the thin film transistor substrate, whereby the charge of the
그러나, 본 발명에서, 상기 버퍼(11)에 상기 액티브용 하부보호금속(11e)이 반드시 구비될 필요는 없다. However, in the present invention, the
둘째, 본 발명에 의하면, 박막 트랜지스터 기판에 배치되는 트랜지스터, 특히, 상기 구동 트랜지스터(Tdr)에 연결되며, 주변의 전하 변동에 의한 영향을 받는 노드의 하단에, 상기 노드용 하부보호금속(11f)이 배치된다. 이에 따라, 상기 노드가 플로팅될 때, 상기 노드는, 상기 노드 주변의 전하 변동에 의한 영향을 받지 않게 된다. 따라서, 상기 노드에서의 전류 변동이 방지될 수 있으며, 잔상이 발생되는 노이즈가 감소될 수 있다. Second, according to the present invention, a transistor disposed on a thin film transistor substrate, in particular, a lower protective metal 11f for the node is connected to the lower end of a node connected to the driving transistor Tdr and influenced by peripheral charge fluctuations, . Thus, when the node is floated, the node is not affected by the charge variation around the node. Therefore, the current fluctuation at the node can be prevented, and the noise in which the afterimage occurs can be reduced.
부연하여 설명하면, 플로팅되는 트랜지스터와 연결되는 노드의 하단에 배치되는 버퍼에 상기 노드용 하부보호금속(11f)이 배치됨으로써, 상기 노드 주변의 전하가 변경되더라도, 상기 노드의 전압이 변동되지 않는다. 즉, 상기 노드는 상기 노드 주변의 전하의 변경에 의해 영향을 받지 않는다. In other words, the lower protection metal 11f for the node is disposed in the buffer disposed at the lower end of the node connected to the transistor to be floated, so that the voltage of the node is not changed even if the charge around the node is changed. That is, the node is not affected by the change of the charge around the node.
이 경우, 상기 노드용 하부보호금속(11f)은 상기 구동 트랜지스터 이외의 트랜지스터와 연결되는 노드의 하단에 배치될 수 있으며, 또는, 상기 박막 트랜지스터 기판에서 기생 커패시턴스가 형성되는 영역의 하단에 배치될 수 있다. In this case, the lower protective metal 11f for the node may be disposed at a lower end of a node connected to the transistors other than the driving transistor, or may be disposed at a lower end of a region where parasitic capacitance is formed in the thin film transistor substrate have.
셋째, 상기한 바와 같은 본 발명에 의하면, 박막 트랜지스터 기판에 배치되는 트랜지스터의 하단에 상기 액티브용 하부보호금속(11e)이 배치될 뿐만 아니라, 플로팅 상태로 상기 트랜지스터와 연결된 노드의 하단에도, 상기 노드용 하부보호금속(11f)이 배치된다. Third, according to the present invention as described above, not only the active lower protective metal 11e is disposed on the lower side of the transistor disposed on the thin film transistor substrate, but also on the lower side of the node connected to the transistor in a floating state, A lower protective metal 11f is disposed.
이 경우, 상기 액티브용 하부보호금속(11e)은, 다양한 종류의 고정전원들(Vdd, Vss, Vini) 중 어느 하나 또는 상기 트랜지스터의 소스 또는 게이트에 연결될 수 있다. 또한, 상기 노드용 하부보호금속(11f)도, 다양한 종류의 고정전원들(Vdd, Vss, Vini) 중 어느 하나 또는 상기 트랜지스터의 소스 또는 게이트에 연결될 수 있다.In this case, the active lower protective metal layer 11e may be connected to any one of various kinds of fixed power supplies Vdd, Vss, and Vini or a source or gate of the transistor. Also, the lower protective metal 11f for the node may be connected to any one of various kinds of fixed power supplies (Vdd, Vss, Vini) or a source or gate of the transistor.
부연하여 설명하면, 본 발명에서는, 플라스틱 재질로 형성되는 상기 하부기판(10)의 전하 변동에 영향을 받는 트랜지스터의 하단에 상기 액티브용 하부보호금속(11e)이 배치되고, 상기 트랜지스터, 특히, 상기 구동 트랜지스터(Tdr)에 연결되는 노드의 하단에 상기 노드용 하부보호금속(11f)이 배치됨으로써, 상기 유기발광다이오드(OLED)에 안정적으로 전류가 공급될 수 있다.More specifically, in the present invention, the active lower protective metal 11e is disposed at the lower end of the transistor, which is formed of a plastic material and is affected by the charge variation of the
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those embodiments and various changes and modifications may be made without departing from the scope of the present invention. . Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of protection of the present invention should be construed according to the claims, and all technical ideas within the scope of equivalents should be interpreted as being included in the scope of the present invention.
100 : 패널
110 : 픽셀
200 : 게이트 드라이버
300 : 데이터 드라이버
400 : 타이밍 컨트롤러
10 : 하부기판
11 : 버퍼
11a : 제1하부보호금속
11b : 제2하부보호금속
BSM : 하부보호금속
BSM1 : 제1하부보호금속단자
BSM2 : 제2하부보호금속단자
ACT : 액티브
AT1 : 제1액티브 단자
AT2 : 제2액티브 단자
20 : 게이트
20a : 제1게이트 단자
20b : 제2게이트 단자100: Panel 110: Pixel
200: gate driver 300: data driver
400: timing controller 10: lower substrate
11:
11b: second lower protection metal BSM: lower protection metal
BSM1: first lower protection metal terminal BSM2: second lower protection metal terminal
ACT: active AT1: first active terminal
AT2: second active terminal 20: gate
20a:
Claims (10)
상기 하부기판 상에 형성되는 버퍼;
상기 버퍼를 구성하는 제1하부보호금속과 절연되며 상기 제1하부보호금속과 중첩되는 제1액티브를 포함하고, 상기 버퍼에 형성되며, 상기 하부기판 상에 형성되는 게이트 라인을 통해 공급되는 제1스캔신호에 따라 구동되는 스위칭 트랜지스터;
상기 버퍼를 구성하는 제2하부보호금속과 절연되며 상기 제2하부보호금속과 중첩되는 제2액티브를 포함하고, 상기 버퍼에 형성되며, 상기 하부기판 상에 형성되는 데이터 라인으로부터, 상기 스위칭 트랜지스터를 통해 공급되는 데이터 전압에 따라 구동되는 구동 트랜지스터;
상기 스위칭 트랜지스터와 상기 구동 트랜지스터 상에 형성되는 평탄막; 및
상기 평탄막 상에 형성되며, 상기 구동 트랜지스터의 제1구동전극과 연결되는 제1전극이 구비된 유기발광다이오드를 포함하는 박막 트랜지스터 기판.A lower substrate;
A buffer formed on the lower substrate;
And a second active protective film formed on the buffer, the first active protective film being insulated from a first lower protective metal constituting the buffer and overlapping with the first lower protective metal, A switching transistor driven according to a scan signal;
And a second active layer which is insulated from a second lower protective metal constituting the buffer and overlaps with the second lower protective metal, and is formed in the buffer, and from the data line formed on the lower substrate, A driving transistor driven according to a data voltage supplied through the driving transistor;
A flat film formed on the switching transistor and the driving transistor; And
And an organic light emitting diode formed on the flat film and having a first electrode connected to a first driving electrode of the driving transistor.
상기 제1하부보호금속은 플로팅되어 있으며,
상기 제2하부보호금속은 상기 하부기판 상에 형성되는 금속들 중 어느 하나와 전기적으로 연결되는 박막 트랜지스터 기판. The method according to claim 1,
Wherein the first lower protective metal is floated,
And the second lower protective metal is electrically connected to one of the metals formed on the lower substrate.
상기 제2하부보호금속은 상기 제1전극과 전기적으로 연결되는 박막 트랜지스터 기판. The method according to claim 1,
And the second lower protective metal is electrically connected to the first electrode.
상기 제2하부보호금속은 상기 구동 트랜지스터를 구성하는 게이트가 형성되어 있는 게이트층에 형성된 연결전극을 통해 상기 제1전극과 연결되는 박막 트랜지스터 기판.The method of claim 3,
Wherein the second lower protective metal is connected to the first electrode through a connection electrode formed in a gate layer in which a gate constituting the driving transistor is formed.
상기 제2하부보호금속은 상기 구동 트랜지스터를 구성하는 게이트와 전기적으로 연결되는 박막 트랜지스터 기판.The method according to claim 1,
And the second lower protective metal is electrically connected to a gate constituting the driving transistor.
상기 버퍼는,
상기 하부기판 상에 형성되는 멀티 버퍼, 상기 멀티 버퍼 상에 형성되는 상기 제1하부보호금속과 상기 제2하부보호금속, 및 상기 제1하부보호금속과 상기 제2하부보호금속 상에 형성되는 액티브버퍼를 포함하거나, 또는
상기 하부기판 상에 형성되는 상기 제1하부보호금속과 상기 제2하부보호금속, 상기 제1하부보호금속과 상기 제2하부보호금속 상에 형성되는 멀티 버퍼, 및 상기 멀티 버퍼 상에 형성되는 액티브버퍼를 포함하는 박막 트랜지스터 기판.The method according to claim 1,
The buffer includes:
A multi-buffer formed on the lower substrate, a first lower protection metal and a second lower protection metal formed on the multi-buffer, and an active portion formed on the first lower protection metal and the second lower protection metal, Buffer, or
A multi-buffer formed on the first lower protective metal and the second lower protective metal, the first lower protective metal and the second lower protective metal formed on the lower substrate, and an active buffer layer formed on the multi- And a buffer.
상기 구동 트랜지스터의 문턱전압을 센싱하기 위한 센싱 트랜지스터; 및
상기 유기발광다이오드의 발광 기간을 제어하기 위한 에미션 트랜지스터를 더 포함하며,
상기 버퍼에는 상기 센싱 트랜지스터를 구성하는 제3액티브와 절연되며 상기 제3액티브와 중첩되는 제3하부보호금속이 형성되는 박막 트랜지스터 기판. The method according to claim 1,
A sensing transistor for sensing a threshold voltage of the driving transistor; And
Further comprising an emission transistor for controlling an emission period of the organic light emitting diode,
Wherein the buffer is formed with a third lower protective metal which is insulated from a third active constituting the sensing transistor and overlaps with the third active.
상기 스위칭 트랜지스터는, 하나의 게이트 연결 라인으로부터 분리된 제1게이트 단자 및 제2게이트 단자를 포함하고,
상기 제1액티브는, 상기 제1게이트 단자에 중첩되는 제1액티브 단자 및 상기 제2게이트 단자에 중첩되는 제2액티브 단자를 포함하고,
상기 제1액티브 단자와 상기 제2액티브 단자는 서로 연결되어 있으며,
상기 제1하부보호금속은 상기 제1액티브 단자 또는 상기 제2액티브 단자 중 어느 하나에만 중첩되는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the switching transistor includes a first gate terminal and a second gate terminal separated from one gate connection line,
Wherein the first active includes a first active terminal overlaid on the first gate terminal and a second active terminal overlying the second gate terminal,
Wherein the first active terminal and the second active terminal are connected to each other,
Wherein the first lower protective metal is superposed only on either the first active terminal or the second active terminal.
플라스틱 계열의 고분자 물질을 포함한 하부기판;
상기 하부기판의 전하를 띤 입자가 상부 쪽으로 이동하는 것을 차단하기 위해서 상기 하부기판 상에 구비된 하부보호금속;
상기 하부보호금속 상에 구비된 액티브;
상기 액티브 상에 구비된 게이트 전극; 및
상기 게이트 전극 상에 구비된 소스 전극 및 드레인 전극을 포함하는 표시패널. A lower substrate;
A lower substrate including a polymer-based polymer material;
A lower protective metal provided on the lower substrate to block charged particles of the lower substrate from moving toward the upper side;
An active disposed on the lower protective metal;
A gate electrode provided on the active layer; And
And a source electrode and a drain electrode provided on the gate electrode.
상기 버퍼 상에, 상기 제1하부보호금속과 절연되며 상기 제1하부보호금속과 중첩되는 제1액티브를 포함하는 스위칭 트랜지스터 및 상기 제2하부보호금속과 절연되며 상기 제2하부보호금속과 중첩되는 제2액티브를 포함하는 구동 트랜지스터를 형성하는 단계;
상기 스위칭 트랜지스터와 구동 트랜지스터의 상단에 평탄막을 형성하는 단계; 및
상기 평탄막 상에, 상기 스위칭 트랜지스터를 통해 공급되는 데이터 전압에 따라 구동되는 상기 구동 트랜지스터의 제1구동전극과 전기적으로 연결되는 제1전극을 갖는 유기발광다이오드를 형성하는 단계를 포함하는 박막 트랜지스터 기판 제조방법. Forming a buffer on the lower substrate comprising a first lower protective metal and a second lower protective metal;
A switching transistor including a first lower protective metal and a first active on the buffer, the switching transistor being insulated from the first lower protective metal and overlapping the first lower protective metal, Forming a driving transistor including a second active;
Forming a flat film on top of the switching transistor and the driving transistor; And
And forming an organic light emitting diode having a first electrode electrically connected to a first driving electrode of the driving transistor driven according to a data voltage supplied through the switching transistor on the flat film, Gt;
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