KR20160001857A - 발광다이오드 패키지 및 발광다이오드 표시장치 - Google Patents

발광다이오드 패키지 및 발광다이오드 표시장치 Download PDF

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Abstract

본 발명은 기판상에 실장되며, 활성화부, 제1타입 반도체 및 제2타입 반도체를 포함하는 발광다이오드 칩과, 상기 제1타입 반도체의 면에 형성된 제1타입 전극과, 상기 제2타입 반도체의 면에 형성된 제2타입 전극을 포함하되, 상기 발광다이오드 칩의 상기 제1타입 반도체 및 상기 제2타입 반도체는, 상기 기판과 수직이 되는 상기 활성화부를 기준으로 양 옆에서 대향하며 위치하는 발광다이오드 패키지와, 이를 활용한 발광다이오드 표시장치에 관한 것이다.

Description

발광다이오드 패키지 및 발광다이오드 표시장치{LIGHT EMITTING DIODE PACKAGE AND LIGHT EMITTING DIODE DISPLAY DEVICE}
본 발명은 발광다이오드 패키지 및 발광다이오드 표시장치에 관한 것이다.
종래, 화합물 반도체의 특성을 이용하여 전기적인 신호를 빛으로 변화시키는 발광다이오드(LED: Light Emitting Diode)는 다른 발광체에 비해 수명이 길고, 구동 전압이 낮으며, 소비 전력이 적다는 장점이 있다. 또한, 응답속도 및 내충격성이 우수할 뿐만 아니라 소형 경량화가 가능하다는 장점도 있다.
따라서, 발광다이오드는 정보 통신 기기의 소형화, 박형화 추세에 따라 더욱 소형화되고 있으며, 최근에는 인쇄회로기판(Printed Circuit Board, PCB)에 직접 탑재하기 위해 표면실장소자(Surface Mount Device) 형으로 만들어지고 있다.
이러한 발광다이오드는 기존의 단순한 점등 램프를 대체할 수 있고, 다양한 컬러를 내는 점등 표시기용, 문자표시기 및 영상표시기 등으로 사용될 수도 있고, 표시장치의 광원으로도 활용될 수 있을 것이다.
특히, 발광다이오드는 액정표시장치(LCD: Liquid Crystal Display)의 백라이트 유닛(BLU: Back Light Unit)의 광원 소자로 할용되고 있다.
하지만, 종래의 발광다이오드 칩은 실장되는 기판과 평행한 활성화층을 기준으로 P형 반도체층과 N형 반도체층이 위 아래로 위치하는 수직 구조를 갖기 때문에, 발광다이오드 칩의 높이가 높아져, 발광다이오드 칩이 실장 되는 높이가 높아져, 발광다이오드 칩을 포함하는 디바이스(백라이트 유닛, 액정표시장치, 각종 정보 통신 기기 등)가 두꺼워지는 문제점이 있어 왔다.
또한, 종래의 발광다이오드 칩은 실장되는 기판과 평행한 활성화층을 기준으로 P형 반도체층과 N형 반도체층이 위 아래로 위치하는 수직 구조로 제작되기 때문에, 동일 웨이퍼 상에 많은 수량의 발광다이오드 칩을 제작할 수 없는 문제점이 있어왔다.
또한, 종래의 발광다이오드 칩은 실장되는 기판과 평행한 활성화층을 기준으로 P형 반도체층과 N형 반도체층이 위 아래로 위치하는 수직 구조를 갖기 때문에, 발광다이오드 칩을 기판에 실장할 때, 발광다이오드 칩이 쓰러지는 문제점이 발생할 수 있다.
또한, 종래의 발광다이오드 칩은 실장되는 기판과 평행한 활성화층을 기준으로 P형 반도체층과 N형 반도체층이 위 아래로 위치하는 수직 구조를 갖기 때문에, 상면에 전극(예: 투명전극)이 형성된다. 이는 광 효율을 떨어뜨리는 문제점도 발생시킨다.
이러한 배경에서, 본 발명의 목적은, 측면 구조(Lateral Structure)를 갖는 발광다이오드 칩을 포함하는 발광다이오드 패키지를 제공하는 데 있다.
본 발명의 다른 목적은, 발광다이오드 칩을 기판에 실장 할 때, 발광다이오드 칩이 쓰러지는 위험을 줄여줄 수 있는 구조를 갖는 발광다이오드 칩을 포함하는 발광다이오드 패키지를 제공하는 데 있다.
본 발명의 또 다른 목적은, 발광다이오드 칩을 자발광 소자로 활용하는 발광다이오드 표시장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 높이가 낮은 발광다이오드 칩을 자발광 소자로 활용함에 있어서, 슬림한 표시패널 및 발광다이오드 표시장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 발광다이오드 칩에서 빛이 방출되는 반대 방향에 전극이 형성되는 것이 가능한 구조를 갖는 발광다이오드 칩을 제공하고, 이를 활용한 높은 광 효율 특성을 갖는 표시패널 및 발광다이오드 표시장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 동일 크기의 웨이퍼 상에서 많은 수량의 발광다이오드 칩을 얻을 수 있도록 하는 발광다이오드 칩 제작 공정과, 이를 위한 측면 구조를 갖는 발광다이오드 칩을 제공하는 데 있다.
본 발명의 또 다른 목적은, 발광다이오드 칩 제작 비용을 절감할 수 있고, 대면적의 표시패널을 저가로 제작할 수 있도록 하는 발광다이오드 칩 제작 공정과, 이를 위한 측면 구조를 갖는 발광다이오드 칩을 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 기판상에 실장되며, 활성화부, 제1타입 반도체 및 제2타입 반도체를 포함하는 발광다이오드 칩; 상기 제1타입 반도체의 면에 형성된 제1타입 전극; 및 상기 제2타입 반도체의 면에 형성된 제2타입 전극을 포함하되, 상기 발광다이오드 칩의 상기 제1타입 반도체 및 상기 제2타입 반도체는, 상기 기판과 수직이 되는 상기 활성화부를 기준으로 양 옆에서 대향하며 위치하는 발광다이오드 패키지를 제공한다.
다른 측면에서, 본 발명은, 각 서브픽셀 영역마다 트랜지스터가 형성된 제1기판; 상기 제1기판과 대향하는 제2기판; 및 상기 각 서브픽셀 영역마다 상기 제1기판상에 실장된 발광다이오드 칩을 포함하고, 상기 발광다이오드 칩은, 상기 제1기판과 수직이 되는 활성화부와, 상기 트랜지스터의 소소 또는 드레인과 연결된 제1타입 반도체와, 공통전극과 연결되며 상기 활성화부를 기준으로 상기 제1타입 반도체에 대향하여 위치하는 제2타입 반도체를 포함하는 발광다이오드 표시장치를 제공한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 측면 구조(Lateral Structure)를 갖는 발광다이오드 칩을 포함하는 발광다이오드 패키지를 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩을 기판에 실장 할 때, 발광다이오드 칩이 쓰러지는 위험을 줄여줄 수 있는 구조를 갖는 발광다이오드 칩을 포함하는 발광다이오드 패키지를 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩을 광원 소자로 활용하는 액정표시장치의 백라이트 유닛을 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩을 자발광으로 활용하는 발광다이오드 표시장치를 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩에서 빛이 방출되는 반대 방향에 전극이 형성되는 것이 가능한 구조를 갖는 발광다이오드 칩을 제공하고, 이를 활용하여 높은 광 효율 특성을 갖는 표시패널 및 발광다이오드 표시장치를 제공하는 효과가 있다.
본 발명에 의하면, 높이가 낮은 발광다이오드 칩을 자발광 소자로 활용함에 있어서, 슬림한 표시패널 및 발광다이오드 표시장치를 제공하는 효과가 있다.
본 발명에 의하면, 동일 크기의 웨이퍼 상에서 많은 수량의 발광다이오드 칩을 얻을 수 있도록 하는 발광다이오드 칩 제작 공정과, 이를 위한 측면 구조를 갖는 발광다이오드 칩을 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩 제작 비용을 절감할 수 있고, 대면적의 표시패널을 저가로 제작할 수 있도록 하는 발광다이오드 칩 제작 공정과, 이를 위한 측면 구조를 갖는 발광다이오드 칩을 제공하는 효과가 있다.
도 1은 실시예에 따른 발광다이오드 칩을 나타낸 도면이다.
도 2는 실시예에 따른 발광다이오드 패키지의 예시도이다.
도 3은 실시예에 따른 발광다이오드 패키지의 다른 예시도이다.
도 4는 실시예에 따른 발광다이오드 칩(100)을 백라이트 유닛의 광원 소자로서 활용한 예시도이다.
도 5는 실시예에 따른 발광다이오드 칩(100)을 백라이트 유닛의 광원 소자로서 활용한 다른 예시도이다.
도 6은 실시예에 따른 발광다이오드 칩를 활용한 발광다이오드 표시장치의 시스템을 나타낸 도면이다.
도 7은 실시예에 따른 발광다이오드 칩을 활용한 발광다이오드 표시장치의 등가회로도이다.
도 8은 실시예에 따른 발광다이오드 표시장치의 하나의 서브픽셀에서, 동일 방향으로 제1타입 전극 및 제2타입 전극이 형성된 발광다이오드 칩이 실장 된 부분에 대한 단면도이다.
도 9는 실시예에 따른 발광다이오드 표시장치의 하나의 서브픽셀에서, 반대 방향으로 제1타입 전극 및 제2타입 전극이 형성된 발광다이오드 칩이 실장 된 부분에 대한 단면도이다.
도 10 및 도 11은 실시예에 따른 발광다이오드 표시장치의 단면도이다.
도 12는 실시예에 따른 발광다이오드 칩의 사이즈를 나타낸 도면이다.
도 13은 실시예에 따른 발광다이오드 칩을 제작하는 절차를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 실시예에 따른 발광다이오드 칩(Light Emitting Diode (LED) Chip, 100)을 나타낸 도면이다.
도 1을 참조하면, 실시예에 따른 발광다이오드 칩(100)은, 기판(10)상에 실장되며(Mounting), 활성화부(130), 제1타입 반도체(110) 및 제2타입 반도체(120) 등을 포함한다.
여기서, 제1타입 반도체(110)는 P형 반도체 또는 N형 반도체일 수 있고, 제2타입 반도체(120)는 N형 반도체 및 P형 반도체일 수 있다.
도 1을 참조하면, 실시예에 따른 발광다이오드 칩(100)의 제1타입 반도체(110) 및 제2타입 반도체(120)는, 기판(10)과 수직이 되는 활성화부(130)를 기준으로, 양 옆에서 대향하며 위치한다.
도 1을 참조하면, 실시예에 따른 발광다이오드 칩(100)에서, 제1타입 반도체(110) 및 제2타입 반도체(120) 간의 방향 벡터(V)는 기판(10)의 법선 벡터(U)와 수직이다.
전술한 바와 같이, 제1타입 반도체(110) 및 제2타입 반도체(120)이 배치됨에 따라, 실시예에 따른 발광다이오드 칩(100)은 기판(10) 상에 옆으로 뉘운 형태를 갖는다.
이러한 의미에서, 본 명세서에서, 실시예에 따른 발광다이오드 칩(100)은 "측면 구조(Lateral Structure)"를 갖는 칩이라고 한다.
도 1을 참조하면, 실시예에 따른 발광다이오드 칩(100)은, 플립 칩(Flip Chip) 방식 또는 와이어본딩(Wire Bonding) 방식으로 기판(10)에 실장되어 있다.
여기서, 와이어본딩 실장 방식은, 금속 와이어 또는 블그리드어레이(BGA: Ball Greed Array) 등의 중간 연결 매체를 사용하여, 발광다이오드 칩(100)의 전극을 기판(10)에 접속시킴으로써, 발광다이오드 칩(100)을 기판(10)에 실장시키는 방식이다.
그리고, 플립 칩 실장 방식은, 금속 와이어 또는 블그리드어레이(BGA: Ball Greed Array) 등의 중간 연결 매체를 사용하지 않고, 발광다이오드 칩(100)을 기판(10)에 실장시키는 방식이다. 이 플립 칩 실장 방식을 와이어리스 본딩(Wireless Bonding) 방식이라고도 한다.
다시 말해, 플립 칩 실장 방식의 경우, 발광다이오드 칩(100)의 면에 형성된 전극을 기판(10)에 그대로 융착시킴으로써, 발광다이오드 칩(100)을 기판(10)에 실장시킨다.
이하에서는, 실시예에 따른 발광다이오드 칩(100)은 플립 칩(Flip Chip) 방식으로 기판(10)에 실장 된 경우를 예로 들어 설명한다.
본 명세서에서는, 발광다이오드 칩(100)과 그 면에 형성된 전극 등을 포함하여 "발광다이오드 패키지"라고 한다.
도 2는 실시예에 따른 발광다이오드 패키지의 예시도이다.
도 2를 참조하면, 발광다이오드 패키지는, 활성화부(130), 제1타입 반도체(110) 및 제2타입 반도체(120)를 포함하는 발광다이오드 칩(100)과, 제1타입 반도체(110)의 면에 형성된 제1타입 전극(210)과, 제2타입 반도체(120)의 면에 형성된 제2타입 전극(220) 등을 포함한다.
도 2를 참조하면, 제1타입 전극(210) 및 제2타입 전극(220)은, 제1타입 반도체(110) 및 제2타입 반도체(120)에서 동일한 방향을 향하는 면에 각각 형성된다.
예를 들어, 제1타입 전극(210)은 제1타입 반도체(110)의 면 중에서 기판(10)을 향하는 면에 형성될 때, 제2타입 전극(220)도 제2타입 반도체(120)의 면 중에서 기판(10)을 향하는 면에 형성된다.
도 2에 도시된 실시예에 따른 발광다이오드 패키지의 경우, 발광다이오드 칩(100)의 제1타입 반도체(110) 및 제2타입 반도체(120)의 각 면에 형성된 제1타입 전극(210) 및 제2타입 전극(220)은, 기판(10)에 접속될 수 있다.
여기서, 제1타입 전극(210) 및 제2타입 전극(220)이 기판(10)에 접속된다는 것은, 제1타입 전극(210) 및 제2타입 전극(220)이 기판(10) 상에 형성된 전극 또는 패턴에 접속(연결)된다는 것을 의미한다.
도 3은 실시예에 따른 발광다이오드 패키지의 예시도이다.
도 3을 참조하면, 발광다이오드 패키지는, 활성화부(130), 제1타입 반도체(110) 및 제2타입 반도체(120)를 포함하는 발광다이오드 칩(100)과, 제1타입 반도체(110)의 면에 형성된 제1타입 전극(210)과, 제2타입 반도체(120)의 면에 형성된 제2타입 전극(220) 등을 포함한다.
도 3을 참조하면, 제1타입 전극(210) 및 제2타입 전극(220)은, 제1타입 반도체(110) 및 제2타입 반도체(120)에서 서로 다른 방향을 향하는 면에 각각 형성된다.
예를 들어, 제1타입 전극(210)은 제1타입 반도체(110)의 면 중에서 기판(10)을 향하는 면에 형성될 때, 제2타입 전극(220)은 제2타입 반도체(120)의 면 중에서 기판(10)의 반대 방향을 향하는 면에 형성된다.
한편, 실시예에 따른 발광다이오드 칩(100)은 디스플레이 분야에서 다양한 광원(Light Source)으로 응용될 수 있다.
응용 예로서, 실시예에 따른 발광다이오드 칩(100)은 액정표시장치(LCD: Liquid Crystal Display)의 백라이트 유닛(BLU: Backlight Unit)의 광원 소자로 활용될 수 있다.
다른 응용 예로서, 실시예에 따른 발광다이오드 칩(100)은 표시장치 내 표시패널의 각 서브픽셀(Sub-Pixel) 영역마다 형성되어 자발광 소자로서 활용될 수 있다. 이 경우, 표시장치는 액정표시장치와 같이 별도의 백라이트 유닛을 필요로 하지 않는다. 또한, 발광다이오드 칩(100)은, 액정표시장치의 표시패널의 액정 셀 형성을 위한 액정과 컬러필터를 대체하는 것으로 볼 수 있다. 이 경우, 표시장치를 "발광다이오드 표시장치(Light Emitting Diode Display Device)"라고 한다.
도 4는 실시예에 따른 발광다이오드 칩(100)을 백라이트 유닛(BLU)의 제1 광원 소자(400)로서 활용한 예시도이다.
도 4를 참조하면, 백라이트 유닛의 제1 광원 소자(400)는, 기판(10)과, 기판(10) 상에 플립 칩 방식으로 실장되며 제1타입 전극(210) 및 제2타입 전극(220)이 형성된 적어도 하나의 발광다이오드 칩(100)과, 적어도 하나의 발광다이오드 칩(100)이 실장된 기판(10) 상에 형성된 봉지층(400) 등을 포함한다.
도 4를 참조하면, 봉지층(400)은 적색 형광체, 녹색 형광체 및 청색 형광체 중 하나 이상을 포함할 수 있다.
또한, 도 4를 참조하면, 봉지층(400)은, 발광다이오드 칩(100)에 나오는 빛의 지향각을 넓게 해주기 위하여, 위로 볼록한 형상을 가질 수 있다.
또한, 도 4를 참조하면, 발광다이오드 칩(100)에 나오는 빛의 지향각을 넓게 해주기 위하여, 봉지층(400) 상에 위로 볼록한 형상의 렌즈가 더 배치될 수 있다.
도 5는 실시예에 따른 발광다이오드 칩(100)을 백라이트 유닛의 제2 광원 소자(500)로서 활용한 다른 예시도이다.
도 5를 참조하면, 백라이트 유닛의 제2 광원 소자(400)는, 기판(10)과, 기판(10) 상에 플립 칩 방식으로 실장되며 제1타입 전극(210) 및 제2타입 전극(220)이 형성된 적어도 하나의 발광다이오드 칩(100)과, 적어도 하나의 발광다이오드 칩(100)이 실장된 기판(10) 상에 배치되는 렌즈(510) 등을 포함한다.
여기서, 렌즈(510)는, 발광다이오드 칩(100)에 나오는 빛의 지향각을 넓게 해주기 위한 구조물이다.
도 6은 실시예에 따른 발광다이오드 칩(100)를 활용한 발광다이오드 표시장치(600)의 시스템을 나타낸 도면이다.
도 6을 참조하면, 실시예에 따른 발광다이오드 칩(100)를 활용한 발광다이오드 표시장치(600)는, 데이터 라인들(DL1, DL2, ... , DLm)과 게이트 라인들(GL1, GL2, ... , GLn)이 교차하는 방향으로 형성된 표시패널(610)과, 데이터 라인들(DL1, DL2, ... , DLm)로 데이터 전압을 공급하는 데이터 구동부(620)와, 게이트 라인들(GL1, GL2, ... , GLn)로 스캔 신호를 순차적으로 공급하는 게이트 구동부(630)와, 데이터 구동부(620) 및 게이트 구동부(630)의 구동 타이밍을 제어하는 타이밍 컨트롤러(640) 등을 포함한다.
도 6을 참조하면, 표시패널(610)은 제1기판(611)과 제1기판(612)에 대향하는 제2기판(612)을 포함한다.
제1기판(611)에는 데이터 라인들(DL1, DL2, ... , DLm)과 게이트 라인들(GL1, GL2, ... , GLn)이 교차하는 지점에 서브픽셀(Sub-Pixel)이 정의된다.
제1기판(611)에서 각 서브픽셀 영역(P)에는, 트랜지스터(TR: Transistor)와 실시예에 따른 발광다이오드 칩(100)이 배치된다.
각 서브픽셀 영역(P)에 형성된 트랜지스터(TR)에서, 드레인(또는 소스)은 데이터 라인(DLi, 1≤i≤m)과 연결되고, 게이트(Gate)는 게이트 라인(GLj, 1≤j≤n)과 연결되며, 소스(또는 드레인)는 발광다이오드 칩(100)의 일단과 연결된다.
각 서브픽셀 영역(P)에 실장된 발광다이오드 칩(100)에서, 일단은 트랜지스터(TR)의 소스(또는 드레인)와 연결되고, 타단은 공통전압(Common Voltage)을 공급하는 공통전압 라인(CVL: Common Voltage Line)과 연결된 공통전극(CE: Common Electrode)과 연결된다. 여기서, 공통전극(CE)은, ITO 등의 투명전극일 수도 있고, 불투명한 금속전극일 수도 있다.
제1기판(611)에는 적색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀 등이 반복적으로 정의될 수 있다.
도 7은 실시예에 따른 발광다이오드 칩(100)을 활용한 발광다이오드 표시장치(600)의 등가회로도이다.
도 7을 참조하면, 전술한 바와 같이, 제1기판(611)에는 적색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀 등이 반복적으로 정의될 수 있다.
도 7을 참조하면, 적색 서브픽셀에는 제1 발광다이오드 칩(100R)이 실장되고, 녹색 서브픽셀에는 제2 발광다이오드 칩(100G)이 실장되며, 청색 서브픽셀에는 제3 발광다이오드 칩(100B)이 실장된다.
제1 발광다이오드 칩(100R)은, 적색 서브픽셀에 실장되어 있는 발광다이오드 칩(100)일 뿐, 방출하는 빛이 반드시 적색인 것은 아니다. 예를 들어, 제1 발광다이오드 칩(100R)은 적색 빛을 내는 발광다이오드 칩(100)일 수도 있고, 경우에 따라서는, 청색 빛을 내는 발광다이오드 칩(100) 또는 2개의 서로 다른 UV(Ultra Violet) 파장을 방출하는 발광다이오드 칩(100)일 수도 있다.
마찬가지로, 제2 발광다이오드 칩(100G)은, 녹색 서브픽셀에 실장되어 있는 발광다이오드 칩(100)일 뿐, 방출하는 빛이 반드시 녹색인 것은 아니다. 예를 들어, 제2 발광다이오드 칩(100G)은 녹색 빛을 내는 발광다이오드 칩(100)일 수도 있고, 경우에 따라서는, 청색 빛을 내는 발광다이오드 칩(100) 또는 UV 파장을 방출하는 발광다이오드 칩(100)일 수도 있다.
또한, 마찬가지로, 제3 발광다이오드 칩(100G)은, 청색 서브픽셀에 실장되어 있는 발광다이오드 칩(100)일 뿐, 방출하는 빛이 반드시 청색인 것은 아니다. 예를 들어, 제3 발광다이오드 칩(100G)은 청색 빛을 내는 발광다이오드 칩(100)일 수도 있고, 경우에 따라서는, UV 파장을 방출하는 발광다이오드 칩(100)일 수도 있다.
도 8은 실시예에 따른 발광다이오드 표시장치(600)의 하나의 서브픽셀에서, 동일 방향으로 제1타입 전극(210) 및 제2타입 전극(220)이 형성된 발광다이오드 칩(100)이 실장 된 부분에 대한 단면도이다.
제1기판(611) 상에 트랜지스터(TR)의 게이트(810)가 형성되어 있다.
게이트(810)가 형성된 제1기판(611) 상에 게이트 절연막(820)이 형성되어 있다.
게이트 절연막(820) 상에 활성화층(830)이 형성되어 있다.
활성화층(830) 상에 트랜지스터(TR)의 드레인-소스(840, 850)가 형성되어 있다. 이때, 공통전극(CE)이 트랜지스터(TR)의 드레인-소스(840, 850)와 동일한 층에 형성될 수 있다.
여기서, 트랜지스터(TR)의 드레인-소스(840, 850)와 동일한 층에 형성되는 공통전극(CE)을 "CEdown"이라고 한다. 이와 같이, 트랜지스터(TR)의 드레인-소스(840, 850)와 동일한 층에 형성되는 공통전극(CEdown)은 드레인-소스(840, 850)와 동일한 물질이다.
트랜지스터(TR)의 드레인-소스(840, 850) 및 공통전극(CEdown)이 형성된 이후, 그 위에, 절연층(860)이 형성되어 있다.
이후, 발광다이오드 칩(100)이 실장(Mounting) 되어 있다.
발광다이오드 칩(100)의 실장 방식은, 일 예로, 도 8에서와 같이, 플립칩(Flip Chip) 실장 방식일 수 있다.
여기서, 발광다이오드 칩(100)은, 전술한 바와 같이, 제1기판(611)과 수직이 되는 활성화부(130)와, 트랜지스터(TR)의 소소(또는 드레인)과 연결된 제1타입 반도체(110)와, 공통전극(CE)과 연결되며 활성화부(130)를 기준으로 제1타입 반도체(110)에 대향하여 위치하는 제2타입 반도체(120)를 포함한다.
이러한 발광다이오드 칩(100)을 실장시키기 위하여, 발광다이오드 칩(100)의 제1타입 반도체(110)와 트랜지스터의 소스(또는 드레인)을 연결해주는 제1타입 전극(210)과, 발광다이오드 칩(100)의 제2타입 반도체(120)와 공통전극(CEdown)을 연결해주는 제2타입 전극(220)이 발광다이오드 칩(100)에 형성되어 있다.
공통전극(CE)이 트랜지스터(TR)의 드레인-소스(840, 850)와 동일한 층에 형성된다는 점에서, 제1타입 전극(210) 및 제2타입 전극(220)의 형성 위치를 설명하면, 다음과 같다.
제2타입 전극(220)이 연결되는 공통전극(CE)과 제1타입 전극(210)이 연결되는 트랜지스터(TR)의 소스(850)가 동일한 층에 있기 때문에, 제1타입 전극(210) 및 제2타입 전극(220)은, 제1타입 반도체(110) 및 제2타입 반도체(120)에서 동일한 방향(제1기판(611)을 바라보는 방향)을 향하는 면에 각각 형성되어 있다.
즉, 발광다이오드 칩(100)의 제1타입 반도체(110)의 면 중에서 제1기판(611)을 향하는 면에 제1타입 전극(210)이 형성되고, 발광다이오드 칩(100)의 제2타입 반도체(120)의 면 중에서 제1기판(611)을 향하는 면에 제2타입 전극(220)이 형성되어 있다.
따라서, 제1타입 전극(210) 및 제2타입 전극(220) 모두는 발광다이오드 칩(100)과 제1기판(611) 사이에 위치한다.
한편, 발광다이오드 칩(100)에서, 제1타입 반도체(110) 및 제2타입 반도체(120) 간의 방향 벡터(V)는 제1기판(611)의 법선 벡터(U)와 수직이다(U⊥V).
도 8에 도시된 바와 같은 형성 위치에 따라 제1타입 및 제2타입 전극(210, 220)이 형성된 발광다이오드 칩(100)을 적색 서브픽셀 영역, 녹색 서브픽셀 영역 및 청색 서브픽셀 영역에 실장 한 것을 도 10에 도시한다.
도 10을 참조하면, 적색 서브픽셀 영역에 실장된 제1 발광다이오드 칩(100R)은, 적색 서브픽셀에 실장되어 있는 발광다이오드 칩(100)일 뿐, 방출하는 빛이 반드시 적색인 것은 아니다. 예를 들어, 제1 발광다이오드 칩(100R)은 적색 빛을 내는 발광다이오드 칩(100)일 수도 있고, 경우에 따라서는, 청색 빛을 내는 발광다이오드 칩(100) 또는 UV 파장을 방출하는 발광다이오드 칩(100)일 수도 있다.
마찬가지로, 녹색 서브픽셀 영역에 실장된 제2 발광다이오드 칩(100G)은, 녹색 서브픽셀에 실장되어 있는 발광다이오드 칩(100)일 뿐, 방출하는 빛이 반드시 녹색인 것은 아니다. 예를 들어, 제2 발광다이오드 칩(100G)은 녹색 빛을 내는 발광다이오드 칩(100)일 수도 있고, 경우에 따라서는, 청색 빛을 내는 발광다이오드 칩(100) 또는 UV 파장을 방출하는 발광다이오드 칩(100)일 수도 있다.
또한, 마찬가지로, 청색 서브픽셀 영역에 실장된 제3 발광다이오드 칩(100G)은, 청색 서브픽셀에 실장되어 있는 발광다이오드 칩(100)일 뿐, 방출하는 빛이 반드시 청색인 것은 아니다. 예를 들어, 제3 발광다이오드 칩(100G)은 청색 빛을 내는 발광다이오드 칩(100)일 수도 있고, 경우에 따라서는, UV 파장을 방출하는 발광다이오드 칩(100)일 수도 있다.
도 10을 참조하면, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀 각각에 트랜지스터(TR) 및 발광다이오드 칩(100R, 100G, 100B)이 형성 및 실장된 제1기판(611)은, 각 개별 서브픽셀 사이의 빛 투과를 차단하기 위한 블랙 매트릭스(1020)가 형성된 제2기판(612)과 접착층(1000)에 의해 합착되어 있다.
즉, 각 서브픽셀에서의 발광다이오드 칩(100R, 100G, 100B)과 제2기판(612) 사이에는 접착층(1000)이 형성되어 있다.
이러한 접착층(1000)은 형광체를 포함할 수 있다.
각 접착층(1000)에 형광체가 포함되는 경우, 형광체는 대응되는 서브픽셀의 색상 및/또는 발광다이오드 칩 종류에 따라 달라질 수 있다.
예를 들어, 적색 빛을 방출해야 하는 적색 서브픽셀에서, 제1 발광다이오드 칩(100R)이 적색 빛을 방출하는 발광다이오드 칩(100)인 경우, 적색 서브픽셀 영역의 접착층(1000)에는 형광체가 포함될 필요가 없다. 만약, 적색 빛을 방출해야 하는 적색 서브픽셀에서, 제1 발광다이오드 칩(100R)이 청색 빛을 방출하는 발광다이오드 칩(100)이거나, UV 파장을 방출하는 발광다이오드 칩(100)인 경우, 적색 서브픽셀 영역의 접착층(1000)에는 적색 형광체가 포함될 수 있다.
예를 들어, 녹색 빛을 방출해야 하는 녹색 서브픽셀에서, 제2 발광다이오드 칩(100G)이 녹색 빛을 방출하는 발광다이오드 칩(100)인 경우, 녹색 서브픽셀 영역의 접착층(1000)에는 형광체가 포함될 필요가 없다. 만약, 녹색 빛을 방출해야 하는 녹색 서브픽셀에서, 제2 발광다이오드 칩(100G)이 청색 빛을 방출하는 발광다이오드 칩(100)이거나, UV 파장을 방출하는 발광다이오드 칩(100)인 경우, 녹색 서브픽셀 영역의 접착층(1000)에는 녹색 형광체가 포함될 수 있다.
예를 들어, 청색 빛을 방출해야 하는 청색 서브픽셀에서, 제3 발광다이오드 칩(100B)이 청색 빛을 방출하는 발광다이오드 칩(100)인 경우, 청색 서브픽셀 영역의 접착층(1000)에는 형광체가 포함될 필요가 없다. 만약, 청색 빛을 방출해야 하는 청색 서브픽셀에서, 제3 발광다이오드 칩(100B)이 UV 파장을 방출하는 발광다이오드 칩(100)인 경우, 청색 서브픽셀 영역의 접착층(1000)에는 청색 형광체가 포함될 수 있다.
도 9는 실시예에 따른 발광다이오드 표시장치(600)의 하나의 서브픽셀에서, 서로 다른 방향으로 제1타입 전극(210) 및 제2타입 전극(220)이 형성된 발광다이오드 칩(100)이 실장 된 부분에 대한 단면도이다.
제1기판(611) 상에 트랜지스터(TR)의 게이트(810)가 형성된다.
게이트(810)가 형성된 제1기판(611) 상에 게이트 절연막(820)이 형성된다.
게이트 절연막(820) 상에 활성화층(830)이 형성된다.
활성화층(830) 상에 트랜지스터(TR)의 드레인-소스(840, 850)가 형성된다.
이후, 도 9에 도시된 바와 같이, 절연층(860)이 형성된다.
여기서, 활성화층(830) 상에 형성된 절연층(860)은 발광다이오드 칩(100)의 제1타입 반도체(120)가 닿는 부분이 된다.
이후, 발광다이오드 칩(100)이 실장(Mounting) 될 수 있다.
발광다이오드 칩(100)의 실장 방식은, 일 예로, 도 9에서와 같이, 플립칩(Flip Chip) 실장 방식일 수 있다.
여기서, 발광다이오드 칩(100)은, 전술한 바와 같이, 제1기판(611)과 수직이 되는 활성화부(130)와, 트랜지스터(TR)의 소소(또는 드레인)과 연결된 제1타입 반도체(110)와, 공통전극(CE)과 연결되며 활성화부(130)를 기준으로 제1타입 반도체(110)에 대향하여 위치하는 제2타입 반도체(120)를 포함한다.
이러한 발광다이오드 칩(100)을 실장시키기 위하여, 발광다이오드 칩(100)의 제1타입 반도체(110)와 트랜지스터의 소스(또는 드레인)을 연결해주는 제1타입 전극(210)과, 발광다이오드 칩(100)의 제2타입 반도체(120)와 공통전극(CE)을 연결해주는 제2타입 전극(220)이 발광다이오드 칩(100)에 형성되어 있다.
도 9에 도시된 바와 같이, 제1타입 전극(210) 및 제2타입 전극(220)은, 제1타입 반도체(110) 및 제2타입 반도체(120)에서 서로 다른 방향을 바라보는 방향)을 향하는 면에 각각 형성되어 있다.
즉, 발광다이오드 칩(100)의 제1타입 반도체(110)의 면 중에서 제1기판(611)을 향하는 면에 제1타입 전극(210)이 형성되고, 발광다이오드 칩(100)의 제2타입 반도체(120)의 면 중에서 제1기판(611)의 반대 방향을 향하는 면에 제2타입 전극(220)이 형성되어 있다.
따라서, 제1타입 전극(210)은 발광다이오드 칩(100)과 제1기판(611) 사이에 위치하고, 제2타입 전극(220)은 제1기판(611)에 대향하는 제2기판(612)과 발광다이오드 칩(100) 사이에 위치한다.
이후, 제2타입 전극(220)과 접촉되어 공통전극(CE)이 형성된다.
이에 따라, 도 9의 실장 방식의 예시에서는, 공통전극(CE)이 트랜지스터(TR)의 드레인-소스(840, 850)와 다른 층에 형성된다.
여기서, 트랜지스터(TR)의 드레인-소스(840, 850)와 다른 층에 형성되는 공통전극(CE)을 "CEup"이라고 한다. 이와 같이, 트랜지스터(TR)의 드레인-소스(840, 850)와 다른 층에 형성되는 공통전극(CEup)은 ITO(Indium Tin Oxide) 등의 투명전극일 수 있다.
한편, 발광다이오드 칩(100)에서, 제1타입 반도체(110) 및 제2타입 반도체(120) 간의 방향 벡터(V)는 제1기판(611)의 법선 벡터(U)와 수직이다(U⊥V).
도 9에 도시된 바와 같은 형성 위치에 따라 제1타입 및 제2타입 전극(210, 220)이 형성된 발광다이오드 칩(100)을 적색 서브픽셀 영역, 녹색 서브픽셀 영역 및 청색 서브픽셀 영역에 실장 한 것을 도 11에 도시한다.
도 11을 참조하면, 적색 서브픽셀 영역에 실장된 제1 발광다이오드 칩(100R)은, 적색 서브픽셀에 실장되어 있는 발광다이오드 칩(100)일 뿐, 방출하는 빛이 반드시 적색인 것은 아니다.
예를 들어, 제1 발광다이오드 칩(100R)은 적색 빛을 내는 발광다이오드 칩(100)일 수도 있고, 경우에 따라서는, 청색 빛을 내는 발광다이오드 칩(100) 또는 UV 파장을 방출하는 발광다이오드 칩(100)일 수도 있다.
마찬가지로, 녹색 서브픽셀 영역에 실장된 제2 발광다이오드 칩(100G)은, 녹색 서브픽셀에 실장되어 있는 발광다이오드 칩(100)일 뿐, 방출하는 빛이 반드시 녹색인 것은 아니다.
예를 들어, 제2 발광다이오드 칩(100G)은 녹색 빛을 내는 발광다이오드 칩(100)일 수도 있고, 경우에 따라서는, 청색 빛을 내는 발광다이오드 칩(100) 또는 UV 파장을 방출하는 발광다이오드 칩(100)일 수도 있다.
또한, 마찬가지로, 청색 서브픽셀 영역에 실장된 제3 발광다이오드 칩(100G)은, 청색 서브픽셀에 실장되어 있는 발광다이오드 칩(100)일 뿐, 방출하는 빛이 반드시 청색인 것은 아니다.
예를 들어, 제3 발광다이오드 칩(100G)은 청색 빛을 내는 발광다이오드 칩(100)일 수도 있고, 경우에 따라서는, UV 파장을 방출하는 발광다이오드 칩(100)일 수도 있다.
도 11을 참조하면, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀 각각에 트랜지스터(TR) 및 발광다이오드 칩(100R, 100G, 100B)이 형성 및 실장된 제1기판(611)은, 각 개별 서브픽셀 사이의 빛 투과를 차단하기 위한 블랙 매트릭스(1020)가 형성된 제2기판(612)과 접착층(1000)에 의해 합착되어 있다.
즉, 각 서브픽셀에서의 발광다이오드 칩(100R, 100G, 100B)과 제2기판(612) 사이에는 접착층(1000)이 형성되어 있다.
이러한 접착층(1000)은 형광체를 포함할 수 있다.
각 접착층(1000)에 형광체가 포함되는 경우, 형광체는 대응되는 서브픽셀의 색상 및 발광다이오드 칩 종류 중 하나 이상에 따라 달라질 수 있다.
예를 들어, 적색 빛을 방출해야 하는 적색 서브픽셀에서, 제1 발광다이오드 칩(100R)이 적색 빛을 방출하는 발광다이오드 칩(100)인 경우, 적색 서브픽셀 영역의 접착층(1000)에는 형광체가 포함될 필요가 없다.
만약, 적색 빛을 방출해야 하는 적색 서브픽셀에서, 제1 발광다이오드 칩(100R)이 청색 빛을 방출하는 발광다이오드 칩(100)이거나, UV 파장을 방출하는 발광다이오드 칩(100)인 경우, 적색 서브픽셀 영역의 접착층(1000)에는 적색 형광체가 포함될 수 있다.
예를 들어, 녹색 빛을 방출해야 하는 녹색 서브픽셀에서, 제2 발광다이오드 칩(100G)이 녹색 빛을 방출하는 발광다이오드 칩(100)인 경우, 녹색 서브픽셀 영역의 접착층(1000)에는 형광체가 포함될 필요가 없다.
만약, 녹색 빛을 방출해야 하는 녹색 서브픽셀에서, 제2 발광다이오드 칩(100G)이 청색 빛을 방출하는 발광다이오드 칩(100)이거나, UV 파장을 방출하는 발광다이오드 칩(100)인 경우, 녹색 서브픽셀 영역의 접착층(1000)에는 녹색 형광체가 포함될 수 있다.
예를 들어, 청색 빛을 방출해야 하는 청색 서브픽셀에서, 제3 발광다이오드 칩(100B)이 청색 빛을 방출하는 발광다이오드 칩(100)인 경우, 청색 서브픽셀 영역의 접착층(1000)에는 형광체가 포함될 필요가 없다.
만약, 청색 빛을 방출해야 하는 청색 서브픽셀에서, 제3 발광다이오드 칩(100B)이 UV 파장을 방출하는 발광다이오드 칩(100)인 경우, 청색 서브픽셀 영역의 접착층(1000)에는 청색 형광체가 포함될 수 있다.
도 12는 실시예에 따른 발광다이오드 칩(100)의 사이즈를 나타낸 도면이다.
도 12를 참조하면, 실시예에 따른 발광다이오드 칩(100)은, 제1기판(611)에서 위로 향하는 방향으로의 높이(H), 즉, 제1타입 반도체(110) 및 제2타입 반도체(120)의 높이가 H이고, 제1타입 반도체(110)의 끝에서 제2타입 반도체(120)의 끝까지의 길이가 L이며, 제1타입 반도체(110) 및 제2타입 반도체(120)의 폭이 W이다.
도 12를 참조하면, 발광다이오드 칩(100)의 높이(H)는 발광다이오드 칩(100)의 길이(L) 및 폭(W) 보다 값이 작다.
예를 들어, 발광다이오드 칩(100)의 높이(H)는 1 내지 3μm이고, 발광다이오드 칩(100)의 길이(L)는 6 내지 8μm이며, 발광다이오드 칩(100)의 폭(W)은 3 내지 5μm일 수 있다. 더 구체적인 예로서, 발광다이오드 칩(100)의 높이(H), 길이(L) 및 폭(W)은 2.5μm, 8μm 및 5μm일 수 있다.
도 12를 참조하면, 실시예에 따른 발광다이오드 칩(100)은 전술한 바와 같이 "측면 구조(Lateral Structure)"를 갖기 때문에, 발광다이오드 칩(100)이 실장되는 높이가 제1타입 반도체(110) 및 제2타입 반도체(120)의 높이(H)에 해당한다.
이로 인해, 표시패널(610)의 두께, 즉, 제1기판(611)과 제2기판(612) 간의 거리가 좁아질 수 있고, 발광다이오드 표시장치(600)를 슬림하게 만들 수 있는 장점이 있다.
또한, 실시예에 따른 발광다이오드 칩(100)은, 제1기판(611) 상에 뉘어서 실장되는 "측면 구조(Lateral Structure)"이기 때문에, 실장 시, 발광다이오드 칩(100)이 쓰러지는 위험성이 줄어드는 장점도 있다.
이뿐만 아니라, 실시예에 따른 발광다이오드 칩(100)은 "측면 구조(Lateral Structure)"로 만들어지기 때문에, 동일 크기의 웨이퍼(Wafer) 상에서 훨씬 많은 수량의 칩을 얻을 수 있는 장점이 있으며, 이로 인해, 칩 제조 비용을 상당히 절감할 수 있다.
이에 대하여, 도 13에 도시된 실시예에 따른 발광다이오드 칩(100)의 제작 절차를 참조하여 더욱 상세하게 설명한다.
이상에서 기재된 제1타입 반도체(110)는 P형 반도체 또는 N형 반도체일 수 있고, 제2타입 반도체(120)는 N형 반도체 및 P형 반도체일 수 있다.
아래의 도 13에서는, 제1타입 반도체(110)를 P형 반도체(110)로 기재하고, 제2타입 반도체(120)를 N형 반도체(120)로 기재한다.
도 13은 실시예에 따른 발광다이오드 칩(100)을 제작하는 절차를 나타낸 도면이다.
발광다이오드 칩(100)의 제작 공정은, 에피택시얼 웨이퍼(Epitaxial wafer, "에피 웨이퍼"라고도 함) 제조 공정(도 13의 (a))과, 칩 생산 공정(도 13의 (b) 내지 (d)) 등으로 이루어질 수 있다.
먼저, 에피 웨이퍼 제조 공정과 관련하여, 도 13의 (a)를 참조하면, 에피택시얼 성장(Epitaxial Growth) 기술을 이용하여, 기판(1300) 상에 N형 반도체(120), 활성화부(130) 및 P형 반도체(110)를 차례대로 성장시킨다. 여기서, 기판(1300) 상에 성장된 부분(N형 반도체(120), 활성화부(130) 및 P형 반도체(110))을 에피택시얼 층(Epitaxial Layer, 1310)이라고 한다. 이때, 에피택시얼 층(1310)의 두께는, 제작할 발광다이오드 칩(100)의 길이(L)에 해당한다.
여기서, 예를 들어, 기판(1300)은, 적색 빛을 방출하는 적색 발광다이오드 칩(100)을 제작하는 경우, 인화인듐(InP) 기판 또는 갈륨비소(GaAs) 기판 등일 수 있고, 청색 또는 녹색 빛을 방출하는 청색 또는 녹색 발광다이오드 칩(100)을 제작하는 경우, 사파이어(Sapphire) 기판일 수 있다.
도 13의 (a)를 참조하면, 적색 발광다이오드 칩(100)을 제작하는 경우, 인화인듐(InP) 기판 또는 갈륨비소(GaAs) 기판 등의 기판(1300)을 에칭(Etching) 또는 CMP(Chemical Machanical Polishing) 공정 등으로 제거한다.
도 13의 (a)를 참조하면, 청색 또는 녹색 발광다이오드 칩(100)을 제작하는 경우, 사파이어 기판 등의 기판(1300)을 화학적 또는 레이저 등을 이용하는 리프트-오프(Lift-Off) 공정을 통해 제거한다.
이와 같이, 기판(1300)이 제거되어 남은 에피택시얼 층(1310)을 에피택시얼 웨이퍼(1320)라고 한다.
여기서, 에피택시얼 웨이퍼(1320)의 두께는, 제작할 발광다이오드 칩(100)의 길이(L)에 해당한다.
도 13의 (b)를 참조하면, 에피택시얼 웨이퍼(1320)에 대하여, 레이저 스크라이브(Laser Scriber) 또는 에칭(Etching) 등을 통해 일정 간격으로 다이싱(Dicing) 공정을 진행한다.
이러한 다이싱 공정 시, 다이싱 되는 간격은, 제작할 발광다이오드 칩(100)의 높이(H)에 해당한다.
이와 같이, 에피택시얼 웨이퍼(1320)를 다이싱 할 때, 발광다이오드 칩(100)에서 길이(L) 및 폭(W)보다는 상대적으로 짧은 높이(H)에 해당하는 간격으로 다이싱 처리를 하기 때문에, 에피택시얼 웨이퍼(1320)에서 더욱 많은 발광다이오드 칩(100)을 제작할 수 있게 되는 것이다.
도 13의 (b)를 참조하면, 에피택시얼 웨이퍼(1320)의 측면을 보면, 에피택시얼 성장(Epitaxial Growth) 기술을 통해, N형 반도체(120), 활성화부(130) 및 P형 반도체(110)이 쌓여 있다는 것을 알 수 있다.
도 13의 (c)를 참조하면, 서브-마운트 플레이트(Sub-Mount Plate, 1330) 상에, 에피택시얼 웨이퍼(1320)에서 다이싱 된 조각들(1340)을 옆으로 뉘운다.
도 13의 (d)를 참조하면, 서브-마운트 플레이트(Sub-Mount Plate, 1330) 상에 옆으로 뉘워진 조각들(1340) 위에, 제1타입 전극(210) 및 제2타입 전극(220)을 형성한다. 이때, 도 8의 제1타입 및 제2타입 전극(210, 220)의 형성 위치 구조의 경우는 조각들(1340) 위에 제1타입 전극(210) 및 제2타입 전극(220)을 그대로 형성하면 되고, 도 9의 제1타입 및 제2타입 전극(210, 220)의 형성 위치 구조의 경우는, 조각들(1340)을 뒤집어가면서 제1타입 전극(210) 및 제2타입 전극(220)을 형성하면 된다.
이후, 도 13의 (d)를 참조하면, 서브-마운트 플레이트(Sub-Mount Plate, 1330) 상에 옆으로 뉘워져 제1타입 전극(210) 및 제2타입 전극(220)이 형성된 조각들(1340)을 일정 간격으로 다이싱 처리한다.
이때, 다이싱 처리되는 간격은, 제작할 발광다이오드 칩(100)의 폭(W)에 해당한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 측면 구조(Lateral Structure)를 갖는 발광다이오드 칩(100)을 포함하는 발광다이오드 패키지를 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩(100)을 기판(10, 611)에 실장 할 때, 발광다이오드 칩(100)이 쓰러지는 위험을 줄여줄 수 있는 측면 구조를 갖는 발광다이오드 칩(100)을 포함하는 발광다이오드 패키지를 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩(100)을 광원 소자(400, 500)로 활용하는 액정표시장치의 백라이트 유닛을 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩(100)을 자발광 소자로 활용하는 발광다이오드 표시장치(600)를 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩(100)에서 빛이 방출되는 반대 방향에 전극(210, 220)이 형성되는 것이 가능한 구조(측면 구조)를 갖는 발광다이오드 칩(100)을 제공하고, 이를 활용한 높은 광 효율 특성을 갖는 표시패널(610) 및 발광다이오드 표시장치(600)를 제공하는 효과가 있다. 이를 통해, 높은 광효율을 제공할 수 있다.
본 발명에 의하면, 높이가 낮은 발광다이오드 칩(100)을 자발광으로 활용함에 있어서, 슬림한 표시패널(610) 및 발광다이오드 표시장치(600)를 제공하는 효과가 있다.
본 발명에 의하면, 동일 크기의 웨이퍼(1320) 상에서 많은 수량의 발광다이오드 칩(100)을 얻을 수 있도록 하는 발광다이오드 칩(100)의 제작 공정과, 이를 위한 측면 구조를 갖는 발광다이오드 칩(100)을 제공하는 효과가 있다.
본 발명에 의하면, 발광다이오드 칩(100)의 제작 비용을 절감할 수 있고, 대면적의 표시패널(610)을 저가로 제작할 수 있도록 하는 발광다이오드 칩(100)의 제작 공정과, 이를 위한 측면 구조를 갖는 발광다이오드 칩(100)을 제공하는 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판 100: 발광다이오드 칩
110: 제1타입 반도체 120: 제2타입 반도체
130: 활성화층 210: 제1타입 전극
220: 제2타입 전극 400: 제1 광원 소자
500: 제2 광원 소자 600: 발광다이오드 표시장치
610: 표시패널 611: 제1기판
612: 제2기판 620: 데이터 구동부
630: 게이트 구동부 640: 타이밍 컨트롤러

Claims (15)

  1. 기판상에 실장되며, 활성화부, 제1타입 반도체 및 제2타입 반도체를 포함하는 발광다이오드 칩;
    상기 제1타입 반도체의 면에 형성된 제1타입 전극; 및
    상기 제2타입 반도체의 면에 형성된 제2타입 전극을 포함하되,
    상기 발광다이오드 칩의 상기 제1타입 반도체 및 상기 제2타입 반도체는, 상기 기판과 수직이 되는 상기 활성화부를 기준으로 양 옆에서 대향하며 위치하는 발광다이오드 패키지.
  2. 제1항에 있어서,
    상기 제1타입 반도체 및 상기 제2타입 반도체 간의 방향 벡터는 상기 기판의 법선 벡터와 수직인 발광다이오드 패키지.
  3. 제1항에 있어서,
    상기 제1타입 전극 및 상기 제2타입 전극은,
    상기 제1타입 반도체 및 상기 제2타입 반도체에서 동일한 방향을 향하는 면에 각각 형성된 발광다이오드 패키지.
  4. 제1항에 있어서,
    상기 제1타입 전극 및 상기 제2타입 전극은,
    상기 제1타입 반도체 및 상기 제2타입 반도체에서 서로 다른 방향을 향하는 면에 각각 형성된 발광다이오드 패키지.
  5. 제1항에 있어서,
    상기 발광다이오드 칩은,
    액정표시장치의 백라이트 유닛의 광원 소자인 발광다이오드 패키지.
  6. 제1항에 있어서,
    상기 발광다이오드 칩은,
    표시패널의 각 서브픽셀(Sub-Pixel) 영역마다 형성된 자발광 소자인 발광다이오드 패키지.
  7. 각 서브픽셀 영역마다 트랜지스터가 형성된 제1기판;
    상기 제1기판과 대향하는 제2기판; 및
    상기 각 서브픽셀 영역마다 상기 제1기판상에 실장된 발광다이오드 칩을 포함하고,
    상기 발광다이오드 칩은,
    상기 제1기판과 수직이 되는 활성화부와, 상기 트랜지스터의 소소 또는 드레인과 연결된 제1타입 반도체와, 공통전극과 연결되며 상기 활성화부를 기준으로 상기 제1타입 반도체에 대향하여 위치하는 제2타입 반도체를 포함하는 발광다이오드 표시장치.
  8. 제7항에 있어서,
    상기 제1타입 반도체 및 상기 제2타입 반도체 간의 방향 벡터는 상기 제1기판의 법선 벡터와 수직인 발광다이오드 표시장치.
  9. 제7항에 있어서,
    상기 발광다이오드 칩의 상기 제1타입 반도체와 상기 트랜지스터의 소스 또는 드레인을 연결해주는 제1타입 전극과,
    상기 발광다이오드 칩의 상기 제2타입 반도체와 상기 공통전극을 연결해주는 제2타입 전극을 포함하는 발광다이오드 표시장치.
  10. 제9항에 있어서,
    상기 공통전극은 상기 트랜지스터의 소스 또는 드레인과 동일한 층에 형성되고,
    상기 제1타입 전극 및 상기 제2타입 전극 모두는 상기 발광다이오드 칩과 상기 제1기판 사이에 위치하는 발광다이오드 표시장치.
  11. 제9항에 있어서,
    상기 공통전극은 상기 트랜지스터의 소스 또는 드레인과 다른 층에 형성되고,
    상기 제1타입 전극은 상기 발광다이오드 칩과 상기 제1기판 사이에 위치하고, 상기 제2타입 전극은 상기 발광다이오 칩과 상기 제2기판 사이에 위치하는 발광다이오드 표시장치.
  12. 제7항에 있어서,
    상기 발광다이오드 칩과 상기 제2기판 사이에 접착층이 더 형성된 발광다이오드 표시장치.
  13. 제12항에 있어서,
    상기 접착층은 형광체를 포함하는 발광다이오드 표시장치.
  14. 제13항에 있어서,
    상기 형광체는 해당 서브픽셀의 색상 및 발광다이오드 칩 종류 중 하나 이상에 따라 달라지는 발광다이오드 표시장치.
  15. 제7항에 있어서,
    상기 제1타입 반도체 및 상기 제2타입 반도체는, P형 반도체 및 N형 반도체인 발광다이오드 표시장치.
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