KR20150144499A - 발광소자 및 발광 소자 제조방법 - Google Patents
발광소자 및 발광 소자 제조방법 Download PDFInfo
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Abstract
실시 예에 의한 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 배치된 제2도전형 반도체층; 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에, 복수의 양자 우물층과 복수의 양자 장벽층을 포함하는 활성층; 상기 제1도전형 반도체층 아래에 배치된 버퍼층; 및 상기 버퍼층 아래에 배치된 서로 다른 굴절률을 갖는 비반도체층을 포함하며, 상기 비반도체층은 상기 버퍼층의 하면 전체에 배치된다.
Description
실시 예는 발광소자, 발광 소자 제조방법 및 발광소자 패키지에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 발광소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있다.
최근에는 청색 또는 녹색 등의 단파장 광을 생성하여 풀 컬러 구현이 가능한 고출력 발광 칩이 개발된바 있다. 이에, 발광 칩으로부터 출력되는 광의 일부를 흡수하여 광의 파장과 다른 파장을 출력하는 형광체를 발광 칩 상에 도포함으로써, 다양한 색의 발광 다이오드를 조합할 수 있으며 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
실시 예는 기판과 제1도전형 반도체층 사이에 서로 다른 유전체층을 갖는 비반도체층을 포함하는 발광 소자를 제공한다.
실시 예는 제1도전형 반도체층과 버퍼층 사이에 비반도체층을 갖는 발광 소자를 제공한다.
실시 예는 활성층 아래에 비반도체층을 배치함으로써, 광 손실을 줄일 수 있는 발광 소자를 제공한다.
실시 예에 의한 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 배치된 제2도전형 반도체층; 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에, 복수의 양자 우물층과 복수의 양자 장벽층을 포함하는 활성층; 상기 제1도전형 반도체층 아래에 배치된 버퍼층; 및 상기 버퍼층 아래에 배치된 서로 다른 굴절률을 갖는 비반도체층을 포함하며, 상기 비반도체층은 상기 버퍼층의 하면 전체에 배치된다.
실시 예에 따른 발광 소자 제조방법은, 기판 위에 서로 다른 굴절률을 갖는 유전체층을 적층하여 비반도체층을 증착하는 단계; 상기 비반도체층 위에 AlN 버퍼층을 증착하는 단계; 및 상기 AlN 버퍼층 상에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물을 성장하는 단계를 포함하며, 상기 비반도체층 및 상기 AlN 버퍼층은 물리기상증착 방식으로 증착된다.
실시 예는 새로운 반사 구조를 갖는 발광 소자를 제공할 수 있다.
실시 예는 광 손실을 줄여 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 PVD 공정으로 버퍼층 및 비반도체층을 증착한 후 발광 구조물을 성장시켜 줌으로써, 발광 구조물 내에서의 전위 결함이 감소될 수 있다.
실시 예는 발광 소자 및 이를 구비한 발광 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 발광소자의 단면도이다.
도 2는 제2실시 예에 따른 발광소자의 단면도이다.
도 3은 도 1의 발광소자를 이용한 수평형 전극 구조를 갖는 발광소자를 나타낸 도면이다.
도 4 내지 도 7은 도 1의 발광소자의 제조공정을 나타낸 도면이다.
도 8은 실시 예에 따른 석영 기판 위의 AlN 버퍼층을 X선 회절분석(XRD)를 이용하여 측정된 밀도 및 회절 관계를 나타낸 도면이다.
도 9는 도 3의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 2는 제2실시 예에 따른 발광소자의 단면도이다.
도 3은 도 1의 발광소자를 이용한 수평형 전극 구조를 갖는 발광소자를 나타낸 도면이다.
도 4 내지 도 7은 도 1의 발광소자의 제조공정을 나타낸 도면이다.
도 8은 실시 예에 따른 석영 기판 위의 AlN 버퍼층을 X선 회절분석(XRD)를 이용하여 측정된 밀도 및 회절 관계를 나타낸 도면이다.
도 9는 도 3의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 실시예에 따른 발광소자 및 그 제조방법에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 제1실시예에 따른 발광소자의 단면도이다.
도 1을 참조하면, 발광소자(100)는 기판(111), 비반도체층(112), 버퍼층(113), 제1도전형 반도체층(117), 활성층(119), 및 제2도전형 반도체층(121)을 포함한다.
상기 기판(111)은 투광성, 절연성 또는 도전성 기판을 이용할 수 있으며, 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3, LiGaO3, 석영(quartz) 중 어느 하나를 이용할 수 있으며, 예컨대 사파이어, 실리콘, 석영 중 어느 하나로 형성될 수 있다. 상기 기판(111)의 두께는 지지를 위해 30㎛~150㎛ 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 비반도체층(112)은 상기 기판(111) 위에 배치되며, 서로 다른 굴절률을 갖는 유전체층(21,22)이 교대로 적층된다. 상기 반사층(112)은 제1유전체층(21) 및 제2유전체층(22)이 교대로 배치되며, 상기 제1유전체층(21)은 TiO2으로 형성될 수 있으며, 제2유전체층(22)은 SiO2로 형성될 수 있다. 상기 제1유전체층(21) 또는 제2유전체층(22)은 Al2O3 또는 Si3N4로 변경될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1유전체층(21) 및 제2유전체층(22)의 페어는 10 페어 이상 예컨대, 30페어 내지 90페어 범위로 형성될 수 있다. 상기 제1 및 제2유전체층(21,22)은 각각 Si, Zr, Ta, Ti 및 Al로 구성된 그룹으로부터 선택된 원소의 산화물 또는 질화물일 수 있으며, 예컨대, TiO2 층과 SiO2 층일 수 있다.
상기 비반도체층(112)의 제1 및 제2유전체층(21,22) 각각의 두께는, 상기 활성층(119)에서 생성되는 파장을 λ이라고 하고 n을 해당 층의 굴절률이라 할 때에, λ/4n의 두께를 갖도록 형성될 수 있으며, 대략 약 300Å 내지 약 900Å의 두께를 가질 수 있다. 상기 비반도체층(112)은 상기 활성층(119)에서 생성된 광의 파장에 대해서 높은 반사율 예컨대, 95% 이상의 반사율을 갖도록 각 유전체층(21,22)의 굴절률과 두께를 선택할 수 있다.
상기 비반도체층(112)은 상기 기판(111)의 상면 전 영역에 접촉될 수 있다. 상기 비반도체층(112)은 상기 기판(111)의 상면과 평행하게 형성될 수 있다. 상기 비반도체층(112)의 상면은 실질적으로 평탄한 면으로 형성될 수 있다.
상기 기판(111)의 상면은 평탄한 면으로 형성될 수 있다. 이는 상기 기판(111) 상측에 비반도체층(112)이 형성됨으로써, 상기 기판(111)에 광 추출을 위한 패턴이나 돌기를 형성하지 않을 수 있다. 예컨대, 사파이어 기판인 경우 PSS(Patterned Sapphire Substrate)과 같은 구조물을 형성하지 않아도 된다. 따라서, 상기 기판(111)의 상면이 평탄한 수평 면으로 형성될 수 있고, 상기 기판(111)의 상면에 패턴이나 돌기와 같은 구조물을 제거하므로, 상기 구조물에 의해 다수의 전위 결함이 발생되는 것을 차단할 수 있다. 상기 비반도체층(112)이 상기 기판(111)의 상면 전체 및 상기 버퍼층(113)의 하면 전체에 배치됨으로써, 광 손실을 줄일 수 있고, 광 반사율을 개선시켜 줄 수 있다. 상기 기판(111)은 사파이어와 같은 단결정 재질로 형성되거나 석영과 같은 다결정의 재질로 형성될 수 있다.
상기 비반도체층(112) 위에는 버퍼층(113)이 형성되며, 상기 버퍼층(113)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(113)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, AlN를 포함한다. 상기 버퍼층(113)은 10nm 이상의 두께 예컨대, 20nm 내지 100nm 범위의 두께로 형성될 수 있다. 상기 버퍼층(113)은 상기 비반도체층(112)의 상면과 상기 제1도전형 반도체층(117)의 하면 사이에 접촉될 수 있다. 이러한 버퍼층(113)은 질화물 반도체층이 성장될 수 있는 층이 될 수 있다.
실시 예는 버퍼층(113)을 기판(111)의 상면이 아닌 비반도체층(112) 상에 배치됨으로써, 기판(111)과의 격자 상수의 차이를 고려하지 않아도 된다.
상기 버퍼층(113) 위에는 제1도전형 반도체층(117)이 형성될 수 있다. 상기 제1도전형 반도체층(117)은 제1도전형 도펀트가 도핑된 III족-V족 화합물 반도체로 구현되며, 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, GaN계 반도체로 형성될 수 있다. 상기 제1도전형 반도체층(117)이 n형 반도체층인 경우, 상기 제1도전형의 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함한다.
상기 버퍼층(113)이 AlN으로 형성되며, 상기 제1도전형 반도체층(117)이 상기 AlN 반도체층 위에 배치된 GaN계 반도체층으로 형성될 수 있다. 즉, AlN 버퍼층(113) 위에 제1도전형 반도체층(117), 예컨대 n형 GaN계 반도체층을 배치할 수 있다.
여기서, 비반도체층(112)은 상기 기판(111) 상에 물리기상증착(PVD: physical vapor deposition) 방식으로 증착되며, 버퍼층(113)은 상기 비반도체층(112) 상에 PVD 방식으로 증착된다. 이후 상기 제1도전형 반도체층(117)은 상기 버퍼층(113) 상에 상기 PVD와 다른 방식 예컨대, MOCVD(metal organic chemical vapor deposition)로 성장될 수 있다. 이러한 제1도전형 반도체층(117)은 PVD 방식으로 증착된 버퍼층(113)에 성장됨으로써, 상기 제1도전형 반도체층(117)에서의 전위 밀도는 기판 상에 성장된 반도체층의 전위 밀도보다 낮을 수 있다. 도 8은 석영 위에 배치된 X선 회절격자(XRD: X-ray Diffraction)로 AlN 버퍼층을 조사하여 굴절되는 각을 측정하여 AlN 버퍼층의 결정 구조를 나타낸 것이며, PVD 방법으로 제조된 AlN의 <002>에서 피크 및 그 반치폭을 나타낸다.
상기 제1도전형 반도체층(117)과 활성층(119) 사이에는 초격자층(미도시)이 배치될 수 있으며, 상기 초격자층은 서로 다른 적어도 2개의 반도체층이 교대로 배치될 수 있으며, 예컨대 InGaN/GaN 또는 InGaN/AlGaN의 구조일 수 있다. 이러한 초격자층은 전위 밀도를 더 낮추어 줄 수 있다. 또한 상기 제1도전형 반도체층(1170과 상기 활성층(119) 사이에는 전자 차단층(미도시)을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(119)은 상기 제1도전형 반도체층(117)과 제2도전형 반도체층(121) 사이에 배치된다. 상기 활성층(119)은 단일 양자 우물 구조, 다중 양자 우물(MQW), 양자 선 또는 양자 점 구조 중 적어도 하나를 포함할 수 있다. 상기 활성층(119)은 양자 우물층과 양자 장벽층이 교대로 배치되며, 상기 양자 우물층과 상기 양자 장벽층의 페어는 2~30주기로 형성될 수 있다. 상기 양자 우물층과 양자 장벽층의 페어는 예컨대, InGaN/GaN, AlGaN/GaN, InGaN/AlGaN, InGaN/InGaN 중 적어도 하나를 포함한다. 상기 양자 우물층은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 양자 장벽층은 상기 양자 우물층의 밴드 갭보다 더 넓은 밴드 갭을 갖는 반도체층으로 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
상기 활성층(119)은 자외선 대역부터 가시광선 대역의 파장 범위 내에서 선택적으로 발광할 수 있으며, 예컨대 자외선 파장, 청색 파장, 녹색 파장, 적색 파장 중 적어도 하나를 포함할 수 있다.
상기 활성층(119)과 제2도전형 반도체층(121) 사이에는 전자 차단층(미도시)이 형성될 수 있으며, 이러한 전자 차단층은 양자 장벽층의 밴드 갭보다 더 넓은 밴드 갭을 가지며, III-V족 화합물 반도체 예컨대, AlGaN계 반도체로 형성될 수 있다.
상기 활성층(119) 위에는 제2도전형 반도체층(121)이 형성되며, 상기 제2도전형 반도체층(121)은 제2도전형의 도펀트를 포함한다. 상기 제2도전형 반도체층(121)은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(121)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제1도전형 반도체층(117)부터 상기 제2도전형 반도체층(121)까지의 반도체 구조물은 발광 구조물(120)로 정의할 수 있다. 또한 발광 구조물(120)의 층들의 전도성 타입은 반대로 형성될 수 있으며, 예컨대 상기 제2도전형의 반도체층들(121)은 n형 반도체층, 상기 제1도전형 반도체층(117)은 p형 반도체층으로 구현될 수 있다. 또한 상기 활성층(119) 위의 p형 반도체층 위에는 상기 제2도전형과 반대의 극성을 갖는 n형 반도체층이 더 형성될 수 있다. 상기 발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다. 상기 n-p 및 p-n 접합은 2개의 층 사이에 활성층이 배치되며, n-p-n 접합 또는 p-n-p 접합은 3개의 층 사이에 적어도 하나의 활성층을 포함하게 된다.
도 2는 제2실시 예에 따른 발광 소자의 측 단면도이다. 도 2를 설명함에 있어서, 도 1과 동일한 부분은 도 1의 설명을 참조하기로 한다.
도 2를 참조하면, 발광 소자는 기판(111), 반도체층(114), 분산형 블래그 반사층(112), 버퍼층(113), 제1도전형 반도체층(117), 활성층(119), 및 제2도전형 반도체층(121)을 포함한다.
상기 기판(111)은 투광성, 절연성 또는 도전성 기판을 이용할 수 있으며, 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3, LiGaO3, 석영(quartz) 중 어느 하나를 이용할 수 있으며, 예컨대 사파이어, 실리콘, 석영 중 어느 하나로 형성될 수 있다. 상기 기판(111)은 단결정의 재질로 형성될 수 있다.
상기 반도체층(114)은 상기 기판(111) 위에 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, GaP 중 적어도 하나를 포함할 수 있다. 상기 반도체층(114)은 III족 내지 V족 원소의 화합물 반도체로 형성될 수 있다. 상기 반도체층(114)은 상기 기판(111) 상에 MOCVD 방식으로 성장될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반도체층(114) 위에는 비반도체층(112)이 증착되며, 상기 비반도체층(112) 위에는 버퍼층(113)이 증착된다.
상기 비반도체층(112)은 서로 다른 굴절률을 갖는 유전체층(21,22)이 교대로 적층된다. 상기 비반도체층(112)은 제1유전체층(21) 및 제2유전체층(22)이 교대로 배치되며, 상기 제1유전체층(21)은 TiO2으로 형성될 수 있으며, 제2유전체층(22)은 SiO2로 형성될 수 있다. 상기 제1유전체층(21) 또는 제2유전체층(22)은 Al2O3 또는 Si3N4로 변경될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1유전체층(21) 및 제2유전체층(22)의 페어는 10페어 이상 예컨대, 30페어 내지 70페어 범위로 형성될 수 있다. 상기 제1 및 제2유전체층(21,22)은 각각 Si, Zr, Ta, Ti 및 Al로 구성된 그룹으로부터 선택된 원소의 산화물 또는 질화물일 수 있으며, 예컨대, TiO2 층과 SiO2 층일 수 있다.
상기 비반도체층(112)의 제1 및 제2유전체층(21,22) 각각의 두께는, 상기 활성층에서 생성되는 파장을 λ이라고 하고 n을 해당 층의 굴절률이라 할 때에, λ/4n의 두께를 갖도록 형성될 수 있으며, 대략 약 300Å 내지 약 900Å의 두께를 가질 수 있다. 상기 비반도체층(112)는 상기 활성층(119)에서 생성된 광의 파장에 대해서 높은 반사율 예컨대, 95% 이상의 반사율을 갖도록 각 유전체층(21,22)의 굴절률과 두께를 선택할 수 있다.
상기 비반도체층(112)은 상기 기판(111)의 상면과 평행하게 형성되거나, 그 상면은 실질적으로 평탄한 면으로 형성될 수 있다. 상기 기판(111)의 상면은 평탄한 면으로 형성될 수 있다. 이는 상기 기판(111) 상측에 비반도체층(112)이 형성됨으로써, 상기 기판(111)에 광 추출을 위한 패턴이나 돌기를 형성하지 않을 수 있다. 예컨대, 사파이어 기판인 경우 PSS(Patterned Sapphire Substrate)과 같은 구조물을 형성하지 않아도 된다. 따라서, 상기 기판(111)의 상면이 평탄한 수평 면으로 형성될 수 있고, 상기 기판(111)의 상면에 패턴이나 돌기와 같은 구조물을 제거하므로, 상기 구조물에 의해 다수의 전위 결함이 발생되는 것을 차단할 수 있다. 상기 비반도체층(112)은 상기 기판(111)의 상면 전체를 커버함으로써, 광 손실을 줄일 수 있고, 광 반사율을 개선시켜 줄 수 있다.
실시 예는 버퍼층(113)이 PVD 방식으로 증착됨으로써, 기판의 재료를 다양하게 선택할 수 있다. 또한 상기 비반도체층(112)을 상기 기판(111)과 활성층(119) 사이의 전 영역에 배치됨으로써, 광 손실을 줄일 수 있다.
도 3은 도 1의 발광 소자를 이용한 수평형 전극 구조를 갖는 발광 소자를 나타낸 도면이다.
도 3을 참조하면, 발광 소자(101)는 발광 구조물(120) 위에 전극층(141) 및 제2전극(145)이 형성되며, 상기 제1도전형 반도체층(117) 위에 제1전극(143)이 형성된다.
상기 전극층(141)은 전류 확산층으로서, 투과성 및 전기 전도성을 가지는 물질로 형성될 수 있다. 상기 전극층(141)은 화합물 반도체층의 굴절률보다 낮은 굴절률로 형성될 수 있다.
상기 전극층(141)은 제2도전형 반도체층(121)의 상면에 형성되며, 그 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 등 중에서 선택되며, 적어도 한 층으로 형성될 수 있다. 상기 전극층(141)은 반사 전극층으로 형성될 수 있으며, 그 물질은 예컨대, Al, Ag, Pd, Rh, Pt, Ir 및 이들 중 2이상의 합금 중에서 선택적으로 형성될 수 있다.
상기 제2전극(145)은 상기 제2도전형 반도체층(121) 및/또는 상기 전극층(141) 위에 형성될 수 있으며, 전극 패드를 포함할 수 있다. 상기 제2전극(145)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제2전극(145)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(117)의 일부에는 제1전극(143)이 형성된다. 상기 제1전극(143)과 상기 제2전극(145)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 발광 소자(101)의 표면에 절연층이 더 형성될 수 있으며, 상기 절연층은 발광 구조물(120)의 층간 쇼트(short)를 방지하고, 습기 침투를 방지할 수 있다.
도 4 내지 도 7은 도 1의 발광 소자의 제조 공정을 나타낸 도면이다.
도 4를 참조하면, 기판(111)은 투광성, 절연성 또는 도전성 기판을 이용할 수 있으며, 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3, LiGaO3, 석영(quartz) 중 어느 하나를 이용할 수 있으며, 예컨대 사파이어, 실리콘, 석영 중 어느 하나로 형성될 수 있다. 상기 기판(111)은 단결정 또는 석영과 같은 다결정의 재질로 제공될 수 있다.
상기 기판(111) 위에는 비반도체층(112)이 증착 예컨대, PVD(physical vapor deposition) 증착 챔버에서 증착될 수 있다. 상기 비반도체층(112)은 서로 다른 굴절률을 갖는 제1 및 제2유전체층(21,22)이 교대로 증착되며, 상기 제1유전체층(21)은 TiO2으로 형성될 수 있으며, 제2유전체층(22)은 SiO2로 형성될 수 있다. 상기 제1유전체층(21) 및 제2유전체층(22)의 페어는 10페어 이상 예컨대, 30페어 내지 90페어 범위로 형성될 수 있다. 상기 제1 및 제2유전체층(21,22)은 각각 Si, Zr, Ta, Ti 및 Al로 구성된 그룹으로부터 선택된 원소의 산화물 또는 질화물일 수 있으며, 예컨대, TiO2 층과 SiO2 층일 수 있다.
도 5를 참조하면, 상기 비반도체층(112) 상에 버퍼층(113)이 증착된다. 상기 버퍼층(113)은 상기 제1유전체층(21) 또는 제2유전체층(22) 상에 증착될 수 있다. 상기 버퍼층(113)은 AlN 반도체로서, PVD(physical vapor deposition) 증착 챔버 공정에서 증착될 수 있다. 실시 예에 따른 AlN 버퍼층(113)은 PVD 프로세스에서의 스퍼터 증착에 의해 형성될 수 있다. 이는 일반적으로 금속-유기 화학 기상 증착(MOCVD) 챔버 또는 수소화물 기상 에피택시(HPVE) 챔버에서 수행되는 Ⅲ족-질화물 버퍼 층들의 제조 방식과 다르다. AlN 버퍼층(113)은 PVD 챔버 내에서 알루미늄 질화물 타겟으로부터 비-반응성 스퍼터링에 의해 형성될 수 있거나, 대안적으로, PVD 챔버에서 질소-기반 가스 또는 플라즈마와 반응되는 알루미늄 타겟으로부터 반응성 스퍼터링에 의해 형성될 수 있다. 상기 AlN 버퍼층(113)은 소정 온도 예컨대, 300도 이하의 온도에서 증착될 수 있다. 또한 상기 기판 상에 버퍼층 및 상기 버퍼층 위에 언도프드 반도체층을 성장하지 않기 때문에, 상기 언도프드 반도체층이 제거될 수 있다. 이에 따라 반도체층들의 두께를 감소시켜 줄 수 있다. 상기 버퍼층(113)은 10nm 이상의 두께 예컨대, 20nm 내지 100nm 범위의 두께로 형성될 수 있다.
도 6을 참조하면, 상기 버퍼층(113) 상에는 제1도전형 반도체층(117)이 성장된다. 상기 제1도전형 반도체층(117)은 III족 내지 V족 원소의 화합물 반도체를 MOCVD 증착 챔버 내에서 성장될 수 있다. 여기서, 상기 AlN 버퍼층(113) 상에 성장되는 상기 제1도전형 반도체층(117)은 정확한 결정 방위 및 형태적 관계를 갖고 성장될 수 있다. 또한 상기 제1도전형 반도체층(117)이 상기 AlN 버퍼층(113) 상에 성장되기 때문에, 더 빠른 속도로 성장될 수 있다. 상기 제1도전형 반도체층(117)은 상기 AlN 버퍼층(113) 상에 성장됨으로써, 결정 품질이 개선될 수 있다. 즉, 상기 AlN 버퍼층(113) 내에 전위 밀도가 MOCVD 방식으로 성장되는 반도체층 내의 전위 밀도보다 감소될 수 있어, 제1도전형 반도체층(117)의 결정 품질이 개선될 수 있다.
상기 버퍼층(113) 상에는 다른 반도체층을 MOCVD 방식으로 더 성장될 수 있다.
도 7을 참조하면, 상기 제1도전형 반도체층(117) 위에는 활성층(119) 및 제2도전형 반도체층(121)이 성장된다. 상기 활성층(119) 및 제2도전형 반도체층(121)은 MOCVD 방식으로 성장될 수 있다.
상기 제1도전형 반도체층(117)은 제1도전형 도펀트가 도핑된 III족-V족 화합물 반도체로 구현되며, 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, GaN계 반도체로 형성될 수 있다. 상기 제1도전형 반도체층(117)이 n형 반도체층인 경우, 상기 제1도전형의 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함한다.
상기 버퍼층(113)이 AlN으로 형성되며, 상기 제1도전형 반도체층(117)이 상기 AlN 반도체층 위에 배치된 GaN계 반도체층으로 형성될 수 있다. 즉, AlN 버퍼층(113) 위에 제1도전형 반도체층(117), 예컨대 n형 GaN계 반도체층을 배치할 수 있다.
상기 활성층(119)의 성장 방법은 상기 제1도전형 반도체층(117) 위에 성장되며, 예컨대, 소정의 성장 온도(예: 700 ~ 900℃) 하에서 H2 또는/및 N2를 캐리어 가스로 사용하여 NH3, TMGa(또는 TEGa), TMIn, TMAl를 소스로 선택적으로 공급하여, GaN 또는 InGaN으로 이루어진 양자 우물층, GaN, AlGaN, 또는 InGaN으로 이루어진 양자 장벽층이 교대로 형성될 수 있다. 활성층(119)은 복수의 양자 우물층과 복수의 양자 장벽층이 교대로 적층되며, 상기 양자 우물층/양자 장벽층의 페어 구조는 InGaN/GaN일 또는 InGaN/AlGaN으로 형성될 수 있다.
상기 활성층(119) 위에는 제2도전형 반도체층(121)이 형성되며, 상기 제2도전형 반도체층(121)은 제2도전형의 도펀트를 포함한다. 상기 제2도전형 반도체층(121)은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(121)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
도 9는 도 3의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 9를 참조하면, 발광소자 패키지(200)는 몸체(210)와, 상기 몸체(210)에 적어도 일부가 배치된 제1 리드전극(211) 및 제2 리드전극(212)과, 상기 몸체(210) 상에 상기 제1 리드전극(211) 및 제2 리드전극(212)과 전기적으로 연결되는 상기 발광 소자(101)와, 상기 몸체(210) 상에 상기 발광 소자(101)를 포위하는 몰딩부재(220)를 포함한다.
상기 몸체(210)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(210)는 위에서 볼 때 내부에 캐비티(cavity) 및 그 둘레에 경사면을 갖는 반사부(215)를 포함한다.
상기 제1 리드전극(211) 및 상기 제2 리드전극(212)은 서로 전기적으로 분리되며, 상기 몸체(210) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 리드전극(211) 및 상기 제2 리드전극(212)은 일부는 상기 캐비티 내부에 배치되고, 다른 부분은 상기 몸체(210)의 외부에 배치될 수 있다.
상기 제1 리드전극(211) 및 제2 리드전극(212)은 상기 발광 소자(101)에 전원을 공급하고, 상기 발광 소자(101)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(101)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다.
상기 발광 소자(101)는 상기 몸체(210) 상에 설치되거나 상기 제1 리드전극(211) 또는/및 제2 리드전극(212) 상에 설치될 수 있다.
상기 발광 소자(101)의 와이어(216)는 상기 제1 리드전극(211) 또는 제2 리드전극(212) 중 어느 하나에 전기적으로 연결될 수 있으며, 이에 한정되지 않는다.
상기 몰딩부재(220)는 상기 발광 소자(101)를 포위하여 상기 발광 소자(101)를 보호할 수 있다. 또한, 상기 몰딩부재(220)에는 형광체가 포함되고, 이러한 형광체에 의해 상기 발광 소자(101)에서 방출된 광의 파장이 변화될 수 있다.
실시예에 따른 발광 소자 또는 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
21: 제1유전체층
22: 제2유전체층
111: 기판 112: 비반도체층
113: 버퍼층 114: 반도체층
117: 제1도전형 반도체층 119: 활성층
121: 제2도전형 반도체층
111: 기판 112: 비반도체층
113: 버퍼층 114: 반도체층
117: 제1도전형 반도체층 119: 활성층
121: 제2도전형 반도체층
Claims (10)
- 제1도전형 반도체층;
상기 제1도전형 반도체층 위에 배치된 제2도전형 반도체층;
상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에, 복수의 양자 우물층과 복수의 양자 장벽층을 포함하는 활성층;
상기 제1도전형 반도체층 아래에 배치된 버퍼층; 및
상기 버퍼층 아래에 배치된 서로 다른 굴절률을 갖는 비반도체층을 포함하며,
상기 비반도체층은 상기 버퍼층의 하면 전체에 배치되는 발광 소자. - 제1항에 있어서, 상기 비반도체층의 아래에 배치된 기판을 발광 소자.
- 제2항에 있어서, 상기 기판은 다결정 재질을 포함하는 발광 소자.
- 제3항에 있어서, 상기 기판은 단결정의 재질을 포함하는 발광 소자.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기판과 상기 비반도체층 사이에 III족-V족 화합물 반도체를 갖는 반도체층을 포함하는 발광 소자.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 유전체층 각각은 Si, Zr, Ta, Ti 및 Al로 구성된 그룹으로부터 선택된 원소의 산화물 또는 질화물을 포함하는 발광 소자.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 버퍼층은 AlN 층인 발광 소자.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1도전형 반도체층은 n형 도펀트를 갖는 GaN계 반도체층을 포함하는 발광 소자.
- 기판 위에 서로 다른 굴절률을 갖는 유전체층을 적층하여 비반도체층을 증착하는 단계;
상기 비반도체층 위에 AlN 버퍼층을 증착하는 단계; 및
상기 AlN 버퍼층 상에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물을 성장하는 단계를 포함하며,
상기 비반도체층 및 상기 AlN 버퍼층은 물리기상증착 방식으로 증착되는 발광 소자 제조방법. - 제9항에 있어서, 상기 기판은 석영인 발광 소자 제조방법.
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| KR1020140073283A KR102200019B1 (ko) | 2014-06-17 | 2014-06-17 | 발광소자 및 발광 소자 제조방법 |
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|---|---|---|---|---|
| JP2008211164A (ja) * | 2007-01-29 | 2008-09-11 | Matsushita Electric Ind Co Ltd | 窒化物半導体発光装置及びその製造方法 |
-
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- 2014-06-17 KR KR1020140073283A patent/KR102200019B1/ko active IP Right Grant
Patent Citations (1)
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