KR20150142362A - 반도체 장치 - Google Patents

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KR20150142362A KR1020140071026A KR20140071026A KR20150142362A KR 20150142362 A KR20150142362 A KR 20150142362A KR 1020140071026 A KR1020140071026 A KR 1020140071026A KR 20140071026 A KR20140071026 A KR 20140071026A KR 20150142362 A KR20150142362 A KR 20150142362A
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Abstract

반도체 장치의 입력 회로는 제1 셋 신호에 응답하여 제1 딜레이 코드를 입력받도록 구성된 제1 데이터 패스부 및 제2 셋 신호에 응답하여 제2 딜레이 코드를 입력받도록 구성된 제2 데이터 패스부를 포함하되, 상기 제1 데이터 패스부 및 상기 제2 데이터 패스부는 상기 제1 딜레이 코드 및 상기 제2 딜레이 코드를 전송하는 코드 라인을 공유한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 데이터를 수신하는 반도체 장치의 입력 회로에 관한 것이다.
반도체 장치, 그 중에서도 반도체 메모리 장치는 데이터를 저장하는 용도로 사용될 수 있다. 반도체 메모리 장치는 그 타입을 크게 불휘발성과 휘발성으로 구분할 수 있다.
불휘발성 반도체 메모리 장치는 반도체 장치에 전원이 인가되지 않더라도 저장된 데이터는 소실되지 않고 유지될 수 있다. 그 예로서, 플래시 메모리 장치, FeRAM(ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등이 해당될 수 있다.
휘발성 반도체 메모리 장치는 반도체 장치에 전원이 인가되지 않는다면 전원이 인가되는 동안 저장되었던 데이터는 소실될 수 있다. 휘발성 메모리 장치는 비교적 빠른 처리 속도에 기반하여, 데이터 처리 시스템에서 일반적으로 버퍼 메모리 장치, 캐시 메모리 장치, 동작 메모리 장치 등의 용도로 사용될 수 있다. 휘발성 메모리 장치의 예로서, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등이 해당될 수 있다.
실시 예는 회로 상에 배치되는 신호 전송 라인들의 수가 감소된 반도체 장치의 입력 회로를 제공하는데 있다.
실시 예에 따른 반도체 장치의 입력 회로는 제1 셋 신호에 응답하여 제1 딜레이 코드를 입력받도록 구성된 제1 데이터 패스부 및 제2 셋 신호에 응답하여 제2 딜레이 코드를 입력받도록 구성된 제2 데이터 패스부를 포함하되, 상기 제1 데이터 패스부 및 상기 제2 데이터 패스부는 상기 제1 딜레이 코드 및 상기 제2 딜레이 코드를 전송하는 코드 라인을 공유할 수 있다.
실시 예에 따른 반도체 장치의 입력 회로는 제1 셋 신호에 응답하여 코드 라인에 로딩된 제1 딜레이 코드를 입력받도록 구성된 제1 데이터 패스부 및 제2 셋 신호에 응답하여 상기 코드 라인에 로딩된 제2 딜레이 코드를 입력받도록 구성된 제2 데이터 패스부를 포함할 수 있다.
실시 예에 따른 반도체 장치의 입력 회로는 제1 딜레이 코드에 근거하여 제1 데이터를 지연시키는 제1 지연부 및 제2 딜레이 코드에 근거하여 제2 데이터를 지연시키는 제2 지연부를 포함하되, 상기 제1 지연부 및 상기 제2 지연부는 상기 제1 딜레이 코드 및 상기 제2 딜레이 코드를 각각 입력받기 위한 코드 라인을 공유할 수 있다.
실시 예에 따른 반도체 장치의 입력 회로는 배치되는 신호 전송 라인들의 감소를 통해 면적이 감소될 수 있다.
도1은 실시 예에 따른 반도체 장치의 입력 회로를 예시적으로 도시한 블록도,
도2는 도1에 도시된 제1 데이터 패스부 및 제2 데이터 패스부가 제1 딜레이 코드 및 제2 딜레이 코드를 각각 입력받는 방법을 설명하기 위한 타이밍도,
도3은 도1에 도시된 제1 데이터 패스부를 예시적으로 도시한 블록도
도4a 및 도4b는 도1에 도시된 입력 회로의 동작 방법을 설명하기 위한 타이밍도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 실시 예에 따른 반도체 장치의 입력 회로(10)를 예시적으로 도시한 블록도이다.
입력 회로(10)는 제1 데이터 패스부(100) 및 제2 데이터 패스부(200)를 포함할 수 있다. 제1 데이터 패스부(100)는 제1 셋 신호(SET1)에 응답하여 코드 라인(CODE)으로부터 제1 딜레이 코드(DCODE1)를 입력받을 수 있다. 제2 데이터 패스부(200)는 제2 셋 신호(SET2)에 응답하여 코드 라인(CODE)으로부터 제2 딜레이 코드(DCODE2)를 입력받을 수 있다. 제1 데이터 패스부(100) 및 제2 데이터 패스부(200)는 제1 딜레이 코드(DCODE1) 및 상기 제2 딜레이 코드(DCODE2)를 순차적으로 전송하는 코드 라인(CODE)을 공유할 수 있다. 코드 라인(CODE)은 적어도 하나의 신호 라인을 포함할 수 있고, 제1 딜레이 코드(DCODE1) 및 제2 딜레이 코드(DCODE2) 각각은 적어도 하나의 비트로 구성될 수 있다.
제1 데이터 패스부(100) 및 제2 데이터 패스부(200)는, 서로 공유하는 코드 라인(CODE)으로부터 각각에 대응하는 딜레이 코드를 입력받기 위해서, 제1 셋 신호(SET1) 및 제2 셋 신호(SET2)에 근거하여 동작할 수 있다. 제1 셋 신호(SET1)가 인에이블되는 경우, 제1 데이터 패스부(100)는 코드 라인(CODE)에 로딩된 데이터를 제1 딜레이 코드(DCODE1)로서 유효하게 입력받을 수 있고, 제2 데이터 패스부(200)는 코드 라인(CODE)에 로딩된 데이터를 무시할 수 있다. 제2 셋 신호(SET2)가 인에이블되는 경우, 제2 데이터 패스부(200)는 코드 라인(CODE)에 로딩된 데이터를 제2 딜레이 코드(DCODE2)로서 유효하게 입력받을 수 있고, 제1 데이터 패스부(100)는 코드 라인(CODE)에 로딩된 데이터를 무시할 수 있다.
제1 데이터 패스부(100) 및 제2 데이터 패스부(200)는 클럭 신호가 전송되는 클럭 신호 라인(CLK)을 공유하고, 동일한 클럭 신호를 입력받을 수 있다. 클럭 신호는 입력 회로(10)의 배치 구조에 따라서 제1 데이터 패스부(100) 및 제2 데이터 패스부(200) 각각에 대해 서로 다른 위상으로 입력될 수 있다. 다른 말로 하면, 클럭 신호는 제1 데이터 패스부(100) 및 제2 데이터 패스부(200) 각각에 대해 서로 다른 타이밍에 입력될 수 있다. 예를 들어, 제1 데이터 패스부(100)에 대한 클럭 신호 전송 경로가 제2 데이터 패스부(200)에 대한 클럭 신호 전송 경로보다 더 긴 경우, 제1 데이터 패스부(100)로 입력되는 클럭 신호, 즉, 제1 클럭 신호(CLK1)는 제2 데이터 패스부(200)로 입력되는 클럭 신호, 즉, 제2 클럭 신호(CLK2)보다 더 지연될 수 있다.
제1 데이터 패스부(100)는 제1 딜레이 코드(DCODE1)에 근거하여 셋팅된 제1 지연 시간만큼 제1 데이터(IN1)를 지연시킬 수 있다. 제1 딜레이 코드(DCODE1)는 제1 지연 시간에 대한 정보를 포함할 수 있다. 예를 들어, 제1 딜레이 코드(DCODE1)가 증가할수록, 제1 지연 시간은 증가하거나 또는 감소할 수 있다. 제1 딜레이 코드(DCODE1)는 제1 지연 시간에 따라 지연된 제1 데이터가 제1 클럭 신호(CLK1)의 엣지에 얼라인되도록 테스트를 통해 결정될 수 있다.
제1 데이터 패스부(100)는 제1 데이터(IN1)를 지연시킴으로써 제1 클럭 신호(CLK1)의 엣지에 얼라인시킬 수 있다. 제1 데이터 패스부(100)는 입력된 제1 클럭 신호(CLK1)의 엣지에 응답하여, 지연된 제1 데이터를 래치할 수 있다. 제1 데이터 패스부(100)는 래치된 제1 데이터(OUT1)를 출력할 수 있다.
제2 데이터 패스부(200)는 제2 딜레이 코드(DCODE2)에 근거하여 셋팅된 제2 지연 시간만큼 제2 데이터(IN2)를 지연시킬 수 있다. 제2 딜레이 코드(DCODE2)는 제2 지연 시간에 대한 정보를 포함할 수 있다. 예를 들어, 제2 딜레이 코드(DCODE2)가 증가할수록, 제2 지연 시간은 증가하거나 또는 감소할 수 있다. 제2 딜레이 코드(DCODE2)는 제2 지연 시간에 따라 지연된 제2 데이터(IN_DL2)가 제2 클럭 신호(CLK2)에 얼라인되도록 테스트를 통해 결정될 수 있다.
제2 데이터 패스부(200)는 제2 데이터(IN2)를 지연시킴으로써 제2 클럭 신호(CLK2)의 엣지에 얼라인시킬 수 있다. 제2 데이터 패스부(200)는 입력된 제2 클럭 신호(CLK2)의 엣지에 응답하여, 지연된 제2 데이터를 래치할 수 있다. 제2 데이터 패스부(200)는 래치된 제2 데이터(OUT2)를 출력할 수 있다.
한편, 반도체 장치는 입력 회로(10)를 제어하기 위한 제어 회로를 더 포함할 수 있다. 제어 회로는, 예를 들어, 반도체 장치로 파워가 인가될 때, 정해진 부팅 시퀀스에 따라 제1 및 제2 데이터 패스부(100, 200)를 제어할 수 있다. 제어 회로는 제1 및 제2 딜레이 코드(DCODE1, DCODE2)를 저장하기 위한 레지스터를 포함할 수 있다. 제어 회로는 코드 라인(CODE)으로 제1 및 제2 딜레이 코드(DCODE1, DCODE2)를 전송하면서 제1 셋 신호(SET1) 및 제2 셋 신호(SET2)를 각각 인에이블시킬 수 있다.
도2는 도1에 도시된 제1 데이터 패스부(100) 및 제2 데이터 패스부(200)가 제1 딜레이 코드(DCODE1) 및 제2 딜레이 코드(DCODE2)를 각각 입력받는 방법을 설명하기 위한 타이밍도이다. 도2는 코드 라인(CODE)으로 전송되는 데이터, 즉, 제1 딜레이 코드(DCODE1)와 제2 딜레이 코드(DCODE2)에 따라 인에이블되는 제1 셋 신호(SET1) 및 제2 셋 신호(SET2)를 도시한다.
제1 딜레이 코드(DCODE1)가 코드 라인(CODE)을 통해서 전송될 경우, 제1 셋 신호(SET1)는 인에이블되고 제2 셋 신호(SET2)는 디스에이블될 수 있다. 제1 데이터 패스부(100)는 인에이블된 제1 셋 신호(SET1)에 응답하여 코드 라인(CODE)으로부터 제1 딜레이 코드(DCODE1)를 입력받을 수 있다. 제2 데이터 패스부(200)는 디스에이블된 제2 셋 신호(SET2)에 응답하여 코드 라인(CODE)으로부터 제1 딜레이 코드(DCODE1)를 입력받지 않을 수 있다.
제2 딜레이 코드(DCODE2)가 코드 라인(CODE)을 통해서 전송될 경우, 제2 셋 신호(SET2)는 인에이블되고 제1 셋 신호(SET1)는 디스에이블될 수 있다. 제2 데이터 패스부(200)는 인에이블된 제2 셋 신호(SET2)에 응답하여 코드 라인(CODE)으로부터 제2 딜레이 코드(DCODE2)를 입력받을 수 있다. 제1 데이터 패스부(100)는 디스에이블된 제1 셋 신호(SET1)에 응답하여 코드 라인(CODE)으로부터 제2 딜레이 코드(DCODE2)를 입력받지 않을 수 있다.
제1 데이터 패스부(100)와 제2 데이터 패스부(200)는 코드 라인(CODE)을 공유함에도 불구하고, 각각 대응하는 셋 신호에 근거하여 코드 라인(CODE)을 통해서 순차적으로 전송되는 제1 딜레이 코드(DCODE1) 및 제2 딜레이 코드(DCODE2)를 각각 입력받을 수 있다.
도3은 도1에 도시된 제1 데이터 패스부(100)를 예시적으로 도시한 블록도이다.
도1에 도시된 제2 데이터 패스부(200)는, 제1 딜레이 코드(DCODE1) 대신 제2 딜레이 코드(DCODE2)를 입력받고 제1 클럭 신호(CLK1) 대신 제2 클럭 신호(CLK2)를 입력받는 것을 제외하면, 도4의 제1 데이터 패스부(100)와 실질적으로 동일하게 구성될 수 있다.
제1 데이터 패스부(100)는 제1 지연부(110) 및 제1 래치(120)를 포함할 수 있다.
제1 지연부(110)는 제1 셋 신호(SET1)에 응답하여 코드 라인(CODE)으로부터 제1 딜레이 코드(DCODE1)를 입력받을 수 있다. 제1 지연부(110)는 입력된 제1 딜레이 코드(DCODE1)를 제1 레지스터(115)에 저장할 수 있다. 제1 지연부(110)는 제1 데이터(IN1)를 입력받고, 제1 딜레이 코드(DCODE1)에 근거하여 제1 데이터(IN1)를 지연시키고, 지연된 제1 데이터(IN_DL1)를 출력할 수 있다.
제1 래치(120)는 제1 클럭 신호(CLK1)의 엣지에 응답하여, 지연된 제1 데이터(IN_DL1)를 래치할 수 있다. 제1 래치(120)는 래치된 제1 데이터(OUT1)를 출력할 수 있다.
도4a 및 도4b는 도1에 도시된 입력 회로(10)의 동작 방법을 설명하기 위한 타이밍도이다. 이하, 도1 내지 도4a 및 도4b를 참조하여, 입력 회로(10)의 동작 방법이 설명될 것이다.
도4a는 제1 데이터(IN1) 및 제2 데이터(IN2)가 제1 데이터 패스부(100) 및 제2 데이터 패스부(200)에 의해서 각각 지연되기 전의 상태를 도시한다.
제1 데이터(IN1) 및 제2 데이터(IN2)는 타이밍(ARRT)에 제1 데이터 패스부(100) 및 제2 데이터 패스부(200)로 각각 입력될 수 있다. 예를 들어, 제1 데이터(IN1) 및 제2 데이터(IN2)는 외부 장치로부터 서로 다른 데이터 라인들을 통해 동시에 전송될 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는, 상술한 바와 같이, 서로 다른 타이밍에 제1 데이터 패스부(100) 및 제2 데이터 패스부(200)로 각각 입력될 수 있다. 제1 클럭 신호(CLK1)의 지연량(CKDL1)은 제2 클럭 신호(CLK2)의 지연량(CKDL2)보다 더 클 수 있다.
도4b는 제1 데이터(IN1) 및 제2 데이터(IN2)가 제1 데이터 패스부(100) 및 제2 데이터 패스부(200)에 의해서 각각 지연된 후의 상태를 도시한다.
제1 데이터 패스부(100)는 제1 딜레이 코드(DCODE1)에 근거하여 셋팅된 제1 지연 시간(DLT1)만큼 제1 데이터(IN1)를 지연시킬 수 있다. 제1 지연 시간(DLT1)은 제1 클럭 신호(CLK1)의 지연량(CKDL1)에 대응될 수 있다. 다른 말로 하면, 제1 데이터 패스부(100)는 제1 클럭 신호(CLK1)가 클럭 신호 라인(CLK)으로부터 전송될 때 지연된 만큼 제1 데이터(IN1)를 지연시킬 수 있다. 지연된 제1 데이터(IN_DL1)는 제1 클럭 신호(CLK1)에 얼라인될 수 있다. 제1 데이터 패스부(100)는 제1 클럭 신호(CLK1)의 엣지에 응답하여, 지연된 제1 데이터(IN_DL1)를 래치하고, 래치된 제1 데이터(OUT1)를 출력할 수 있다.
제2 데이터 패스부(200)는 제2 딜레이 코드(DCODE2)에 근거하여 셋팅된 제2 지연 시간(DLT2)만큼 제2 데이터(IN2)를 지연시킬 수 있다. 제2 지연 시간(DLT2)은 제2 클럭 신호(CLK2)의 지연량(CKDL2)에 대응될 수 있다. 다른 말로 하면, 제2 데이터 패스부(200)는 제2 클럭 신호(CLK2)가 클럭 신호 라인(CLK)으로부터 전송될 때 지연된 만큼 제2 데이터(IN2)를 지연시킬 수 있다. 지연된 제2 데이터(IN_DL2)는 제2 클럭 신호(CLK2)에 얼라인될 수 있다. 제2 데이터 패스부(200)는 제2 클럭 신호(CLK2)의 엣지에 응답하여, 지연된 제2 데이터(IN_DL2)를 래치하고, 래치된 제2 데이터(OUT2)를 출력할 수 있다.
제1 데이터 패스부(100) 및 제2 데이터 패스부(200)가 공통의 코드 라인(CODE)으로부터 제1 딜레이 코드(DCODE1) 및 제2 딜레이 코드(DCODE2)를 각각 전송받는 구조는, 서로 다른 전송 라인들로부터 각각 전송받는 구조보다 더 적은 수의 라인들로 구성될 수 있다.
입력 회로는 두 개의 데이터 패스부들을 포함하는 것으로 도시되나, 입력 회로는 셋 이상의 데이터 패스부들을 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 제1 데이터 패스부
200 : 제2 데이터 패스부
110 : 제1 지연부
120 : 제1 래치
115 : 제1 레지스터

Claims (19)

  1. 제1 셋 신호에 응답하여 제1 딜레이 코드를 입력받도록 구성된 제1 데이터 패스부; 및
    제2 셋 신호에 응답하여 제2 딜레이 코드를 입력받도록 구성된 제2 데이터 패스부를 포함하되,
    상기 제1 데이터 패스부 및 상기 제2 데이터 패스부는 상기 제1 딜레이 코드 및 상기 제2 딜레이 코드를 전송하는 코드 라인을 공유하는 반도체 장치의 입력 회로.
  2. 제1항에 있어서,
    상기 제1 셋 신호는, 상기 제1 딜레이 코드가 상기 코드 라인으로 전송될 때 인에이블되고, 상기 제2 셋 신호는, 상기 제2 딜레이 코드가 상기 코드 라인으로 전송될 때 인에이블되는 반도체 장치의 입력 회로.
  3. 제1항에 있어서,
    상기 제1 데이터 패스부는 상기 제1 딜레이 코드에 근거하여 셋팅된 제1 지연 시간만큼 제1 데이터를 지연시키고, 상기 제2 데이터 패스부는 상기 제2 딜레이 코드에 근거하여 셋팅된 제2 지연 시간만큼 제2 데이터를 지연시키는 반도체 장치의 입력 회로.
  4. 제3항에 있어서,
    상기 제1 데이터 패스부 및 상기 제2 데이터 패스부는 클럭 신호가 전송되는 클럭 신호 라인을 공유하는 반도체 장치의 입력 회로.
  5. 제4항에 있어서,
    상기 클럭 신호는 상기 제1 데이터 패스부 및 상기 제2 데이터 패스부 각각에 대해 서로 다른 위상으로 입력되는 반도체 장치의 입력 회로.
  6. 제4항에 있어서,
    상기 제1 지연 시간은 상기 제1 데이터 패스부로 입력되는 상기 클럭 신호의 제1 지연량에 대응하고, 상기 제2 지연 시간은 상기 제2 데이터 패스부로 입력되는 상기 클럭 신호의 제2 지연량에 대응하는 반도체 장치의 입력 회로.
  7. 제4항에 있어서,
    상기 제1 데이터 패스부는 상기 클럭 신호에 응답하여 상기 지연된 제1 데이터를 래치하고, 상기 제2 데이터 패스부는 상기 클럭 신호에 응답하여 상기 지연된 제2 데이터를 래치하는 반도체 장치의 입력 회로.
  8. 제1 셋 신호에 응답하여 코드 라인에 로딩된 제1 딜레이 코드를 입력받도록 구성된 제1 데이터 패스부; 및
    제2 셋 신호에 응답하여 상기 코드 라인에 로딩된 제2 딜레이 코드를 입력받도록 구성된 제2 데이터 패스부를 포함하는 반도체 장치의 입력 회로.
  9. 제8항에 있어서,
    상기 제1 데이터 패스부와 상기 제2 데이터 패스부는 상기 코드 라인을 공유하는 반도체 장치의 입력 회로.
  10. 제8항에 있어서,
    상기 제1 딜레이 코드가 상기 코드 라인으로 전송될 때 상기 제1 셋 신호가 인에이블되고, 상기 제2 딜레이 코드가 상기 코드 라인으로 전송될 때 상기 제2 셋 신호가 인에이블되는 반도체 장치의 입력 회로.
  11. 제8항에 있어서,
    상기 제1 데이터 패스부는 상기 제1 딜레이 코드에 근거하여 셋팅된 제1 지연 시간만큼 제1 데이터를 지연시키고, 상기 제2 데이터 패스부는 상기 제2 딜레이 코드에 근거하여 셋팅된 제2 지연 시간만큼 제2 데이터를 지연시키는 반도체 장치의 입력 회로.
  12. 제11항에 있어서,
    상기 제1 데이터 패스부 및 상기 제2 데이터 패스부는 클럭 신호가 전송되는 클럭 신호 라인을 공유하는 반도체 장치의 입력 회로.
  13. 제11항에 있어서,
    상기 클럭 신호는 상기 제1 데이터 패스부 및 상기 제2 데이터 패스부 각각에 대해 서로 다른 위상을 가지고 입력되는 반도체 장치의 입력 회로.
  14. 제11항에 있어서,
    상기 제1 지연 시간은 상기 제1 데이터 패스부로 입력되는 상기 클럭 신호의 제1 지연량에 대응하고, 상기 제2 지연 시간은 상기 제2 데이터 패스부로 입력되는 상기 클럭 신호의 제2 지연량에 대응하는 반도체 장치의 입력 회로.
  15. 제11항에 있어서,
    상기 제1 데이터 패스부는 상기 클럭 신호에 응답하여 상기 지연된 제1 데이터를 래치하고, 상기 제2 데이터 패스부는 상기 클럭 신호에 응답하여 상기 지연된 제2 데이터를 래치하는 반도체 장치의 입력 회로.
  16. 제1 딜레이 코드에 근거하여 제1 데이터를 지연시키는 제1 지연부; 및
    제2 딜레이 코드에 근거하여 제2 데이터를 지연시키는 제2 지연부를 포함하되,
    상기 제1 지연부 및 상기 제2 지연부는 상기 제1 딜레이 코드 및 상기 제2 딜레이 코드를 각각 입력받기 위한 코드 라인을 공유하는 반도체 장치의 입력 회로.
  17. 제16항에 있어서,
    상기 제1 지연부는 제1 셋 신호에 응답하여 상기 코드 라인으로부터 상기 제1 딜레이 코드를 입력받고, 상기 제2 지연부는 상기 제2 셋 신호에 응답하여 상기 코드 라인으로부터 상기 제2 딜레이 코드를 입력받는 반도체 장치의 입력 회로.
  18. 제16항에 있어서,
    클럭 신호에 응답하여, 상기 지연된 제1 데이터를 래치하기 위한 제1 래치부; 및
    상기 클럭 신호에 응답하여, 상기 지연된 제2 데이터를 래치하기 위한 제2 래치부를 더 포함하되,
    상기 제1 래치부 및 상기 제2 래치부는 상기 클럭 신호를 각각 입력받기 위한 클럭 신호 라인을 공유하는 반도체 장치의 입력 회로.
  19. 제18항에 있어서,
    상기 클럭 신호는 상기 제1 래치부 및 상기 제2 래치부 각각에 대해 서로 다른 위상을 가지고 입력되는 반도체 장치의 입력 회로.
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