KR20150140972A - 발광소자 - Google Patents

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KR20150140972A
KR20150140972A KR1020140069271A KR20140069271A KR20150140972A KR 20150140972 A KR20150140972 A KR 20150140972A KR 1020140069271 A KR1020140069271 A KR 1020140069271A KR 20140069271 A KR20140069271 A KR 20140069271A KR 20150140972 A KR20150140972 A KR 20150140972A
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임현철
문용태
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 발광소자는, 제1도전성 반도체층;상기 제1도전성 반도체층 위에 복수의 피트를 갖는 반도체층; 상기 반도체층 위에 상기 피트가 연장된 활성층; 상기 활성층 위에 배치되며 상기 피트를 메워주는 결함 억제층; 상기 결함 억제층 위에 배치된 캡핑층; 및 상기 캡핑층 위에 배치된 제2도전성 반도체층을 포함하며, 상기 결함 억제층은 상기 캡핑층의 에너지 밴드 갭보다 넓은 에너지 밴드 갭을 포함한다.

Description

발광소자 {LIGHT EMITTING DEVICE}
실시 예는 발광소자, 발광소자 패키지 및 라이트유닛에 관한 것이다.
발광소자의 하나로서 발광 다이오드(LED: Light Emitting Diode)가 많이 사용되고 있다. 발광 다이오드는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선, 자외선과 같은 빛의 형태로 변환한다.
발광소자의 광 효율이 증가됨에 따라 표시장치, 조명기기를 비롯한 다양한 분야에 발광소자가 적용되고 있다.
실시 예는 활성층과 제2도전성반도체층 사이에 피트를 제거하기 위한 결함억제층 및 상기 결함억제층을 보호하는 캡핑층을 갖는 발광 소자를 제공한다.
실시 예는 활성층 위에 복수의 결함 억제층과 캡핑층을 갖는 발광 소자를 제공한다.
실시 예는 활성층의 위 및 아래에 결함 억제층을 갖는 발광 소자를 제공한다.
실시 예에 따른 발광 소자를 갖는 발광 소자 패키지 및 라이트유닛을 제공한다.
실시 예에 따른 발광소자는, 제1도전성 반도체층;상기 제1도전성 반도체층 위에 복수의 피트를 갖는 반도체층; 상기 반도체층 위에 상기 피트가 연장된 활성층; 상기 활성층 위에 배치되며 상기 피트를 메워주는 결함 억제층; 상기 결함 억제층 위에 배치된 캡핑층; 및 상기 캡핑층 위에 배치된 제2도전성 반도체층을 포함하며, 상기 결함 억제층은 상기 캡핑층의 에너지 밴드 갭보다 넓은 에너지 밴드 갭을 포함한다.
실시 예에 따른 발광 소자 내의 결함을 억제하여 줌으로써, 전기적인 특성을 개선시켜 줄 수 있다.
실시 예에 따른 발광 소자는 활성층을 통해 전파되는 피트를 제거해 줌으로써, 피트에 의한 전기적인 특성 저하를 억제시켜 줄 수 있다.
실시 예는 발광 소자의 신뢰성을 개선시켜 줄 수 있다.
실시 예에 따른 발광소자를 갖는 발광소자 패키지 및 라이트유닛의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 2는 도 1의 결합 억제층 및 캡핑층의 상세 도면이다.
도 3은 도 1의 발광 소자의 밴드 다이어그램을 나타낸 도면이다.
도 4는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 5는 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 6은 도 1의 발광 소자에 전극을 배치한 예이다.
도 7은 도 1의 발광 소자에 전극을 배치한 다른 예이다.
도 8의 (a)-(d)은 도 1의 발광 소자에서의 각 층의 AFM(Atomic force micro-scope) 이미지를 나타낸 도면이다.
도 9는 도 7의 발광 소자를 갖는 패키지를 나타낸 도면이다.
도 10은 실시 예에 따른 표시장치를 나타낸 도면이다.
도 11는 실시 예에 따른 표시장치의 다른 예를 나타낸 도면이다.
도 12은 실시 예에 따른 조명장치를 나타낸 도면이다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예들에 따른 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법에 대해 상세히 설명하도록 한다.
도 1은 제1 실시예에 따른 발광 소자를 설명하는 측 단면도이며, 도 2는 도 1의 결합 억제층 및 캡핑층의 상세 도면이고, 도 3은 도 1의 발광 소자의 밴드 다이어그램을 나타낸 도면이다.
도 1 및 도 2를 참조하면, 제1 실시예에 따른 발광 소자(100)는 기판(111), 상기 기판(111) 상에 배치된 제1반도체층(113), 상기 제1반도체층(113) 상에 제1 도전성반도체층(115), 상기 제1 도전성반도체층(115) 상에 배치된 제2반도체층(116), 상기 제2반도체층(116) 상에 배치된 활성층(117), 상기 활성층(117) 상에 배치된 결함 억제층(119), 상기 결함 억제층(119) 상에 배치된 캡핑층(121), 상기 캡핑층(121) 상에 배치된 전자 차단층(123), 및 상기 전자 차단층(123) 상에 배치된 제2 도전성반도체층(125)을 포함한다.
상기 기판(111)은 반도체 단결정, 예컨대 질화물 단결정 성장을 위한 성장용 기판으로서, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3 중 적어도 하나를 이용할 수 있다. 상기 기판(111)은 투광성, 절연성 또는 도전성 기판일 수 있다. 상기 사파이어는 육각 룸보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서, c축 및 a축 방향의 격자 상수가 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 반도체의 성장용 기판으로 주도 사용된다.
상기 기판(111)의 두께는 30㎛~500㎛ 범위를 포함하며, 그 굴절률은 2.4 이하 예컨대, 2 이하의 물질로 형성될 수 있다. 상기 기판(111)은 인접한 변들의 길이가 서로 동일하거나 다를 수 있으며, 적어도 한 변의 길이는 0.3mm×0.3mm 이상이거나, 대면적 예컨대, 1mm×1mm 또는 그 이상의 면적을 갖는 크기로 제공될 수 있다. 상기 기판(111)은 위에서 볼 때, 사각형, 육각형과 같은 다각형 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(111) 상에는 복수의 돌기(112)가 배치되며, 상기 복수의 돌기(112)는 상기 기판(111)으로부터 돌출되거나, 별도의 물질로 형성될 수 있다. 상기 복수의 돌기(112)는 측 단면이 반구형 형상 또는 다각형 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1반도체층(113)은 상기 기판(111) 상에 형성되며, II족 내지 VI족 화합물 반도체를 선택적으로 이용하여 한 층 또는 복수의 층으로 형성될 수 있다. 상기 제1반도체층(113)은 예컨대, III족-V족 화합물 반도체를 이용한 반도체층 예컨대, AlxInyGa(1-x-y)N 조성식(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 화합물 반도체로 형성될 수 있으며, 대표적으로, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 상기 제1반도체층(113)은 상기 기판(111)의 성장면(0001)을 통해 주로 성장이 되고, 격자 상수에 의해 전위가 발생되면 상기 전위는 대부분 성장 방향으로 전파된다.
상기 제1반도체층(113)은 버퍼층(buffer layer) 및 언도프드반도체층(undoped semiconductor layer) 중 적어도 하나를 포함한다. 상기버퍼층은기판(111)과의 격자 결함 차이를 줄여주기 위한 층이며, 상기 언도프드반도체층은N형 반도체층보다 낮은 전도성을 갖는 저 전도층으로 형성될 수 있다. 상기 버퍼층 및 언도프드반도체층 중 적어도 한 층에는 전위가 발생될 수 있다. 상기 제1반도체층(113)은 상기 돌기(112)의 높이보다 낮은 두께로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전성 반도체층(115)은 상기 제1반도체층(113) 위에 형성되며, 제1도전형 도펀트가 첨가될 수 있다. 상기 제1도전형 도펀트는 N형 도펀트일 수 있으며, Si, Ge, Sn, Se, Te를 포함한다. 상기 제1 도전성 반도체층(115)은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 불순물이 도핑될 수 있다. 상기 제1도전성 반도체층(115)은 단층 또는 다층으로 형성될 수 있다.
상기 제1 도전성 반도체층(115)은 예컨대, 트리메틸갈륨(TMGa) 가스, 암모니아(NH3) 가스, 사일렌(SiH4) 가스를 수소 가스와 함께 챔버에 주입하여 형성할 수도 있다.상기 제1 도전성 반도체층(115) 내에는 전위(51)가 배치될 수 있으며, 상기 전위(51)는 상기 돌기(112) 상에서 병합되어 전파되거나, 상기 돌기(112) 이외의 영역으로부터 전파될 수 있다.
상기 제2반도체층(116)은 서로 다른 두 층 또는 세 층이 교대로 반복되어 적층되며, 예컨대 AlInN/GaN, InGaN/GaN, AlInGaN/InGaN/GaN 중 적어도 하나의 주기로 적층될 수 있으며, 2주기 내지 5주기로 형성될 수 있다. 이러한 제2반도체층(116)은 초격자 구조로 정의될 수 있다.
상기 제2반도체층(116)은 피트 발생층으로서, 상기 전위(51)에 연결된 피트(71)를 포함할 수 있다. 상기 제2반도체층(116) 내에는 복수의 피트(71)가 형성되며, 상기 각 피트(71)는 측 단면이 알파벳 V자 형상을 갖고, 평면 형상이 육각 형상으로 형성될 수 있다. 상기 제2반도체층(116) 내에 배치된 피트(71)는 상기 전위(51)로부터 연장되어 형성될 수 있으며, 위로 진행할수록 점차 커지게 된다. 상기 각 피트(71)의 너비는 상기 제2반도체층(116)의 두께가 증가함에 따라 더 커지게 된다. 상기 각 피트(71)의 경사 면은 35도 내지 60도의 범위를 가질 수 있다. 상기 각 피트(71)에는 전파되는 하나 또는 복수의 전위들이 연결될 수 있다.
상기 제2반도체층(116)과 상기 활성층(117) 사이에는 제1클래드층(미도시)이 형성될 수 있다. 상기 제1클래드층은 GaN계 반도체로 형성될 수 있으며, 그 밴드 갭은 상기 활성층(117)의 밴드 갭보다 넓게 형성될 수 있다. 이러한 제1클래드층은 캐리어를 구속시켜 주는 역할을 하며, N형 도펀트를 포함할 수 있다.
상기 활성층(117)은 제2반도체층(116) 위에 형성되며, 상기 피트(71)들이 연장된다. 상기 활성층(117)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함하며, 우물층과 장벽층의 주기를 포함한다. 상기 우물층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함하며, 상기 장벽층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함할 수 있다. 상기 우물층/장벽층의 주기는 예컨대, InGaN/GaN, GaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, InGaN/InAlGaN, GaN/InAlGaN의 적층 구조를 이용하여 1주기 이상으로 형성될 수 있다. 도 3과 같이, 상기 활성층(117)의 장벽층(18)은 상기 우물층(17)의 에너지 밴드 갭(G1)보다 넓은 에너지 밴드 갭(G2)을 가지는 반도체 물질로 형성될 수 있다. 상기 활성층(117)의 상면에서의 피트(71)의 깊이 또는 너비는 15nm 내지 150nm 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(117) 위에는 결함 억제층(119)이 형성된다. 상기 결함 억제층(119)은 언도핑된 반도체로 형성될 수 있으며 예컨대, AlInN로 이루어질 수 있다. 상기 결함 억제층(119)은 예컨대 InxAlyN (0.14≤x≤0.22, 0<y<1, 0<x+y≤1)의 조성식을 갖는 반도체로 형성될 수 있으며, 인듐이 14% 내지 22% 범위 예컨대, 상기 인듐이 16% 내지 20% 범위로 형성될 수 있다.
상기 결함 억제층(119)의 상면 중 상기 피트(17) 위에는 러프한면(21)으로 형성된다. 이에 따라 p형 도펀트에 의한 표면 결정의 저하를 방지할 수 있고, p형 도펀트가 피트(71)에 확산될 때의 전기적인 특성 저하를 방지할 수 있다.
상기 결함 억제층(119)은 700도 내지 800도 범위의 저온에서,질소 또는 수소를 캐리어 가스로 사용하고, 분위기 가스 NH3와, TMln와 TMAl을 공급하여 성장될 수 있다. 상기 결함 억제층(119)은 2nm 이하 예컨대, 0.5nm 내지 2nm 범위의 두께를 갖고, 상기 활성층(117)의 장벽층의 두께보다 얇게 형성될 수 있다. 상기 결함 억제층(119)이 상기 두께의 범위보다 두꺼운 경우, GaN에 비해 높은 에너지 밴드 갭을 갖는 AlInN에 의해 발광 소자의 구동 전압이높아지는 문제가 있다. 또한 결함 억제층(119)의 두께가2nm 이하의 두께로 형성되므로, 전자 차단층으로 기능하지 않게 된다. 상기 결함 억제층(119)의 일부는 피트(71)에 메워지게 되며, 예컨대 분리된 InN이 피트(71)에 메워지게 되므로, p형 도펀트가 상기 피트(71)로 확산되는 것을 방지할 수 있다.
상기 결함 억제층(119)은하면에서의 피트 밀도는 108 내지 1010/cm2범위이며, 상면에서의 피트 밀도보다 높을 수 있다.또한 결함 억제층(119)가 없는 경우, 피트(71)가 있는 상태에서 P형 반도체층이 형성되면, P형 반도체층의P형 도펀트가 피트(71) 내에 확산되는 문제가 있다. 실시 예는 P형 도펀트의 확산을 방지하고 피트와 같은 결함이 전파되는 것을 억제할 수 있는 결함 억제층(119)을 제공한다. 상기 결함 억제층(119)은 내부에 p형 도펀트가 확산될 수 있고, 터널링이 가능한 두께로 형성될 수 있다.
상기 결함 억제층(119)은 활성층(117)의 장벽층과의 격자 상수의 차이가 거의 없어, 피트 발생을 억제시켜 줄 수 있다. 또한 P형 반도체층의캐리어 농도를 증가시킬 수 있다. 결과적으로, 구조적 특성 및 전기적 특성 향상을 통해 상기 활성층(117)의 발광 효율이 향상될 수 있다.
도 3과 같이, 상기 결함 억제층(119)의 에너지 밴드 갭(G3)은 상기 활성층(117)의 장벽층(18) 또는 캡핑층(121)의 에너지 밴드 갭(G2)보다 넓고, 전자 차단층(123)의 에너지 밴드 갭(G4)보다 넓게 형성될 수 있다.
상기 캡핑층(121)은 상기 결함 억제층(119) 위에 배치되며, 상기 결함 억제층(119)을 보호하며, 예컨대 AlInN이 분해되지 않도록 보호한다. 상기 캡핑층(121)은 상기 결함 억제층(119)와 다른 반도체 예컨대, GaN으로 형성될 수 있다. 상기 캡핑층(121)은 다른 예로서, AlGaN으로 형성될 수 있다. 상기 캡핑층(121)은 2nm 이상의 두께 예컨대, 상기 결함 억제층(119)의 두께보다 두꺼운 두께로 형성되어, 상기 캡핑층(121)의 AlInN이 분해되는 것을 방지한다. 상기 캡핑층(121)은 p형 도펀트가 첨가되거나 언도핑 반도체로 형성될 수 있다. 상기 캡핑층(121)은 상기 결함 억제층(119)과 동일한 성장 온도의 범위 예컨대, 700도 내지 800도 범위에서 성장될 수 있다. 상기 캡핑층(121)은 확산되는 P형 도펀트에 대한 1차 버퍼 역할을 할 수 있으며, 상기 결함 억제층(119)은 P형 도펀트의 확산에 대한 2차 버퍼 역할을 한다. 도 3과 같이, 상기 캡핑층(121)은 상기 장벽층(18)의 에너지 밴드 갭(G2)과 동일한 에너지 밴드 갭 또는 더 넓은 에너지 밴드 갭으로 형성될 수 있다.상기 캡핑층(121)은 표면이 평탄화되거나 상기 결함 억제층(119)의 상면보다 평탄한 면으로 형성될 수 있다. 또한 캡핑층(121)은피트(71)들이 차단되므로, ESD에 의한 영향을 줄일 수 있다. 다른 예로서, 상기 결함 억제층(119)와 상기 캡핑층(121)의 페어는 2페어 이상이 반복적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전자 차단층(123)은 전자 블록킹층 또는 전자 장벽층으로 형성될 수 있으며, 예컨대 P형 도펀트가 첨가된 AlGaN 또는 InAlGaN으로 형성될 수 있다. 다른 예로서, 상기 전자 차단층(123)은 초격자 구조를 포함할 수 있으며, 상기 초격자 구조는 InGaN/GaN 초격자 구조 또는 AlGaN/GaN 초격자 구조를 포함할 수 있다. 상기 초격자 구조는 비 정상적으로 전압에 포함된 전류를 확산시켜 주어, 활성층(117)을 보호할 수 있다. 상기 전자 차단층(123)은 도 3과 같이, 상기 활성층(117)의 장벽층(18)의 에너지 밴드 갭(G2)보다 넓은 밴드 갭(G4)로 형성되어, 전자를 블록킹하게 된다. 또한 상기 전자 차단층(123)은 상기 캡핑층(121) 및 결함 억제층(119)의 두께의 합보다 두껍게 형성될 수 있으며, 예컨대 10nm 내지 50nm 범위로 형성될 수 있다. 상기 전자 차단층(123)은 900도 이상에서 성장될 수 있다.
상기 제2도전성 반도체층(125)은 상기 전자 차단층(123) 위에 상기 전자 차단층(123)과 다른 반도체를 형성될 수 있으며 제2도전형 도펀트를 포함한다. 상기 제2도전성 반도체층(125)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전성 반도체층(125)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체를 갖는 p형 반도체층, 예컨대 P-GaN 또는 P-InGaN으로 형성될 수 있다. 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba을 포함할 수 있다. 상기 제2도전성 반도체층(125)은 상기 결함 억제층(119)에 의해 피트(71)들을 제거해 주므로, 제2도전성 반도체층(125)의 표면 상에 노출된 결함 밀도가 감소할 수 있다.
상기에 개시된 제1도전성 반도체층(115) 내지 제2도전성 반도체층(125)의 적층구조는 발광 구조물로 정의될 수 있으며, 상기 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조를포함할 수 있다. 여기서, 상기 p는 p형 반도체층이며, 상기 n은 n형 반도체층이며, 상기 -은 p형 반도체층과 n형 반도체층이 직접 접촉되거나 간접 접촉된 구조를 포함한다. 이하, 설명의 편의를 위해, 발광 구조물의 최 상층은 p형반도체층으로 설명하기로 한다.
도 8의 (a)-(d)는 발광 소자의 AFM 이미지이다. (a)는 활성층(117) 표면에서의 AFM 이미지이며, (b)는 결함 억제층(119)에서의 AFM 이미지이며, (c)는 캡핑층(121)에서의 AFM 이미지이며, (d)는 캡핑층의 두께가 얇은 경우 AFM 이미지이다. (a)(b)와 같이, 활성층(117) 상에 결함 억제층(119)를 형성한 경우, 피트(71) 내에 InN이 메워지게 되며, 상기 피트(71) 상에는 러프한 영역(21)이 형성된다. 여기서, 상기 결함 억제층(119)는 캡핑층(121)을 형성하기 전이므로, 피트(71)의 상부 영역의 AlInN이 분해될 수있다. 그리고, (c)와 같이 캡핑층(121)을 형성할 경우, 캡핑층(121)은 AlInN이 분해되지 않도록 보호하며, 상기 피트의 밀도가 낮아진다. 또한 상기 캡핑층(121)의 두께가 (d)와 같이 얇게 형성된 경우, 다시 피트가 발생되는 문제가 발생될 수 있다. 이는 캡핑층(121)의 두께를 2nm 이상 두껍게 형성하여, 상기 결함 억제층(119)를 보호하고 피트가 다시 생성되는 것을 방지할 수 있다.
도 4는 제2실시 예를 나타낸 발광 소자이다. 제2실시 예를 설명함에 있어서 제1실시 예와 동일한 부분은 제1실시 예의 설명을 참조하기로 한다.
도 4를 참조하면, 발광 소자는 제1도전성 반도체층(115), 제2반도체층(116), 활성층(117), 결함 억제층(119,120), 캡핑층(121), 전자 차단층(123) 및 제2도전성 반도체층(125)를 포함한다. 상기 결함 억제층(119,120)은 설명의 편의를 위해, 제1 및 제2결함 억제층으로 정의할 수 있다.
상기 결함 억제층(119,120)은 인듐 조성이 다른 AlInN 반도체로 형성될 수 있으며, 예컨대 제1결함 억제층(119)은 제2결함 억제층(120)의 인듐 조성보다 높은 조성을 갖는 반도체로 형성될 수 있다. 예컨대, 상기 제1결함 억제층(119)은 18% 내지 22% 범위의 인듐 조성을 갖고, 상기 제2결함 억제층(120)은 14% 내지 17% 범위의 인듐 조성을 갖고 형성될 수 있다. 상기 제1결함 억제층(119)은 상기 제2결함 억제층(120)의 아래에 배치된다. 상기 각 결함 억제층(119,120)의 두께는 0.5nm 내지 2nm 범위이며, 이러한 복수의 결함 억제층(119,120)에 의해 피트가 전파되는 것을 차단하고, 표면 결함 밀도를 낮추어줄 수 있다. 또한 상기 제1 및 제2결함 억제층(119,120)은 하나의 페어로 하여, 복수의 페어로 반복하여 형성될 수 있다.
도 5는 제3실시 예에 따른 발광 소자를 나타낸 도면이다. 제3실시 예를 설명함에 있어서 제1실시 예와 동일한 부분은 제1실시 예의 설명을 참조하기로 한다.
도 5를 참조하면, 발광 소자는, 기판(111), 상기 기판(111) 상에 배치된 제1반도체층(113), 상기 제1반도체층(113) 상에 제1 도전성 반도체층(115), 상기 제1 도전성 반도체층(115) 상에 배치된 제2반도체층(116), 상기 제2반도체층(116) 위에 제3반도체층(118), 상기 제3반도체층(118) 상에 배치된 활성층(117), 상기 활성층(117) 상에 배치된 결함 억제층(119), 상기 결함 억제층(119) 상에 배치된 캡핑층(121), 상기 캡핑층(121) 상에 배치된 전자 차단층(123), 및 상기 전자 차단층(123) 상에 배치된 제2 도전성 반도체층(125)을 포함한다.
상기 제3반도체층(118)은 제2반도체층(116)의 InGaN/GaN 반도체 예컨대, GaN 반도체와의 격자 상수 차이가 작거나 동일한 반도체로 형성될 수 있다. 상기 제3반도체층(118)은 예컨대 AlInN으로 형성될 수 있다. 상기 제3반도체층(118)은 상기 결함 억제층(119)과 동일한 반도체로 형성될 수 있으며, 인듐 조성은 14% 내지 22% 범위일 수 있다.
상기 제3반도체층(118)은 상기 제2반도체층(116)를 통해 전파되는 피트(71A)를 억제하여 주고, 상기 결함 억제층(119)은활성층(117)을 통해 전파되는 피트(71B)를 다시 억제하여 줄 수 있다. 실시 예는 활성층(117)의 아래 및 위에 배치된 제3반도체층(118) 및 결함 억제층(119)에 의해 피트(71)를 억제하여 줌으로써, 표면 결함 밀도를 개선시켜 줄 수 있다.
도 6은 도 1의 발광 소자에 전극을 배치한 구조이다.
도 6을 참조하면, 발광 소자(101)는 기판(111), 상기 기판(111) 상에 배치된 제1반도체층(113), 상기 제1반도체층(113) 상에 제1 도전성 반도체층(115), 상기 제1 도전성 반도체층(115) 상에 배치된 제2반도체층(116), 상기 제2반도체층(116) 상에 배치된 활성층(117), 상기 활성층(117) 상에 배치된 결함 억제층(119), 상기 결함 억제층(119) 상에 배치된 캡핑층(121), 상기 캡핑층(121) 상에 배치된 전자 차단층(123), 상기 전자 차단층(123) 상에 배치된 제2 도전성 반도체층(125), 상기 제2 도전성 반도체층(125) 위에 배치된 전류 확산층(151), 상기 제1도전성 반도체층(115) 위에 배치된 제1전극(153), 및 상기 전류 확산층(151) 위에 제2전극(155)을 포함한다.
상기 전류 확산층(151)은 제2도전성 반도체층(125)의 상면 전 영역의 70% 이상을 커버하며, 전류를 확산시켜 공급하게 된다. 상기 전류 확산층(151)은 금속 또는 투명한 금속을 포함할 수 있다. 상기 전류 확산층(151)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 등 중에서 선택되며, 적어도 한 층으로 형성될 수 있다. 상기 전류 확산층(151)은 반사 전극층으로 형성될 수 있으며, 그 물질은 예컨대, Al, Ag, Pd, Rh, Pt, Ir 및 이들 중 2이상의 합금 중에서 선택적으로 형성될 수 있다.
상기 제2전극(155)은 상기 제2도전성 반도체층(125) 및/또는 상기 전류 확산층(151) 위에 형성될 수 있으며, 전극 패드를 포함할 수 있다. 상기 제2전극(155)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제2전극(155)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제2전극(155)은 상기 제2도전성 반도체층(125)의 상면 면적의 40% 이하 예컨대, 20% 이하로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(153)은 제1도전성 반도체층(115)위에 배치된다. 상기 제1전극(153)과 상기 제2전극(155)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 반도체층들(113-125)의 표면에는 절연층(미도시)이 더 형성될 수 있으며, 상기 절연층은반도체층들 간의 층간 쇼트(short)를 방지하고, 습기 침투를 방지할 수 있다.
도 7은 도 1의 발광 소자의 다른 전극 배치 예를 나타낸 도면이다. 도 7의 일부 구성 요소의 설명은 도 1 및 도 6의 설명을 참조하기로 한다.
도 7을 참조하면, 발광 소자(102)는 제1반도체층(115)의 상부에 제1전극(181) 및 하부에 제2전극(170)을 포함한다.
도 1의 기판(111) 및 제1반도체층(113)은 물리적 또는/및 화학적 방법으로 제거할 수 있다. 상기 기판(111)의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 다른 버퍼층도 제거하여 상기 제1도전성 반도체층(115)을 노출시켜 준다. 상기 기판(111)이 제거된 방향을 통해 아이솔레이션에칭을 수행하여, 상기 제1도전성 반도체층(115) 상에 제1전극(181)을 형성하게 된다. 상기 제1전극(181)은 서로 다른 영역에 배치될 수 있으며, 암(arm) 패턴 또는 브리지 패턴을 갖고 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(181)의 일부 영역은 와이어(미도시)가 본딩되는 패드로 사용될 수 있다.
상기 제2도전성 반도체층(125) 아래에 제2전극(170)이 배치된다. 상기 제2전극(170)은 복수의 전도층을 포함할 수 있으며, 예컨대 접촉층(165), 반사층(167), 본딩층(169) 및 전도성 지지부재(171)를 포함한다.
상기 접촉층(165)은 투과성 전도물질 또는 금속 물질로서, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO와 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(165) 아래에 반사층(167)이 형성되며, 상기 반사층(167)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(167)의 일부는 상기 제2도전성 반도체층(125) 아래에 접촉될 수 있으며, 금속으로 오믹 접촉하거나 ITO와 같은 저 전도 물질로 오믹 접촉할 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(167) 아래에는 본딩층(169)이 형성되며, 상기 본딩층(169)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 본딩층(169) 아래에는 전도성 지지 부재(171)가 형성되며, 상기 전도성 지지 부재(171)는 금속 또는 캐리어 기판일 수 있으며, 예컨대 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 전도성 지지부재(173)는 다른 예로서, 전도성 시트로 구현될 수 있다.
상기 제1도전성 반도체층(115)의 상면에는 러프니스와 같은 광 추출 구조(59)가 형성될 수 있다. 상기 반도체층들(113-125)의 표면에는 절연층(미도시)이 형성될 수 있으며, 상기 절연층은 상기 광 추출 구조(59) 위에 더 형성될 수 있다.
상기 제2전극(170)과 상기 제2도전성 반도체층(125) 사이의 영역 중 상기 제1전극(181)과 대응되는 영역에는 전류 블록킹층(161)이 배치되며, 상기 제2전극(170)과 상기 제2도전성 반도체층(125) 사이의 영역 중 외측 둘레에는 보호층(163)이 배치될 수 있다. 상기 전류 블록킹층(161)과 상기 보호층(163)은 절연 물질 또는 전도성 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전류 블록킹층(161)과 상기 보호층(163)은 동일한 물질이거나 다른 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
<발광 소자 패키지>
도 8은 도 6의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 8을 참조하면, 발광소자 패키지(200)는 몸체(221)와, 상기 몸체(221)에 적어도 일부가 배치된 제1 리드전극(211) 및 제2 리드전극(213)과, 상기 몸체(221) 상에 상기 제1 리드전극(211) 및 제2 리드전극(213)과 전기적으로 연결되는 상기 발광 소자(241)와, 상기 몸체(221) 상에 상기 발광 소자(241)를 덮는 몰딩부재(231)를 포함한다.
상기 몸체(221)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(221)는 위에서 볼 때 내부에 캐비티(cavity)(225) 및 상기 캐비티(225)의 둘레에는 캐비티 바닥에 대해 경사진 면으로 형성될 수 있다.
상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 서로 전기적으로 분리되며, 상기 몸체(221) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 일부는 상기 캐비티(225) 내부에 배치되고, 다른 부분은 상기 몸체(221)의 외부에 배치될 수 있다.
상기 제1 리드전극(211) 및 제2 리드전극(213)은 상기 발광 소자(241)에 전원을 공급하고, 상기 발광 소자(241)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(241)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다. 상기 제1 및 제2리드 전극(211,213)은 금속 재질로 형성될 수 있으며, 간극부(223)에 의해 분리된다.
상기 발광 소자(241)는 상기 몸체(221) 상에 설치되거나 상기 제1 리드전극(211) 또는/및 제2 리드전극(213) 상에 설치될 수 있다.
상기 발광 소자(221)는 제1와이어(242)로 상기 제1 리드전극(211)과 연결되며, 제2와이어(243)로 제2 리드전극(213)과 연결될 수 있으며, 이에 한정되지 않는다.
상기 몰딩부재(231)는 상기 발광 소자(241)를 포위하여 상기 발광 소자(241)를 보호할 수 있다. 또한, 상기 몰딩부재(231)에는 형광체가 포함되고, 이러한 형광체에 의해 상기 발광 소자(241)에서 방출된 광의 파장이 변화될 수 있다.
<조명 시스템>
실시예에 따른 발광 소자 또는 발광 소자 패키지는 조명 시스템에 적용될 수 있다. 상기 조명 시스템은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 도 9 및 도 10에 도시된 표시 장치, 도 11에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
도 9는 실시 예에 따른 표시 장치의 분해 사시도이다.
도 9를 참조하면, 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 상기 발광 모듈(1031)로부터 제공된 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethylmetaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 배치되어 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 바텀 커버(1011) 내에 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 보드(1033)과 상기에 개시된 실시 예에 따른 발광 소자 패키지(200)를 포함하며, 상기 발광 소자 패키지(200)는 상기 보드(1033) 상에 소정 간격으로 어레이될 수 있다. 상기 보드는 인쇄회로기판(printed circuit board)일 수 있지만, 이에 한정하지 않는다. 또한 상기 보드(1033)은 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(200)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 보드(1033)은 제거될 수 있다. 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다. 따라서, 발광 소자 패키지(200)에서 발생된 열은 방열 플레이트를 경유하여 바텀 커버(1011)로 방출될 수 있다.
상기 복수의 발광 소자 패키지(200)는 상기 보드(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(200)는 상기 도광판(1041)의 일측면인입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 상기 표시 패널(1061)로 공급함으로써, 상기 표시 패널(1061)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버(미도시)와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 상기 발광 모듈(1031)로부터 제공된 광을 투과 또는 차단시켜 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비전과 같은 영상 표시 장치에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장 이상의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트(diffusion sheet), 수평 및 수직 프리즘 시트(horizontal/vertical prism sheet), 및 휘도 강화 시트(brightness enhanced sheet) 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1061)로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 10은 실시 예에 따른 발광소자 패키지를 갖는 표시 장치를 나타낸 도면이다.
도 10을 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광소자 패키지(200)가 어레이된 보드(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다.
상기 보드(1120)과 상기 발광소자 패키지(200)는 발광 모듈(1160)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1160), 광학 부재(1154)는 라이트유닛(미도시)으로 정의될 수 있다.
상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1155)으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
상기 광학 부재(1154)는 상기 발광 모듈(1160) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
상기 바텀 커버(1152) 내에는 복수의 보드(1120)가 배치될 수 있으며, 상기 복수의 보드(1120) 상에는 실시 예의 발광소자 패키지(200) 또는 발광소자(즉, LED 칩)가 어레이될 수 있다.
도 11은 실시 예에 따른 발광 소자 패키지를 갖는 조명 장치를 나타낸 도면이다.
도 11을 참조하면, 실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자를 포함할 수 있다.
예컨대, 상기 커버(2100)는 벌브(bulb) 또는 반구의 형상을 가지며, 속이 비어 있고, 일 부분이 개구된 형상으로 제공될 수 있다. 상기 커버(2100)는 상기 광원 모듈(2200)과 광학적으로 결합될 수 있다. 예를 들어, 상기 커버(2100)는 상기 광원 모듈(2200)로부터 제공되는 빛을 확산, 산란 또는 여기 시킬 수 있다. 상기 커버(2100)는 일종의 광학 부재일 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합될 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합하는 결합부를 가질 수 있다.
상기 커버(2100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(2100)의 내면의 표면 거칠기는 상기 커버(2100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 상기 광원 모듈(2200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
상기 커버(2100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는내광성, 내열성, 강도가 뛰어나다. 상기 커버(2100)는 외부에서 상기 광원 모듈(2200)이 보이도록 투명할 수 있고, 불투명할 수 있다. 상기 커버(2100)는 블로우(blow) 성형을 통해 형성될 수 있다.
상기 광원 모듈(2200)은 상기 방열체(2400)의 일 면에 배치될 수 있다. 따라서, 상기 광원 모듈(2200)로부터의 열은 상기 방열체(2400)로 전도된다. 상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다.
상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. 상기 가이드홈(2310)은 상기 광원부(2210)의 기판 및 커넥터(2250)와 대응된다.
상기 부재(2300)의 표면은 빛 반사 물질로 도포 또는 코팅된 것일 수 있다. 예를 들면, 상기 부재(2300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 상기 부재(2300)는 상기 커버(2100)의 내면에 반사되어 상기 광원 모듈(2200)측 방향으로 되돌아오는 빛을 다시 상기 커버(2100) 방향으로 반사한다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
상기 부재(2300)는 예로서 절연 물질로 이루어질 수 있다. 상기 광원 모듈(2200)의 연결 플레이트(2230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 상기 방열체(2400)와 상기 연결 플레이트(2230) 사이에 전기적인 접촉이 이루어질 수 있다. 상기 부재(2300)는 절연 물질로 구성되어 상기 연결 플레이트(2230)와 상기 방열체(2400)의 전기적 단락을 차단할 수 있다. 상기 방열체(2400)는 상기 광원 모듈(2200)로부터의 열과 상기 전원 제공부(2600)로부터의 열을 전달받아 방열한다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. 상기 가이드 돌출부(2510)는 상기 전원 제공부(2600)의 돌출부(2610)가 관통하는 홀을 구비할 수 있다.
상기 전원 제공부(2600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 상기 광원 모듈(2200)로 제공한다. 상기 전원 제공부(2600)는 상기 내부 케이스(2700)의 수납홈(2719)에 수납되고, 상기 홀더(2500)에 의해 상기 내부 케이스(2700)의 내부에 밀폐된다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 돌출부(2670)를 포함할 수 있다.
상기 가이드부(2630)는 상기 베이스(2650)의 일 측에서 외부로 돌출된 형상을 갖는다. 상기 가이드부(2630)는 상기 홀더(2500)에 삽입될 수 있다. 상기 베이스(2650)의 일 면 위에 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원 모듈(2200)의 구동을 제어하는 구동칩, 상기 광원 모듈(2200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
상기 돌출부(2670)는 상기 베이스(2650)의 다른 일 측에서 외부로 돌출된 형상을 갖는다. 상기 돌출부(2670)는 상기 내부 케이스(2700)의 연결부(2750) 내부에 삽입되고, 외부로부터의 전기적 신호를 제공받는다. 예컨대, 상기 돌출부(2670)는 상기 내부 케이스(2700)의 연결부(2750)의 폭과 같거나 작게 제공될 수 있다. 상기 돌출부(2670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결되고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(2800)에 전기적으로 연결될 수 있다.
상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
111:기판 113: 제1 반도체층
115:제1도전성 반도체층 116: 제2 반도체층
117: 활성층 113: 제3반도체층
119,120: 결함 억제층 121: 캡핑층
123: 전자 차단층 125: 제2도전성 반도체층

Claims (11)

  1. 제1도전성 반도체층;
    상기 제1도전성 반도체층 위에 복수의 피트를 갖는 반도체층;
    상기 반도체층 위에 상기 피트가 연장된 활성층;
    상기 활성층 위에 배치되며 상기 피트를 메워주는 결함 억제층;
    상기 결함 억제층 위에 배치된 캡핑층; 및
    상기 캡핑층 위에 배치된 제2도전성 반도체층을 포함하며,
    상기 결함 억제층은 상기 캡핑층의 에너지 밴드 갭보다 넓은 에너지 밴드 갭을 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 결함 억제층은 AlInN으로 형성된 발광 소자.
  3. 제2항에 있어서,
    상기 결함 억제층의인듐 조성은 14% 내지 22% 범위인 발광 소자.
  4. 제3항에 있어서,
    상기 결함 억제층은 언도프드 반도체를 포함하는 발광소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 캡핑층은 언도프드 반도체 또는 P형 반도체층인 발광소자.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 캡핑층과 상기 제2도전성 반도체층 사이에 배치된 전자 차단층을 포함하며,
    상기 결함 억제층의 에너지 밴드 갭은 상기 전자 차단층의 에너지 밴드 갭보다 넓은 발광소자.
  7. 제6항에 있어서,
    상기 결함 억제층은 2nm 이하의 두께를 갖고,
    상기 캡핑층은 상기 결함 억제층의 두께보다 두꺼운 두께를 갖는 발광 소자.
  8. 제6항에 있어서,
    상기 결함 억제층의 상면은 러프한 면으로 형성되는 발광 소자.
  9. 제6항에 있어서,
    상기 결함 억제층은 서로 다른 인듐 조성을 갖는 복수의 층을 포함하는 발광 소자.
  10. 제6항에 있어서,
    상기 활성층과 상기 반도체층 사이에 AlInN 반도체층을 포함하는 발광 소자.
  11. 제1항에 있어서,
    상기 제2도전성 반도체층은 P형 도펀트를 포함하는 발광소자.
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