KR20150137129A - 벡터 로드-ｏｐ/저장-ｏｐ에 스트라이드 기능을 제공하는 명령어 및 로직 - Google Patents

벡터 로드-ｏｐ/저장-ｏｐ에 스트라이드 기능을 제공하는 명령어 및 로직 Download PDF

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Abstract

명령어 및 로직이 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공한다. 일부 실시예는, 한 세트의 로드, 제2 연산, 목적지 레지스터, 피연산자 레지스터, 메모리 어드레스, 및 스트라이드 길이를 명시하는 명령어에 응답하여, 실행 유닛이 마스크 레지스터 내의 값들을 판독하고, 여기서, 마스크 레지스터 내의 필드들은 메모리 어드레스로부터 메모리 내의 데이터 요소들까지의 스트라이드-길이 배수에 대응한다. 제1 마스크 값은 요소가 메모리로부터 로드되지 않았다는 것을 나타내고, 제2 값은 요소가 로드될 필요가 없거나, 이미 로드되었다는 것을 나타낸다. 각각이 제1 값을 갖는 경우, 데이터 요소는 메모리로부터 대응하는 목적지 레지스터 위치로 로드되고, 마스크 레지스터 내의 대응하는 값은 제2 값으로 변경된다. 그 다음, 제2 연산이 목적지 및 피연산자 레지스터들 내의 대응하는 데이터를 이용해 수행되어 결과를 생성한다. 명령어는 폴트 이후에 재시작될 수 있다.

Description

벡터 로드-ＯＰ/저장-ＯＰ에 스트라이드 기능을 제공하는 명령어 및 로직{INSTRUCTION AND LOGIC TO PROVIDE VECTOR LOAD-OP/STORE-OP WITH STRIDE FUNCTIONALITY}
본 개시는, 처리 로직, 마이크로프로세서, 및 프로세서 또는 기타의 처리 로직에 의해 실행될 때, 논리적, 수학적, 또는 기타의 기능적 연산을 수행하는 연관된 명령어 세트 아키텍쳐 분야에 관한 것이다. 특히, 본 개시는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어 및 로직에 관한 것이다.
현대의 프로세서는 종종, 계산집약적인 연산을 제공하는 명령어를 포함하지만, 예를 들어, SIMD(single instruction multiple data) 벡터 레지스터와 같은 다양한 데이터 저장 장치를 이용한 효율적인 구현을 통해 활용될 수 있는 고수준의 데이터 병렬성을 제공한다.
애플리케이션 또는 소프트웨어 코드의 벡터화는, 예를 들어, 넓은 또는 광폭 벡터 아키텍쳐와 같은, 특정한 시스템이나 명령어-세트 아키텍쳐 상에서, 애플리케이션을 컴파일, 설치, 및/또는 실행시키는 것을 포함할 수 있다. 일부 애플리케이션의 경우, 예를 들어, (예를 들어, 3차원(3D) 이미지 렌더링과 같은 연산의 경우) 벡터 폭이 증가함에 따라, 메모리 액세스는 복잡하고, 비일관적이거나 불연속일 수 있다. 벡터화된 프로세스에 이용되는 메모리는 불연속 또는 비인접 메모리 위치에 저장될 수 있다. 다수의 아키텍쳐는 명령어 처리량을 최소화하고 임의의 산술 연산을 수행하기 전에 레지스터들 내의 데이터를 정렬하는데 요구되는 클록 사이클 수를 상당히 증가시키는 추가 명령어들을 요구할 수 있다.
메모리 액세스를 개선하고 더 넓은 벡터들로의 및 벡터들로부터의 데이터를 정렬하기 위한 메커니즘은 다른 비-로컬 및/또는 불연속 메모리 위치들로부터의 데이터에 대한 로컬 연속적 메모리 액세스를 생성하기 위한 집결(gather) 및 산개(scatter) 연산들을 구현하는 것을 포함할 수 있다. 집결 연산은 저장장치 내의 한 세트의 불연속 또는 무작위 메모리 위치로부터 데이터를 수집하고 이질적 데이터를 팩킹된 구조로 결합할 수 있다. 산개 연산은 팩킹된 구조의 요소들을 한 세트의 불연속 또는 무작위 메모리 위치들로 산개시킬 수 있다. 기타의 메커니즘은 저장 장치 내의 한 세트의 불연속 메모리 위치들로부터 데이터를 수집하고 데이터를 팩킹된 구조로 결합하거나, 팩킹된 구조의 요소들을 저장 장치 내의 한 세트의 불연속 메모리 위치들로 산개하기 위해 규칙적인 스트라이드로 로딩 및 저장하는 단계를 포함할 수 있다. 이들 메모리 위치들 중 일부는 캐싱되지 않거나, 물리적 메모리 바깥으로 페이징되었을 수도 있다.
이들 연산들이 페이지 폴트 또는 어떤 다른 이유로 중단된다면, 소정의 아키텍쳐에서, 머신의 상태는 보관되지 않을 수 있어서, 연산이 중단된 곳에서 재시작하는 것이 아니라 전체 연산의 반복을 요구할 수 있다. 임의의 반복된 연산에 관해 복수의 메모리 액세스가 요구될 수 있으므로, 완료를 위해서는, 임의의 후속하는 종속된 산술 연산이 반드시 대기해야 하는 많은 클록 사이클들이 요구될 수 있다. 이러한 지연은, 그렇지 않은 경우 예를 들어 넓은 또는 광폭 벡터 아키텍쳐로부터 기대되는 성능 이점을 제한할 수 있는 병목을 나타낸다.
지금까지, 이러한 성능 제한 문제 및 병목에 대한 잠재적 해결책은 충분히 탐구되지 않았다.
본 발명이 첨부된 도면들에서 제한이 아닌 예로서 설명된다.
도 1a는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 시스템의 한 실시예의 블록도이다.
도 1b는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 시스템의 또 다른 실시예의 블록도이다.
도 1c는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 시스템의 또 다른 실시예의 블록도이다.
도 2는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 프로세서의 한 실시예의 블록도이다.
도 3a는 한 실시예에 따른 팩킹된 데이터 타입을 나타낸다.
도 3b는 한 실시예에 따른 팩킹된 데이터 타입을 나타낸다.
도 3c는 한 실시예에 따른 팩킹된 데이터 타입을 나타낸다.
도 3d는 한 실시예에 따른 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어 인코딩을 나타낸다.
도 3e는 또 다른 실시예에 따른 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어 인코딩을 나타낸다.
도 3f는 또 다른 실시예에 따른 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어 인코딩을 나타낸다.
도 3g는 또 다른 실시예에 따른 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어 인코딩을 나타낸다.
도 3h는 또 다른 실시예에 따른 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어 인코딩을 나타낸다.
도 4a는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 프로세서 마이크로아키텍쳐의 한 실시예의 요소들을 나타낸다.
도 4b는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 프로세서 마이크로아키텍쳐의 또 다른 실시예의 요소들을 나타낸다.
도 5는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 프로세서의 한 실시예의 블록도이다.
도 6은 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 한 실시예의 블록도이다.
도 7은 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 또 다른 실시예의 블록도이다.
도 8은 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 또 다른 실시예의 블록도이다.
도 9는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 시스-온-칩의 한 실시예의 블록도이다.
도 10은 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행하는 프로세서의 실시예의 블록도이다.
도 11은 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 IP 코어 개발 시스템의 한 실시예의 블록도이다.
도 12는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 아키텍쳐 에뮬레이션 시스템의 한 실시예를 나타낸다.
도 13은 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 변환하는 시스템의 한 실시예를 나타낸다.
도 14는 벡터 로드-op에 스트라이드 기능을 제공하는 프로세스의 한 실시예에 대한 흐름도를 나타낸다.
도 15는 벡터 로드-op에 스트라이드 기능을 제공하는 프로세스의 또 다른 실시예에 대한 흐름도를 나타낸다.
도 16은 벡터 저장-op에 스트라이드 기능을 제공하는 프로세스의 한 실시예에 대한 흐름도를 나타낸다.
도 17은 벡터 저장-op에 스트라이드 기능을 제공하는 프로세스의 또 다른 실시예에 대한 흐름도를 나타낸다.
이하의 설명은, 프로세서, 컴퓨터 시스템, 또는 기타의 처리 장치 내에서 또는 이와 연관하여, 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어 및 처리 로직을 개시한다.
일부 실시예는, 한 세트의 로드, 제2 연산, 목적지 레지스터, 피연산자 레지스터, 메모리 어드레스, 및 스트라이드 길이(stride length)를 명시하는 명령어에 응답하여, 실행 유닛이 마스크 레지스터 내의 값들을 판독하고, 여기서, 마스크 레지스터 내의 필드들은 메모리 어드레스로부터 메모리 내의 데이터 요소들까지의 스트라이드-길이 배수(multiple)에 대응한다. 제1 마스크 값은 요소가 메모리로부터 로드되지 않았다는 것을 나타내고, 제2 값은 요소가 로드될 필요가 없거나, 이미 로드되었다는 것을 나타낸다. 각각이 제1 값을 갖는 경우, 데이터 요소는 메모리로부터 대응하는 목적지 레지스터 위치로 로드되고, 마스크 레지스터 내의 대응하는 값은 제2 값으로 변경된다. 폴트시 또는 모든 마스크 레지스터 필드들이 제2 값을 가질 때, 목적지 및 피연산자 레지스터 내의 대응하는 데이터를 이용하여 제2 연산이 수행되어 결과를 생성될 수 있다. 일부 대안적 실시예에서, 예를 들어, 한 세트의 저장 및 후속하는 제1 연산, 목적지 레지스터, 피연산자 레지스터, 메모리 어드레스, 및 스트라이드 길이를 명시하는 명령어에 응답하여, 실행 유닛은 마스크 레지스터를 이용하거나 이용하지 않고 제1 연산을 수행할 수 있고, 마스크 값은, 결과 요소가 메모리에 저장되지 않았는지를 나타내거나 그 요소가 메모리에 저장될 필요가 없거나 이미 메모리에 저장되었다는 것을 나타내는데 이용될 수 있다.
이하의 설명에서, 처리 로직, 프로세서 타입, 마이크로-아키텍쳐 조건, 이벤트, 인에이블먼트 메커니즘 등과 같은 수 많은 구체적인 세부사항들이 본 발명의 실시예들의 더욱 철저한 이해를 제공하기 위하여 개시된다. 그러나, 당업자라면, 본 발명은 이와 같은 특정한 세부사항없이 실시될 수 있다는 것을 이해할 것이다. 추가적으로, 본 발명의 실시예를 불필요하게 흐리지 않기 위하여 일부 공지된 구조, 회로 등은 상세히 도시되지 않았다.
이하의 실시예들이 프로세서를 참조하여 설명되지만, 다른 실시예들은 다른 타입의 집적 회로 및 로직 장치에 적용가능하다. 본 발명의 실시예들의 유사한 기술들 및 교시들은, 더 높은 파이프라인 처리량 및 개선된 성능으로부터 혜택을 받을 수 있는 다른 타입의 회로나 반도체 장치에 적용될 수 있다. 본 발명의 실시예들의 교시는 데이터 조작(data manipulation)을 수행하는 임의의 프로세서나 머신에 적용가능하다. 그러나, 본 발명은 512 비트, 256 비트, 128 비트, 64 비트, 32 비트, 또는 16 비트 데이터 연산을 수행하는 프로세서나 머신으로 제한되지 않고, 데이터의 조작 또는 관리가 수행되는 임의의 프로세서 및 머신에 적용될 수 있다. 또한, 이하의 설명은 예들을 제공하며, 첨부된 도면은 예시의 목적을 위해 다양한 예들을 보여준다. 그러나, 이들 예들은, 본 발명의 실시예들의 모든 가능한 구현의 빠짐없는 목록을 제공하기 보다는 본 발명의 실시예들의 예를 제공하기 위함일 뿐이므로 제한적 의미로 해석되어서는 안 된다.
이하의 예들은 실행 유닛 및 로직 회로의 정황에서 명령어 취급 및 배포를 설명하고 있지만, 본 발명의 다른 실시예들은, 머신에 의해 수행될 때, 머신으로 하여금 본 발명의 적어도 한 실시예와 일치하는 기능을 수행하게 하는 머신-판독가능한, 유형의 매체에 저장된 데이터 또는 명령어에 의해 달성될 수 있다. 한 실시예에서, 본 발명의 실시예와 연관된 기능들은 머신-실행가능한 명령어들로 구현된다. 명령어들은, 이 명령어들로 프로그램된 범용 또는 특별 목적 프로세서로 하여금 본 발명의 단계들을 수행하게 하는데 이용될 수 있다. 본 발명의 실시예들은, 본 발명의 실시예들에 따른 하나 이상의 연산을 수행하도록 컴퓨터(또는 기타의 전자 장치)를 프로그램하는데 이용될 수 있는 명령어를 저장하고 있는 머신 또는 컴퓨터-판독가능한 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 대안으로서, 본 발명의 실시예들의 단계들은, 단계들을 수행하기 위한 고정된-기능 로직을 포함하는 특정의 하드웨어 컴포넌트들에 의해 수행되거나, 프로그램된 컴퓨터 컴포넌트들과 고정된-기능 하드웨어 컴포넌트들의 임의 조합에 의해 수행될 수도 있다.
본 발명의 실시예를 수행하는 로직을 프로그램하는데 이용되는 명령어들은, DRAM, 캐시, 플래시 메모리, 또는 기타의 스토리지와 같은 시스템 내의 메모리에 저장될 수 있다. 또한, 명령어들은 네트워크를 통해 또는 기타의 컴퓨터 판독가능한 매체에 의해 배포될 수 있다. 따라서, 머신-판독가능한 매체는, 플로피 디스켓, 광학 디스크, 콤팩트 디스크, 판독-전용 메모리(CD-ROM), 광자기 디스크, 판독-전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 소거 및 프로그램 가능한 판독-전용 메모리(EPROM), 전기적으로 소거 및 프로그램가능한 판독-전용 메모리(EEPROM), 자기 또는 광학 카드, 플래시 메모리, 또는 전기적, 광학적, 음향적 또는 기타의 전파되는 신호 형태(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)를 이용하여 인터넷을 통한 정보의 전송에 이용되는 유형의 머신-판독가능한 스토리지를 포함하지만 이것으로 제한되지 않는, 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 따라서, 컴퓨터-판독가능한 매체는, 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 전자적 명령어나 정보를 저장 또는 전송하기 위한 임의 타입의 유형의 머신-판독가능한 매체를 포함한다.
설계는 생성에서부터 시뮬레이션에 이어 제조까지 다양한 단계들을 고려할 수 있다. 설계를 나타내는 데이터는 다수의 방식으로 설계를 표현할 수 있다. 우선, 시뮬레이션에서 유용하기 때문에, 하드웨어는 하드웨어 기술 언어(hardware description language)나 또 다른 기능적 기술 언어를 이용하여 표현될 수 있다. 추가적으로, 로직 및/또는 트랜지스터 게이트를 이용한 회로 레벨 모델은 설계 프로세스의 소정 단계들에서 생성될 수 있다. 또한, 대부분의 설계는, 소정 단계에서, 하드웨어 모델에서의 다양한 장치들의 물리적 배치를 나타내는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기술이 이용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 생성하는데 이용되는 마스크에 대해 상이한 마스크 상의 다양한 특징들의 존재 또는 부재를 명시하는 데이터일 수 있다. 설계의 임의의 표현에서, 데이터는 임의 형태의 머신판독가능한 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광학 스토리지는, 이러한 정보를 전송하도록 변조되거나 기타의 방식으로 생성된 광학적 또는 전기적 파형을 통해 전송된 정보를 저장하는 머신판독가능한 매체일 수 있다. 코드나 설계를 나타내거나 운반하는 전기적 반송파가 전송될 때, 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되면, 새로운 사본이 형성된다. 따라서, 통신 제공자 또는 네트워크 제공자는 유형의 머신-판독가능한 매체에 적어도 일시적으로, 본 발명의 실시예들의 기술을 구현하고 있는 반송파 내에 인코딩된 정보와 같은 아티클(article)을 저장할 수 있다.
현대의 프로세서에서, 다수의 상이한 실행 유닛들이 다양한 코드와 명령어를 처리 및 실행하는데 이용된다. 일부 명령어는 더 빨리 완료되는 반면 다른 명령어는 완료를 위해 다수의 클록 사이클을 요구할 수 있기 때문에 모든 명령어들이 동등하게 생성되는 것은 아니다. 명령어의 처리가 빠를수록, 프로세서의 전체 성능은 더 좋다. 따라서, 많은 명령어를 가능하다면 빨리 실행하는 것이 유익할 것이다. 그러나, 복잡도가 높고 실행 시간과 프로세서 자원의 면에서 더 많은 것을 요구하는 소정 명령어들이 있다. 예를 들어, 부동 소수점 명령어, 로드/저장 연산, 데이터 이동 등이 있다.
더 많은 컴퓨터 시스템들이 인터넷, 텍스트, 및 멀티미디어 애플리케이션에 이용되기 때문에, 추가적인 프로세서 지원이 시간의 경과에 따라 도입되어 왔다. 한 실시예에서, 명령어 세트는, 데이터 타입, 명령어, 레지스터 아키텍쳐, 어드레싱 모드, 메모리 아키텍쳐, 인터럽트 및 예외 처리, 외부 입력 및 출력(I/O)을 포함한, 하나 이상의 컴퓨터 아키텍쳐와 연관될 수 있다.
한 실시예에서, 명령어 세트 아키텍쳐(ISA; instruction set architecture)는, 하나 이상의 명령어 세트를 구현하는데 이용되는 프로세서 로직 및 회로를 포함하는 하나 이상의 마이크로-아키텍쳐에 의해 구현될 수 있다. 따라서, 상이한 마이크로아키텍쳐를 갖는 프로세서들은 공통의 명령어 세트의 적어도 일부를 공유할 수 있다. 예를 들어, Intel® Pentium 4 프로세서, Intel® Core™ 프로세서, 및 CA, Sunnyvale의 Advanced Micro Devices, Inc.의 프로세서들은 (새로운 버전에 따라 추가된 몇 가지 확장판과 더불어) 거의 동일한 버전의 x86 명령어 세트를 구현하지만, 상이한 내부 설계를 갖고 있다. 마찬가지로, ARM Holdings, Ltd., MIPS, 또는 그들의 면허생산자 또는 채택자들과 같은, 기타의 프로세서 개발사들에 의해 설계된 프로세서들은, 공통의 명령어 세트의 적어도 일부를 공유할 수 있지만, 상이한 프로세서 설계를 포함할 수 있다. 예를 들어, ISA의 동일한 레지스터 아키텍쳐는, 전용의 물리적 레지스터, 레지스터 리네이밍 메커니즘을 이용하여(예를 들어, 레지스터 별칭 테이블(RAT; Register Alias Table)을 이용하여) 하나 이상의 동적으로 할당되는 물리적 레지스터, 재정렬 버퍼(ROB; Reorder Buffer) 및 리타이어먼트 레지스터 파일(retirement register file)을 포함한, 새로운 또는 공지된 기술을 이용하여, 상이한 마이크로아키텍쳐로 된 상이한 방식으로 구현될 수 있다. 한 실시예에서, 레지스터는, 소프트웨어 프로그래머에 의해 어드레싱가능하거나 가능하지 않은 하나 이상의 레지스터, 레지스터 아키텍쳐, 레지스터 파일, 또는 기타의 레지스터 세트를 포함할 수 있다.
한 실시예에서, 명령어는 하나 이상의 명령어 포멧을 포함할 수 있다. 한 실시예에서, 명령어 포멧은, 무엇보다도, 수행될 연산 및 연산이 수행되는 피연산자(들)을 명시하는 다양한 필드들(비트수, 비트 위치 등)을 나타낼 수 있다. 일부 명령어 포멧은 명령어 템플릿(또는 서브포멧)으로 정의된 바와 같이 더 분할될 수 있다. 예를 들어, 주어진 명령어 포멧의 명령어 템플릿은, 상이한 서브셋들의 명령어 포멧의 필드들을 갖도록 정의되거나 및/또는 주어진 필드가 상이하게 해석되게 하도록 정의될 수 있다. 한 실시예에서, 명령어는 명령어 포멧을 이용하여(및 만일 정의되어 있다면, 그 명령어 포멧의 명령어 템플릿들 중 주어진 하나로) 표현되고, 연산과 연산이 작용하게 될 피연산자를 명시하거나 나타낸다.
과학, 금융, 자동-벡터화된 범용, RMS (인식, 마이닝 및 합성), 및 시각적 및 멀티미디어 애플리케이션(예를 들어, 2D/3D 그래픽, 이미지 처리, 비디오 압축/압축해제, 음성 인식 알고리즘과 오디오 조작)은, 많은 수의 데이터 항목에 대해 동일한 연산이 수행될 것을 요구할 수 있다. 한 실시예에서, SIMD(Single Instruction Multiple Data)란, 프로세서로 하여금 복수의 데이터 요소들에 연산을 수행하게 하는 명령어 타입을 말한다. SIMD 기술은 레지스터 내의 비트들을 다수의 고정-크기 또는 가변-크기 데이터 요소들(각 데이터 요소는 별개의 값을 나타냄)로 논리적으로 구분할 수 있는 프로세서들에서 이용될 수 있다. 예를 들어, 한 실시예에서, 64-비트 레지스터 내의 비트들은 4개의 별개의 16-비트 데이터 요소들을 포함하는 소스 피연산자로서 조직화될 수 있고, 각 데이터 요소는 별개의 16-비트 값을 나타낸다. 이러한 타입의 데이터는 '팩킹된' 데이터 타입 또는 '벡터' 데이터 타입이라 부를 수 있고, 이 데이터 타입의 피연산자들은 팩킹된 데이터 피연산자 또는 벡터 피연산자라고 부른다. 한 실시예에서, 팩킹된 데이터 항목 또는 벡터는 단일 레지스터 내에 저장된 팩킹된 데이터 요소들의 시퀀스일 수 있고, 팩킹된 데이터 피연산자 또는 벡터 피연산자는 SIMD 명령어(또는 '팩킹된 명령어' 또는 '벡터 명령어')의 소스 또는 목적지 피연산자일 수 있다. 한 실시예에서, SIMD 명령어는, 동일하거나 상이한 데이터 요소 순서로 동일하거나 상이한 수의 데이터 요소를 갖는 동일하거나 상이한 크기의 목적지 벡터 피연산자(결과 벡터 피연산자라고도 함)를 생성하기 위해 2개의 소스 벡터 피연산자에 수행될 단일의 벡터 연산을 명시한다.
x86, MMX™, Streaming SIMD Extensions (SSE), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어를 포함한 명령어 세트를 갖는 Intel® Core™ 프로세서들, Vector Floating Point(VFP) 및/또는 NEON 명령어를 포함한 명령어 세트를 갖는 ARM Cortex® 프로세서군과 같은 ARM 프로세서들, 및 중국 과학 아카데미의 컴퓨팅 기술 연구소(ICT; Institute of Computing Technology)에 의해 개발된 Loongson 프로세서군과 같은 MIPS 프로세서들에 의해 채용되는 바와 같은 SIMD 기술은, 애플리케이션 성능에서 상당한 개선을 가능케 했다(Core™ 및 MMX™은 캘리포니아주 산타 클라라의 Intel사의 등록 상표 또는 상표이다).
한 실시예에서, 목적지 및 소스 레지스터/데이터는 대응하는 데이터 또는 연산의 소스와 목적지를 나타내는 일반 용어이다. 일부 실시예에서, 이들은, 레지스터, 메모리, 또는 기술된 것과는 상이한 명칭이나 기능을 갖는 기타의 스토리지 영역에 의해 구현될 수 있다. 예를 들어, 한 실시예에서, "DEST1"은 임시 스토리지 레지스터 또는 기타의 스토리지 영역인 반면, "SRC1" 및 "SRC2"는 제1 및 제2 소스 스토리지 레지스터 또는 기타의 스토리지 영역 등일 수 있다. 다른 실시예에서, SRC 및 DEST 스토리지 영역 중 2개 이상은 동일한 스토리지 영역(예를 들어, SIMD 레지스터) 내의 상이한 데이터 스토리지 요소들에 대응할 수 있다. 한 실시예에서, 소스 레지스터들 중 하나는, 예를 들어, 제1 및 제2 소스 데이터에 관해 수행된 연산의 결과를 목적지 레지스터로서 역할하는 2개의 소스 레지스터 중 하나에 다시 기입함으로써, 목적지 레지스터로서 행동할 수도 있다.
도 1a는 본 발명의 한 실시예에 따른 명령어를 실행하는 실행 유닛을 포함하는 프로세서로 형성된 예시적인 컴퓨터 시스템의 블록도이다. 시스템(100)은, 여기서 설명된 실시예에서와 같은, 본 발명에 따른, 데이터를 처리하기 위한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 채용하는 프로세서(102)와 같은, 컴포넌트를 포함한다. 시스템(100)은, 캘리포니아주 산타클라라의 Intel사로부터 입수할 수 있는 PENTIUM® III, PENTIUM® 4, Xeon™, Itanium®, XScale™ 및/또는 StrongARM™ 마이크로프로세서들에 기초한 처리 시스템을 나타내지만, (다른 마이크로프로세서를 갖는 PC, 엔지니어링 워크스테이션, 셋탑박스 등을 포함한) 다른 시스템도 역시 이용될 수 있다. 한 실시예에서, 샘플 시스템(100)은 와싱턴주 레드몬드의 Microsoft사로부터 입수할 수 있는 WINDOWS™ 운영 체제의 한 버전을 실행할 수 있지만, 다른 운영 체제(예를 들어, UNIX 및 Linux), 임베디드 소프트웨어, 및/또는 그래픽 사용자 인터페이스도 역시 이용될 수 있다. 따라서, 본 발명의 실시예는 하드웨어 회로와 소프트웨어의 임의의 특정한 조합으로 제한되지 않는다.
실시예들은 컴퓨터 시스템으로 제한되지 않는다. 본 발명의 대안적 실시예들은 핸드헬드 장치 및 임베디드 애플리케이션과 같은 다른 장치들에서 이용될 수 있다. 핸드헬드 장치의 일부 예로서는, 셀룰러 전화, 인터넷 프로토콜 장치, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC가 포함된다. 임베디드 애플리케이션은, 마이크로 제어기, 디지털 신호 프로세서(DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋탑박스, 네트워크 허브, 광역 네트워크(WAN) 스위치, 또는 적어도 한 실시예에 따른 하나 이상의 명령어를 수행할 수 있는 기타 임의의 시스템을 포함할 수 있다.
도 1a는 본 발명의 한 실시예에 따른 적어도 하나의 명령어를 수행하는 알고리즘을 수행하는 하나 이상의 실행 유닛(108)을 포함하는 프로세서(102)로 형성된 컴퓨터 시스템(100)의 블록도이다. 한 실시예는 단일 프로세서 데스크탑 또는 서버 시스템의 정황에서 설명될 수 있지만, 대안적 실시예는 멀티프로세서 시스템에 포함될 수 있다. 시스템(100)은 '허브' 시스템 아키텍쳐의 예이다. 컴퓨터 시스템(100)은 데이터 신호를 처리하는 프로세서(102)를 포함한다. 프로세서(102)는, 복합 명령어 세트 컴퓨터(CISC; complex instruction set computer) 마이크로프로세서, 단축 명령어 세트 컴퓨팅(RISC; reduced instruction set computing) 마이크로프로세서, 매우 긴 명령어 워드(VLIW; very long instruction word) 마이크로프로세서, 명령어 세트의 조합을 구현하는 프로세서, 또는 예를 들어 디지털 신호 프로세서와 같은, 기타 임의의 프로세서 장치일 수 있다. 프로세서(102)는, 시스템(100) 내의 프로세서(102)와 다른 컴포넌트 사이에서 데이터 신호를 전송할 수 있는 프로세서 버스(110)에 결합된다. 시스템(100)의 요소들은 당업자에게 공지된 그들의 종래 기능을 수행한다.
한 실시예에서, 프로세서(102)는 레벨 1(L1) 내부 캐시 메모리(104)를 포함한다. 아키텍쳐에 따라, 프로세서(102)는 단일의 내부 캐시 또는 복수 레벨의 내부 캐시를 가질 수 있다. 대안으로서, 또 다른 실시예에서, 캐시 메모리는 프로세서(102) 외부에 존재할 수 있다. 다른 실시예들도 역시, 특정한 구현 및 필요성에 따라 내부 및 외부 캐시 모두의 조합을 포함할 수 있다. 레지스터 파일(106)은, 정수 레지스터, 부동 소수점 레지스터, 상태 레지스터, 및 명령어 포인터 레지스터를 포함한 다양한 레지스터들 내에 상이한 타입의 데이터를 저장할 수 있다.
정수 및 부동 소수점 연산을 수행하는 로직을 포함하는 실행 유닛(108)도 역시 프로세서(102)에 존재한다. 프로세서(102)는 또한, 소정 매크로명령에 대한 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함한다. 한 실시예의 경우, 실행 유닛(108)은 팩킹된 명령어 세트(109)를 취급하는 로직을 포함한다. 팩킹된 명령어 세트(109)를 범용 프로세서(102)의 명령어 세트에 포함함으로써, 명령어를 실행하는 연관된 회로와 함께, 많은 멀티미디어 애플리케이션에 의해 사용되는 연산들이 범용 프로세서(102)에서 팩킹된 데이터를 이용함으로써 수행될 수 있다. 따라서, 많은 멀티미디어 애플리케이션들이, 팩킹된 데이터에 관한 연산을 수행하기 위해 프로세서의 데이터 버스의 전체 폭을 이용함으로써, 가속되고 보다 효율적으로 실행될 수 있다. 이것은 한 번에 하나의 데이터 요소에 하나 이상의 연산을 수행하기 위해 프로세서의 데이터 버스를 통해 데이터의 더 작은 유닛들을 전송할 필요성을 제거할 수 있다.
실행 유닛(108)의 대안적 실시예는 또한, 마이크로 제어기, 임베디드 프로세서, 그래픽 장치, DSP, 및 기타 타입의 로직 회로에서 이용될 수 있다. 시스템(100)은 메모리(120)를 포함한다. 메모리(120)는 동적 랜덤 액세스 메모리(DRAM) 장치, 정적 랜덤 액세스 메모리(SRAM) 장치, 플래시 메모리 장치, 또는 기타의 메모리 장치일 수 있다. 메모리(120)는 프로세서(102)에 의해 실행될 수 있는 데이터 신호로 표현된 데이터 및/또는 명령어를 저장할 수 있다.
시스템 로직 칩(116)은 프로세서 버스(110)와 메모리(120)에 결합된다. 도시된 실시예에서 시스템 로직 칩(116)은 메모리 제어기 허브(MCH; memory controller hub)이다. 프로세서(102)는 프로세서 버스(110)를 통해 MCH(116)와 통신할 수 있다. MCH(116)는, 명령어 및 데이터 저장과 그래픽 커맨드, 데이터 및 텍스쳐의 저장을 위해, 고대역폭 메모리 경로(118)를 메모리(120)에 제공한다. MCH(116)는, 프로세서(102), 메모리(120), 및 시스템(100) 내의 기타의 컴포넌트들 사이에서 데이터 신호를 안내하고, 프로세서 버스(110), 메모리(120), 및 시스템 I/O(122) 사이에서 데이터 신호를 브릿징한다. 일부 실시예에서, 시스템 로직 칩(116)은 그래픽 제어기(112)로의 결합을 위한 그래픽 포트를 제공할 수 있다. MCH(116)는 메모리 인터페이스(118)를 통해 메모리(120)에 결합된다. 그래픽 카드(112)는 AGP(Accelerated Graphics Port) 상호접속(114)을 통해 MCH(116)에 결합된다.
시스템(100)은 MCH(116)를 I/O 제어기 허브(ICH)(130)에 결합하기 위해 전용 허브 인터페이스 버스(122)를 이용한다. ICH(130)는 로컬 I/O 버스를 이용하여 일부 I/O 장치들로의 직접 접속을 제공한다. 로컬 I/O 버스는 주변장치들을 메모리(120), 칩셋 및 프로세서(102)에 접속하기 위한 고속 I/O 버스이다. 일부 예로서는, 오디오 제어기, 펌웨어 허브(플래시 BIOS)(128), 무선 트랜시버(126), 데이터 스토리지(124), 사용자 입력 및 키보드 인터페이스를 포함한 레거시 I/O 제어기, USB(Universal Serial Bus)와 같은 시리얼 확장 포트, 및 네트워크 제어기(134)가 있다. 데이터 스토리지 장치(124)는, 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 장치, 플래시 메모리 장치, 또는 기타의 대용량 저장 장치를 포함할 수 있다.
시스템의 또 다른 실시예의 경우, 한 실시예에 따른 명령어는 시스템 온 칩에 이용될 수 있다. 시스템 온 칩의 한 실시예는 프로세서와 메모리로 구성된다. 하나의 이러한 시스템을 위한 메모리가 플래시 메모리이다. 플래시 메모리는 프로세서 및 기타의 시스템 컴포넌트와 동일한 다이 상에 위치할 수 있다. 추가적으로, 메모리 제어기 또는 그래픽 제어기와 같은 기타의 로직 블록들도 역시 시스템 온 칩 상에 위치할 수 있다.
도 1b는 본 발명의 한 실시예의 원리를 구현하는 데이터 처리 시스템(140)을 나타낸다. 당업자라면, 여기서 설명된 실시예들은 본 발명의 실시예들의 범위로부터 벗어나지 않고 대안적 처리 시스템과 함께 이용될 수 있다는 것을 용이하게 이해할 것이다.
컴퓨터 시스템(140)은, 한 실시예에 따른 적어도 하나의 명령어를 수행할 수 있는 처리 코어(159)를 포함한다. 한 실시예의 경우, 처리 코어(159)는, CISC, RISC, 또는 VLIW 타입 아키텍쳐를 포함하지만 이것으로 제한되지 않는 임의 타입의 아키텍쳐의 처리 코어를 나타낸다. 처리 코어(159)는 또한, 하나 이상의 프로세스 기술로 및 충분히 상세하게 머신 판독가능한 매체에 표현됨으로써 제작하는데 적합할 수 있고 상기 제조를 가능케 하는데 적합할 수 있다.
처리 코어(159)는 실행 유닛(142), 한 세트의 레지스터 파일(들)(145) 및 디코더(144)를 포함한다. 처리 코어(159)는 또한, 본 발명의 실시예의 이해에 필요하지 않은 추가 회로(미도시)를 포함한다. 실행 유닛(142)은 처리 코어(159)에 의해 수신된 명령어를 실행하는데 이용된다. 전형적인 프로세서 명령어의 수행 외에도, 실행 유닛(142)은 팩킹된 데이터 포멧에서 연산을 수행하기 위한 팩킹된 명령어 세트(143) 내의 명령어들을 수행할 수 있다. 팩킹된 명령어 세트(143)는, 본 발명의 실시예를 수행하기 위한 명령어 및 기타의 팩킹된 명령어를 포함한다. 실행 유닛(142)은 내부 버스에 의해 레지스터 파일(145)에 결합된다. 레지스터 파일(145)은 데이터를 포함한 정보를 저장하기 위한 처리 코어(159) 상의 저장 영역을 나타낸다. 앞서 언급된 바와 같이, 팩킹된 데이터를 저장하는데 이용되는 저장 영역은 중요하지 않다는 것을 이해할 것이다. 실행 유닛(142)은 디코더(144)에 결합된다. 디코더(144)는 처리 코어(159)에 의해 수신된 명령어를 제어 신호 및/또는 마이크로코드 엔트리 포인트들로 디코딩하는데 이용된다. 이들 제어 신호 및/또는 마이크로코드 엔트리 포인트들에 응답하여, 실행 유닛(142)은 적절한 연산을 수행한다. 한 실시예에서, 디코더는, 명령어 내에 표시된 대응하는 데이터에 관해 어떤 연산이 수행되어야 하는지를 나타내는 명령어의 연산코드(opcode)를 해석하는데 이용된다.
처리 코어(159)는, 예를 들어, 동기식 동적 랜덤 액세스 메모리(SDRAM) 제어부(146), 정적 랜덤 액세스 메모리(SRAM) 제어부(147), 버스트 플래시 메모리 인터페이스(148), 개인용 컴퓨터 메모리 카드 국제 협회(PCMCIA)/컴팩트 플래시(CF) 카드 제어부(149), 액정 디스플레이(LCD) 제어부(150), 직접 메모리 액세스(DMA) 제어기(151) 및 대안적인 버스 마스터 인터페이스(152)를 포함할 수 있지만 이것으로 제한되지 않는, 다양한 다른 시스템 장치들과 통신하기 위해 버스(141)와 결합된다. 한 실시예에서, 데이터 처리 시스템(140)은 또한, I/O 버스(153)를 통해 다양한 I/O 장치와 통신하기 위한 I/O 브릿지(154)를 포함할 수 있다. 이러한 I/O 장치는, 예를 들어, UART(universal asynchronous receiver/transmitter; 155), USB(universal serial bus; 156), Bluetooth 무선 UART(157), 및 I/O 확장 인터페이스(158)를 포함할 수 있지만, 이것으로 제한되는 것은 아니다.
데이터 처리 시스템(140)의 한 실시예는, 모바일, 네트워크 및/또는 무선 통신과, 텍스트 스트링 비교 연산을 포함한 SIMD 연산을 수행할 수 있는 처리 코어(159)를 제공한다. 처리 코어(159)는, Walsh-Hadamard 변환, 고속 푸리에 변환(FFT), 이산 코사인 변환(DCT)과 그들의 각각의 역변환과 같은 이산적 변환; 색 공간 변환, 비디오 인코드 움직임 추정 또는 비디오 디코드 움직임 보상과 같은 압축/압축해제 기술; 및 펄스 코드 변조(PCM)와 같은 변조/복조(MODEM) 기능을 포함한 다양한 오디오, 비디오, 이미징 및 통신 알고리즘으로 프로그램될 수 있다.
도 1c는 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 실행할 수 있는 데이터 처리 시스템의 또 다른 대안적 실시예를 나타낸다. 한 대안적 실시예에 따르면, 데이터 처리 시스템(160)은 메인 프로세서(166), SIMD 코프로세서(161), 캐시 메모리(167), 및 입력/출력 시스템(168)을 포함할 수 있다. 입력/출력 시스템(168)은 선택사항으로서 무선 인터페이스(169)에 결합될 수 있다. SIMD 코프로세서(161)는 한 실시예에 따른 명령어를 포함하는 연산을 수행할 수 있다. 처리 코어(170)는, 하나 이상의 프로세스 기술로 및 충분히 상세하게 머신 판독가능한 매체에 표현됨으로써 제작하는데 적합할 수 있고, 처리 코어(170)를 포함한 데이터 처리 시스템(160)의 전부 또는 일부의 제조를 가능케 하는데 적합할 수 있다.
한 실시예의 경우, SIMD 코프로세서(161)는 실행 유닛(162) 및 한 세트의 레지스터 파일(들)(164)을 포함한다. 메인 프로세서(166)의 한 실시예는, 실행 유닛(162)에 의한 실행을 위한 한 실시예에 따른 명령어를 포함하는 명령어 세트(163)의 명령어를 인식하는 디코더(165)를 포함한다. 대안적 실시예의 경우, SIMD 코프로세서(161)는 또한, 명령어 세트(163)의 명령어를 디코드하는 디코더(165B)의 적어도 일부를 포함한다. 처리 코어(170)는 또한, 본 발명의 실시예의 이해에 필요하지 않은 추가 회로(미도시)를 포함한다.
동작에 있어서, 메인 프로세서(166)는, 캐시 메모리(167) 및 입력/출력 시스템(168)과의 상호작용을 포함하는 일반적인 타입의 데이터 처리 연산을 제어하는 데이터 처리 명령어의 스트림을 실행한다. 데이터 처리 명령어의 스트림 내에는 SIMD 코프로세서 명령어가 임베딩되어 있다. 메인 프로세서(166)의 디코더(165)는, 이들 SIMD 코프로세서 명령어를, 부착된 SIMD 코프로세서(161)에 의해 실행되어야 하는 타입인 것으로서 인식한다. 따라서, 메인 프로세서(166)는 이들 SIMD 코프로세서 명령어(또는 SIMD 코프로세서 명령어를 나타내는 제어 신호)를 코프로세서 버스(171)에 내놓고, 이 곳에서, 이들 명령어들은 임의의 부착된 SIMD 코프로세서들에 의해 수신된다. 이 경우에, SIMD 코프로세서(161)는 자신에게 의도된 임의의 수신된 SIMD 코프로세서 명령어를 수락하고 실행할 것이다.
데이터는 SIMD 코프로세서 명령어에 의한 처리를 위해 무선 인터페이스(169)를 통해 수신될 수 있다. 한 예의 경우, 음성 통신은, SIMD 코프로세서 명령어에 의해 처리되어 음성 통신을 나타내는 디지털 오디오 샘플을 재생성할 수 있는 디지털 신호의 형태로 수신될 수 있다. 또 다른 예의 경우, 압축된 오디오 및/또는 비디오는, SIMD 코프로세서 명령어에 의해 처리되어 디지털 오디오 샘플 및/또는 움직임 비디오 프레임들을 재생성할 수 있는 디지털 비트 스트림의 형태로 수신될 수 있다. 처리 코어(170)의 한 실시예의 경우, 메인 프로세서(166), 및 SIMD 코프로세서(161)는, 실행 유닛(162), 한 세트의 레지스터 파일(들)(164), 및 한 실시예에 따른 명령어를 포함한 명령어 세트(163)의 명령어를 인식하는 디코더(165)를 포함하는 단일 처리 코어(170)로 통합된다.
도 2는 본 발명의 한 실시예에 따른 명령어를 수행하는 로직 회로를 포함하는 프로세서(200)에 대한 마이크로-아키텍쳐의 블록도이다. 일부 실시예에서, 한 실시예에 따른 명령어는, 바이트, 워드, 더블워드, 쿼드워드 등의 크기뿐만 아니라 단정도 및 배정도 정수와 부동 소수점 데이터타입과 같은 데이터타입을 갖는 데이터 요소들에 관해 연산하도록 구현될 수 있다. 한 실시예에서, 순차형 프론트 엔드(201)는 실행될 명령어를 인출(fetch)하고 나중에 프로세서 파이프라인에서 이용하도록 준비하는 프로세서(200)의 부분이다. 프론트 엔드(201)는 수 개의 유닛들을 포함할 수 있다. 한 실시예에서, 명령어 프리페처(226)는 메모리로부터 명령어를 인출하고 이들을 명령어 디코더(228)에 공급하며, 이어서, 명령어 디코더는 이들을 디코드 또는 해석한다. 예를 들어, 한 실시예에서, 디코더는, 수신된 명령어를, 머신이 실행할 수 있는 "마이크로-명령어" 또는 "마이크로-연산"(마이크로 op 또는 uop라고도 함)이라 불리는 하나 이상의 연산으로 디코드한다. 다른 실시예에서, 디코더는 명령어를, 마이크로-아키텍쳐에 의해 한 실시예에 따른 연산을 수행하는데 이용되는 연산코드 및 대응하는 데이터와 제어 필드들로 파싱한다. 한 실시예에서, 트레이스 캐시(230)는 디코딩된 uop들을 취하여 이들을 실행을 위해 uop 큐(234) 내의 프로그램 명령된 시퀀스 또는 트레이스로 어셈블한다. 트레이스 캐시(230)가 복합 명령어를 만나면, 마이크로코드 ROM(232)은 연산을 완료하는데 필요한 uop들을 제공한다.
일부 명령어들은 단일의 마이크로 op로 변환되는 반면, 다른 명령어들은 전체 연산을 완료하기 위해 수 개의 마이크로 op를 필요로 한다. 한 실시예에서, 명령어를 완료하는데 4개보다 많은 마이크로 op들이 필요하다면, 디코더(228)는 그 명령어를 행하기 위해 마이크로코드 ROM(232)에 액세스한다. 한 실시예의 경우, 명령어는 명령어 디코더(228)에서의 처리를 위해 소수의 마이크로 op들로 디코딩될 수 있다. 또 다른 실시예에서, 명령어는 연산을 달성하는데 다수의 마이크로 op들이 필요하다면, 마이크로코드 ROM(232) 내에 저장될 수 있다. 트레이스 캐시(230)는 마이크로코드 ROM(232)으로부터의 한 실시예에 따른 하나 이상의 명령어를 완료하기 위해 마이크로코드 시퀀스를 판독하기 위한 올바른 마이크로명령어 포인터를 결정하도록 진입점 프로그래머블 로직 어레이(PLA)를 참조한다. 마이크로코드 ROM(232)이 명령어의 마이크로 op들의 시퀀싱을 종료한 후에, 머신의 프론트 엔드(201)는 트레이스 캐시(230)로부터 마이크로 op들의 인출을 재개한다.
비순차형 실행 엔진(203)은 명령어들이 실행을 위해 준비되는 곳이다. 비순차형 실행 로직은, 명령어들이 파이프라인 아래로 진행하고 실행을 위해 스케쥴링될 때, 성능을 최적화하도록 명령어의 흐름을 평활화하고 재정렬하기 위해 다수의 버퍼를 가진다. 할당기 로직은, 각 uop가 실행을 위해 순서대로 요구하는 머신 버퍼와 자원을 할당한다. 레지스터 리네이밍 로직은 로직 레지스터들을 레지스터 파일 내의 엔트리들로 리네임한다. 할당기는 또한, 명령어 스케쥴러들: 메모리 스케쥴러, 고속 스케쥴러(202), 저속/일반 부동 소수점 스케쥴러(204), 및 단순 부동 소수점 스케쥴러(206)의 앞에서, 2개의 uop 큐들 중 하나의 각 uop에 대한 엔트리를 할당한다, 즉 메모리 연산을 위한 것과, 비-메모리 연산을 위한 것. uop 스케쥴러들(202, 204, 206)은, 그들의 종속된 입력 레지스터 피연산자 소스들의 준비 및 uop들이 그들의 연산을 완료하는데 필요로 하는 실행 자원들의 가용성에 기초하여 uop가 실행할 준비가 되는 때를 결정한다. 한 실시예의 고속 스케쥴러(202)는 메인 클록 사이클의 각각의 절반에서 스케쥴링할 수 있는 반면 다른 스케쥴러들은 메인 프로세서 클록 사이클마다 한 번만 스케쥴링할 수 있다. 스케쥴러들은 실행을 위해 uop들을 스케쥴링하기 위해 발송 포트(dispatch port)들을 중재한다.
레지스터 파일들(208, 210)은 스케쥴러들(202, 204, 206)과 실행 블록(211) 내의 실행 유닛들(212, 214, 216, 218, 220, 222, 224) 사이에 놓인다. 각각 정수 및 부동 소수점 연산을 위한 별개의 레지스터 파일(208, 210)이 존재한다. 한 실시예의 각각의 레지스터 파일(208, 210)은 또한, 레지스터 파일 내에 아직 기입되지 않은 완료된 결과를 새로운 종속된 uop들에 단지 포워딩하거나 바이패스할 수 있는 바이패스 네트워크를 포함한다. 정수 레지스터 파일(208) 및 부동 소수점 레지스터 파일(210)은 또한 데이터를 서로 전달할 수 있다. 한 실시예의 경우, 정수 레지스터 파일(208)은 2개의 별개의 레지스터 파일, 즉, 데이터의 하위 32비트를 위한 하나의 레지스터 파일과, 데이터의 상위 32비트를 위한 제2의 레지스터 파일로 분할된다. 한 실시예의 부동 소수점 레지스터 파일(210)은, 부동 소수점 명령어들은 통상적으로 64 내지 128 비트폭의 피연산자를 갖기 때문에, 128비트 폭 엔트리를 가진다.
실행 블록(211)은 실행 유닛들(212, 214, 216, 218, 220, 222, 224)을 포함하고, 그 곳에서 명령어들이 실제로 실행된다. 이 구획은, 마이크로명령어가 실행하는데 필요한 정수 및 부동 소수점 데이터 피연산자 값을 저장하는 레지스터 파일들(208, 210)을 포함한다. 한 실시예의 프로세서(200)는 다수의 실행 유닛들: 어드레스 생성 유닛(AGU)(212), AGU(214), 고속 ALU(216), 고속 ALU(218), 저속 ALU(220), 부동 소수점 ALU(222), 부동 소수점 이동 유닛(224)으로 구성된다. 한 실시예의 경우, 부동 소수점 실행 블록(222, 224)은 부동 소수점, MMX, SIMD, 및 SSE, 또는 기타의 연산을 실행한다. 한 실시예의 부동 소수점 ALU(222)는, 마이크로op들의 나누기, 제곱근, 및 나머지를 실행하는 64비트 바이 64비트 부동 소수점 나눗셈기(divider)를 포함한다. 본 발명의 실시예의 경우, 부동 소수점 값을 수반하는 명령어는 부동 소수점 하드웨어에 의해 취급될 수 있다. 한 실시예에서, ALU 연산은 고속 ALU 실행 유닛(216, 218)으로 간다. 한 실시예의 고속 ALU들(216, 218)은 클록 사이클의 절반의 유효 레이턴시와 함께 고속 연산을 실행할 수 있다. 한 실시예의 경우, 대부분의 복합 정수 연산은, 저속 ALU(220)가 곱셈기, 시프트, 플래그 로직, 및 분기 처리와 같은 긴 레이턴시 타입의 연산을 위한 정수 실행 하드웨어를 포함하므로 저속 ALU(220)로 간다. 메모리 로드/저장 연산은 AGU(212, 214)에 의해 실행된다. 한 실시예의 경우, 정수 ALU(216, 218, 220)는 64 비트 데이터 피연산자에 관해 정수 연산을 수행하는 정황에서 설명된다. 대안적 실시예에서, ALU들(216, 218, 220)은 16, 32, 128, 256 등을 포함한 다양한 데이터 비트를 지원하도록 구현될 수 있다. 마찬가지로, 부동 소수점 유닛들(222, 224)은 다양한 폭의 비트들을 갖는 다양한 피연산자들을 지원하도록 구현될 수 있다. 한 실시예의 경우, 부동 소수점 유닛들(222, 224)은 SIMD 및 멀티미디어 명령어와 연계하여 128 비트 폭 팩킹된 데이터 피연산자에 관해 연산할 수 있다.
한 실시예에서, uop 스케쥴러들(202, 204, 206)은 부모 로드가 실행을 종료하기 전에 종속된 연산들을 발송한다. uop들은 프로세서(200)에서 추측성으로(speculatively) 스케쥴링되고 실행되므로, 프로세서(200)는 또한 메모리 부적중(memory miss)을 취급하는 로직을 포함한다. 데이터 캐시에서 데이터 로드가 부적중이면, 일시 부정확 데이터와 함께 스케쥴러를 떠난 파이프라인 내에 체류 중인 종속적 연산들이 존재할 수 있다. 리플레이 메커니즘은 부정확한 데이터를 이용하는 명령어를 추적하고 재실행한다. 종속적 연산들만이 리플레이될 필요가 있고 독립적 연산들은 완료되는 것이 허용된다. 프로세서의 한 실시예의 스케쥴러 및 리플레이 메커니즘은 또한, 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 포착하도록 설계된다.
용어 "레지스터들"이란, 피연산자를 식별하는 명령어의 일부로서 이용되는 온보드 프로세서 스토리지 위치를 말한다. 즉, 레지스터들은 (프로그래머의 관점에서) 프로세서 외부로부터 이용가능한 것들이다. 그러나, 실시예의 레지스터는 그 의미가 특정한 타입의 회로로 제한되어서는 안 된다. 오히려, 실시예의 레지스터는 데이터를 저장 및 제공할 수 있고, 여기서 설명된 기능들을 수행할 수 있다. 여기서 설명된 레지스터는, 전용 물리적 레지스터, 레지스터 리네이밍을 이용하여 동적으로 할당되는 물리적 레지스터, 전용 및 동적으로 할당된 물리적 레지스터들의 조합 등과 같은, 임의 개수의 상이한 기술들을 이용하여 프로세서 내에서 회로에 의해 구현될 수 있다. 한 실시예에서, 정수 레지스터는 32비트 정수 데이터를 저장한다. 한 실시예의 레지스터 파일은 또한, 팩킹된 데이터를 위한 8개의 멀티미디어 SIMD 레지스터를 포함한다. 이하의 논의를 위해, 레지스터는, 캘리포니아주 산타클라라의 Intel사로부터의 MMX 기술이 탑재된 마이크로프로세서 내의 64비트폭 MMX™ 레지스터(일부 경우에 'mm' 레지스터라고도 함)와 같은, 팩킹된 데이터를 보유하도록 설계된 데이터 레지스터인 것으로 이해된다. 정수 및 부동 소수점 형태 모두에서 이용가능한 이들 MMX 레지스터는 SIMD 및 SSE 명령어를 동반하는 팩킹된 데이터 요소와 함께 동작할 수 있다. 마찬가지로, SSE2, SSE3, SSE4 또는 그 이상(총칭적으로 "SSEx"라 함)에 관련된 128 비트 폭 XMM 레지스터가 또한 이러한 팩킹된 데이터 피연산자를 보유하는데 이용될 수 있다. 한 실시예에서, 팩킹된 데이터 및 정수 데이터를 저장하는데 있어서, 레지스터는 2개의 데이터 타입들간을 구분할 필요가 없다. 한 실시예에서, 정수 및 부동 소수점은 동일한 레지스터 파일이나 상이한 레지스터 파일에 포함된다. 또한, 한 실시예에서, 부동 소수점 및 정수 데이터는 상이한 레지스터 또는 동일한 레지스터에 저장될 수 있다.
이하의 도면의 예에서, 다수의 데이터 피연산자들이 설명된다. 도 3a는 본 발명의 한 실시예에 따른 멀티미디어 레지스터 내의 다양한 팩킹된 데이터 타입 표현을 나타낸다. 도 3a는 128 비트 폭 피연산자의 경우, 팩킹된 바이트(310), 팩킹된 워드(320), 및 팩킹된 더블워드(dword)(330)에 대한 데이터 타입을 나타낸다. 이 예의 팩킹된 바이트 포멧(310)은 길이가 128 비트이고, 16개의 팩킹된 바이트 데이터 요소를 포함한다. 바이트는 여기서는 데이터의 8비트로서 정의된다. 각 바이트 데이터 요소에 대한 정보는, 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 및 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서, 모든 이용가능한 비트들이 레지스터에서 이용된다. 이러한 저장 배열은 프로세서의 저장 효율을 증가시킨다. 뿐만 아니라, 액세스된 16개 데이터 요소와 더불어, 16개의 데이터 요소들에 관해 이제 하나의 연산이 병렬로 수행될 수 있다.
일반적으로, 데이터 요소는, 동일한 길이의 다른 데이터 요소들과 함께 단일의 레지스터 또는 메모리 위치에 저장되는 데이터의 개개 조각이다. SSEx 기술에 관련된 팩킹된 데이터 시퀀스들에서, XMM 레지스터에 저장된 데이터 요소의 개수는 128 비트를 개개 데이터 요소의 비트 길이로 나눈 값이다. 마찬가지로, MMX 및 SSE 기술에 관련된 팩킹된 데이터 시퀀스들에서, MMX 레지스터에 저장된 데이터 요소의 개수는 64 비트를 개개 데이터 요소의 비트 길이로 나눈 값이다. 도 3a에 나타낸 데이터 타입들이 길이가 128 비트이지만, 본 발명의 실시예들은 64 비트 폭, 256 비트 폭, 512 비트 폭, 또는 기타 크기의 피연산자들과 함께 동작할 수 있다. 이 예의 팩킹된 워드 포멧(320)은 길이가 128 비트이고, 8개의 팩킹된 워드 데이터 요소를 포함한다. 각각의 팩킹된 워드는 정보의 16개 비트를 포함한다. 도 3a의 팩킹된 더블워드 포멧(330)은 길이가 128 비트이고, 4개의 팩킹된 더블워드 데이터 요소를 포함한다. 각각의 팩킹된 더블워드 데이터 요소는 정보의 32개 비트를 포함한다. 팩킹된 쿼드워드는 길이가 128 비트이고, 2개의 팩킹된 쿼드워드 데이터 요소를 포함한다.
도 3b는 대안적인 레지스터내 데이터 저장 포멧을 나타낸다. 각각의 팩킹된 데이터는 하나 보다 많은 독립된 데이터 요소를 포함할 수 있다. 3개의 팩킹된 데이터 포멧들이 예시되어 있다; 팩킹된 해프(half)(341), 팩킹된 싱글(342), 및 팩킹된 더블(343). 팩킹된 해프(341), 팩킹된 싱글(342), 및 팩킹된 더블(343)의 한 실시예는 고정-소수점 데이터 요소를 포함한다. 대안적인 실시예의 경우, 팩킹된 해프(341), 팩킹된 싱글(342), 및 팩킹된 더블(343) 중 하나 이상은 부동 소수점 데이터 요소를 포함할 수 있다. 팩킹된 해프(341)의 한 대안적 실시예는 8개의 16-비트 데이터 요소를 포함하는 128 비트 길이이다. 팩킹된 싱글(342)의 한 실시예는 128 비트 길이이고, 4개의 32-비트 데이터 요소를 포함한다. 팩킹된 더블(343)의 한 실시예는 128 비트 길이이고, 2개의 64-비트 데이터 요소를 포함한다. 이러한 팩킹된 데이터 포멧들은 다른 레지스터 길이, 예를 들어, 96비트, 160비트, 192비트, 224비트, 256비트, 512 비트 이상으로 확장될 수 있다는 것을 이해할 것이다.
도 3c는 본 발명의 한 실시예에 따른 멀티미디어 레지스터 내의 다양한 유부호(signed) 및 무부호(unsigned) 팩킹된 데이터 타입 표현을 나타낸다. 무부호 팩킹된 바이트 표현(344)은 SIMD 레지스터 내의 무부호 팩킹된 바이트의 저장을 나타낸다. 각 바이트 데이터 요소에 대한 정보는, 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 및 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서, 모든 이용가능한 비트들이 레지스터에서 이용된다. 이러한 저장 배열은 프로세서의 저장 효율을 증가시킬 수 있다. 뿐만 아니라, 액세스된 16개 데이터 요소와 더불어, 16개의 데이터 요소들에 관해 이제 하나의 연산이 병렬 방식으로 수행될 수 있다. 유부호 팩킹된 바이트 표현(345)은 유부호 팩킹된 바이트의 저장을 나타낸다. 모든 바이트 데이터 요소의 8번째 비트는 부호 표시자라는 점에 유의한다. 무부호 팩킹된 워드 표현(346)은 워드 7 내지 워드 0이 SIMD 레지스터에 어떻게 저장되는지를 나타낸다. 유부호 팩킹된 워드 표현(347)은 무부호 팩킹된 워드 레지스터내 표현(346)과 유사하다. 각각의 워드 데이터 요소의 16번째 비트는 부호 표시자라는 점에 유의한다. 무부호 팩킹된 더블워드 표현(348)은 더블워드 데이터 요소가 어떻게 저장되는지를 보여준다. 유부호 팩킹된 더블워드 표현(349)은 무부호 팩킹된 더블워드 레지스터내 표현(348)과 유사하다. 필요한 부호 비트는 각각의 더블워드 데이터 요소의 32번째 비트라는 점에 유의한다.
도 3d는, 월드 와이드 웹(www) 상의 intel.com/products/processor/manuals/에서의 캘리포니아주 산타 클라라의 Intel사로부터 입수할 수 있는, "Intel® 64 and IA-32 Intel Architecture Software Developer's Manual Combined Volumes 2A and 2B: Instruction Set Reference A-Z"에 설명된 연산코드 포멧의 한 유형에 대응하는 레지스터/메모리 피연산자 어드레싱 모드들과 32개 이상의 비트를 갖는 연산 인코딩(연산코드) 포멧(360)의 한 실시예의 도면이다. 한 실시예에서, 명령어는 필드들(361 및 362) 중 하나 이상에 의해 인코딩될 수 있다. 2개까지의 소스 피연산자 식별자들(364 및 365)을 포함한, 명령어당 2개까지의 피연산자 위치가 식별될 수 있다. 한 실시예의 경우, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(364)와 동일한 반면, 다른 실시예에서는 이들은 상이하다. 대안적 실시예의 경우, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(365)와 동일한 반면, 다른 실시예에서는 이들은 상이하다. 한 실시예에서, 소스 피연산자 식별자들(364 및 365)에 의해 식별된 소스 피연산자들 중 하나는 명령어의 결과에 의해 오버라이트(overwrite)되는 반면, 다른 실시예에서는, 식별자(364)는 소스 레지스터 요소에 대응하고, 식별자(365)는 목적지 레지스터 요소에 대응한다. 한 실시예의 경우, 피연산자 식별자들(364 및 365)은 32비트 또는 64비트 소스 및 목적지 피연산자를 식별하는데 이용될 수 있다.
도 3e는 40개 이상의 비트를 갖는 또 다른 대안적인 연산 인코딩(연산코드) 포멧(370)의 도면이다. 연산코드 포멧(370)은 연산코드 포멧(360)에 대응하고, 선택사항적인 프레픽스 바이트(378)를 포함한다. 한 실시예에 따른 명령어는 필드들(378, 371 및 372) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 2개까지의 피연산자 위치가 소스 피연산자 식별자들(374 및 375)에 의해 및 프레픽스 바이트(378)에 의해 식별될 수 있다. 한 실시예의 경우, 프레픽스 바이트(378)는 32비트 또는 64비트 소스 및 목적지 피연산자를 식별하는데 이용될 수 있다. 한 실시예의 경우, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(374)와 동일한 반면, 다른 실시예에서는 이들은 상이하다. 대안적 실시예의 경우, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(375)와 동일한 반면, 다른 실시예에서는 이들은 상이하다. 한 실시예에서, 명령어는 피연산자 식별자들(374 및 375)에 의해 식별된 피연산자들 중 하나 이상에 작용하고, 피연산자 식별자들(374 및 375)에 의해 식별된 하나 이상의 피연산자는 명령어의 결과에 의해 오버라이트되는 반면, 다른 실시예에서는, 식별자들(374 및 375)에 의해 식별된 피연산자들은 또 다른 레지스터 내의 또 다른 데이터 요소에 기입된다. 연산코드 포멧들(360 및 370)은, 부분적으로 MOD 필드들(363 및 373)에 의해 및 선택사항으로서 스케일-인덱스-베이스 및 변위 바이트들에 의해 명시된, 레지스터 대 레지스터, 메모리 대 레지스터, 메모리별 레지스터, 레지스터별 레지스터, 즉석치별 레지스터, 레지스터 대 메모리 어드레싱을 허용한다.
다음으로 도 3f를 참조하면, 일부 대안적 실시예에서, 64비트(또는 128비트, 또는 256비트, 또는 512비트 이상) SIMD(single instruction multiple data) 산술 연산이 코프로세서 데이터 처리(CDP; coprocessor data processing) 명령어를 통해 수행될 수 있다. 연산 인코딩(연산코드) 포멧(380)은 CDP 연산코드 필드들(382 및 389)을 갖는 하나의 이러한 CDP 명령어를 도시한다. 대안적인 실시예의 경우, CDP 명령어의 타입 연산은 필드들(383, 384, 387 및 388) 중 하나 이상에 의해 인코딩될 수 있다. 2개까지의 소스 피연산자 식별자들(385 및 390) 및 하나의 목적지 피연산자 식별자(386)를 포함한, 명령어당 3개까지의 피연산자 위치가 식별될 수 있다. 코프로세서의 한 실시예는 8, 16, 32, 및 64 비트 값들에 관해 연산할 수 있다. 한 실시예의 경우, 명령어는 정수 데이터 요소들에 관해 수행된다. 일부 실시예에서, 명령어는 조건 필드(381)를 이용하여 조건적으로 실행될 수 있다. 일부 실시예의 경우, 소스 데이터 크기는 필드(383)에 의해 인코딩될 수 있다. 일부 실시예의 경우, 제로(Z), 네거티브(N), 캐리(C), 및 오버플로우(V) 검출이 SIMD 필드에 이루어질 수 있다. 일부 명령어의 경우, 포화(saturation)의 타입이 필드(384)에 의해 인코딩될 수 있다.
다음으로 도 3g를 참조하면, 또 다른 실시예에 따른 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는, 또 다른 대안적 연산 인코딩(연산코드) 포멧(397)이 도시되어 있으며, 월드 와이드 웹(www) 상의 intel.com/products/processor/manuals/에서 캘리포니아주 산타클라라의 Intel사로부터 입수할 수 있는, "Intel® Advanced Vector Extensions Programming Reference"에 설명되어 있는 연산코드 포멧의 한 타입에 대응한다.
원래의 x86 명령어 세트는, 1-바이트 연산코드에 대해, 첫 번째 "연산코드" 바이트로부터 그 존재가 알려진 추가 바이트들에 포함된 즉석 피연산자와 어드레스 음절의 다양한 포멧들을 제공했다. 추가적으로, (명령어 이전에 배치되어야 했던 이유로 프레픽스라고 불린) 연산코드에 대한 수정자로서 예약된 소정의 바이트 값들이 있었다. (이들 특별한 프레픽스 값들을 포함한) 256개 연산코드 바이트들의 원래의 팔레트(palette)가 소진되었을 때, 단일 바이트가 새로운 세트의 256개 연산코드들로의 이스케이프(escape)로서 전용되었다. 벡터 명령어(예를 들어, SIMD)가 추가되었기 때문에, 더 많은 연산코드들에 대한 필요성이 발생되었고, "2 바이트" 연산코드 맵도, 프레픽스의 이용을 통해 확장되더라도, 역시 불충분했다. 이 목적을 위해, 식별자로서 선택사항적 프레픽스를 더한 2 바이트를 이용하는 추가적인 맵에 새로운 명령어가 추가되었다.
추가적으로, 64-비트 모드의 추가 레지스터를 가능하게 하기 위하여, 프레픽스와 연산코드(및 연산코드를 결정하는데 필요한 임의의 이스케이프 바이트들) 사이에서 ("REX"라 불리는) 추가의 프레픽스가 이용될 수 있다. 한 실시예에서, REX는 64-비트 모드의 추가의 레지스터들의 이용을 나타내기 위해 4개의 "페이로드" 비트를 가질 수 있다. 다른 실시예에서, 이것은 4비트보다 적거나 더 많은 비트를 가질 수도 있다. (일반적으로 포멧(360) 및/또는 포멧(370)에 대응하는) 적어도 하나의 명령어 세트의 일반적 포멧은 다음과 같이 총괄적으로 예시된다:
[prefixes] [rex] escape [escape2] opcode modrm (등.)
연산코드 포멧(397)은 연산코드 포멧(370)에 대응하고 기타 대부분의 흔히 이용되는 레거시 명령어 프레픽스 바이트들과 이스케이프 코드들을 대체하는 선택사항적인 (한 실시예에서는 16진 C4에서 시작하는) VEX 프레픽스 바이트(391)를 포함한다. 예를 들어, 이하에서는, 원래의 명령어에서 제2 이스케이프 코드가 존재하거나, REX 필드 내의 추가 비트들(예를 들어, XB 및 W 필드들)이 이용될 필요가 있을 때 이용될 수 있는, 명령어를 인코딩하기 위해 2개 필드를 이용하는 실시예를 나타낸다. 이하에 나타낸 실시예에서, 레거시 이스케이프는 새로운 이스케이프 값으로 표현되고, 레거시 프레픽스들은 "페이로드" 바이트들의 일부로서 충분히 압축되며, 레거시 프레픽스들은 재청구되어 미래의 확장을 위해 이용가능하고, 제2 이스케이프 코드는, 이용가능한 미래의 맵 또는 피쳐 공간과 함께, "맵" 필드에서 압축되며, 새로운 피쳐들이 추가된다(예를 들어, 증가된 벡터 길이 및 추가의 소스 레지스터 명시자).
Figure pat00001
한 실시예에 따른 명령어는 필드들(391 및 392) 중 하나 이상에 의해 인코딩될 수 있다. 소스 피연산자 식별자들(374 및 375)과 조합하여, 및 선택사항적 스케일-인덱스-베이스(SIB) 식별자(393), 선택사항적인 변위 식별자(394), 및 선택사항적인 즉석 바이트(395)와 조합하여, 필드(391)에 의해 명령어당 4개까지의 피연산자 위치가 식별될 수 있다. 한 실시예의 경우, 32비트 또는 64비트 소스 및 목적지 피연산자 및/또는 128비트 또는 256비트 SIMD 레지스터 또는 메모리 피연산자를 식별하기 위해 VEX 프레픽스 바이트(391)가 이용될 수 있다. 한 실시예의 경우, 연산코드 포멧(397)에 의해 제공된 기능은 연산코드 포멧(370)과 중복될 수 있는 반면, 다른 실시예에서는 이들은 상이하다. 연산코드 포멧들(370 및 397)은, 부분적으로 MOD 필드들(373)에 의해 및 선택사항적인 (SIB) 식별자(393), 선택사항적인 변위 식별자(394), 및 선택사항적인 즉석 바이트(395)에 의해 명시된, 레지스터 대 레지스터, 메모리 대 레지스터, 메모리별 레지스터, 레지스터별 레지스터, 즉석치별 레지스터, 레지스터 대 메모리 어드레싱을 허용한다.
다음으로 도 3h를 참조하면, 또 다른 실시예에 따른 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 또 다른 대안적인 연산 인코딩(연산코드) 포멧(398)이 도시되어 있다. 연산코드 포멧(398)은 연산코드 포멧(370 및 397)에 대응하고 기타 대부분의 흔히 이용되는 레거시 명령어 프레픽스 바이트들과 이스케이프 코드들을 대체하고 추가 기능을 제공하는 선택사항적인 (한 실시예에서는 16진 62에서 시작하는) EVEX 프레픽스 바이트(396)를 포함한다. 한 실시예에 따른 명령어는 필드들(396 및 392) 중 하나 이상에 의해 인코딩될 수 있다. 소스 피연산자 식별자들(374 및 375)과 조합하여, 및 선택사항적 스케일-인덱스-베이스(SIB) 식별자(393), 선택사항적인 변위 식별자(394), 및 선택사항적인 즉석 바이트(395)와 조합하여, 필드(396)에 의해 마스크와 명령어당 4개까지의 피연산자 위치가 식별될 수 있다. 한 실시예의 경우, 32비트 또는 64비트 소스 및 목적지 피연산자 및/또는 128비트, 256비트 또는 512비트 SIMD 레지스터 또는 메모리 피연산자를 식별하기 위해 EVEX 프레픽스 바이트(396)가 이용될 수 있다. 한 실시예의 경우, 연산코드 포멧(398)에 의해 제공된 기능은 연산코드 포멧(370 또는 397)과 중복될 수 있는 반면, 다른 실시예에서는 이들은 상이하다. 연산코드 포멧(398)은, 부분적으로 MOD 필드들(373)에 의해 및 선택사항적인 (SIB) 식별자(393), 선택사항적인 변위 식별자(394), 및 선택사항적인 즉석 바이트(395)에 의해 명시된, 마스크를 이용한, 레지스터 대 레지스터, 메모리 대 레지스터, 메모리별 레지스터, 레지스터별 레지스터, 즉석치별 레지스터, 레지스터 대 메모리 어드레싱을 허용한다. (일반적으로 포멧(360) 및/또는 포멧(370)에 대응하는) 적어도 하나의 명령어 세트의 일반적 포멧은 다음과 같이 총괄적으로 예시된다:
evex1 RXBmmmmm WvvvLpp evex4 opcode modrm [sib] [disp] [imm]
한 실시예의 경우, EVEX 포멧(398)에 따라 인코딩된 명령어는, 예를 들어, 사용자 구성가능한 마스크 레지스터, 또는 추가의 피연산자, 또는 128비트, 256비트, 또는 512비트 벡터 레지스터 중에서의 선택, 또는 선택대상이 되는 더 많은 레지스터 등과 같은, 추가적인 새로운 피쳐들과 함께, 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는데 이용될 수 있는 추가의 "페이로드" 비트들을 가질 수 있다.
예를 들어, VEX 포멧(397)이 벡터 로드-op 및/또는 저장-op에 묵시적 마스크와 함께 스트라이드 기능을 제공하는데 이용될 수 있는 경우 또는 추가의 연산이 타입 변환과 같은 단항(unary)인 경우, EVEX 포멧(398)은 벡터 로드-op 및/또는 저장-op에 명시적 사용자 구성가능한 마스크와 함께 스트라이드 기능을 제공하는데 이용될 수 있고, 여기서 추가의 연산은 추가의 피연산자를 요구하는 가산이나 승산과 같은 2항(binary)이다. EVEX 포멧(398)의 일부 실시예는 또한, 추가 연산이 3항인 경우 벡터 로드-op 및/또는 저장-op에 스트라이드 기능과 묵시적 완료 마스크를 제공하는데 이용될 수 있다. 추가적으로, VEX 포멧(397)이 128비트 또는 256비트 벡터 레지스터에 관하여 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는데 이용될 수 있는 경우, EVEX 포멧(398)은 128비트, 256비트, 512비트 또는 더 큰(또는 더 작은) 벡터 레지스터에 관하여 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는데 이용될 수 있다. 따라서 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어는, 추가 연산을 위한 명령어와, 반복적 스트라이드를 갖는 데이터의 로드나 데이터 저장과 같은 메모리 연산을 위한 명령어 사이의 의존성을 제거할 수 있다.
벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 예시적 명령어들이 다음과 같은 예에 의해 예시된다:
Figure pat00002
도 4a는 본 발명의 적어도 한 실시예에 따른 순차형 파이프라인 및 레지스터 리네이밍단, 비순차형 발행/실행 파이프라인을 나타내는 블록도이다. 도 4b는 본 발명의 적어도 한 실시예에 따른 프로세서에 포함되는 순차형 아키텍쳐 코어 및 레지스터 리네이밍단, 비순차형 발행/실행 파이프라인 로직을 나타내는 블록도이다. 도 4a에서 실선 박스는 순차형 파이프라인을 나타내는 반면, 점선 박스는 레지스터 리네이밍, 비순차형 발행/실행 파이프라인을 나타낸다. 마찬가지로, 도 4b에서 실선 박스는 순차형 아키텍쳐 로직을 나타내는 반면, 점선 박스는 레지스터 리네이밍 로직 및 비순차형 발행/실행 로직을 나타낸다.
도 4a에서, 프로세서 파이프라인(400)은, 인출단(402), 길이 디코드단(404), 디코드단(406), 할당단(408), 리네이밍단(410), (발송 또는 발행이라고도 알려진) 스케쥴링단(412), 레지스터 판독/메모리 판독단(414), 실행단(416), 라이트 백(write back)/메모리 기입단(418), 예외 처리단(422), 및 커밋단(424)을 포함한다.
도 4b에서, 화살표는 2개 이상의 유닛들간의 결합을 나타내고, 화살표의 방향은 이들 유닛들간의 데이터 흐름의 방향을 나타낸다. 도 4b는, 실행 엔진 유닛(450)에 결합된 프론트 엔드 유닛(430)을 포함하는 프로세서 코어(490)를 도시하며, 실행 엔진 유닛(450)과 프론트 엔드 유닛(430) 모두는 메모리 유닛(470)에 결합되어 있다.
코어(490)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안적 코어 타입일 수 있다. 역시 또 다른 옵션으로서, 코어(490)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 그래픽 코어 등과 같은, 특별 목적 코어일 수도 있다.
프론트 엔드 유닛(430)은, 디코드 유닛(440)에 결합된 명령어 인출 유닛(438)에 결합된 명령어 TLB(translation lookaside buffer)(436)에 결합된 명령어 캐시 유닛(434)에 결합된 분기 예측 유닛(432)을 포함한다. 디코드 유닛 또는 디코더는 명령어를 디코드하고, 출력으로서 하나 이상의 마이크로연산, 마이크로코드 진입점, 마이크로명령어, 기타의 명령어, 또는 기타의 제어 신호를 생성하며, 이들은 원래의 명령어로부터 디코드되거나, 기타의 방식으로 원래의 명령어를 반영하거나, 원래의 명령어로부터 유도된다. 디코더는 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘의 예로서는, 룩업 테이블, 하드웨어 구현, 프로그래머블 로직 어레이(PLA), 마이크로코드 판독 전용 메모리(ROM) 등이 포함되지만, 이것으로 제한되는 것은 아니다. 명령어 캐시 유닛(434)은 또한, 메모리 유닛(470) 내의 레벨 2 (L2) 캐시 유닛(476)에 결합된다. 디코드 유닛(440)은 실행 엔진 유닛(450) 내의 리네임/할당기 유닛(452)에 결합된다.
실행 엔진 유닛(450)은, 리타이어먼트 유닛(454) 및 한 세트의 하나 이상의 스케쥴러 유닛(들)(456)에 결합된 리네임/할당기 유닛(452)을 포함한다. 스케쥴러 유닛(들)(456)은, 예약소, 중앙 명령어 윈도우 등을 포함한, 임의 개수의 상이한 스케쥴러들을 나타낼 수 있다. 스케쥴러 유닛(들)(456)은 물리적 레지스터 파일(들) 유닛(들)(458)에 결합된다. 물리적 레지스터 파일(들) 유닛(458) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내며, 이들 레지스터들 중 서로 다른 레지스터들은, 스칼라 정수, 스칼라 부동 소수점, 팩킹된 정수, 팩킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점 등, 상태(예를 들어, 수행될 다음 명령어의 어드레스가 되는 명령어 포인터) 등과 같은, 하나 이상의 서로 상이한 데이터 타입을 저장한다. 물리적 레지스터 파일(들) 유닛(들)(458)은 리타이어먼트 유닛(454)에 의해 오버랩되어, (예를 들어, 재정렬 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 이용하여, 미래 파일(들), 이력 버퍼(들), 및 리타이어먼트 레지스터 파일(들)을 이용하여; 레지스터 맵 및 레지스터 푸울을 이용하여; 등) 레지스터 리네이밍과 비순차형 실행이 구현될 수 있는 다양한 방식들을 나타낸다. 일반적으로, 아키텍쳐 레지스터들은 프로세서의 외부로부터 또는 프로그래머의 관점으로부터 볼 수 있다. 이 레지스터들은 임의의 공지된 특정한 타입의 회로로 제한되지 않는다. 여기서 설명된 바와 같이 데이터를 저장하고 제공할 수 있는 한, 다양한 상이한 타입들의 레지스터가 적절하다. 적절한 레지스터의 예로서는, 전용 물리적 레지스터, 레지스터 리네이밍을 이용하여 동적으로 할당되는 물리적 레지스터, 전용 및 동적으로 할당되는 물리적 레지스터의 조합 등이 포함되지만, 이것으로 제한되는 것은 아니다. 리타이어먼트 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 실행 클러스터(들)(460)에 결합된다. 실행 클러스터(들)(460)은 한 세트의 하나 이상의 실행 유닛(462)과 한 세트의 하나 이상의 메모리 액세스 유닛(464)을 포함한다. 실행 유닛(462)은 다양한 연산(예를 들어, 시프트, 가산, 감산, 승산)을 수행하고, 다양한 타입의 데이터(예를 들어, 스칼라 부동 소수점, 팩킹된 정수, 팩킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 관해 동작할 수 있다. 일부 실시예는 특정한 기능이나 기능 집합에 전용된 다수의 실행 유닛을 포함할 수 있지만, 다른 실시예는 단 하나의 실행 유닛, 또는 모두가 모든 기능을 수행하는 복수의 실행 유닛을 포함할 수도 있다. 스케쥴러 유닛(들)(456), 물리적 레지스터 파일(들) 유닛(들)(458), 및 실행 클러스터(들)(460)은 가능하게 복수개인 것으로 도시되어 있는데, 이것은 소정 실시예는 소정 타입의 데이터/연산에 대해 별개의 파이프라인들(예를 들어, 스칼러 정수 파이프라인, 스칼라 부동 소수점/팩킹된 정수/팩킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 각각이 자신의 스케쥴러 유닛, 물리적 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 갖는 메모리 액세스 파이프라인, 별개의 메모리 액세스 파이프라인의 경우, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(464)을 갖는 소정 실시예가 구현될 수 있다)을 생성할 수 있기 때문이다. 별개의 파이프라인들이 이용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차형 발행/실행이고 나머지는 순차형일 수 있다는 점도 이해하여야 한다.
한 세트의 메모리 액세스 유닛(464)은 메모리 유닛(470)에 결합되고, 메모리 유닛(470)은 레벨 2(L2) 캐시 유닛(476)에 결합된 데이터 캐시 유닛(474)에 결합된 데이터 TLB 유닛(472)을 포함한다. 한 예시적 실시예에서, 메모리 액세스 유닛(464)은 로드 유닛, 저장 어드레스 유닛, 및 저장 데이터 유닛을 포함할 수 있고, 이들 각각은 메모리 유닛(470) 내의 데이터 TLB 유닛(472)에 결합된다. L2 캐시 유닛(476)은 하나 이상의 다른 레벨의 캐시와 결국에는 메인 메모리에 결합된다.
예로서, 예시적인 레지스터 리네이밍, 비순차형 발행/실행 코어 아키텍쳐는 다음과 같이 파이프라인(400)을 구현할 수 있다: 1) 명령어 인출(438)은 인출 및 길이 디코딩단(402 및 404)을 수행한다; 2) 디코드 유닛(440)은 디코드단(406)을 수행한다; 3) 리네임/할당기 유닛(452)은 할당단(408) 및 리네이밍단(410)을 수행한다; 4) 스케쥴러 유닛(들)(456)은 스케쥴단(412)을 수행한다; 5) 물리적 레지스터 파일(들) 유닛(들)(458)) 및 메모리 유닛(470)은 레지스터 판독/메모리 판독단(414)을 수행한다; 실행 클러스터(460)는 실행(416)을 수행한다; 6) 메모리 유닛(470) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 라이트 백(write back)/메모리 기입단(418)을 수행한다; 7) 예외 처리단(422)에는 다양한 유닛이 관여될 수 있다; 8) 리타이어먼트 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 커밋단(commit stage)(424)을 수행한다.
코어(490)는 하나 이상의 명령어 세트(예를 들어, (더 새로운 버전에 의해 추가된 소정의 확장판을 갖는) x86 명령어 세트); 캘리포니아주 써니베일의 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 써니베일의 ARM Holdings의 (NEON과 같은 선택사항적인 확장판을 갖는) ARM 명령어 세트를 지원할 수 있다.
코어는 멀티쓰레딩(2개 이상의 병렬 세트의 연산이나 쓰레드를 실행하는 것)을 지원할 수 있고, 시분할 멀티쓰레딩, (단일의 물리적 코어가, 물리적 코어가 동시 멀티쓰레딩할 수 있는 쓰레드들 각각에 대해 논리적 코어를 제공하는) 동시 멀티쓰레딩, 또는 이들의 조합(예를 들어, Intel® Hyperthreading 기술과 같은 시분할 인출 및 디코딩과 그 이후의 동시 멀티쓰레딩)을 포함한 다양한 방식으로 멀티쓰레딩을 행할 수 있다는 것을 이해하여야 한다.
레지스터 리네이밍이 비순차형 실행의 정황에서 설명되었지만, 레지스터 리네이밍은 순차형 아키텍쳐에서 이용될 수 있다는 점을 이해하여야 한다. 프로세서의 예시적 실시예는 또한 별개의 명령어 및 데이터 캐시 유닛들(434/474)과 공유된 L2 캐시 유닛(476)을 포함하고 있지만, 대안적 실시예는 명령어와 데이터 양쪽 모두에 대해 단일의 내부 캐시, 예를 들어, 레벨 1(L1) 내부 캐시를 가지거나, 복수 레벨의 내부 캐시를 가질 수도 있다. 일부 실시예에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 외부적인 외부 캐시의 조합을 포함할 수 있다. 대안으로서, 캐시 모두가 코어 및/또는 프로세서에 대해 외부적일 수 있다.
도 5는 본 발명의 실시예에 따른 통합된 메모리 제어기와 그래픽(graphics)을 갖춘 싱글코어 프로세서 및 멀티코어 프로세서(500)의 블록도이다. 도 5의 실선 박스는, 싱글 코어(502A), 시스템 에이전트(510), 한 세트의 하나 이상의 버스 제어기 유닛(516)을 갖춘 프로세서(500)를 나타내는 반면, 선택사항적인 점선 라인 박스의 추가는 다중 코어(502A-N), 시스템 에이전트 유닛(510) 내의 한 세트의 하나 이상의 통합된 메모리 제어기 유닛(들)(514), 및 통합된 그래픽 로직(508)을 갖춘 대안적 프로세서(500)를 나타낸다.
메모리 계층구조는, 코어 내의 하나 이상의 레벨의 캐시, 한 세트 또는 하나 이상의 공유된 캐시 유닛(506), 및 한 세트의 통합된 메모리 제어기 유닛(514)에 결합된 외부 메모리(미도시)를 포함한다. 한 세트의 공유된 캐시 유닛(506)은, 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 기타 레벨의 캐시, 마지막 레벨의 캐시(LLC), 및/또는 이들의 조합과 같은, 하나 이상의 중간-레벨 캐시를 포함할 수 있다. 한 실시예에서 링 기반의 상호접속 유닛(512)은 통합된 그래픽 로직(508), 한 세트의 공유된 캐시 유닛(506), 및 시스템 에이전트 유닛(510)을 상호접속하지만, 대안적 실시예는 이러한 유닛들을 상호접속하기 위한 임의 개수의 공지된 기술을 이용할 수도 있다.
일부 실시예에서, 코어들(502A-N) 중 하나 이상은 멀티쓰레딩이 가능하다. 시스템 에이전트(510)는 코어들(502A-N)을 조율하고 작동하는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(510)은 예를 들어 전력 제어 유닛(PCU; power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(502A-N) 및 통합된 그래픽 로직(508)의 전력 상태를 조절하는데 필요한 로직 및 컴포넌트들이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부적으로 접속된 디스플레이를 구동하기 위한 것이다.
코어들(502A-N)은 아키텍쳐 및/또는 명령어 세트의 관점에서 동종 또는 이종일 수 있다. 예를 들어, 코어들(502A-N)의 일부는 순차형일 수 있지만, 다른 것들은 비순차형일 수 있다. 또 다른 예로서, 코어들(502A-N) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있는 반면, 다른 것들은 그 명령어 세트의 서브셋만을 실행할 수 있거나 상이한 명령어 세트를 실행할 수도 있다.
프로세서는, 캘리포니아주 산타 클라라의 Intel사로부터 입수할 수 있는 Core™ i3, i5, i7, 2 Duo 및 Quad, Xeon™, Itanium™, XScale™ 또는 StrongARM™ 프로세서와 같은 범용 프로세서일 수도 있다. 대안으로서, 프로세서는 ARM Holdings, Ltd, MIPS 등과 같은 또 다른 회사로부터 입수된 것일 수도 있다. 프로세서는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, 코-프로세서, 임베디드 프로세서 등과 같은 특별-목적 프로세서일 수도 있다. 프로세서는 하나 이상의 칩 상에 구현될 수도 있다. 프로세서(500)는 예를 들어 BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술들 중 임의의 것을 이용하여 하나 이상의 기판들 상에 구현되고 및/또는 그 일부일 수도 있다.
도 6 내지 도 8은 프로세서(500)를 포함하기에 적합한 예시적 시스템인 반면, 도 9는 코어들(502) 중 하나 이상을 포함할 수 있는 예시적인 시스템 온 칩(SoC; system on a chip)이다. 랩탑, 데스크탑, 핸드헬드 PC, PDA(personal digital assistants), 엔지니어링 워크스테이션, 서버, 네트워크 장치, 네트워크 허브, 스위치, 임베디드 프로세서, DSP(digital signal processor), 그래픽 장치, 비디오 게임 장치, 셋탑 박스, 마이크로 제어기, 셀 전화, 휴대 미디어 재생기, 핸드헬드 장치, 및 다양한 다른 전자 장치를 위한 분야에서 공지된 기타의 시스템 설계 및 구성도 역시 적합하다. 일반적으로, 여기서 개시된 프로세서 및/또는 기타의 실행 로직을 병합할 수 있는 매우 다양한 시스템 또는 전자 장치들이 대체로 적합하다.
이제 도 6을 참조하면, 본 발명의 한 실시예에 따른 시스템(600)의 블록도가 도시되어 있다. 시스템(600)은 그래픽 메모리 제어기 허브(GMCH; graphics memory controller hub)(620)에 결합된 하나 이상의 프로세서(610, 615)를 포함할 수 있다. 선택사항적인 성향의 추가적인 프로세서(615)가 도 6에 점선으로 표시되어 있다.
각 프로세서(610, 615)는 소정 버전의 프로세서(500)일 수도 있다. 그러나, 통합된 그래픽 로직 및 통합된 메모리 제어 유닛이 프로세서(610, 615)에 존재할 가능성은 거의 없다는 점에 주목해야 한다. 도 6은, GMCH(620)가, 예를 들어, 동적 랜덤 액세스 메모리(DRAM)일 수 있는 메모리(640)에 결합될 수도 있음을 나타내고 있다. DRAM은, 적어도 한 실시예의 경우, 비휘발성 캐시와 연관될 수도 있다.
GMCH(620)는 칩셋이거나, 칩셋의 일부일 수 있다. GMCH(620)는 프로세서(들)(610, 615)과 통신할 수 있고 프로세서(들)(610, 615)과 메모리(640) 사이의 상호작용을 제어할 수 있다. GMCH(620)는 또한, 프로세서(들)(610, 615)과 기타의 시스템(600)의 요소들 사이의 가속된 버스 인터페이스로서 역할할 수도 있다. 적어도 한 실시예의 경우, GMCH(620)는 프론트사이드 버스(FSB; frontside bus)(695)와 같은 멀티-드롭 버스(multi-drop bus)를 통해 프로세서(들)(610, 615)과 통신한다.
또한, GMCH(620)는 (평판 디스플레이와 같은) 디스플레이(645)에 결합된다. GMCH(620)는 통합된 그래픽 가속기를 포함할 수도 있다. GMCH(620)는 또한, 다양한 주변 장치를 시스템(600)에 결합하는데 이용될 수 있는 입력/출력(I/O) 제어기 허브(ICH)(650)에 결합된다. 예를 들어 도 6의 실시예에서는, 또 다른 주변 장치(670)와 함께 ICH(650)에 결합된 개별 그래픽 장치일 수도 있는, 외부 그래픽 장치(660)가 도시되어 있다.
대안으로서, 추가의 또는 상이한 프로세서가 시스템(600)에 존재할 수도 있다. 예를 들어, 추가의 프로세서(들)(615)은, 프로세서(610)와 동일한 추가 프로세서(들), 프로세서(610)와 이종이거나 이와 비대칭의 추가 프로세서(들), (예를 들어, 그래픽 가속기 또는 디지털 신호 처리(DSP) 유닛과 같은) 가속기들, 필드 프로그래머블 게이트 어레이, 또는 기타 임의의 프로세서를 포함할 수도 있다. 아키텍쳐 상의, 마이크로아키텍쳐 상의, 열적, 전력 소모 특성 등을 포함한 다양한 성능 지수(metrics)의 관점에서 물리적 자원(610, 615)들 사이에는 다양한 차이점이 존재할 수 있다. 이들 차이점들은 사실상 프로세서들(610, 615) 사이의 비대칭성 및 이종성인 것으로 드러날 수 있다. 적어도 한 실시예의 경우, 다양한 프로세서들(610, 615)은 동일한 다이 팩키지에 존재할 수도 있다.
이제 도 7을 참조하면, 본 발명의 실시예에 따른 제2 시스템(700)의 블록도가 도시되어 있다. 도 7에 도시된 바와 같이, 멀티프로세서 시스템(700)은 포인트-대-포인트 상호접속 시스템이고, 포인트-대-포인트 상호접속(750)을 통해 결합된 제1 프로세서(770)와 제2 프로세서(780)를 포함한다. 프로세서들(770 및 780) 각각은 프로세서들(610, 615) 중 하나 이상과 같이 소정 버전의 프로세서(500)일 수 있다.
단 2개의 프로세서(770, 780)만이 도시되어 있지만, 본 발명의 범위는 이와 같이 제한되지 않는다는 것을 이해할 것이다. 다른 실시예들에서, 주어진 프로세서에는 하나 이상의 추가적인 프로세서들이 존재할 수도 있다.
프로세서들(770 및 780)은 통합된 메모리 제어기 유닛(772 및 782)을 각각 포함하는 것으로 도시되어 있다. 프로세서(770)는 또한 그 버스 제어기 유닛의 일부로서 포인트-대-포인트(P-P) 인터페이스(776 및 778)를 포함한다; 마찬가지로, 제2 프로세서(780)는 P-P 인터페이스(786 및 788)를 포함한다. 프로세서(770, 780)는 P-P 인터페이스 회로(778, 788)를 이용하여 포인트-대-포인트(P-P) 인터페이스(750)를 통해 정보를 교환할 수도 있다. 도 7에 도시된 바와 같이, IMC(772 및 782)는 프로세서들을, 각각의 프로세서에 국지적으로 부착된 메인 메모리의 일부일 수도 있는, 각각의 메모리, 즉, 메모리(732) 및 메모리(734)에 결합시킨다.
프로세서(770, 780) 각각은, 포인트 대 포인트 인터페이스 회로(776, 794, 786, 798)를 이용하여 개개의 P-P 인터페이스(752, 754)를 통해 칩셋(790)과 정보를 교환할 수도 있다. 칩셋(790)은 또한 고성능 그래픽 인터페이스(739)를 통해 고성능 그래픽 회로(738)와 정보를 교환할 수도 있다.
공유된 캐시(미도시)는 어느 한 프로세서에 포함되거나, 양쪽 프로세서의 외부이지만 여전히 P-P 상호접속을 통해 프로세서들과 접속될 수 있어서, 프로세서가 저전력 모드에 놓이는 경우 어느 한쪽 또는 양쪽 모두의 프로세서의 국지적 캐시 정보가 공유된 캐시에 저장될 수 있다.
칩셋(790)은 인터페이스(796)를 통해 제1 버스(716)에 결합될 수도 있다. 한 실시예에서, 제1 버스(716)는 PCI(Peripheral Component Interconnect) 버스이거나, PCI Express 버스 또는 또 다른 제3 세대 I/O 상호접속 버스와 같은 버스일 수도 있지만, 본 발명의 범위는 이와 같이 제한되지 않는다.
도 7에 도시된 바와 같이, 다양한 I/O 장치(714)는, 제1 버스(716)를 제2 버스(720)에 결합시키는 버스 브릿지(718)와 마찬가지로, 제1 버스(716)에 결합될 수 있다. 한 실시예에서, 제2 버스(720)는 LPC(low pin count) 버스일 수도 있다. 예를 들어, 키보드 및/또는 마우스(722), 통신 장치(727), 및 한 실시예에서는 명령어/코드 및 데이터(730)를 포함할 수 있는 디스크 드라이브나 기타의 대용량 스토리지 장치와 같은 스토리지 유닛(728)을 포함한 다양한 장치들이 제2 버스(720)에 결합될 수 있다. 또한, 오디오 I/O(724)가 제2 버스(720)에 결합될 수도 있다. 다른 아키텍쳐들도 가능하다는 점에 유의한다. 예를 들어, 도 7의 포인트-대-포인트 아키텍쳐 대신에, 시스템은 멀티-드롭 버스나 기타의 이러한 아키텍쳐를 구현할 수도 있다.
이제 도 8을 참조하면, 본 발명의 실시예에 따른 제3 시스템(800)의 블록도가 도시되어 있다. 도 7 및 도 8의 유사한 요소들은 유사한 참조 번호를 가지며, 도 7의 소정 양태들은 도 8의 다른 양태들을 모호하게 하는 것을 피하기 위해 도 8에서 생략되었다.
도 8은, 프로세서들(870, 880)이, 통합된 메모리 및 I/O 제어 로직("CL")(872 및 882)을 각각 포함할 수도 있다는 것을 나타내고 있다. 적어도 한 실시예의 경우, CL(872, 882)은 도 5 및 도 7과 관련하여 전술된 것과 같은 통합된 메모리 제어기 유닛을 포함할 수도 있다. 또한, CL(872, 882)은 I/O 제어 로직을 역시 포함할 수도 있다. 도 8은, CL(872, 882)에는 메모리(832, 834)가 결합되어 있을 뿐만 아니라 I/O 장치(814)도 역시 제어 로직(872, 882)에 결합된다는 것을 나타내고 있다. 레거시 I/O 장치(815)는 칩셋(890)에 결합된다.
이제 도 9를 참조하면, 본 발명의 실시예에 따른 SoC(900)의 블록도가 도시되어 있다. 도 5의 유사한 요소들은 유사한 참조 번호를 갖고 있다. 또한, 점선 박스는 더욱 진보된 SoC들 상의 선택사항적 특징들이다. 도 9에서, 상호접속 유닛(들)(902)은: 한 세트의 하나 이상의 코어(502A-N)와 공유된 캐시 유닛(들)(506)을 포함하는 애플리케이션 프로세서(910); 시스템 에이전트 유닛(510); 버스 제어기 유닛(들)(516); 통합된 메모리 제어기 유닛(들)(514); 통합된 그래픽 로직(508), 정지영상 및/또는 비디오 카메라 기능을 제공하기 위한 이미지 프로세서(924), 하드웨어 오디오 가속을 제공하기 위한 오디오 프로세서(926), 및 비디오 인코드/디코드 가속을 제공하기 위한 비디오 프로세서(928)를 포함할 수 있는 한 세트의 하나 이상의 미디어 프로세서(920); 정적 랜덤 액세스 메모리(SRAM) 유닛(930); 직접 메모리 액세스(DMA; direct memory access) 유닛(932); 및 하나 이상의 외부 디스플레이에 결합하기 위한 디스플레이 유닛(940)에 결합된다.
도 10은, 하나의 실시예에 따른 적어도 하나의 명령어를 수행할 수 있는, 중앙 처리 유닛(CPU)과 그래픽 처리 유닛(GPU)을 포함하는 프로세서를 나타낸다. 한 실시예에서, 적어도 한 실시예에 따른 연산을 수행하는 명령어는 CPU에 의해 수행될 수 있다. 또 다른 실시예에서, 명령어는 GPU에 의해 수행될 수 있다. 역시 또 다른 실시예에서, 명령어는 GPU 및 CPU에 의해 수행되는 연산의 조합을 통해 수행될 수 있다. 예를 들어, 한 실시예에서, 한 실시예에 따른 명령어가 수신되어 GPU에서의 실행을 위해 디코드될 수 있다. 그러나, 디코드된 명령어 내의 하나 이상의 연산은 CPU에 의해 수행될 수 있고 그 결과는 명령어의 최종 리타이어먼트를 위해 GPU로 반환될 수 있다. 역으로, 일부 실시예에서, CPU는 1차 프로세서로서 역할하고 GPU는 코프로세서로서 역할할 수 있다.
일부 실시예에서, 고도의 병렬 처리 프로세서로부터 혜택을 입는 명령어들은 GPU에 의해 수행될 수 있는 반면, 깊게 파이프라인화된 아키텍쳐로부터 혜택을 입는 프로세서들의 성능으로부터 이득을 보는 명령어는 CPU에 의해 수행될 수 있다. 예를 들어, 그래픽, 과학 응용, 재무 응용 및 기타의 병렬 작업량은 GPU의 성능으로부터 혜택을 입을 수 있고 그에 따라 실행될 수 있는 반면, 운영 체제 커널 또는 애플리케이션 코드와 같은 더 순차적인 응용들은 CPU에 더 적합할 수 있다.
도 10에서, 프로세서(1000)는, CPU(1005), GPU(1010), 이미지 프로세서(1015), 비디오 프로세서(1020), USB 제어기(1025), UART 제어기(1030), SPI/SDIO 제어기(1035), 디스플레이 장치(1040), 고선명 멀티미디어 인터페이스(HDMI) 제어기(1045), MIPI 제어기(1050), 플래시 메모리 제어기(1055), 듀얼 데이터 속도(DDR) 제어기(1060), 보안 엔진(1065), 및 I2S/I2C(통합 인터칩 사운드/인터-집적회로) 인터페이스(1070)를 포함한다. 더 많은 CPU 또는 GPU와 기타의 주변장치 인터페이스 제어기들을 포함한, 기타의 로직 및 회로들이 도 10의 프로세서에 포함될 수 있다.
적어도 한 실시예의 하나 이상의 양태들은, 프로세서 내의 다양한 로직을 나타내는 머신-판독가능한 매체에 저장되고 머신에 의해 판독될 때 머신으로 하여금 여기서 설명된 기술을 수행하기 위한 로직을 제작하게 하는 상징적 데이터에 의해 구현될 수도 있다. "IP 코어"라고 알려진 이러한 표현들은, 유형의 머신 판독가능한 매체("테이프")에 저장될 수 있으며, 로직이나 프로세서를 실제로 만드는 제작 머신 내에 로딩하기 위해 다양한 고객이나 제조 설비에 공급될 수도 있다. 예를 들어, ARM Holdings, Ltd.에 의해 개발된 Cortex™ 프로세서군과 같은 IP 코어들, 중국 과학 아카데미의 컴퓨팅 기술 연구소(ICT)에 의해 개발된 Loongson IP 코어들은, Texas Instruments, Qualcomm, Apple, 또는 Samsung과 같은 다양한 고객이나 면허생산자들에게 라이센싱 또는 판매될 수 있고, 이들 고객이나 면허생산자들에 의해 생산된 프로세서들에서 구현될 수 있다.
도 11은 한 실시예에 따른 IP 코어들의 개발을 나타내는 블록도를 도시한다. 스토리지(1130)는 시뮬레이션 소프트웨어(1120) 및/또는 하드웨어 또는 소프트웨어 모델(1110)을 포함한다. 한 실시예에서, IP 코어 설계를 나타내는 데이터는, 메모리(1140)(예를 들어, 하드 디스크), 유선 접속(예를 들어, 인터넷)(1150), 또는 무선 접속(1160)을 통해 스토리지(1130)에 제공될 수 있다. 그 다음, 시뮬레이션 툴과 모델에 의해 생성된 IP 코어 정보는 제작 설비에 전송되어 그 곳에서 적어도 한 실시예에 따른 적어도 한 명령어를 수행하는 제3자에 의해 제작될 수 있다.
일부 실시예에서, 하나 이상의 명령어는 제1 타입 또는 아키텍쳐(예를 들어, x86)에 대응할 수 있고 상이한 타입 또는 아키텍쳐(예를 들어, ARM)의 프로세서 상에서 변환되거나 에뮬레이트될 수 있다. 따라서, 한 실시예에 따른 명령어는, ARM, x86, MIPS, GPU, 또는 기타의 프로세서 타입 또는 아키텍쳐를 포함한, 임의의 프로세서 또는 프로세서 타입 상에서 수행될 수 있다.
도 12는, 한 실시예에 따라, 제1 타입의 명령어가 상이한 타입의 프로세서에 의해 어떻게 에뮬레이트되는지를 나타낸다. 도 12에서, 프로그램(1205)은 한 실시예에 따른 명령어와 동일하거나 실질적으로 동일한 기능을 수행할 수 있는 소정 명령어를 포함한다. 그러나, 프로그램(1205)의 명령어들은 프로세서(1215)와 상이하거나 비호환인 타입 및/또는 포멧일 수 있으며, 이것은, 프로그램(1205) 내의 상기 타입의 명령어들이 프로세서(1215)에 의해 내재적으로 실행되지(executed natively) 못할 수도 있다는 것을 의미한다. 그러나, 에뮬레이션 로직(1210)의 도움에 의해, 프로그램(1205)의 명령어들은 프로세서(1215)에 의해 내재적으로 실행될 수 있는 명령어로 변환된다. 한 실시예에서, 에뮬레이션 로직은 하드웨어에 구현된다. 또 다른 실시예에서, 에뮬레이션 로직은, 프로그램(1205) 내의 상기 타입의 명령어들을 프로세서(1215)에 의해 내재적으로 실행가능한 타입으로 변환하는 소프트웨어를 포함하는 유형의 머신-판독가능한 매체에 구현된다. 다른 실시예에서, 에뮬레이션 로직은, 고정된-기능 또는 프로그래머블 하드웨어와 유형의 머신-판독가능한 매체에 저장된 프로그램의 조합이다. 한 실시예에서, 프로세서는 에뮬레이션 로직을 포함하는 반면, 다른 실시예에서는, 에뮬레이션 로직은 프로세서 외부에 존재하며 제3자에 의해 제공된다. 한 실시예에서, 프로세서는, 프로세서 내에 포함된 또는 프로세서와 연관된 마이크로코드 또는 펌웨어를 실행함으로써 소프트웨어를 포함하는 유형의 머신-판독가능한 매체에 구현된 에뮬레이션 로직을 로딩할 수 있다.
도 13은 본 발명의 실시예에 따른 소스 명령어 세트의 2진 명령어들을 타겟 명령어 세트의 2진 명령어들로 변환하는 소프트웨어 명령어 컨버터의 이용을 대비하는 블록도이다. 예시된 실시예에서, 명령어 컨버터는 소프트웨어 명령어 컨버터이지만, 대안으로서, 명령어 컨버터는 소프트웨어, 펌웨어, 하드웨어, 또는 그 다양한 조합으로 구현될 수도 있다. 도 13은, 고수준 언어(1302)로 된 프로그램이 x86 컴파일러(1304)를 이용하여 컴파일되어 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316)에 의해 내재적으로 실행될 수 있는 x86 2진 코드(1306)를 생성할 수 있다는 것을 도시하고 있다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 결과를 달성하기 위하여, (1) Intel x86 명령어 세트 코어의 명령어 세트의 상당한 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서에서 실행하도록 목적된 애플리케이션 또는 기타의 소프트웨어의 오브젝트 코드 버전을 호환가능하게 실행하거나 기타의 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1304)는, 추가 연계 처리(linkage processing)를 수반하거나 수반하지 않고, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316)에서 실행될 수 있는 x86 2진 코드(1306)(예를 들어, 오브젝트 코드)를 생성하도록 동작할 수 있는 컴파일러를 나타낸다. 마찬가지로, 도 13은, 고수준 언어(1302)로 된 프로그램이 대안적 명령어 세트 컴파일러(1308)를 이용하여 컴파일되어 적어도 하나의 x86 명령어 세트 코어가 없는 프로세서(1314)(예를 들어, CA, Sunnyvale의 MIPS Technologies의 MIPS 명령어 세트를 실행하거나 및/또는 CA, Sunnyvale의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어를 갖춘 프로세서)에 의해 내재적으로 실행될 수 있는 대안적 명령어 세트 2진 코드(1310)를 생성할 수 있다는 것을 도시한다. 명령어 컨버터(1312)는, x86 2진 코드(1306)를, x86 명령어 세트 코어가 없는 프로세서(1314)에 의해 내재적으로 실행될 수 있는 코드로 변환하는데 이용된다. 이 변환된 코드는 대안적 명령어 세트 2진 코드(1310)와 동일할 가능성이 거의 없는데, 이것은 이렇게 할 수 있는 명령어 컨버터를 만들기 어렵기 때문이다; 그러나, 변환된 코드는 일반적 동작을 달성할 것이고 대안적 명령어 세트로부터의 명령어들로 이루어진다. 따라서, 명령어 컨버터(1312)는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타내며, 에뮬레이션, 시뮬레이션 또는 기타 임의의 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서나 기타의 전자 장치가 x86 2진 코드(1306)를 실행하는 것을 허용한다.
도 14는 벡터 로드-op에 스트라이드 기능을 제공하는 프로세스(1401)의 한 실시예에 대한의 흐름도를 나타낸다. 프로세스(1401) 및 여기서 개시된 기타의 프로세스는, 전용 하드웨어, 또는 범용 머신에 의해 또는 특별 목적 머신에 의해 또는 이들의 조합에 의해 실행가능한 소프트웨어 또는 펌웨어 연산 코드를 포함할 수 있는 처리 블록에 의해 수행된다.
프로세스(1401)의 처리 블록(1409)에서, 마스크로부터 선택사항으로서 사본이 생성되어 제2 연산이 수행될 때 이용된다. 그 다음, 처리는 처리 블록(1410)으로 진행하고, 그 곳에서, 다음 값이 마스크 레지스터 내의 복수의 마스크 필드들의 각 필드로부터 판독된다. 프로세스(1401)는 반복적인 것으로 예시되어 있지만, 가능한 경우 많은 연산들을 병렬로 수행하는 것이 바람직할 수 있다는 것을 이해할 것이다. 마스크 레지스터 내의 복수의 마스크 필드들 각각은 메모리 내의 대응하는 데이터 요소에 대한 시작 어드레스로부터의 스트라이드 길이의 배수에 대응할 수 있고, 마스크 레지스터 내의 각 필드에 대해, 하나의 값은 대응하는 요소가 메모리로부터 로드되지 않았다는 것을 나타내고 제2의 값은 대응하는 데이터 요소가 로드될 필요가 없거나 메모리로부터 이미 로드되었다는 것을 나타낸다. 한 실시예에서, 마스크 레지스터는 구조적으로 볼 수 있는 레지스터이다. 또 다른 실시예에서, 마스크 레지스터는 묵시적이며, 예를 들어 모든 필드들이 초기에는 대응하는 요소가 메모리로부터 로드되지 않았다는 것을 나타낸다. 처리 블록(1420)에서, 스트라이드 길이는 메모리를 액세스하기 위한 오프셋에 가산된다. 처리 블록(1430)에서, 마스크 레지스터의 필드들은 대응하는 요소가 메모리로부터 로드되지 않았다는 것을 나타내는 제1 값과 비교된다. 제1 값과 같지 않다면, 처리는 처리 블록(1460)으로 진행하고, 그 곳에서 로드 연산이 종료될때까지 반복된다. 그렇지 않다면, 처리 블록(1440)에서, 대응하는 데이터 요소가 메모리로부터 로드되고 복수의 데이터 필드를 갖는 벡터 레지스터 내에 저장되며, 복수의 필드들 중 일부가 로드된 데이터 요소들을 저장한다. 처리 블록(1440)의 성공적 완료시에, 처리 블록(1450)에서 마스크 레지스터 내의 대응하는 필드가 제2 값으로 변경되어 대응하는 데이터 요소가 메모리로부터 이미 로드되었다는 것을 나타낸다.
한 대안적 실시예에서 처리 블록(1409)의 복제 마스크는, 마스크 레지스터 내의 대응하는 필드가 처리 블록(1450)에서 제2 값으로 변경될 때 제2 연산에 의해 이용되기 위한 제1 값으로 복제 마스크 레지스터 내의 한 필드를 설정함으로써 구축될 수 있다는 것을 이해할 것이다. 따라서 부분 복제된 마스크 하에서 제2 연산의 완료를 허용하고 새로운 마스크를 이용하여 메모리 폴트 이후 스트라이드를 갖는 로드-op 명령어를 재시작하는 것은, 스트라이드를 갖는 로드-op 명령어의 실행을 여전히 필요로 하는 요소들만을 추적하게끔 될 수 있다.
처리 블록(1460)에서, 로드 연산이 종료되었는지(즉, 마스크 레지스터 내의 복수의 마스크 필드들의 각 필드가 제2 값을 갖거나, 폴트가 발생했는지)에 관해 결정이 이루어진다. 종료되지 않았다면 처리는 처리 블록(1410)에서 개시를 반복한다. 그렇지 않다면, 처리는 처리 블록(1470)으로 진행하고, 그 곳에서 제2 연산이 수행된다. 한 실시예에서, 제2 연산은 선택사항적인 처리 블록(1409)으로부터 복제 마스크를 이용하여 수행될 수 있다. 또 다른 실시예에서, 제2 연산은 마스크를 이용하지 않고 수행될 수 있다. 그 다음, 처리 블록(1480)에서, 스트라이드를 갖는 SIMD 로드-op 명령어의 결과가 벡터 레지스터에 저장된다.
도 15는 벡터 로드-op에 스트라이드 기능을 제공하는 프로세스(1501)의 또 다른 실시예에 대한 흐름도를 나타낸다. 프로세스(1501)의 처리 블록(1505)에서, 스트라이드를 갖는 로드-op 명령어가 디코드된다. 처리는 처리 블록(1509)으로 진행하고, 그 곳에서, 마스크로부터 선택사항으로서 사본이 생성되어 제2 연산이 수행될 때 이용된다. 그 다음, 처리는 처리 블록(1510)으로 진행하고, 그 곳에서, 다음 값이 마스크 레지스터 내의 복수의 마스크 필드들의 각 필드로부터 판독된다. 다시 한번, 프로세스(1501)는 반복적인 것으로 예시되어 있지만, 많은 연산들이 가능한 경우 병렬로 수행될 수 있다. 처리 블록(1520)에서, 스트라이드 길이는 메모리를 액세스하기 위한 오프셋에 가산된다. 처리 블록(1530)에서, 마스크 레지스터의 다음 필드가 대응하는 요소가 메모리로부터 집결되지 않았다는 것을 나타내는 제1 값과 비교된다. 제1 값과 같지 않다면, 처리는 처리 블록(1560)으로 진행하고, 그 곳에서 로드 연산이 종료될때까지 반복된다. 그렇지 않다면, 처리 블록(1540)에서, 대응하는 데이터 요소가 메모리로부터 로드되고 복수의 데이터 필드를 갖는 벡터 목적지 레지스터 내에 저장되며, 복수의 필드들 중 일부가 로드된 데이터 요소들을 저장한다. 처리 블록(1540)의 성공적 완료시에, 처리 블록(1550)에서 마스크 레지스터 내의 대응하는 필드가 제2 값으로 변경되어 대응하는 데이터 요소가 메모리로부터 이미 집결되었다는 것을 나타낸다.
다시 한번, 대안적 실시예에서 처리 블록(1509)의 복제 마스크는, 마스크 레지스터 내의 대응하는 필드가 처리 블록(1550)에서 제2 값으로 변경될 때 제2 연산에 의해 이용되기 위한 제1 값으로 복제 마스크 레지스터 내의 한 필드를 설정함으로써 구축될 수 있다는 것을 이해할 것이다. 따라서 부분 복제된 마스크 하에서 제2 연산의 완료를 허용하고 새로운 마스크를 이용하여 메모리 폴트 이후 집결-op 명령어를 재시작하는 것은, 집결-연산 명령어의 실행을 여전히 필요로 하는 요소들만을 추적하게끔 될 수 있다.
처리 블록(1560)에서, 집결 연산이 종료되었는지(즉, 마스크 레지스터 내의 복수의 마스크 필드들의 각 필드가 제2 값을 갖거나, 폴트가 발생했는지)에 관해 결정이 이루어진다. 종료되지 않았다면 처리는 처리 블록(1510)에서 개시를 반복한다. 그렇지 않다면, 처리는 처리 블록(1565)으로 진행하고, 그 곳에서 목적지 레지스터로부터의 요소들 및 제2 피연산자 레지스터로부터 요소들에 관해 제2 연산이 수행된다. 한 실시예에서, 제2 연산은 선택사항적인 처리 블록(1509)으로부터 복제 마스크를 이용하여 수행될 수 있다. 또 다른 실시예에서, 제2 연산은 마스크를 이용하지 않고 수행될 수 있다. 그 다음, 처리 블록(1580)에서, SIMD 집결-연산 명령어의 결과가 벡터 목적지 레지스터에 저장된다.
집결 연산과 제2 연산 사이의 의존성은, 특별히 비순차형 마이크로아키텍쳐에서, 하드웨어에 의해 효율적으로 처리될 수 있음으로써, 추가의 컴파일러 최적화와 개선된 명령어 처리량을 허용한다는 것을 이해할 것이다.
도 16은 벡터 저장-op에 스트라이드 기능을 제공하는 프로세스(1601)의 한 실시예에 대한 흐름도를 나타낸다. 프로세스(1601)의 처리 블록(1610)에서, 제1 피연산자 레지스터로부터의 요소들과 제2 피연산자 레지스터로부터의 대응하는 요소들에 관해 제1 연산이 수행되고 결과가 임시 레지스터에 저장된다. 처리 블록(1620)에서, 마스크 레지스터의 제1/제2 값은 반전되어(또는 플립되어) 복제 마스크를 생성한다. 그 다음, 처리는 처리 블록(1630)으로 진행하고, 그 곳에서, 다음 값이 마스크 레지스터 내의 복수의 마스크 필드들의 한 필드로부터 판독된다. 프로세스(1601)는 반복적인 것으로 예시되어 있지만, 가능한 경우 많은 연산들을 병렬로 수행하는 것이 바람직할 수 있다는 것을 이해할 것이다. 마스크 레지스터 내의 복수의 마스크 필드들 각각은 메모리 내의 대응하는 데이터 요소에 대한 시작 어드레스로부터의 스트라이드 길이의 배수에 대응할 수 있고, 마스크 레지스터 내의 각 필드에 대해, 하나의 값은 대응하는 요소가 메모리에 저장되지 않았다는 것을 나타내고 제2의 값은 대응하는 데이터 요소가 저장될 필요가 없거나 메모리에 이미 저장되었다는 것을 나타낸다. 한 실시예에서, 마스크 레지스터는 구조적으로 볼 수 있는 레지스터이다. 또 다른 실시예에서, 마스크 레지스터는 묵시적이며, 예를 들어 모든 필드들이 초기에는 대응하는 요소가 메모리에 저장되지 않았다는 것을 나타낸다. 처리 블록(1640)에서, 스트라이드 길이는 메모리를 액세스하기 위한 오프셋에 가산된다. 처리 블록(1650)에서, 마스크 레지스터의 필드들은 임시 레지스터의 대응하는 요소가 메모리에 저장되지 않았다는 것을 나타내는 제1 값과 비교된다. 제1 값과 같지 않다면, 처리는 처리 블록(1680)으로 진행하고, 그 곳에서 저장 연산이 종료될때까지 반복된다. 그렇지 않다면, 처리 블록(1660)에서, 대응하는 데이터 요소가 임시 레지스터로부터 메모리에 저장된다. 처리 블록(1660)의 성공적 완료시에, 처리 블록(1670)에서 마스크 레지스터 내의 대응하는 필드가 제2 값으로 변경되어 대응하는 데이터 요소가 메모리에 이미 저장되었다는 것을 나타내고 복제 마스크 레지스터 내의 대응하는 필드가 제1 값으로 변경된다.
처리 블록(1680)에서, 저장 연산이 종료되었는지(즉, 마스크 레지스터 내의 복수의 마스크 필드들의 각 필드가 제2 값을 갖거나, 폴트가 발생했는지)에 관해 결정이 이루어진다. 종료되지 않았다면 처리는 처리 블록(1630)에서 개시를 반복한다. 그렇지 않다면, 처리는 처리 블록(1690)으로 진행하고, 그 곳에서 스트라이드를 갖는 SIMD 로드-op 명령어의 결과가 복제된 마스크를 이용하여 임시 레지스터로부터 벡터 목적지 레지스터에 저장된다. 따라서 부분 복제된 마스크 하에서 제1 연산의 완료를 허용하고 새로운 마스크를 이용하여 메모리 폴트 이후 스트라이드를 갖는 저장-op 명령어를 재시작하는 것은, 스트라이드를 갖는 저장-op 명령어의 실행을 여전히 필요로 하는 요소들만을 추적하게끔 될 수 있다.
도 17은 벡터 저장-op에 스트라이드 기능을 제공하는 프로세스(1701)의 또 다른 실시예에 대한 흐름도를 나타낸다. 프로세스(1701)의 처리 블록(1705)에서, 스트라이드를 갖는 저장-op 명령어가 디코드된다. 처리는 처리 블록(1730)으로 진행하고, 그 곳에서, 다음 값이 마스크 레지스터 내의 복수의 마스크 필드들의 한 필드로부터 판독된다. 프로세스(1701)는 반복적인 것으로 예시되어 있지만, 가능한 경우 많은 연산들을 병렬로 수행하는 것이 바람직할 수 있다는 것을 이해할 것이다.
한 실시예에서, 마스크 레지스터는 구조적으로 볼 수 있는 레지스터이다. 또 다른 실시예에서, 마스크 레지스터는 묵시적이며, 예를 들어 모든 필드들이 초기에는 대응하는 요소가 메모리에 저장되지 않았다는 것을 나타낸다. 처리 블록(1740)에서, 스트라이드 길이는 메모리를 액세스하기 위한 오프셋에 가산된다. 처리 블록(1750)에서, 마스크 레지스터의 필드들은 대응하는 요소가 메모리에 저장되지 않았다는 것을 나타내는 제1 값과 비교된다. 제1 값과 같지 않다면, 처리는 처리 블록(1780)으로 진행하고, 그 곳에서 저장 연산이 종료될때까지 반복된다. 그렇지 않다면, 처리 블록(1710)에서, 제1 피연산자/목적지 레지스터로부터의 대응하는 요소들과 제2 피연산자 레지스터로부터 대응하는 요소들에 관해 제1 연산이 수행된다. 처리 블록(1760)에서, 대응하는 결과 데이터 요소가 메모리에 저장된다. 처리 블록(1760)의 성공적 완료시에, 처리 블록(1770)에서 마스크 레지스터 내의 대응하는 필드가 제2 값으로 변경되어 대응하는 데이터 요소가 메모리에 이미 저장되었다는 것을 나타낸다.
처리 블록(1780)에서, 산개 연산이 종료되었는지(즉, 마스크 레지스터 내의 복수의 마스크 필드들의 각 필드가 제2 값을 갖거나, 폴트가 발생했는지)에 관해 결정이 이루어진다. 종료되지 않았다면 처리는 처리 블록(1730)에서 개시를 반복한다. 그렇지 않다면, 처리는 처리 블록(1790)으로 진행하고, 그 곳에서 스트라이드를 갖는 SIMD 저장-op 명령어의 결과가 벡터 목적지 레지스터에 저장된다.
본 발명의 실시예들은, 로드 또는 저장 연산과 또 다른 연산 사이의 의존성이, 특히 비순차형 마이크로아키텍쳐에서, 하드웨어에 의해 효율적으로 처리됨으로써, 추가의 컴파일러 최적화와 개선된 명령어 처리량을 허용하는, 벡터 로드-op 및/또는 저장-op에 스트라이드 기능을 제공하는 명령어를 수반한다.
여기서 개시된 메커니즘의 실시예는, 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수도 있다. 본 발명의 실시예는, 적어도 하나의 프로세서, (휘발성 및 비휘발성 메모리 및/또는 저장 요소를 포함한) 저장 시스템, 적어도 하나의 입력 장치, 및 적어도 하나의 출력 장치를 포함하는 프로그래머블 시스템에서 실행하는 컴퓨터 프로그램 또는 프로그램 코드로서 구현될 수도 있다.
프로그램 코드는 여기서 설명된 기능을 수행하고 출력 정보를 생성하기 위해 입력 명령어에 적용될 수도 있다. 출력 정보는, 공지된 방식으로 하나 이상의 출력 장치에 적용될 수도 있다. 이 애플리케이션의 목적을 위해, 처리 시스템은, 예를 들어: 디지털 신호 처리기(DSP), 마이크로제어기, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은, 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 고수준 절차 프로그래밍 언어 또는 객체 지향형 프로그래밍 언어로 구현될 수도 있다. 프로그램 코드는 또한, 원한다면, 어셈블리 또는 기계어로 구현될 수도 있다. 사실상, 여기서 설명된 메커니즘은 범위에 있어서 임의의 특정한 프로그래밍 언어로 제한되지 않는다. 어쨌든, 언어는 컴파일형 또는 인터프리트형 언어일 수도 있다.
적어도 한 실시예의 하나 이상의 양태들은, 프로세서 내의 다양한 로직을 나타내는 머신-판독가능한 매체에 저장되고 머신에 의해 판독될 때 머신으로 하여금 여기서 설명된 기술을 수행하기 위한 로직을 제작하게 하는 상징적 명령어들에 의해 구현될 수도 있다. "IP 코어"라고 알려진 이러한 표현들은, 유형의 머신 판독가능한 매체에 저장될 수 있으며, 로직이나 프로세서를 실제로 만드는 제조 머신 내에 로딩하기 위해 다양한 고객이나 제조 설비에 공급될 수도 있다.
이러한 머신-판독가능한 저장 매체는, 제한없이, 하드디스크, 플로피 디스크, 광 디스크, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable)), 및 광자기 디스크를 포함하는 기타 임의 타입의 디스크, ROM(read-only memory)이나, DRAM(dynamic random access memory), SRAM(static random access memory), EPROM(erasable programmable read-only memory), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory) 등의 RAM(random access memory)과 같은 반도체 장치, 자기 또는 광학 카드, 또는 전자적 명령어를 저장하는데 적합한 기타 임의 타입의 매체와 같은 저장 매체를 포함한, 머신이나 장치에 의해 제조 또는 형성된 물품의 비일시적, 유형의 배열을 포함할 수도 있다.
따라서, 본 발명의 실시예는 또한, 여기서 설명된 구조, 회로, 기기, 프로세서 및/또는 시스템 특징을 정의하는 하드웨어 기술 언어(HDL; Hardware Description Language)와 같은 설계 데이터를 포함하거나 명령어를 포함하는 비-일시적, 유형의 머신-판독가능한 매체를 포함한다. 이러한 실시예는 프로그램 제품이라고도 할 수 있다.
일부 경우에, 소스 명령어 세트로부터 목적지 명령어 세트로 명령어를 변환하기 위해 명령어 컨버터가 이용될 수도 있다. 예를 들어, 명령어 컨버터는, 명령어를, (예를 들어, 정적 2진 번역, 동적 컴파일을 포함한 동적 2진 번역을 이용한) 번역, 모핑, 에뮬레이팅, 또는 코어에 의해 처리될 하나 이상의 다른 명령어로 변환할 수 있다. 명령어 컨버터는 소프트웨어, 하드웨어, 펌웨어, 또는 그 조합으로 구현될 수도 있다. 명령어 컨버터는, 프로세서 상에, 프로세서와 별도로, 또는 부분적으로 프로세서에 및 부분적으로 프로세서와 별도로 존재할 수 있다.
따라서, 적어도 한 실시예에 따른 하나 이상의 명령어를 수행하기 위한 기술들이 개시된다. 소정의 예시적 실시예들이 설명되고 첨부된 도면들에 도시되었지만, 이러한 실시예들은 예시일 뿐이고 본 발명의 넓은 범위에 관한 제약을 위한 것이 아니며, 본 개시를 검토한 당업자에 의해 다양한 다른 수정이 이루어질 수도 있기 때문에, 본 발명은 도시되고 설명된 특정의 구성이나 배열로 제한되는 것은 아니라는 것을 이해하여야 한다. 성장이 빠르고 추가의 진보를 용이하게 예측할 수 없는 이와 같은 기술 분야에서, 본 개시의 원리 또는 첨부된 청구항들의 범위로부터 벗어나지 않고 기술적 진보를 가능케함으로써 달성될 수 있는 바와 같이 개시된 실시예들은 구조 및 세부사항에 있어서 용이하게 수정될 수 있다.

Claims (15)

  1. 프로세서로서,
    제1 복수의 데이터 필드들을 포함하는 제1 레지스터 - 상기 제1 레지스터 내의 상기 제1 복수의 데이터 필드들 각각은 메모리 내의 대응하는 데이터 요소에 대한 시작 어드레스로부터의 스트라이드 길이(stride length)의 배수에 대응하고, 상기 제1 레지스터 내의 각 데이터 필드에 대해, 제1 값은 상기 대응하는 요소가 상기 메모리에 아직 저장되지 않았다는 것을 나타내고 제2 값은 상기 대응하는 데이터 요소가 저장될 필요가 없거나 상기 메모리에 이미 저장되었다는 것을 나타냄 -;
    한 세트의 저장 연산들 및 SIMD(single-instruction-multiple-data) 연산을 명시하는 SIMD 명령어를 디코드하는 디코드단; 및
    하나 이상의 실행 유닛 - 상기 하나 이상의 실행 유닛은, 상기 SIMD 명령어에 응답하여:
    상기 SIMD 연산의 결과를 제2 레지스터에 저장하고;
    상기 제1 레지스터 내의 상기 데이터 필드들의 하나 이상의 데이터 필드의 값들을 판독하고;
    상기 제1 값을 갖는 상기 제1 레지스터 내의 상기 복수의 데이터 필드들의 각 데이터 필드에 대해, 상기 대응하는 데이터 요소를 상기 제2 레지스터로부터 상기 메모리에 저장하고 상기 제1 레지스터 내의 대응하는 데이터 필드의 값을 상기 제1 값으로부터 상기 제2 값으로 변경함 -
    을 포함하는, 프로세서.
  2. 제1항에 있어서, 상기 제1 값은 1인, 프로세서.
  3. 제1항에 있어서, 상기 제2 값은 0인, 프로세서.
  4. 제1항에 있어서, 상기 하나 이상의 실행 유닛은, 상기 제1 레지스터 내의 상기 복수의 데이터 필드들을 복제하고 반전하여 제3 레지스터에 저장하고, 상기 제3 레지스터 내의 복수의 데이터 필드들 각각은 상기 제1 레지스터 내의 대응하는 데이터 필드의 반전된 값에 대응하는, 프로세서.
  5. 제4항에 있어서, 상기 하나 이상의 실행 유닛은, 상기 SIMD 명령어에 응답하여, 상기 제1 값으로부터 상기 제2 값으로 변경된 상기 제1 레지스터 내의 상기 복수의 데이터 필드들의 각 데이터 필드에 대해, 상기 제3 레지스터 내의 대응하는 데이터 필드의 값을 상기 제1 값으로 변경하는, 프로세서.
  6. 제5항에 있어서, 상기 하나 이상의 실행 유닛은, 폴트(fault) 시에 또는 상기 제1 레지스터 내의 상기 제1 복수의 데이터 필드들의 각 데이터 필드가 상기 제2 값을 가진 후에, 상기 제3 레지스터 내의 상기 복수의 데이터 필드들 각각에 기초하여 상기 SIMD 연산의 결과를 벡터 목적지 레지스터에 저장하는, 프로세서.
  7. 제1항에 있어서, 상기 제1 레지스터는 구조적으로 가시적인 레지스터인, 프로세서.
  8. 제1항에 있어서, 상기 제1 레지스터의 상기 복수의 데이터 필드들 각각은 초기에 상기 제1 값을 갖는, 프로세서.
  9. 제1 실행가능한 명령어를 포함하는 기능 서술 자료(functional descriptive material)를 기록한 머신-판독가능한 매체로서, 상기 제1 실행가능한 명령어는, 머신에 의해 실행되는 경우, 상기 머신으로 하여금:
    제1 복수의 데이터 필드들의 각 데이터 필드의 값들을 판독하고 ―상기 제1 레지스터 내의 상기 제1 복수의 데이터 필드들 각각은 메모리 내의 대응하는 데이터 요소에 대한 시작 어드레스로부터의 스트라이드 길이의 배수에 대응하고, 상기 제1 레지스터 내의 각 데이터 필드에 대해, 제1 값은 상기 대응하는 요소가 상기 메모리에 아직 저장되지 않았다는 것을 나타내고 제2 값은 상기 대응하는 데이터 요소가 저장될 필요가 없거나 상기 메모리에 이미 저장되었다는 것을 나타냄―;
    상기 제1 값을 갖는 상기 제1 레지스터 내의 상기 복수의 데이터 필드들의 각 데이터 필드에 대해, 상기 대응하는 데이터 요소를 제2 레지스터로부터 상기 메모리에 저장하고, 상기 제1 레지스터 내의 대응하는 데이터 필드의 값을 상기 제1 값으로부터 상기 제2 값으로 변경하게 하는 - 상기 제2 레지스터는 SIMD(single-instruction-multiple-data) 연산의 결과를 저장함 -, 머신-판독가능한 매체.
  10. 제9항에 있어서, 상기 제1 실행가능한 명령어는, 상기 머신에 의해 실행되는 경우, 또한 상기 머신으로 하여금:
    상기 제1 레지스터 내의 상기 복수의 데이터 필드들을 제3 레지스터에 복제하고,
    상기 제3 레지스터 내의 복수의 데이터 필드들을 반전하게 하는, 머신-판독가능한 매체.
  11. 제10항에 있어서, 상기 제1 실행가능한 명령어는, 상기 머신에 의해 실행되는 경우, 또한 상기 머신으로 하여금:
    상기 제1 값으로부터 상기 제2 값으로 변경된 상기 제1 레지스터 내의 상기 복수의 데이터 필드들의 각 데이터 필드에 대해, 상기 제3 레지스터 내의 대응하는 데이터 필드의 값을 상기 제1 값으로 변경하게 하는, 머신-판독가능한 매체.
  12. 제9항에 있어서, 상기 제2 연산은 512비트 벡터 레지스터인, 머신-판독가능한 매체.
  13. 제13항에 있어서, 상기 제1 레지스터는 구조적으로 가시적인 레지스터인, 머신-판독가능한 매체.
  14. 프로세서로서,
    한 세트의 저장 연산들 및 SIMD(single-instruction-multiple-data) 연산, 목적지 레지스터, 피연산자 레지스터, 메모리 어드레스, 및 스트라이드 길이를 명시하는 SIMD 명령어를 디코드하는 디코드단; 및
    하나 이상의 실행 유닛 ―상기 하나 이상의 실행 유닛은, 상기 디코드된 SIMD 명령어에 응답하여:
    마스크 레지스터 내의 제1 복수의 데이터 필드들의 각 데이터 필드의 값들을 판독하고 ―상기 마스크 레지스터 내의 상기 제1 복수의 데이터 필드들 각각은 메모리 내의 대응하는 데이터 요소에 대한 상기 메모리 어드레스로부터의 상기 스트라이드 길이의 배수에 대응하고, 상기 마스크 레지스터 내의 각 데이터 필드에 대해, 제1 값은 상기 대응하는 요소가 상기 메모리에 저장되지 않았다는 것을 나타내고 제2 값은 상기 대응하는 데이터 요소가 저장될 필요가 없거나 상기 메모리에 이미 저장되었다는 것을 나타냄―;
    상기 SIMD 연산의 결과를 제2 레지스터에 저장하고;
    상기 제1 값을 갖는 상기 마스크 레지스터 내의 상기 복수의 데이터 필드들의 각 데이터 필드에 대해, 상기 대응하는 데이터 요소를 상기 제2 레지스터로부터 상기 메모리에 저장하고, 상기 마스크 레지스터 내의 대응하는 데이터 필드의 값을 상기 제1 값으로부터 상기 제2 값으로 변경함―
    을 포함하는, 프로세서.
  15. 처리 시스템으로서,
    메모리; 및
    복수의 프로세서
    를 포함하고, 각각의 프로세서는:
    한 세트의 저장 연산들 및 SIMD(single-instruction-multiple-data) 연산을 명시하는 SIMD 명령어를 디코드하는 디코드단; 및
    하나 이상의 실행 유닛 ― 상기 하나 이상의 실행 유닛은, 상기 SIMD 명령어에 응답하여:
    제1 레지스터 내의 제1 복수의 데이터 필드들의 각 데이터 필드의 값들을 판독하고 ―상기 제1 레지스터 내의 상기 제1 복수의 데이터 필드들 각각은 메모리 내의 대응하는 데이터 요소에 대한 메모리 어드레스로부터의 스트라이드 길이의 배수에 대응하고, 상기 제1 레지스터 내의 각 데이터 필드에 대해, 제1 값은 상기 대응하는 요소가 상기 메모리에 저장되지 않았다는 것을 나타내고 제2 값은 상기 대응하는 데이터 요소가 저장될 필요가 없거나 상기 메모리에 이미 저장되었다는 것을 나타냄―;
    상기 SIMD 연산의 결과를 제2 레지스터에 저장하고;
    상기 제1 값을 갖는 상기 제1 레지스터 내의 상기 복수의 데이터 필드들의 각 데이터 필드에 대해, 상기 대응하는 데이터 요소를 상기 제2 레지스터로부터 상기 메모리에 저장하고, 상기 제1 레지스터 내의 대응하는 데이터 필드의 값을 상기 제1 값으로부터 상기 제2 값으로 변경함 -
    을 포함하는, 처리 시스템.
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