KR20150113738A - Bandgap reference voltage generating circuit - Google Patents
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Abstract
Description
본 발명은 밴드갭 기준전압발생회로에 관한 것으로, 상세하게는 비대칭 전류를 이용한 저면적 밴드갭 기준전압발생회로에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a band gap reference voltage generating circuit, and more particularly, to a low area band gap reference voltage generating circuit using an asymmetrical current.
일반적으로, 칩(Chip)으로 제작되는 모든 아날로그(Analog)/고주파(RF) 회로 혹은 디지털(Digital) 회로는 효율적인 동작을 위해서 안정적이고 정확한 바이어스 전압을 필요로 한다.In general, all analog / high frequency (RF) circuits or digital circuits fabricated from chips require a stable and accurate bias voltage for efficient operation.
하지만, 통상적인 바이어스(Bias) 회로에서 제공되는 바이어스 전압은 회로가 동작하는 동안에 발생하는 온도변화로 인해 시간이 지날수록 일정한 값을 유지하지 못하고 변하기 마련이다.However, the bias voltage provided in a conventional bias circuit changes without maintaining a constant value over time due to a temperature change occurring during operation of the circuit.
이를 위해 밴드갭 기준전압발생회로(Bandgap reference voltage generating circuit)가 사용되고 있으며, 밴드갭 기준전압발생회로는 온도에 비례하는 특성을 가즌 성분과 온도에 반비례하는 특성을 갖는 성분을 합함으로써 온도 변화에 강한 특성을 가지므로, 온도가 변하는 환경 하에서도 안정된 기준전압을 제공한다.For this purpose, a bandgap reference voltage generating circuit is used. The bandgap reference voltage generating circuit is composed of a resistor having a characteristic proportional to temperature and a component having a characteristic inversely proportional to temperature, Characteristics, it provides a stable reference voltage even in an environment where the temperature changes.
그러나, 기존의 밴드갭 기준전압발생회로는 넓은 면적의 BJT와 저항을 필요로 하기 때문에 칩의 가격을 상승시킨다.However, the conventional band gap reference voltage generation circuit requires a large area of BJT and resistance, thereby increasing the price of the chip.
도 1은 기존의 밴드갭 기준전압발생회로의 구성을 보여주고 있다.FIG. 1 shows the configuration of a conventional band gap reference voltage generating circuit.
도 1에서와 같이 온도에 비례하는 전류 IPTAT와 온도에 반비례하는 전류 ICTAT를 생성한 후 두 개의 전류의 합을 저항 N·R에 흐르게 하여 온도 변화에 무관한 전압 VREF를 생성한다. 이때, 각각의 전류 IPTAT, ICTAT는 수학식 (1),(2)와 같이 표현할 수 있다.As shown in FIG. 1, a current I PTAT proportional to the temperature and a current I CTAT inversely proportional to the temperature are generated, and a sum of the two currents flows through the resistors N R to generate a voltage V REF independent of the temperature change. At this time, the respective currents I PTAT and I CTAT can be expressed by the following equations (1) and (2).
위 식에서 온도 변화에 대하여 VT와 VBE의 변화량은 각각 약 0.085mV/C와 -1.6mV/C의 값을 갖는다. 따라서, 각각의 전류를 합하였을 때 설계변수 K, N, L을 적절히 조절하여 온도 변화에 무관한 일정한 기준 전압을 생성할 수 있다. 최종적으로 생성되는 기준 전압은 수학식 (3)과 같이 표현할 수 있다.The variation of V T and V BE for the temperature change is about 0.085mV / C and -1.6mV / C, respectively. Therefore, when the currents are summed together, the design variables K, N, and L can be appropriately adjusted to generate a constant reference voltage that is independent of the temperature change. The finally generated reference voltage can be expressed as Equation (3).
일반적으로 CMOS 공정에서 수동 소자와 BJT의 경우 MOSFET 에 비해 상대적으로 많은 면적을 필요로 한다. 특히, BJT를 CMOS 공정에서 이용하기 위해서는 기생 성분을 이용해 BJT 구조를 만들어야 하기 때문에 많은 면적을 필요로 한다. 따라서 기존의 밴드갭 기준전압발생회로의 구조와 같이 K배된 BJT를 사용하지 않는 새로운 구조의 밴드갭 기준전압발생회로의 구조가 필요하다.
Generally, passive components and BJTs in CMOS process require relatively larger area than MOSFETs. Particularly, in order to use the BJT in a CMOS process, a BJT structure must be formed by using a parasitic component, which requires a large area. Therefore, a structure of a bandgap reference voltage generating circuit of a new structure which does not use a K-fold BJT like the structure of a conventional band gap reference voltage generating circuit is required.
상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 본 발명은 비대칭 전류를 이용하여 저면적으로 구현할 수 있는 밴드갭 기준전압발생회로를 제공하는 것을 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been made in order to solve the above problems of the prior art, and it is an object of the present invention to provide a bandgap reference voltage generating circuit which can be realized with a low area using an asymmetrical current.
상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 밴드갭 기준전압발생회로는, 전류 미러 형태로 구성되는 두 개의 PMOS 트랜지스터의 게이트에 출력단자가 연결되는 피드백 증폭기의 비반전 입력단에 연결되는 저항에 흐르는 온도 비례 전류를 생성하는 온도 비례 전류 생성부; 전류 미러 형태로 구성되는 두 개의 PMOS 트랜지스터의 게이트에 출력단자가 연결되는 피드백 증폭기의 비반전 입력단에 연결되는 저항에 흐르는 온도 반비례 전류를 생성하는 온도 반비례 전류 생성부; 및 상기 온도 비례 전류 생성부로부터 생성되어 모사되는 온도 비례 전류와 상기 온도 반비례 전류 생성부로부터 생성되어 모사되는 온도 반비례 전류를 합한 전류를 저항에 흐르게 하여 기준전압을 생성하는 기준전압 생성부를 포함한다. According to an aspect of the present invention, there is provided a bandgap reference voltage generating circuit including a current mirror connected to a non-inverting input terminal of a feedback amplifier to which output terminals are connected to gates of two PMOS transistors, A temperature proportional current generator for generating a temperature proportional current flowing in the temperature proportional current generator; A temperature inversely proportional current generator for generating a temperature inversely proportional current flowing through a resistor connected to a noninverting input terminal of a feedback amplifier to which an output terminal is connected to the gates of two PMOS transistors formed in a current mirror configuration; And a reference voltage generator for generating a reference voltage by flowing a current, which is a sum of a temperature proportional current generated from the temperature proportional current generator and a temperature inversely proportional current generated and simulated by the temperature inversely proportional current generator, to the resistor.
이때, 상기 온도 비례 전류 생성부는, 게이트(Gate) 단자는 공통으로 제 1 노드에 연결되고, 소스(Source) 단자는 공통으로 전원단자에 연결되고, 드레인(Drain) 단자는 제 2 및 제 3 노드에 각각 연결되는 제 1 및 제 2 PMOS 트랜지스터; 반전 입력단자와 비반전 입력단자가 각각 상기 제 2 노드와 상기 제 3 노드에 연결되며, 출력단자가 상기 제 1 노드에 연결되는 제1 피드백 증폭기; 이미터(Emitter) 단자가 상기 제 2 노드에 접속되고, 콜렉터(Collector) 단자와 베이스(Base) 단자가 접지되는 제 1 바이폴라 트랜지스터; 상기 제 3 노드와 제 4 노드에 연결되는 제 1 저항; 및 이미터 단자가 상기 제 4 노드에 접속되고, 콜렉터 단자와 베이스 단자가 접지되는 제 2 바이폴라 트랜지스터를 포함한다. At this time, the temperature proportional current generating unit has a gate terminal commonly connected to the first node, a source terminal commonly connected to the power source terminal, and a drain terminal connected to the second and third nodes A first PMOS transistor and a second PMOS transistor, respectively; A first feedback amplifier having an inverting input terminal and a non-inverting input terminal respectively connected to the second node and the third node, and having an output terminal connected to the first node; A first bipolar transistor having an emitter terminal connected to the second node and a collector terminal and a base terminal grounded; A first resistor coupled to the third node and the fourth node; And a second bipolar transistor having an emitter terminal connected to the fourth node and a collector terminal and a base terminal grounded.
또한, 상기 온도 반비례 전류 생성부는, 게이트 단자는 공통으로 제 5 노드에 연결되고, 소스 단자는 공통으로 전원단자에 연결되고, 드레인 단자는 제 6 및 제 7 노드에 각각 연결되는 제 3 및 제 4 PMOS 트랜지스터; 비반전 입력단자와 반전 입력단자가 각각 상기 제 6 노드와 상기 제 7 노드에 연결되며, 출력단자가 상기 제 5 노드에 연결되는 제 2 피드백 증폭기; 상기 제 6 노드와 접지 사이에 접속되는 제 2 저항; 및 이미터 단자가 상기 제 7 노드에 접속되고, 콜렉터 단자 및 베이스 단자는 접지되는 제 3 바이폴라 트랜지스터를 포함한다. Also, the temperature inversely proportional current generating section may be configured such that the gate terminals thereof are commonly connected to the fifth node, the source terminals thereof are commonly connected to the power source terminal, and the drain terminals thereof are respectively connected to the sixth and seventh nodes, PMOS transistors; A second feedback amplifier having a non-inverting input terminal and an inverting input terminal respectively connected to the sixth node and the seventh node, and having an output terminal connected to the fifth node; A second resistor connected between the sixth node and ground; And a third bipolar transistor having an emitter terminal connected to the seventh node and a collector terminal and a base terminal grounded.
또한, 상기 기준전압 생성부는, 게이트 단자가 상기 제 1 노드에 연결되고, 소스 단자가 상기 전원단자에 연결되고, 드레인 단자가 상기 제 8 노드에 연결되는 제 5 PMOS 트랜지스터; 게이트 단자가 상기 제 5 노드에 연결되고, 소스 단자가 상기 전원단자에 연결되고, 드레인 단자가 상기 제 8 노드에 연결되는 제 6 PMOS 트랜지스터; 및 상기 제 8 노드와 상기 접지 사이에 연결되는 제 3 저항을 포함한다. The reference voltage generating unit may include a fifth PMOS transistor having a gate terminal connected to the first node, a source terminal connected to the power supply terminal, and a drain terminal connected to the eighth node; A sixth PMOS transistor having a gate terminal connected to the fifth node, a source terminal connected to the power supply terminal, and a drain terminal connected to the eighth node; And a third resistor coupled between the eighth node and the ground.
한편, 상기 제 1 PMOS 트랜지스터의 면적과 상기 제 2 PMOS 트랜지스터의 면적은 상이하여, 상기 제 1 피드백 증폭기의 양 입력단자로 비대칭 전류가 흐르도록 구성된다.The area of the first PMOS transistor and the area of the second PMOS transistor are different from each other, so that an asymmetrical current flows to both input terminals of the first feedback amplifier.
또한, 상기 제 3 PMOS 트랜지스터의 면적과 상기 제 4 PMOS 트랜지스터의 면적은 동일하여, 상기 제 2 피드백 증폭기의 양 입력단자로 대칭 전류가 흐르도록 구성된다.Also, the area of the third PMOS transistor is equal to the area of the fourth PMOS transistor, so that a symmetrical current flows to both input terminals of the second feedback amplifier.
또한, 상기 제 1 내지 제 3 바이폴라 트랜지스터의 면적은 동일하고, 상기 제 2 내지 제 6 PMOS 트랜지스터의 면적은 동일하도록 구성된다.
Also, the first to third bipolar transistors have the same area, and the second to sixth PMOS transistors have the same area.
이상과 같은 구성을 갖는 본 발명에 따르면, 기준전압을 생성함에 있어서, PMOS 트랜지스터의 면적보다 상대적으로 더 큰 면적을 갖는 바이폴라 트랜지스터의 면적을 줄임으로써 종래에 대비하여 PMOS 트랜지스터의 면적은 증가하나, 상대적으로 바이폴라 트랜지스터의 면적이 더 많이 감소하기 때문에 전체적으로 면적이 감소한 밴드갭 기준전압발생회로를 이용하여 기준전압을 생성할 수 있다.
According to the present invention having the above-described configuration, the area of the PMOS transistor is increased compared with the conventional one by reducing the area of the bipolar transistor having an area relatively larger than the area of the PMOS transistor in generating the reference voltage, The reference voltage can be generated by using a bandgap reference voltage generating circuit which is entirely reduced in area because the area of the bipolar transistor is further reduced.
도 1은 기존의 밴드갭 기준전압발생회로의 구성도이다.
도 2는 본 발명의 실시 예에 따라 구현된 밴드갭 기준전압발생회로의 구성도이다.1 is a configuration diagram of a conventional band gap reference voltage generating circuit.
2 is a configuration diagram of a bandgap reference voltage generating circuit implemented in accordance with an embodiment of the present invention.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. In this process, the thicknesses of the lines and the sizes of the components shown in the drawings may be exaggerated for clarity and convenience of explanation. Further, terms to be described below are terms defined in consideration of functions in the present invention, which may vary depending on the intention or custom of the user, the operator. Therefore, definitions of these terms should be made based on the contents throughout this specification.
도 2는 본 발명의 실시 예에 따라 구현된 밴드갭 기준전압발생회로의 구성을 도시하고 있다.2 shows a configuration of a bandgap reference voltage generating circuit implemented according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시 예에 따른 밴드갭 기준전압발생회로는 온도 비례 전류 생성부(100), 온도 반비례 전류 생성부(200) 및 기준전압 생성부(300)로 구성될 수 있다.2, the bandgap reference voltage generating circuit according to the embodiment of the present invention may include a temperature proportional current generating
상기 온도 비례 전류 생성부(100)는 전류 미러 형태로 구성되는 두 개의 PMOS 트랜지스터의 게이트에 출력단자가 연결되는 피드백 증폭기의 비반전 입력단에 연결되는 저항에 흐르는 온도 비례 전류(IPTAT)를 생성한다.The temperature proportional
상기 온도 비례 전류 생성부(100)는 제 1 및 제 2 PMOS 트랜지스터(M1, M2), 제 1 패드백 증폭기(AMP1), 제 1 저항(R1), 그리고 제 1 및 제 2 바이폴라 트랜지스터(Q1, Q2)로 구성될 수 있다.The temperature proportional
이때, 상기 제 1 PMOS 트랜지스터(M1)의 면적(kW)은 제 2 PMOS 트랜지스터(M2)의 면적(W)의 k배가 된다.At this time, the area (kW) of the first PMOS transistor (M1) is k times the area (W) of the second PMOS transistor (M2).
또한, 상기 제 1 및 제 2 바이폴라 트랜지스터(Q1, Q2)의 면적은 A로 동일하다.Also, the area of the first and second bipolar transistors Q1 and Q2 is equal to A.
상기 제 1 및 제 2 PMOS 트랜지스터(M1, M2)는 전류 미러(Current Mirror)의 형태로 이루어지는 바, 상기 제 1 및 제 2 PMOS 트랜지스터(M1, M2)의 게이트(Gate) 단자는 공통으로 제 1 노드(n1)에 연결되고, 소스(Source) 단자는 공통으로 전원단자(VDD)에 연결되고, 드레인(Drain) 단자는 제 2 및 제 3 노드(n2, n3)에 각각 연결된다.The first and second PMOS transistors M1 and M2 are in the form of a current mirror and the gate terminals of the first and second PMOS transistors M1 and M2 are commonly connected to the first The source terminal is commonly connected to the power supply terminal VDD and the drain terminal is connected to the second and third nodes n2 and n3, respectively.
상기 제 1 피드백 증폭기(AMP1)의 반전 입력단자(-)와 비반전 입력단자(+)는 각각 제 2 노드(n2)와 제 3 노드(n3)에 연결되며, 출력단자는 제 1 노드(n1)에 연결된다.The inverting input terminal (-) and the non-inverting input terminal (+) of the first feedback amplifier AMP1 are connected to the second node n2 and the third node n3, respectively. The output terminal is connected to the first node n1, Lt; / RTI >
상기 제 1 바이폴라 트랜지스터(Q1)는 제 2 노드(n2)와 접지(GND) 사이에 접속되어 있으며, 이미터(Emitter) 단자는 제 2 노드(n2)에 접속되고, 콜렉터(Collector) 단자와 베이스(Base) 단자는 접지(GND)된다.The first bipolar transistor Q1 is connected between the second node n2 and the ground GND. The emitter terminal is connected to the second node n2. The emitter terminal is connected to the collector terminal, (Base) terminal is grounded (GND).
상기 제 1 저항(R1)은 상기 제 3 노드(n3)와 제 4 노드(n4)에 연결되며, 상기 제 2 바이폴라 트랜지스터(Q2)는 제 4 노드(n4)와 접지(GND) 사이에 접속되어 있으며, 이미터(Emitter) 단자는 제 4 노드(n4)에 접속되고, 콜렉터(Collector) 단자와 베이스(Base) 단자는 접지(GND)된다.The first resistor R1 is connected to the third node n3 and the fourth node n4 and the second bipolar transistor Q2 is connected between the fourth node n4 and the ground GND An emitter terminal is connected to the fourth node n4, and a collector terminal and a base terminal are grounded (GND).
상기 온도 비례 전류 생생부(100)가 이상과 같이 구성되는 경우, 제 1 피드백 증폭기(AMP)의 양 입력단자에 연결된 저항이 다르기 때문에, 제 1 피드백 증폭기(AMP1)의 양 입력단자의 전압이 동일하게 하기 위해서는 양 입력단자 측으로 흐르는 전류를 비대칭으로 하면 된다. When the temperature proportional
이에 제 1 피드백 증폭기(AMP1)의 양 입력단자로 비대칭 전류가 흐르도록 하기 위해서, 본 발명에서는 제 1 및 제 2 PMOS 트랜지스터(M1, M2)의 면적을 다르게 한 것이다.In order to allow an asymmetrical current to flow to the input terminals of the first feedback amplifier AMP1, the first and second PMOS transistors M1 and M2 have different areas.
즉, 면적이 다른 제 1 및 제 2 PMOS 트랜지스터(M1, M2)를 사용하여 제 1 피드백 증폭기(AMP1)의 양 입력단자로 흐르는 전류가 비대칭되도록 함으로써, 제 1 피드백 증폭기(AMP1)의 양 입력단자에 연결된 저항이 다르더라도, 제 1 피드백 증폭기(AMP1)의 양 입력단자의 전압은 동일하다. 이때, 온도 비례 전류(IPTAT)는 하기의 수학식 4로 표현할 수 있다.That is, by using the first and second PMOS transistors M1 and M2 having different areas, the current flowing to the both input terminals of the first feedback amplifier AMP1 is asymmetric, The voltages at both input terminals of the first feedback amplifier AMP1 are the same. At this time, the temperature proportional current (I PTAT ) can be expressed by the following equation (4).
상기 온도 반비례 전류 생성부(200)는 전류 미러 형태로 구성되는 두 개의 PMOS 트랜지스터의 게이트에 출력단자가 연결되는 제 2 피드백 증폭기의 비반전 입력단에 연결되는 저항에 흐르는 온도 반비례 전류(ICTAT)를 생성한다.The temperature inversely proportional
상기 온도 반비례 전류 생성부(200)는 제 3 및 제 4 PMOS 트랜지스터(M3, M4), 제 2 피드백 증폭기(AMP2), 제 2 저항(R2), 그리고 제 3 바이폴라 트랜지스터(Q3)로 구성될 수 있다.The temperature inversely proportional
이때, 상기 제 3 및 제 4 PMOS 트랜지스터(M3, M4)의 면적은 kW로 동일하며, 제 2 PMOS 트랜지스터(M2)의 면적(W)의 k배가 된다.At this time, the area of the third and fourth PMOS transistors M3 and M4 is equal to kW, which is k times the area W of the second PMOS transistor M2.
또한, 상기 제 3 바이폴라 트랜지스터(Q3)의 면적은 A로서, 상기 제 1 및 제 2 바이폴라 트랜지스터(Q1, Q2)의 면적과 동일하다.The area of the third bipolar transistor Q3 is A, which is the same as the area of the first and second bipolar transistors Q1 and Q2.
상기 제 3 및 제 4 PMOS 트랜지스터(M3, M4)는 전류 미러(Current Mirror)의 형태로 이루어지는 바, 상기 제 3 및 제 4 PMOS 트랜지스터(M3, M4)의 게이트(Gate) 단자는 공통으로 제 5 노드(n5)에 연결되고, 소스(Source) 단자는 공통으로 전원단자(VDD)에 연결되고, 드레인(Drain) 단자는 제 6 및 제 7 노드(n6, n7)에 각각 연결된다.The third and fourth PMOS transistors M3 and M4 are in the form of a current mirror and the gate terminals of the third and fourth PMOS transistors M3 and M4 are commonly connected to the fifth The source terminal is commonly connected to the power supply terminal VDD and the drain terminal is connected to the sixth and seventh nodes n6 and n7 respectively.
상기 제 2 피드백 증폭기(AMP2)의 비반전 입력단자(+)와 반전 입력단자(-)는 각각 제 6 노드(n6)와 제 7 노드(n7)에 연결되며, 출력단자는 제 5 노드(n5)에 연결된다.The noninverting input terminal (+) and the inverting input terminal (-) of the second feedback amplifier AMP2 are connected to the sixth node n6 and the seventh node n7, respectively, and the output terminal is connected to the fifth node n5, Lt; / RTI >
상기 제 2 저항(R2)은 상기 제 6 노드(n6)와 접지(GND) 사이에 접속되며,상기 제 3 바이폴라 트랜지스터(Q3)는 제 7 노드(n7)와 접지(GND) 사이에 연결된다.The second resistor R2 is connected between the sixth node n6 and the ground GND and the third bipolar transistor Q3 is connected between the seventh node n7 and the ground GND.
이때, 상기 제 3 바이폴라 트랜지스터(Q3)는 이미터(Emitter) 단자가 제 7 노드(n7)에 접속되고, 콜렉터(Collector) 단자 및 베이스(Base) 단자는 접지(GND)된다.At this time, the emitter terminal of the third bipolar transistor Q3 is connected to the seventh node n7, and the collector terminal and the base terminal are grounded.
상기 온도 반비례 전류 생성부(200)가 이상과 같이 구성되는 경우, 제 3 및 제 4 PMOS 트랜지스터(M3, M4)의 면적이 동일하므로, 제 2 피드백 증폭기(AMP2)의 양 입력단자로 대칭 전류가 흐르고, 양 입력단자의 전압은 동일한 전압이 되고, 제 2 저항(R2)에 이 전압이 인가되어 온도에 반비례하는 온도 반비례 전류(ICTAT)가 생성된다. 이때, 온도 반비례 전류(ICTAT)는 다음과 같은 수학식 5와 같이 표현할 수 있다.If the temperature inversely proportional
상기 기준전압 생성부(300)는 상기 온도 비례 전류 생성부(100)로부터 생성되어 모사된 온도 비례 전류(IPTAT)와 상기 온도 반비례 전류 생성부(200)로부터 생성되어 모사된 온도 반비례 전류(ICTAT)를 합한 전류를 저항에 흐르게 하여 기준전압(VREF)을 생성한다.The
상기 기준전압 생성부(300)는 제 5 및 제 6 PMOS 트랜지스터(M5, M6), 그리고 제 3 저항(R3)으로 구성될 수 있다.The
이때, 상기 제 5 및 제 6 PMOS 트랜지스터(M5, M6)의 면적은 kW로 동일하며, 제 2 PMOS 트랜지스터(M2)의 면적(W)의 k배가 된다.At this time, the area of the fifth and sixth PMOS transistors M5 and M6 is equal to kW, which is k times the area W of the second PMOS transistor M2.
또한, 상기 제 3 저항(R3)은 상기 제 1 저항(R1)의 N배로서, 상기 제 3 저항(R3)는 N·R1로 표기될 수 있다.The third resistor R3 may be N times larger than the first resistor R1 and the third resistor R3 may be represented by N R1.
상기 제 5 PMOS 트랜지스터(M5)는 게이트(Gate) 단자가 제 1 노드(n1)에 연결되고, 소스(Source) 단자가 전원단자(VDD)에 연결되고, 드레인(Drain) 단자가 제 8 노드(n8)에 연결된다.The fifth PMOS transistor M5 has a gate terminal connected to the first node n1, a source terminal connected to the power supply terminal VDD and a drain terminal connected to the eighth node n8.
상기 제 6 PMOS 트랜지스터(M6)는 게이트(Gate) 단자가 제 5 노드(n5)에 연결되고, 소스(Source) 단자가 전원단자(VDD)에 연결되고, 드레인(Drain) 단자가 제 8 노드(n8)에 연결된다.The sixth PMOS transistor M6 has a gate terminal connected to the fifth node n5, a source terminal connected to the power supply terminal VDD and a drain terminal connected to the eighth node n8.
상기 제 3 저항(R3)은 제 8 노드(n8)과 접지(GND) 사이에 연결되며, 상기 기준전압 생성부(300)에 의해 생성되는 기준전압(VREF)은 하기의 수학식 6과 같이 표현될 수 있다.The third resistor R3 is connected between the eighth node n8 and the ground GND and the reference voltage V REF generated by the
이상과 같은 본 발명에 따르면, 기준전압을 생성함에 있어서, PMOS 트랜지스터의 면적보다 상대적으로 더 큰 면적을 갖는 바이폴라 트랜지스터의 면적을 줄임으로써 종래에 대비하여 PMOS 트랜지스터의 면적은 증가하나, 상대적으로 바이폴라 트랜지스터의 면적이 더 많이 감소하기 때문에 전체적으로 면적이 감소한 밴드갭 기준전압발생회로를 이용하여 기준전압을 생성할 수 있다.
According to the present invention, by reducing the area of the bipolar transistor having an area relatively larger than the area of the PMOS transistor in generating the reference voltage, the area of the PMOS transistor is increased compared to the conventional one, The reference voltage can be generated by using the bandgap reference voltage generating circuit having a reduced area as a whole.
한편, 본 발명에 따른 밴드갭 기준전압발생회로를 실시 예에 따라 설명하였지만, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 본 발명과 관련하여 통상의 지식을 가진 자에게 자명한 범위 내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
Although the band gap reference voltage generating circuit according to the present invention has been described with reference to the embodiments, the scope of the present invention is not limited to the specific embodiments, and the scope of the present invention is not limited thereto. Various modifications, alterations, and changes may be made without departing from the scope of the present invention.
따라서, 본 발명에 기재된 실시 예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
Therefore, the embodiments described in the present invention and the accompanying drawings are intended to illustrate rather than limit the technical spirit of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments and accompanying drawings . The scope of protection of the present invention should be construed according to the claims, and all technical ideas within the scope of equivalents should be interpreted as being included in the scope of the present invention.
100 : 온도 비례 전류 생성부
200 : 온도 반비례 전류 생성부
300 : 기준전압 생성부100: Temperature proportional current generating unit
200: temperature inversely proportional current generator
300: Reference voltage generator
Claims (8)
피드백 증폭기의 비반전 입력단에 연결되는 저항에 흐르는 온도 비례 전류를 생성하는 온도 비례 전류 생성부;
전류 미러 형태로 구성되는 두 개의 PMOS 트랜지스터의 게이트에 출력단자가 연결되는 피드백 증폭기의 비반전 입력단에 연결되는 저항에 흐르는 온도 반비례 전류를 생성하는 온도 반비례 전류 생성부; 및
상기 온도 비례 전류 생성부로부터 생성되어 모사되는 온도 비례 전류와 상기 온도 반비례 전류 생성부로부터 생성되어 모사되는 온도 반비례 전류를 합한 전류를 저항에 흐르게 하여 기준전압을 생성하는 기준전압 생성부;
를 포함하는 밴드갭 기준전압발생회로.
The output terminals are connected to the gates of the two PMOS transistors in the form of a current mirror
A temperature proportional current generator for generating a temperature proportional current flowing in a resistor connected to a non-inverting input of the feedback amplifier;
A temperature inversely proportional current generator for generating a temperature inversely proportional current flowing through a resistor connected to a noninverting input terminal of a feedback amplifier to which an output terminal is connected to the gates of two PMOS transistors formed in a current mirror configuration; And
A reference voltage generator for generating a reference voltage by flowing a current, which is a sum of a temperature proportional current generated and simulated by the temperature proportional current generator and a temperature inversely proportional current generated and simulated by the temperature inversely proportional current generator,
Wherein the bandgap reference voltage generating circuit comprises:
상기 온도 비례 전류 생성부는,
게이트(Gate) 단자는 공통으로 제 1 노드에 연결되고, 소스(Source) 단자는 공통으로 전원단자에 연결되고, 드레인(Drain) 단자는 제 2 및 제 3 노드에 각각 연결되는 제 1 및 제 2 PMOS 트랜지스터;
반전 입력단자와 비반전 입력단자가 각각 상기 제 2 노드와 상기 제 3 노드에 연결되며, 출력단자가 상기 제 1 노드에 연결되는 제1 피드백 증폭기;
이미터(Emitter) 단자가 상기 제 2 노드에 접속되고, 콜렉터(Collector) 단자와 베이스(Base) 단자가 접지되는 제 1 바이폴라 트랜지스터;
상기 제 3 노드와 제 4 노드에 연결되는 제 1 저항; 및
이미터 단자가 상기 제 4 노드에 접속되고, 콜렉터 단자와 베이스 단자가 접지되는 제 2 바이폴라 트랜지스터를 포함하는 것인 밴드갭 기준전압발생회로.
The method according to claim 1,
Wherein the temperature proportional current generating unit comprises:
The gate terminal is commonly connected to the first node, the source terminal is commonly connected to the power supply terminal, and the drain terminal is connected to the first and second nodes, PMOS transistors;
A first feedback amplifier having an inverting input terminal and a non-inverting input terminal respectively connected to the second node and the third node, and having an output terminal connected to the first node;
A first bipolar transistor having an emitter terminal connected to the second node and a collector terminal and a base terminal grounded;
A first resistor coupled to the third node and the fourth node; And
And a second bipolar transistor having an emitter terminal connected to the fourth node and a collector terminal and a base terminal grounded.
상기 온도 반비례 전류 생성부는,
게이트 단자는 공통으로 제 5 노드에 연결되고, 소스 단자는 공통으로 전원단자에 연결되고, 드레인 단자는 제 6 및 제 7 노드에 각각 연결되는 제 3 및 제 4 PMOS 트랜지스터;
비반전 입력단자와 반전 입력단자가 각각 상기 제 6 노드와 상기 제 7 노드에 연결되며, 출력단자가 상기 제 5 노드에 연결되는 제 2 피드백 증폭기;
상기 제 6 노드와 접지 사이에 접속되는 제 2 저항; 및
이미터 단자가 상기 제 7 노드에 접속되고, 콜렉터 단자 및 베이스 단자는 접지되는 제 3 바이폴라 트랜지스터를 포함하는 것인 밴드갭 기준전압발생회로.
3. The method of claim 2,
Wherein the temperature inversely proportional current generator comprises:
Third and fourth PMOS transistors having gate terminals connected in common to a fifth node, source terminals connected in common to a power supply terminal, and drain terminals connected to the sixth and seventh nodes, respectively;
A second feedback amplifier having a non-inverting input terminal and an inverting input terminal respectively connected to the sixth node and the seventh node, and having an output terminal connected to the fifth node;
A second resistor connected between the sixth node and ground; And
A third bipolar transistor having an emitter terminal connected to said seventh node and a collector terminal and a base terminal grounded.
상기 기준전압 생성부는,
게이트 단자가 상기 제 1 노드에 연결되고, 소스 단자가 상기 전원단자에 연결되고, 드레인 단자가 상기 제 8 노드에 연결되는 제 5 PMOS 트랜지스터;
게이트 단자가 상기 제 5 노드에 연결되고, 소스 단자가 상기 전원단자에 연결되고, 드레인 단자가 상기 제 8 노드에 연결되는 제 6 PMOS 트랜지스터; 및
상기 제 8 노드와 상기 접지 사이에 연결되는 제 3 저항을 포함하는 것인 밴드갭 기준전압발생회로.
The method of claim 3,
Wherein the reference voltage generator comprises:
A fifth PMOS transistor having a gate terminal connected to the first node, a source terminal connected to the power supply terminal, and a drain terminal connected to the eighth node;
A sixth PMOS transistor having a gate terminal connected to the fifth node, a source terminal connected to the power supply terminal, and a drain terminal connected to the eighth node; And
And a third resistor coupled between the eighth node and the ground.
상기 제 1 PMOS 트랜지스터의 면적과 상기 제 2 PMOS 트랜지스터의 면적은 상이하여, 상기 제 1 피드백 증폭기의 양 입력단자로 비대칭 전류가 흐르는 것인 밴드갭 기준전압발생회로.
3. The method of claim 2,
Wherein an area of the first PMOS transistor is different from an area of the second PMOS transistor and an asymmetrical current flows to both input terminals of the first feedback amplifier.
상기 제 3 PMOS 트랜지스터의 면적과 상기 제 4 PMOS 트랜지스터의 면적은 동일하여, 상기 제 2 피드백 증폭기의 양 입력단자로 대칭 전류가 흐르는 것인 밴드갭 기준전압발생회로.
The method of claim 3,
Wherein an area of the third PMOS transistor is equal to an area of the fourth PMOS transistor and a symmetrical current flows to both input terminals of the second feedback amplifier.
상기 제 1 내지 제 3 바이폴라 트랜지스터의 면적은 동일한 것인 밴드갭 기준전압발생회로.
The method of claim 3,
Wherein the first to third bipolar transistors have the same area.
상기 제 2 내지 제 6 PMOS 트랜지스터의 면적은 동일한 것인 밴드갭 기준전압발생회로.5. The method of claim 4,
And the second to sixth PMOS transistors have the same area.
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