KR20150111581A - 낮은 공급 전압을 제공하는 고정밀 cmos 밴드갭 기준 회로 - Google Patents

낮은 공급 전압을 제공하는 고정밀 cmos 밴드갭 기준 회로 Download PDF

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Abstract

본 발명은 밴드갭 기준 회로에 관한 것으로서, NMOS형 트랜지스터 및 전류 미러 회로에 연결되는 제 1 밴드갭 기준 회로부, PMOS형 트랜지스터에 연결되는 제 2 밴드갭 기준 회로부, 및 상기 제 1 밴드갭 기준 회로부로부터 유도되는 제 1 전류와 상기 제 2 밴드갭 기준 회로부로부터 유도되는 제 2 전류를 합산하여 기준전압을 생성하는 합산 회로부를 포함하고, 상기 제 1 밴드갭 기준 회로부가 생성하는 전압은 상기 제 2 밴드갭 기준 회로부가 생성하는 전압과 만곡(curvature)의 방향이 동일하며, 상기 제 1 전류는 상기 제 2 전류와 만곡의 방향이 반대인 것을 특징으로 함으로써, 온도에 영향을 받지 않는 고정밀 출력 기준 전압을 제공할 수 있다.

Description

낮은 공급 전압을 제공하는 고정밀 CMOS 밴드갭 기준 회로 {High-precision CMOS bandgap reference circuit for providing low-supply-voltage}
본 발명은 밴드갭 기준 회로에 관한 것으로서, 더욱 상세하게는 온도에 영향을 받지 않는 낮은 공급 전압을 제공하는 고정밀 CMOS 밴드갭 기준 회로에 관한 것이다.
종래 밴드갭 기준(BGR) 회로는, 베이스-에미터 전압의 가중된 차이를 전압을 보상된 전압으로 이용하는데, 이는 오직 1차 방정식의 형태를 갖는 온도의존적인 보상을 얻을 뿐이다. 따라서, 고정밀성을 갖지 못하는 문제점이 있다.
본 발명과 관련된 선행기술로는 '밴드갭 기준전압 발생회로(한국공개특허 10-1993-0011446)' 등이 있다.
본 발명이 해결하고자 하는 과제는 온도에 영향을 받지 않는 밴드갭 기준 회로를 제공하는 것이다.
본 발명은 상기 첫 번째 과제를 달성하기 위하여, NMOS형 트랜지스터 및 전류 미러 회로에 연결되는 제 1 밴드갭 기준 회로부; PMOS형 트랜지스터에 연결되는 제 2 밴드갭 기준 회로부; 및 상기 제 1 밴드갭 기준 회로부로부터 유도되는 제 1 전류와 상기 제 2 밴드갭 기준 회로부로부터 유도되는 제 2 전류를 합산하여 기준전압을 생성하는 합산 회로부를 포함하고, 상기 제 1 밴드갭 기준 회로부가 생성하는 전압은 상기 제 2 밴드갭 기준 회로부가 생성하는 전압과 만곡(curvature)의 방향이 동일하며, 상기 제 1 전류는 상기 제 2 전류와 만곡의 방향이 반대인 것을 특징으로 하는 밴드갭 기준 회로를 제공한다.
본 발명의 실시예에 의하면, 상기 생성되는 기준전압은 온도에 독립적인 것을 특징으로 하는 밴드갭 기준 회로일 수 있다.
본 발명의 실시예에 의하면, 상기 제 1 밴드갭 기준 회로부에서 생성되는 전압은, 상기 NMOS형 트랜지스터의 게이트웨이와 연결되어, 제 3 전류를 유도하고, 상기 제 1 전류는 상기 전류 미러 회로에 의해 상기 제 3 전류로부터 유도되며, 상기 제 1 전류와 제 3 전류는 만곡의 방향이 반대인 것을 특징으로 하는 것을 특징으로 하는 밴드갭 기준 회로일 수 있다.
본 발명의 실시예에 의하면, 상기 기준전압은, 상기 제 1 전류와 상기 제 2 전류가 합산된 기준전류에 기준저항을 연결하여 생성하고, 상기 기준전압은 상기 기준저항의 크기에 따라 달라질 수 있고, 상기 제 1 전류와 상기 제 2 전류가 합산된 기준전류에 커패시터를 더 연결하는 것을 특징으로 하는 밴드갭 기준 회로일 수 있다.
본 발명의 실시예에 의하면, 상기 제 1 밴드갭 기준 회로부 및 상기 제 2 밴드갭 기준 회로부는, 1차 밴드갭 기준 회로로 구현되는 것을 특징으로 하는 밴드갭 기준 회로일 수 있다.
본 발명의 실시예에 의하면, 상기 제 1 밴드갭 기준 회로부가 생성하는 전압 및 상기 제 2 밴드갭 기준 회로부가 생성하는 전압의 만곡 방향이 하향인 것을 특징으로 하는 밴드갭 기준 회로일 수 있다.
본 발명에 따르면, 고차의 오류를 보상하기 위하여, 서로 반대의 만곡 특성을 갖는 두 개의 밴드갭 기준 회로를 합산함으로써 온도에 영향을 받지 않는 고정밀 출력 기준 전압을 제공할 수 있다.
도 1은 온도에 영향을 받는 전압에 대한 보상원리 및 온도에 따른 전압 기울기를 도시한 것이고, 도 2는 밴드갭 기준 회로의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 밴드갭 기준 회로이다.
도 4는 트랜지스터에 따른 온도영향에 의한 상향 만곡 특성과 그 시뮬레이션 결과이다.
도 5는 본 발명의 실시예에 따른 밴드갭 기준 회로의 회로도이다.
도 6은 본 발명의 실시예 및 기본 밴드갭 기준 회로의 시뮬레이션 결과이다.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.
본 발명의 일 실시예에 따른 밴드갭 기준 회로는 NMOS형 트랜지스터 및 전류 미러 회로에 연결되는 제 1 밴드갭 기준 회로부, PMOS형 트랜지스터에 연결되는 제 2 밴드갭 기준 회로부, 및 상기 제 1 밴드갭 기준 회로부로부터 유도되는 제 1 전류와 상기 제 2 밴드갭 기준 회로부로부터 유도되는 제 2 전류를 합산하여 기준전압을 생성하는 합산 회로부를 포함하고, 상기 제 1 밴드갭 기준 회로부가 생성하는 전압은 상기 제 2 밴드갭 기준 회로부가 생성하는 전압과 만곡(curvature)의 방향이 동일하며, 상기 제 1 전류는 상기 제 2 전류와 만곡의 방향이 반대인 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3은 본 발명의 일 실시예에 따른 밴드갭 기준 회로이다.
본 발명의 일 실시예에 따른 밴드갭 기준 회로는 두 가지 타입의 밴드갭 기준 회로를 이용하여, 하나는 NMOS 트랜지스터 및 전류 미러 회로를 적용하여 상향 만곡 특성을 갖는 1차 보상 기준 전압을 생성하고, 다른 하나는 PMOS 트랜지스를 적용하여 하향 만곡 특성을 갖는 1차 보상 기준 전압을 생성한다. 합산 회로를 통해 두 개의 전압이 합해지며, 서로를 보상하고, 고정밀성을 갖는다.
일반적인 밴드갭 토폴로지에서는, 도 1과 같이 다이오드가 연결된 바이폴라 트랜지스터(BJT)가 좋은 온도의존특성 때문에 중요한 요소로 사용된다. BJT가 순방향 활성 지역에 바이어스될 때, 베이스-에미터 전압 VBE는 다음 수학식 1과 같이 나타낼 수 있다.
Figure pat00001
여기서 T는 절대 온도이고, VGO(Tr)은 기준 온도 Tr에서의 밴드갭 전압이며, ξ는 콜렉터 전류의 온도의존 차수이고, η는 온도에 비의존적이고 프로세스에 의존적인 상사로 3.6 내지 4 범위를 갖는다. 열 전압인 VT=KT/q에서 K는 볼츠만 상수이고, q는 전자의 전하이다. 수학식 1에서 VTln(T/Tr) 항은 VBE의 고차의 비선형성을 나타낸다. 따라서, 보정 전압 VC(T)는 온도의존성을 제거하거나, 적어도 줄이기 위하여 필요하다. 결과적으로, 가중된 열 전압(M·VT)가 도 1에서 보이는 바와 같이, 1차 온도의존성 항을 제거하기 위한 보정 전압으로 사용되고, 여기서 M은 온도의존계수이고, VT는 +0.086mV/˚C의 기울기를 갖고 온도에 따라 상승하며, VBE는 -2.2mV/˚C의 근사 기울기를 가지고 온도에 대비하여 감소한다.
밴드갭 기준 회로는 도 2와 같고, 여기서 열 전압은 베이스-에미터 전압간의 차이에 의해 구현된다. 연산 증폭기는 VA와 VB를 가상 접지와 동일하도록 하고, R0에 흐르는 전류인 IPTAT는 VTln(N)/R0와 같다. R1 및 R2는 IBE=VBE/R1에 의해 동일한 저항 값을 갖는다. 결과적으로, M1, M2, 및 M3에서의 전류(I1, I2, 및 I3)는 IPTAT와 IBE의 합산 전류이다. 따라서, 출력 기준 전압은 I3과 기준 전압 R3의 결과와 같고, 다음과 같이 나타낼 수 있다.
Figure pat00002
여기서, R1 ln(N)/R0는 도 1에서 언급한 M의 팩터이다. 따라서, 적정한 R0, R1, 및 N에서, R1/R0·ln(N)VT+VBE는 고차의 온도의존적인 오류에 의해 온도에 둔감하다. 여기서, 다른 기준전압(VREF0)을 생성하기 위하여, 다른 R1/R3를 선택할 수 있다.
이상적으로, 기준 전압은 온도에 둔감하다. 하지만, 기본 밴드갭 회로는 1차 온도의존항만을 제거한다. 따라서, 고차 온도의존항을 제거할 수 있어야 한다.
이를 해결하기 위하여, 본 발명의 일 실시예에 따른 밴드갭 기준 회로는 제 1 밴드갭 기준 회로부(310), 제 2 밴드갭 기준 회로부(320), 및 합산 회로부(330)로 구성된다.
보다 구체적으로, 제 1 밴드갭 기준 회로부(310)는 NMOS형 트랜지스터(311) 및 전류 미러 회로(312)에 연결되고, 제 2 밴드갭 기준 회로부(320)는 PMOS형 트랜지스터에 연결된다. 합산 회로부(330)는 제 1 밴드갭 기준 회로(310)부로부터 유도되는 제 1 전류(I'REF1)와 제 2 밴드갭 기준 회로부(320)로부터 유도되는 제 2 전류(IREF2)를 합산하여 기준전압(VREF)을 생성한다. 제 1 밴드갭 기준 회로부(310)가 생성하는 전압(VREF1)은 제 2 밴드갭 기준 회로부(320)가 생성하는 전압(VREF2)과 만곡(curvature)의 방향이 동일하며, 이를 통해 유도되는 각 전류인 제 1 전류(I'REF1)는 제 2 전류(IREF2)와 만곡의 방향이 반대가 되어, 온도에 비의존적인 기준전류(IREF)를 생성할 수 있다.
제 1 밴드갭 기준 회로부(310)에서 생성되는 전압은 NMOS형 트랜지스터(311)의 게이트웨이와 연결되어, 제 3 전류(IREF1)를 유도하고, 제 1 전류(I'REF1)는 전류 미러 회로(312)에 의해 제 3 전류(IREF1)로부터 유도되며, 제 1 전류와 제 3 전류는 만곡의 방향이 반대이다.
기준전압(VREF)은 상기 제 1 전류와 상기 제 2 전류가 합산된 기준전류에 기준저항(RREF)을 연결하여 생성한다. 전압은 전류와 저항의 곱과 같은바, 기준전류와 기준저항을 이용하여 기준전압을 생성한다. 따라서, 상기 기준전압은 상기 기준저항의 크기에 따라 달라진다. 상기 기준저항을 가변저항으로 하여 기준저항을 조절함으로써 필요한 기준전압을 생성할 수 있다. 기준전압의 안정화를 위하여, 상기 제 1 전류와 상기 제 2 전류가 합산된 기준전류에 커패시터를 더 연결할 수 있다. 상기 커패시터는 모스캡(MOSCAP)일 수 있다. 이를 통해 생성되는 기준전압은 온도에 독립적이다.
제 1 밴드갭 기준 회로부(310) 및 제 2 밴드갭 기준 회로부(320)는 1차 밴드갭 기준 회로로 구현될 수 있고, 제 1 밴드갭 기준 회로부(310)가 생성하는 전압 및 제 2 밴드갭 기준 회로부(320)가 생성하는 전압의 만곡 방향은 하향일 수 있다. 또는 만곡 방향은 상향일 수도 있다. 전류 미러 회로(312)는 두 개의 NMOS 트랜지스터를 이용하여 구현될 수 있다. 기존의 전류 미러 회로를 이용할 수 있다.
이하, 본 발명의 실시예에 따른 밴드갭 기준 회로에 대해 하기 수학식들을 이용하여 자세히 설명하도록 한다.
본 발명의 실시예에 따른 밴드갭 기준 회로는 두 가지 타입의 밴드갭 기준 회로를 이용하고, 도 3과 같이 합산 회로를 통해 고차 비선형 보상을 얻을 수 있도록 합산한다. 하나는 VREF1의 기준 전압을 생성하기 위하여 NMOS 트랜지스터를 적용하고, 다른 하나는 VREF2의 기준 전압을 생성하기 위하여 PMOS 트랜지스터를 이용한다. 여기서, VREF1와 VREF2는 1차 온도의존항만을 제거하고, 하향 만곡 특성을 갖는다.
트랜지스터 문턱 전압의 크기는 온도에 따라 선형적으로 감소하고, 다음과 같이 나타낼 수 있다.
Figure pat00003
여기서, βTH는 온도계수이고 이 값은 기술의존적이다. T0는 기준 전압이다. 트랜지스터의 드레인 전류는 다음과 같이 나타낼 수 있다.
Figure pat00004
여기서 C는 프로세스 의존적인 파라미터이고 W 및 L은 각각 트랜지스터의 폭과 길이이다.
도 3에서 보이는 바와 같이, M1에 주어지는 전류인 IREF1에 의해, │VGS│는 │VTH│가 온도에 대비하여 감소함에 따라 온도에 따라 감소한다. 하지만, 실제로 │VGS│는 │VTH│의 변화를 동일하게 따르지 않는다. 그 결과, 양의 2차 온도의존항이 발생한다. 도 4에서 보이는 바와 같이, 이상전류인 I에서 출력 기준 전압 VREF는 상향 만곡 특성을 갖고, 이의 2차 유도되는 항인 ∂2 VREF/∂T2는 0보다 크다. 결과적으로, M2의 전류 I'REF1은 밴드갭 기준 회로에서 적정한 저항을 선택함을 통해, 성능좋은 상향 만곡을 가질 수 있다.
도 5는 본 발명의 실시예에 따른 밴드갭 기준 회로의 회로도이고, 두 가지 타입의 밴드갭 기준 회로 A와 B를 이용한다. 낮은 전력 공급 전압과 낮은 온도와 저속 프로세스 코너에서의 높은 문턱 전압 때문에, 밴드갭 기준 회로 A는 PMOS 트랜지스터와 자기바이어스, 2단, 연산증폭기를 적용하고, 밴드갭 기준 회로 B는 NMOS 트랜지스터와 자기바이어스, 2단, 연산증폭기를 적용한다. 밴드갭 기준 회로 A에서, R1 및 R2는 같은 저항 값을 갖고, M0, M1, 및 M2는 같은 전류의 흐름을 위해 동일한 사이즈를 갖는다. 따라서, 기준 전압 IREF1은 다음과 같이 나타낼 수 있다.
Figure pat00005
여기서, VBE ,A는 수학식 1에서와 같이 η-ξ＜0부터, 고차의 비선형적인 오류에 대한 네거티브 계수이다. 따라서, 1차 보상에 따른 IREF1는 하향 만곡 특성을 갖는다. 다단 전류 미러(M3, M4, M5, 및 M6)를 통해, 적정한 저항 값을 선택함으로써 상향 만곡의 기준 전류인 I'REF1를 얻을 수 있다. 결과적으로, I'REF1는 다음과 같이 나타낼 수 있다.
Figure pat00006
여기서, Vh는 전류 미러 상향 만곡 기술에 따른 항이고, 다단 전류 미러 구조는 정확한 동작을 위해, 채널길이(channel-length) 변조를 줄이기 위하여 이용된다. 이는 power-signal rejection ratio의 성능이 전류 미러의 정확성에 의해 영향을 받기 때문이다. 따라서, I'REF1는 적정한 R0와 R1을 선택함으로써 성능좋은 상향 만곡을 얻을 수 있다. 밴드갭 기준 회로 B에서, R5 및 R6는 동일한 저항 값을 갖고, M7, M8, 및 M9는 동일한 사이즈를 갖는다. 나아가, 밴드갭 기준 회로 A 및 B에 대한 유사한 전류를 얻기 위하여, R0 및 R4의 저항 값을 동일하게 선택할 수 있다. 따라서, 기준전압 IREF2는 다음과 같이 나타낼 수 있다.
Figure pat00007
고차 비선형 오류의 네거티브 계수때문에, IREF2는 적정한 R4 및 R5를 선택함으로써 성능좋은 하향 만곡을 얻을 수 있다. 그리고, 합산회로를 통해 기준전압은 다음과 같이 나타낼 수 있다.
Figure pat00008
여기서, 동일한 타입의 저항에 대한 동일한 온도 의존적 특성을 갖는바, M1 (R7/R1) 및 M2 (R7/R5)는 온도 비의존 팩터이다. VC1 및 VC2는 1차 보상 이후의 온도 비의존 기준 전압이다. 따라서, M1VC1+M2VC2는 온도 비의존 전압이다. Vh1 및 Vh2는 각각 밴드갭 기준 회로 A 및 B의 고차 비선형 항이다. 반대 부호의 Vh1 및 Vh2는 서로를 보상하기 위해 합산된다. 그 결과, 출력 기준 전압의 정밀성이 뚜렷하게 향상된다.
도 6은 본 발명의 실시예 및 기본 밴드갭 기준 회로의 시뮬레이션 결과(VREF1 및 VREF2)이고, 여기서, 정확한 비교를 위해 2·R7=R8=R9이다. VREF1는 좋은 성능의 상향 만곡과 약 724mV의 기준전압을 보인다. -40˚C내지 120˚C의 넓은 온도 범위에서의 최대 peak-to-peak different voltage은 713μV이다. VREF2는 좋은 성능의 하향 만곡과 약 744mV의 기준전압을 보인다. 밴드갭 기준 회로의 기준전압은 734mV이고, 최대 peak-to-peak different voltage은 118μV이며, 이는 도 6에서 보이는 바와 같이, (VREF1+VREF2)/2에 따른 기준 전압과 만곡 특성과 유사함을 보인다. 실제 전류 합산 회로와 이상적인 전압 합산 간에는 차이가 존재하기 때문에, 이상적인 전압 합산 전압은 145μV의 최대 peak-to-peak different voltage를 보인다. 그러므로, 기존 밴드갭 기준 회로와 비교하면 본 발명의 실시예에 따른 밴드갭 기준 회로는 뚜렷한 향상을 보인다.
본 발명의 실시예에 따른 밴드갭 기준 회로는 배터리 또는 휴대용 디바이스에 사용할 수 있다.
복잡한 고성능 전자 회로가 적용된 휴대용 디바이스의 사용은 스마트 폰 및 노트북의 광범위한 사용과 함께 최근 몇 년에 걸쳐 증가하고 있다. 이러한 디바이스들은 안정적이고 및 온도 변화에 민감하지 않은 기준 또는 밴 갭 전압을 필요로 한다. 본 발명의 실시예에 따른 밴드갭 기준 회로는 CMOS 트랜지스터 크기를 줄일 수 있는바, 낮은 공급 전압에서 표준 CMOS 공정으로 구현될 수 있고,낮은 전력 공급 전압에서 출력 기준 전압의 정확도를 향상시킨다. 이러한 특성을 이용하여 배터리 또는 휴대용 디방이스에 사용할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (10)

  1. NMOS형 트랜지스터 및 전류 미러 회로에 연결되는 제 1 밴드갭 기준 회로부;
    PMOS형 트랜지스터에 연결되는 제 2 밴드갭 기준 회로부; 및
    상기 제 1 밴드갭 기준 회로부로부터 유도되는 제 1 전류와 상기 제 2 밴드갭 기준 회로부로부터 유도되는 제 2 전류를 합산하여 기준전압을 생성하는 합산 회로부를 포함하고,
    상기 제 1 밴드갭 기준 회로부가 생성하는 전압은 상기 제 2 밴드갭 기준 회로부가 생성하는 전압과 만곡(curvature)의 방향이 동일하며,
    상기 제 1 전류는 상기 제 2 전류와 만곡의 방향이 반대인 것을 특징으로 하는 밴드갭 기준 회로.
  2. 제 1 항에 있어서,
    상기 생성되는 기준전압은 온도에 독립적인 것을 특징으로 하는 밴드갭 기준 회로.
  3. 제 1 항에 있어서,
    상기 제 1 밴드갭 기준 회로부에서 생성되는 전압은,
    상기 NMOS형 트랜지스터의 게이트웨이와 연결되어, 제 3 전류를 유도하고,
    상기 제 1 전류는 상기 전류 미러 회로에 의해 상기 제 3 전류로부터 유도되며,
    상기 제 1 전류와 제 3 전류는 만곡의 방향이 반대인 것을 특징으로 하는 것을 특징으로 하는 밴드갭 기준 회로.
  4. 제 1 항에 있어서,
    상기 기준전압은,
    상기 제 1 전류와 상기 제 2 전류가 합산된 기준전류에 기준저항을 연결하여 생성하는 것을 특징으로 하는 밴드갭 기준 회로.
  5. 제 4 항에 있어서,
    상기 기준전압은 상기 기준저항의 크기에 따라 달라지는 것을 특징으로 하는 밴드갭 기준 회로.
  6. 제 4 항에 있어서,
    상기 제 1 전류와 상기 제 2 전류가 합산된 기준전류에 커패시터를 더 연결하는 것을 특징으로 하는 밴드갭 기준 회로.
  7. 제 1 항에 있어서,
    상기 제 1 밴드갭 기준 회로부 및 상기 제 2 밴드갭 기준 회로부는,
    1차 밴드갭 기준 회로로 구현되는 것을 특징으로 하는 밴드갭 기준 회로.
  8. 제 1 항에 있어서,
    상기 제 1 밴드갭 기준 회로부가 생성하는 전압 및 상기 제 2 밴드갭 기준 회로부가 생성하는 전압의 만곡 방향이 하향인 것을 특징으로 하는 밴드갭 기준 회로.
  9. 제 1 항에 있어서,
    상기 전류 미러 회로는 두 개의 NMOS 트랜지스터를 이용하여 구현되는 것을 특징으로 하는 밴드갭 기준 회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항의 밴드갭 기준 회로를 포함하는 배터리.
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