KR20150106853A - 금속 기판들의 이방성 에칭 - Google Patents

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KR20150106853A
KR20150106853A KR1020150034448A KR20150034448A KR20150106853A KR 20150106853 A KR20150106853 A KR 20150106853A KR 1020150034448 A KR1020150034448 A KR 1020150034448A KR 20150034448 A KR20150034448 A KR 20150034448A KR 20150106853 A KR20150106853 A KR 20150106853A
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제임스 칼 로이빅
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롤스-로이스 노쓰 아메리칸 테크놀로지스, 인크.
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Abstract

몇몇 예들에서, 방법은 금속 기판의 표면 상에 포토레지스트 층을 형성하는 단계, 및 금속 기판의 표면의 부분을 노출시키는 패턴을 정의하도록 포토레지스트 층을 현상(developing)하는 단계를 포함한다. 이 방법은 또한 포토레지스트 층의 표면 및 금속 기판의 표면의 노출된 부분들 상에 전기 전도성 층을 형성하는 단계를 포함할 수 있다. 전기 전도성 층은 금속 기판의 표면의 노출된 부분들에 접촉한다. 이 방법은 추가로 기판, 포토레지스트 층 및 전기 전도성 층을 전해질 용액에 잠기게 하는(submerging) 단계; 및 금속 기판에 적어도 하나의 피처를 형성하기 위해, 전기 전도성 층이 금속 기판의 표면의 노출된 부분들에 접촉하는 금속 기판을 이방성으로 에칭하기 위해 전해질 용액에 잠긴 캐소드와 애노드 사이에 전압을 인가하는 단계를 포함할 수 있다.

Description

금속 기판들의 이방성 에칭{ANISOTROPIC ETCHING OF METALLIC SUBSTRATES}
본 개시는 금속 기판을 위한 에칭 기법들에 관한 것이다.
관통 마스크 전기화학 에칭(through mask electrochemical etching ; TMECE) 또는 전기화학 머시닝은 금속 컴포넌트들에서 채널들 및 홀들과 같은 피처들을 생성하는데 이용될 수 있다. TMECE는 동일한 레이트로 모든 방향들에서 금속을 제거하도록 금속 컴포넌트들을 이방성으로 에칭한다. 이로 인해, TMECE를 이용하여 생성된 피처들은 마스크에서 개구의 폭과 깊이의 합의 2배와 동일한 폭을 갖는다.
고속 마이크로머시닝(high speed micromachining)은 또한 금속 컴포넌트들에서 채널들 및 홀들과 같은 피처들을 형성하는데 이용될 수 있다. 고속 머시닝은 적어도 3개의 축들에서 포지션 가능한(positionable) 머신들 및 소수(small) 비트들을 이용하여 작은 피처들을 형성할 수 있다. 고속 머시닝은 또한, 각각의 피처가 기판에서 머시닝되어야 하기 때문에 시간 소모적일 수 있고, 프로세스를 보다 병렬이 되게 하는 것은 어려울 수 있다.
일반적으로, 본 개시는 금속 기판들을 이방성으로 에칭하기 위한 기법을 설명한다. 본 명세서에서 설명되는 기법들은 피처 지오메트리(feature geometry)를 정의하는데 이용되는 포토레지스트 상에 전기 전도성 층을 형성하는 것을 포함할 수 있다. 전기장이 전기화학 에칭 프로세스 동안 인가될 때, 전기 전도성 층은 포토레지스트에 형성되는 어퍼처들을 통해 전기장을 성형(shape)하며, 이는 금속 기판의 이방성 에칭을 초래할 수 있다.
몇몇 예들에서, 에칭이 이방성이기 때문에, 금속 기판으로부터의 물질은 금속 기판의 평면에서 보다, 금속 기판의 표면에 수직인 방향에서 더 빠른 레이트로 제거될 수 있다. 이는 피처 폭보다 피처 깊이가 더 크게 되게 할 수 있다.
일 예에서, 본 개시는 금속 기판의 표면 상에 포토레지스트 층을 형성하는 것 그리고 금속 기판의 표면의 부분을 노출시키는 패턴을 정의하기 위해 포토레지스트 층을 현상(develop)하는 것을 포함하는 방법을 설명한다. 이 방법은 또한 포토레지스트 층의 표면 및 금속 기판의 표면의 노출된 부분들 상에 전기 전도성 층을 형성하는 단계를 포함할 수 있다. 전기 전도성 층은 금속 기판의 표면의 노출된 부분들에 접촉한다. 이 방법은 추가로 기판, 포토레지스트 층 및 전기 전도성 층을 전해질 용액에 잠기게 하는(submerging) 단계; 및 금속 기판에 적어도 하나의 피처를 형성하기 위해, 전기 전도성 층이 금속 기판의 표면의 노출된 부분들에 접촉하는 금속 기판을 이방성으로 에칭하기 위해 전해질 용액에 잠긴 캐소드와 애노드 간에 전압을 인가하는 단계를 포함할 수 있다.
다른 예에서, 본 개시는 금속 기판 및 금속 기판의 표면 상의 포토레지스트 층을 포함하는 아티클(article)을 설명한다. 포토레지스트 층은 금속 기판의 표면의 부분들을 노출시키는 패턴을 정의한다. 이 아티클은 또한 포토레지스트 층의 표면 및 금속 기판의 표면의 노출된 부분 상의 전기 전도성 층을 포함할 수 있다. 전기 전도성 층은 금속 기판의 표면의 노출된 부분들과 접촉한다.
다른 예에서, 본 개시는 금속 기판 및 금속 기판의 표면 상의 포토레지스트 층을 포함하는 아티클을 설명한다. 포토레지스트 층은 금속 기판의 표면의 부분을 노출시키는 패턴을 정의한다. 아티클은 또한 포토레지스트 층의 표면 상의 전기 전도성 층; 및 금속 기판의 표면의 노출된 부분에 인접한 금속 기판의 표면에 형성되는 피처를 포함할 수 있다. 피처는 1.0 미만인, 최대 측방향 에칭 거리 대 최대 수직 에칭 거리의 비를 정의할 수 있다.
하나 이상의 예들의 세부사항들이 아래의 설명 및 첨부 도면에서 제시된다. 다른 피처들, 목적들 및 이점들은 설명 및 도면들로부터 그리고 청구항들로부터 자명하게 될 것이다.
도 1은 금속 기판에서 피처들을 에칭하기 위한 예시적인 이방성 전기화학 에칭 기법을 예시하는 흐름도이다.
도 2 내지 도 4는 도 1의 기법의 다양한 단계들에서 예시적인 아티클을 예시하는 개념도들이다.
도 5는 금속 기판을 전기 화학적으로 에칭하기 위한 예시적인 시스템을 예시하는 개념도이다.
도 6은 포토레지스트 층으로 코팅된 예시적인 금속 기판을 예시하는 이미지이다.
도 7은 포토레지스트 층으로 코팅된 예시적인 금속 기판 및 전기 전도성 층을 예시하는 이미지이다.
도 8은 포토레지스트 층으로 코팅된 금속 기판 및 전기 전도성 층의 예시적인 단면도를 예시하는 이미지이다.
도 9는 전기화학 에칭 프로세스 동안 전기장을 결정하기 위한 예시적인 모델을 예시하는 개념도이다.
도 10a 및 도 10b는 각각 전기 전도성 층을 갖지 않거나 전기 전도성 층을 동반한 전기화학 에칭 동안 예시적인 전기장 벡터들을 예시하는 개념도들이다.
도 11은 등방성 전기화학 에칭 이후 예시적인 금속 기판의 단면도를 예시하는 마이크로그래프이다.
도 12는 이방성 전기화학 에칭을 이용하여 금속 기판에 형성되는 피처의 예시적인 상부도를 예시하는 이미지이다.
도 13은 도 8에서 도시된 피처의 예시적인 프로파일을 예시하는 도면이다.
도 14a 내지 도 14c는 이방성 전기화학 에칭을 이용하여 금속 기판들에 형성되는 피처들의 예시적인 이미지들이다.
도 15a 및 도 15b는 각각 등방성 전기화학 에칭 및 이방성 전기화학 에칭을 이용하여 금속 기판들에 형성되는 마이크로채널들을 예시하는 개념 이미지들이다.
일반적으로, 본 개시는 전기화학 에칭을 이용하여 금속 기판들을 이방성으로 에칭하기 위한 기법들을 설명한다. 본 명세서에서 설명된 기법들은 피처 지오메트리를 정의하는데 이용되는 포토레지스트 상에 전기 전도성 층을 형성하는 것을 포함할 수 있다. 전기장이 전기화학 에칭 프로세스 동안 인가될 때, 전기 전도성 층은 포토레지스트에 형성되는 어퍼처들을 통해 전기장을 성형할 수 있으며, 이는 금속 기판의 이방성 에칭을 초래할 수 있다.
몇몇 예들에서, 에칭이 이방성이기 때문에, 금속 기판으로부터의 물질은 금속 기판의 평면에서보다, 금속 기판의 표면에 수직인 방향에서 더 빠른 레이트로 제거될 수 있다. 이는 피처 깊이가 피처 폭보다 더 크게 되게 할 수 있다. 예를 들어, 피처 깊이는 피처 폭의 2배보다 더 크게 될 수 있다. 몇몇 예들에서, 이는 피처들의 더 큰 지역 밀도가 기판에서 형성되도록 허용할 수 있다. 이는 열 교환기에 대한 유체 채널들과 같이, 지역 밀도가 성능에 영향을 주는 애플리케이션에 대해 유리할 수 있다.
가스 터빈 엔진들은 엔진들의 뜨거운 섹션들에서 고온 합금들을 활용할 수 있다. 이들 고온 합금들은, 이들이 높은 단단함(toughness) 및 열 저항을 소유하기 때문에 종래의 제조 방법들을 이용하여 제조하기 어려울 수 있다. 부가적으로, 잔류 응력 또는 머시닝으로부터의 손상은 고온 합금의 특성에 악영향을 줄 수 있어서, 컴포넌트 수명을 감소시킨다.
몇몇 예들에서, 가스 터빈 엔진 연소기 라이너들, 베인(vane)들, 터빈 블래이드들(turbine blade)은 내부 캐비티들을 정의하는 이중 벽들을 갖도록 구성되며, 이 이중 벽들은 냉각 공기가 벽들을 냉각하기 위해 캐비티들을 통해 흐르도록 허용한다. 이 냉각 공기는 컴포넌트(연소기 라이너, 베인, 또는 블래이드들) 외부로부터 캐비티 내로 도입되고 캐비티들을 통해 흐르고 막 냉각 홀들을 통해 나가서, 벽들의 외부 표면들 위를 흐른다. 공기 스트림은 연소기 라이너 벽들, 베인 벽들 및 블래이드 벽들의 배면 및 외부 표면들을 냉각하며, 이는 더 높은 연소 온도들 및 더 높은 동작 효율들을 허용한다. 본 명세서에서 설명된 기법들은 이들 냉각 경로들을 위한 막 냉각 홀들 및 다른 피처들을 형성하는데 이용될 수 있다.
본 명세서에서 설명된 기법들은 또한 열 교환기들, 연료 전지들, 및 마이크로채널 화학적 반응기들을 위한 피처들을 형성하기 위해 이용될 수 있다. 예를 들어, 열 교환기는 고압비 가스 터빈 컴프레서(high pressure ratio gas turbine compressor)의 중간냉각(intercooling)을 위해 이용될 수 있다. 열 교환기들은 2개의 가스 터빈 엔진 컴프레서 스풀(gas turbine engine compressor spool)들 간에 배치되는 마이크로채널 열 교환기를 포함할 수 있다. 이방성 전기화학 에칭은 본 명세서에서 설명되는 기법들에 의해 가능하게 되는, 마이크로채널들의 고지역 밀도 및 복수의 마이크로채널들의 병렬 형성으로 인해 마이크로채널 열 교환기들의 경제적인 형성을 용이하게 할 수 있다. 이방성 전기화학 에칭은 또한 마이크로채널들의 더 높은 지역 밀도로 인해 형성될 수 있는 보다 효율적인 열 교환기들의 구성을 허용할 수 있다. 예를 들어, 몇몇 구현들에서, 이방성 전기화학 에칭은 등방성 에칭을 이용하여 형성되는 마이크로채널들의 지역 밀도들의 2배인 지역 밀도를 갖는 마이크로채널들의 형성을 허용할 수 있다.
본 명세서에서 설명되는 이방성 에칭 기법들은 DC 전류 TMECE 및 AC 전류 기반 방법인 관통-마스크 페러데이 전기 변조식 에칭(hrough-mask Faradaic electronically modulated etching; TM-FEME) 둘 다에서 활용될 수 있다. 다음의 예들은 단지 예시 목적을 위해서 DC 전류 TMECE에 관하여 설명될 것이다.
도 1은 금속 기판에서 에칭 피처들을 위한 예시적인 이방성 전기화학 에칭 기법을 예시하는 흐름도이다. 도 1의 기법은 도 2 내지 도 4의 개념도들을 동시에 참조하여 설명될 것이다. 도 2 내지 도 4가 도 1의 기법을 이용하여 전기 화학적으로 에칭될 수 있는 단순화된 아티클의 예를 예시하지만, 피처들의 다른 지오메트리들 또는 패턴들을 포함하는 다른 아티클들이 도 1의 기법을 이용하여 전기 화학적으로 에칭될 수 있다. 또한, 도 1이 하나의 예시적인 기법을 예시하지만, 본 개시에 따른 다른 예시적인 기법들이 부가적이며 선택적인 단계들을 포함할 수 있다.
도 1에서 예시된 기법은 금속 기판(22)의 표면(26) 상에 포토레지스트 층(24)을 증착하는 것(10)을 포함한다. 금속 기판(22)은 전기 전도성 금속 또는 합금을 포함할 수 있다. 몇몇 예들에서, 금속 기판(22)은 가스 터빈 엔진 연소기 라이너, 가스 터빈 엔진 베인, 및 가스 터빈 엔진 블래이드 등과 같이 가스 터빈 엔진의 컴포넌트의 부분을 구성할 수 있다. 몇몇 예들에서, 금속 기판(22)은 열 교환기, 연료 전지, 마이크로채널 화학적 반응기 등의 부분을 구성할 수 있다. 예를 들어, 금속 기판(22)은 Ni-기반 초합금, Co-기반 초합금, Ti-기반 초합금 등과 같은 고온 합금을 포함할 수 있다. 예시적인 초합금은 인디아나 코코모 소재의 Haynes International,Inc.로부터의 상표 지명 HAYNES®) 230® 하에서 입수 가능한 Ni-기반 초합금을 포함할 수 있다. HAYNES® 230® 합금은 57 중량 퍼센트(Wt.%) Ni, 약 5 wt.% Co, 약 22 wt.% Cr, 약 2 wt.% Mo, 약 14 wt.% W, 약 3 wt.% Fe, 약 0.4 wt.% Si, 약 0.5 wt.% Mn, 약 0.10 wt.% C, 약 0.3 wt.% Al, 약 0.015 wt.% B, 및 약 0.02 wt.% La를 포함한다.
포토레지스트 층(24)은 양의 포토레지스트(광에 노출된 포토레지스트 층(24)의 부분은 포토레지스트 층(24)을 현상하기 위해 이용되는 솔벤트에 보다 더 용해 가능하게 됨) 또는 음의 포토레지스트(광에 노출된 포토레지스트 층(24)의 부분은 포토레지스트 층(24)을 현상하기 위해 이용되는 솔벤트에 보다 덜 용해 가능하게 됨)를 포함할 수 있다. 몇몇 예들에서, 포토레지스트 층(24)은 폴리(메틸 메타크릴레이트)(PMMA) 등과 같은 전기 절연성 폴리머를 포함할 수 있다. 몇몇 예들에서, 포토레지스트 층(24)은 솔벤트의 현탁액 또는 용액으로서 표면(26) 상에 증착될 수 있고, 이어서 솔벤트를 제거하도록 건조된다. 몇몇 구현들에서, 용액 또는 현탁액은 포토레지스트 층(24)의 균일한 두께의 형성을 용이하게 하도록 표면(26) 상에 스핀 코팅될 수 있다.
도 1의 기법은 또한 포토레지스트 층(24)을 이용하여 미리 결정된 패턴을 정의하도록 포토레지스트 층(24)을 현상하는 것(12)을 포함한다. 포토레지스트 층(24)의 현상(12)은 포토레지스트 층(24)의 미리 결정된 부분들을 광에 노출시키는 것을 포함할 수 있으며, 이는 광에 노출된 포토레지스트 층(24)의 부분들에서 화학적 변화를 야기한다. 포토레지스트 층(24)이 양의 포토레지스트 또는 음의 포토레지스트를 포함하는지에 의존하여, 광에 대한 노출은 솔벤트에 대한 포토레지스트 층(24)의 용해성을 증가 또는 감소시킬 수 있다. 이러한 방식으로, 포토레지스트 층(24)은 솔벤트 내의 담금에 의해 제거될 포토레지스트 층(24)의 부분들의 패턴을 정의하기 위해 미리 결정된 공간적 패턴으로 광에 노출될 수 있다.
포토레지스트 층(24)의 현상(12)은 또한 포토레지스트 층(24)의 미리 결정된 부분들을 제거하기 위해 솔벤트에 포토레지스트 층(24)을 잠기게 하거나 씻는 것을 포함할 수 있다. 예를 들어, 도 3에서 예시된 바와 같이, 포토레지스트 층(24)의 부분들(28)은 금속 기판(22)의 노출된 표면들(30)을 노출시키도록 제거된다. 금속 기판(22)의 노출된 표면(30)은, 금속 기판(22)의 노출된 표면(30)이 금속 기판(22)에 형성될 피처들의 패턴에 대응하도록 도 1의 기법의 후속 단계들에서 에칭될 것이다. 이로 인해, 포토레지스트 층(24)의 현상 동안 제거되는 포토레지스트 층(24)의 부분들에 대응하는, 금속 기판(22)의 노출된 표면들(30)은 원들, 타원들, 정사각형들, 다른 다각형들 등과 같은 이산(별개의) 지오메트리적 피처들일 수 있거나, 또는 금속 기판(22)에 형성될 피처들에 의존하여, 라인들, 그리드들 등과 같은 연결된 지오메트리적 피처들을 형성할 수 있다.
도 1의 기법은 또한 포토레지스트 층(24) 및 금속 기판(22)의 노출된 표면들(30) 위에 전기 전도성 층(32)(도 4)을 증착하는 것(14)을 포함한다. 전기 전도성 층(32)은 포토레지스트 층(24)이 존재하는 경우 포토레지스트 층(24) 위에 놓이고, 금속 기판(22)의 노출된 표면들(30)에 접촉한다. 이는 전기적 연결이 전기 전도성 층(32)과 금속 기판(22)간에 형성되게 한다.
몇몇 예들에서, 전기 전도성 층(32)은 전기 전도성 금속 또는 합금을 포함할 수 있다. 예를 들어, 전기 전도성 층(32)은 금, 은, 구리, 알루미늄, 니켈, 또는 다른 전도성 엘리먼트, 또는 금, 은, 구리, 알루미늄, 니켈, 또는 다른 전도성 엘리먼트를 포함하는 합금을 포함할 수 있다. 몇몇 예들에서, 전기 전도성 층(32)은 바인더(binder)에 배치되는 전기 전도성 금속 또는 합금을 포함할 수 있다. 예를 들어, 페인트로서 도포될 수 있는 전기 전도성 층(32)은 바인더 내의 니켈을 포함할 수 있다. 예시적인 전기 전도성 페인트는 브리티시 콜롬비아, 서레이 소재의 M.G.Chemicals®로부터의 상표 지명인 Super ShieldTM하에서 이용 가능한 아크릴 바인더 내의 니켈 조각을 포함한다.
몇몇 예들에서, 전기 전도성 층(32)은 페인트와 같은 용액 또는 현탁액으로부터 증착(14)될 수 있다. 예를 들어, 전기 전도성 층(32)은 분사되고, 솔질되고, 스핀 코팅되고, 딥 코팅(dip coat)되고, 또는 그렇지 않으면, 용액 또는 현탁액으로부터 증착될 수 있고, 이어서 용액 또는 현탁액은 전기 전도성 층(32)을 형성하도록 건조 또는 경화될 수 있다. 다른 예들에서, 전기 전도성 층(32)은 스퍼터링, 화학 기상 증착(chemical vapor deposition; CVD) 기법, 물리적 기상 증착(physical vapor deposition; PVD) 기법, 직접 기상 증착(directed vapor deposition; DVD) 등과 같은 기상 상태 증착 기법을 이용하여 증착(14)될 수 있다.
다른 예들에서, 전기 전도성 층(32)은 다중-단계 프로세스를 이용하여 증착(14)될 수 있다. 예를 들어, 전기 전도성 물질을 포함하는 제 1 층이 니켈 합금 또는 구리 합금의 무전해 도금을 이용하여 증착될 수 있다. 몇몇 구현들에서, 니켈-붕소 합금 또는 니켈-인 합금과 같은 니켈 합금을 포함하는 제 1 층은 무전해 니켈 도금을 이용하여 증착될 수 있다. 이는 니켈 합금을 포함하는 제 1 층이 포토레지스트 층(24)의 표면 및 금속 기판(22)의 노출된 표면들(30) 상에 증착되게 한다. 무전해 도금은 모든 코팅된 표면들 상에 실질적으로 균일한 두께를 갖는 제 1 층을 발생시킬 수 있다.
후속적으로, 전기 전도성 물질을 포함하는 제 2 층은 전기도금을 이용하여 제 1 층 상에 증착될 수 있다. 무전해 도금이 니켈 합금과 같은 전기 전도성 물질로 포토레지스트 층(24)의 표면 및 금속 기판(22)의 노출된 표면들(30)을 코팅했기 때문에, 전기도금은 제 1 층 상에 물질을 증착하는데 이용될 수 있다. 전기도금을 이용하여 제 2 층을 형성하는 것은 전기 전도성 층(32)의 두께를 증가시킬 수 있다. 또한, 무전해 도금 및 전기도금을 이용하는 것은 실질적으로 균일한 두께(예를 들어, 균일하거나 거의 균일한 두께; 기판(22)의 표면(26)에 실질적으로 수직인 방향에서 측정됨)을 갖는 전기 전도성 층(32)의 형성을 용이하게 할 수 있다. 포토레지스트 층(24) 및 전기 전도성 층(32)의 실질적으로 균일한 두께는 전기화학 에칭을 이용하여 금속 기판(22)에 형성되는 피처들의 깊이의 제어를 용이하게 할 수 있다.
전기 전도성 층(32)은, 전기 전도성 층(32)이 금속 기판(22)의 노출된 표면들(30)에 접촉하는 위치들을 제외하고, 전기화학 에칭 동안 이용되는 전기장으로부터 아래 놓이는 금속 기판(22)을 실질적으로 차폐(예를 들어, 차폐 또는 거의 차폐)하는 두께까지 증착될 수 있다. 이는 노출된 표면들(30)과 평행한, 노출된 표면들(30)에 수직인 방향에서 금속 기판(22)의 에칭 표면들의 전기장이 더욱 강하게 지향되게 하며, 이는 금속 기판(22)의 이방성 에칭을 용이하게 할 수 있다. 본 명세서에서 이용된 바와 같이, 이방성 에칭은 노출된 표면들(30)에 수직인 방향의 에칭 레이트(단위 시간 당 에칭 거리로서 측정됨)가 노출된 표면들(30)과 평행한 방향의 에칭 레이트보다 더 큰 에칭을 지칭할 수 있다. 시간이 피처의 측?향 에칭 및 수직 에칭에 대해 동일하기 때문에, 에칭 레이트를 결정하기 위한 한 기법은 측방향 에칭 범위 및 수직 에칭 범위를 결정하고 이들 둘을 비교하는 것이다. 측방향 에칭 범위는 피처에 대한 최대 측방향 에칭 범위(예를 들어, 피처의 직경)을 측정하고, 포토레지스트 개구의 직경을 차감하고, 2로 나눔으로써 결정될 수 있다. 이는 측방향 에칭 거리를 제공한다. 수직 에칭 거리는 피처의 최대 깊이이다. 측방향 에칭 거리를 수직 에칭 거리로 나눔으로써, 측방향 에칭 레이트 대 수직 에칭 레이트의 비가 결정된다. 등방성 에칭의 경우, 측방향 에칭 레이트 대 수직 에칭 레이트의 비는 약 1(예를 들어, 1보다 더 큼)이다. 이방성 에칭의 경우, 측방향 에칭 레이트 대 수직 에칭 레이트의 비는 약 0.75 미만 또는 0.6 미만, 약 0.5, 또는 약 0.5 미만과 같이 1 미만이다.
몇몇 예들에서, 금속 기판(22)의 이방성 에칭을 용이하게 하는 것 외에도, 전기 전도성 층(32)은 포토레지스트 층(24)에 부착하여, 특히 금속 기판(22)의 부분들이 전기화학 에칭 동안 포토레지스트 층(24) 하에서 제거되는 시기 동안 포토레지스트 층(24)을 강화 및/또는 보강할 수 있다.
도 1의 기법은 또한 금속 기판(22)에서 피처들을 전기 화학적으로 에칭하는 것(16)을 포함한다. 도 5는 금속 기판(22)을 전기 화학적으로 에칭하기 위한 예시적인 시스템(40)을 예시하는 개념도이다. 도 5에서 예시된 예시적인 시스템(40)은 에칭될 아티클(52)이 잠기는 전해질 용액(44)을 포함하는 컨테이너(42)를 포함한다. 아티클(52)은 도 4에 관하여 설명되고 도 4에서 예시된 아티클과 유사하거나 실질적으로 동일할 수 있고, 금속 기판(22), 금속 기판(22)의 표면 상의 포토레지스트 층(24) 및 포토레지스트 층(24)상의 전기 전도성 층(32)을 포함할 수 있다. 몇몇 예들에서, 도 5에서 예시되지 않았지만, 포토레지스트 층(24)은 애노드(46)와 접촉하는 표면(54) 및 노출된 표면들(30)을 제외하고 금속 기판(22)의 표면들을 실질적으로 커버할 수 있어서, 전해질 용액(44)은 금속 기판(22)이 에칭되고 있는 위치들을 제외하고 기판(22)에 접촉하지 않게 된다.
금속 기판(22)은 제 1 전극(46)에 접촉하고 전기적으로 커플링된다. 제 1 전극(46)은 애노드일 수 있고, 전해질 용액(44)에 잠긴다. 제 1 전극(46)은, 캐소드(48)에 또한 전기적으로 커플링되는 전압 소스(50)에 전기적으로 커플링된다. 캐소드(48)는 전해질 용액(44)에 또한 잠긴다.
전압 소스(50)는 전해질 용액(44) 내에서 전기장을 생성하는, 애노드(46)와 캐소드(48) 사이에 전압 차이를 인가한다. 금속 기판(22)이 전기적으로 커플링된 애노드(46)에 접촉할 때, 금속 기판(22)은 애노드로서 작용하고, 이에 따라 전기장은 캐소드(48)와 금속 기판(22) 간에 연장된다. 전기 전도성 층(32)은, 전기 전도성 층(32)이 금속 기판(22)과 접촉하는 위치를 제외하고, 전기장으로부터의 차폐물(shield)로서 작용한다. 이는 (노출된 표면들(30)에서 그리고 에칭 프로세스 동안 금속 기판(22) 내에서) 전기장이, 노출된 표면들(30)과 평행한 방향에서 보다, 노출된 표면들(30)에 실질적으로 수직인 방향에서 더 큰 크기를 갖도록 성형되게 한다. 이는 노출된 표면들(30)과 평행한 방향에서 보다, 노출된 표면들(30)에 수직인 방향에서 에칭 레이트가 더 큰, 금속 기판(22)의 이방성 에칭을 야기할 수 있다.
에칭 깊이는 캐소드(48)와 애노드(46) 간에 인가된 전압에 의해, 그리고 전압이 인가되는 시간(에칭 시간)에 의해 제어될 수 있다. 위에서 설명된 바와 같이, 포토레지스트 층(24) 및 전기 전도성 층(32)을 증착하는데 이용되는 증착 프로세스가 실질적으로 균일한 두께들을 갖는 층들(24 및 32)을 발생시키기 때문에, 각각의 피처에 대한 에칭 깊이는 실질적으로 동일할 수 있다. 몇몇 예들에서, 상이한 포토레지스트 패턴들을 갖는 복수의 에칭 단계들을 포함하는 에칭 프로세스들이 상이한 깊이들을 갖는 피처들을 형성하는데 이용될 수 있다. 몇몇 예들에서, 피처들은 금속 기판(22)의 두께를 통해(예를 들어, 냉각 홀들과 같은 홀들을 통해) 연장할 수 있다. 다른 예들에서, 피처들은 금속 기판(22)의 두께를 통해 부분적으로 연장할 수 있다(예를 들어, 오목부(depression)들 또는 채널들).
이방성 전기화학 에칭은, 복수의 피처들의 병렬 형성으로 인해 금속 기판 상의 복수의 피처들의 경제적 형성을 용이하게 할 수 있다. 몇몇 예들에서, 이방성 전기화학 에칭은 등방성 에칭에 비해 피처들의 높은 지역 밀도를 용이하게 할 수 있다.
예들
비교 예 1
도 6은 포토레지스트 층으로 코팅된 예시적인 금속 기판을 예시하는 이미지이다. 금속 기판은 약 1 인치(약 2.54cm) x 약 1 인치(약 2.54cm)로 측정된다. 금속 기판은 금속 기판에 복수의 피처들을 형성하기 위해 기본 전기화학 에칭 프로세스를 이용하여 에칭되었다.
예 1
도 7은 포토레지스트 층 및 전기 전도성 층으로 코팅된 예시적인 금속 기판을 예시하는 이미지이다. 전기 전도성 층은 포토레지스트 층에 미리 결정된 패턴을 형성하기 위해 포토레지스트 층이 현상된 이후 포토레지스트 층의 표면에 도포된다. 전기 전도성 층은 브리티시 콜롬비아, 서레이 소재의 M.G.Chemicals®로부터의 상표 지명인 Super ShieldTM하에서 이용 가능한 아크릴 바인더 내의 니켈 조각을 포함하는 페인트로 샘플에 분사함으로써 증착되었다. 포토레지스트 층의 현상이 아래 놓이는 금속 기판 표면을 노출시키는 위치들에서, 전기 전도성 층은 금속 기판 표면에 접촉한다.
도 8은 포토레지스트 층 및 전기 전도성 층으로 코팅된 금속 기판의 예시적인 단면도를 예시하는 이미지이다. 도 8의 이미지는 도 7의 이미지의 단면이다. 도 8에서 도시된 바와 같이, 전기 전도성 층은 포토레지스트 층 상에 형성되고, 현상될 때 포토레지스트 층이 제거된 위치들에서 금속 기판과 접촉한다.
예 2
도 9는 전기화학 에칭 프로세스 동안 전기장을 결정하기 위한 예시적인 모델을 예시하는 개념도이다. 모델은 에칭될 금속 기판에 접촉하는 애노드, 금속 기판에 형성되는 에칭된 캐비티, 금속 기판의 표면 상에 형성되는 포토레지스트 마스크, 전해질 및 전해질에 접촉하는 캐소드를 포함한다. 하나의 모델에서, 포토레지스트 마스크만이 금속 기판 위에 존재한다. 제 2 모델에서, 얇은 구리층이 포토레지스트 위에 형성된다.
전기장이 Ansys 소프트웨어를 이용하여 모델링되었다. 도 10a 및 도 10b는 각각, 전기 전도성 구리층을 갖지 않거나 전기 전도성 구리층을 동반한 전기화학 에칭 동안 예시적인 전기장 벡터들을 예시하는 개념도이다. 도 10A에서 도시된 바와 같이, 금속 기판의 부분적으로 에칭된 표면 상의 전기장은, 포토레지스트 층 만이 금속 기판의 표면 상에 존재할 때 실질적으로 균일하다. 대조적으로, 전기 전도성 구리층이 포토레지스트 층의 표면 상에 존재할 때, 전기장 벡터들의 크기는 부분적으로 에칭된 표면의 하부에서 더 크다. 어떠한 이론에 의해서도 얽매이게 되기를 바라진 않으면서, 부분적으로 에칭된 표면의 하부는 캐소드까지의 직접적인 전기적 시야(direct electrical line of sight)를 갖고, 캐소드에 의해 생성된 전기장의 방향에 실질적으로 수직이다. 전기 전도성 구리 층이 포토레지스트 층의 표면 상에 존재할 때, 전기 전도성 코팅은 부분적으로 에칭된 표면의 측벽들을 부분적으로 차폐하며, 이는 이들 표면들의 에칭 레이트를 감소시킨다.
비교 예 2
도 11은 등방성 전기화학 에칭 이후 예시적인 금속 기판의 단면도를 예시하는 마이크로그래프이다. 도 11에서 도시된 바와 같이, 피처의 직경은 약 0.0492 인치(약 1250 마이크로미터)이고 깊이는 약 0.0185 인치(약 470 마이크로미터)이다. 도 11에서 도시되지 않았지만, 마스크 개구의 직경은 약 0.010 인치(약 254 마이크로미터)이다. 측방향 에칭 거리는 이에 따라 약 0.0492 인치(약 1250 마이크로미터) - 0.010 인치(약 254 마이크로미터) = 0.0392 인치(약 995.7 마이크로미터) / 2 = 0.0196 인치(약 497.8 마이크로미터)이며, 이는 약 0.0185 인치(약 470 마이크로미터)의 에칭 길이의 1.05배이다. 이는 등방성 에칭을 나타낸다.
예 3
도 12는 이방성 전기화학 에칭을 이용하여 금속 기판에 형성되는 피처의 예시적인 상부도를 예시하는 이미지이다. 도 13은 피처의 중심선에서 측정된, 도 12에서 도시된 피처의 예시적인 프로파일을 예시하는 도면이다. 피처는 포토레지스트 층 상의, Super ShieldTM로부터 형성된 전기 전도성 층을 이용하여 에칭되었다. 측정된 프로파일은, 피처의 상부에서 최대 측방향 에칭 거리는 약 0.0401 인치(약 1017.4 마이크로미터)의 홀의 직경 및 약 0.010 인치(약 254 마이크로미터)의 마스크 개구 직경에 기초하여, 약 0.015 인치(약 382 마이크로미터)라는 것을 보여준다. 에칭 깊이는 금속 기판의 깊이였던 약 0.0265 인치(약 674.3 마이크로미터)이다. 이는 약 0.566의 에칭 폭 대 에칭 깊이 비를 발생시키며, 이는 이방성 에칭을 표시한다. 홀의 하부의 직경은 약 0.0179 인치(약 454 마이크로미터)이다.
예 4
도 14a 내지 도 14c는 이방성 전기화학 에칭을 이용하여 금속 기판들에 형성되는 피처들의 예시적인 이미지들이다. 각각의 도면들은 또한 피처들 각각에 대한 측방향 에칭 거리 대 수직 에칭 거리의 비를 예시한다. 도 14a 및 도 14b의 피처들은, 금속 기판의 두께를 통해 연장하지 않은 막힌 홀들(blind holes)이다. 도 14c의 피처는, 금속 기판의 깊이를 통해 연장하는 관통 홀(through hole)이다. 피처들의 깊이는 에칭 시간을 제어함으로써 제어되는데; 더 긴 에칭 시간은 더 깊은 피처들을 생성하고, 다른 팩터들도 동일하다. 도 14a에서 예시된 피처의 경우, 측방향 에칭 거리 대 수직 에칭 거리의 비는 약 0.57이다. 도 14b에서 예시된 피처의 경우, 측방향 에칭 거리 대 수직 에칭 거리의 비는 약 0.59이다. 도 14c에서 예시된 피처의 경우, 측방향 에칭 거리 대 수직 에칭 거리의 비는 약 0.46이다.
비교 예 3 및 예 5
도 15a 및 도 15b는 각각 등방성 전기화학 에칭 및 이방성 전기화학 에칭을 이용하여 금속 기판들에 형성되는 마이크로채널들을 예시하는 개념적인 이미지들이다. 도 15a에 비교하여 도 15b에 예시된 바와 같이, 이방성 전기화학 에칭은 유사한 피처 깊이에 대하여 피처들의 더 높은 지역 밀도를 허용할 수 있다.
다양한 예들이 설명되었다. 이들 및 다른 예들이 이어지는 청구항들의 범위 내에 있다.

Claims (19)

  1. 방법에 있어서,
    금속 기판의 표면 상에 포토레지스트 층을 형성하는 단계;
    상기 금속 기판의 표면의 부분을 노출시키는 패턴을 정의하도록 상기 포토레지스트 층을 현상(developing)하는 단계;
    상기 포토레지스트 층의 표면 및 상기 금속 기판의 표면의 노출된 부분들 상에 전기 전도성 층을 형성하는 단계로서, 상기 전기 전도성 층은 상기 금속 기판의 표면의 노출된 부분들에 접촉하는 것인, 상기 전기 전도성 층을 형성하는 단계;
    상기 기판, 상기 포토레지스트 층 및 상기 전기 전도성 층을 전해질 용액에 잠기게 하는(submerging) 단계; 및
    상기 금속 기판에 적어도 하나의 피처(feature)를 형성하기 위해, 상기 전기 전도성 층이 상기 금속 기판의 표면의 노출된 부분들에 접촉하는 상기 금속 기판을 이방성으로 에칭하기 위해 상기 전해질 용액에 잠긴 캐소드와 애노드 사이에 전압을 인가하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 층의 표면 및 상기 금속 기판의 표면의 노출된 부분들 상에 상기 전기 전도성 층을 형성하는 단계는, 기상 증착 프로세스를 이용하여 상기 전기 전도성 층을 증착하는 단계를 포함하는 것인, 방법.
  3. 제 2 항에 있어서,
    상기 기상 증착 프로세스는 스퍼터링(sputtering), 화학 기상 증착, 물리적 기상 증착 및 직접 기상 증착 중 적어도 하나를 포함하는 것인, 방법.
  4. 제 1 항에 있어서,
    상기 포토레지스트 층의 표면 및 상기 금속 기판의 표면의 노출된 부분들 상에 상기 전기 전도성 층을 형성하는 단계는, 페인팅(painting), 분사(spraying), 딥 코팅(dip coating) 및 스핀 코팅(spin coating) 중 적어도 하나에 의해 상기 전기 전도성 층을 증착하는 단계를 포함하는 것인, 방법.
  5. 제 1 항에 있어서,
    상기 포토레지스트 층의 표면 및 상기 금속 기판의 표면의 노출된 부분들 상에 상기 전기 전도성 층을 형성하는 단계는,
    무전해 도금(electroless plating)을 이용하여 전기 전도성 금속 또는 합금을 포함하는 제 1 층을 형성함으로써; 그리고
    전기도금(electroplating)을 이용하여 상기 제 1 층 상에 전기 전도성 금속 또는 합금을 포함하는 제 2 층을 형성함으로써, 상기 전기 전도성 층을 증착하는 단계를 포함하는 것인, 방법.
  6. 제 5 항에 있어서,
    상기 전기 전도성 금속 또는 합금은 니켈 또는 니켈 합금을 포함하는 것인, 방법.
  7. 제 1 항에 있어서,
    상기 전기 전도성 층은 상기 금속 기판의 표면에 실질적으로 수직인 방향에서 측정된, 실질적으로 균일한 두께를 포함하는 것인, 방법.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 피처의 깊이는 상기 에칭 시간에 의해 적어도 부분적으로 결정되는 것인, 방법.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 피처는 관통 홀, 막힌 홀, 및 채널 중 적어도 하나를 포함하는 것인, 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 피처의 최대 측방향 에칭 거리 대 상기 적어도 하나의 피처의 최대 수직 에칭 거리의 비는 1.0 미만인 것인, 방법.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 피처의 최대 측방향 에칭 거리 대 상기 적어도 하나의 피처의 최대 수직 에칭 거리의 비는 약 0.6 미만인 것인, 방법.
  12. 아티클(article)에 있어서,
    금속 기판;
    상기 금속 기판의 표면 상의 포토레지스트 층으로서, 상기 포토레지스트 층은 상기 금속 기판의 표면의 부분들을 노출시키는 패턴을 정의하는 것인, 상기 포토레지스트 층; 및
    상기 포토레지스트 층의 표면 및 상기 금속 기판의 표면의 노출된 부분들 상의 전기 전도성 층을 포함하고,
    상기 전기 전도성 층은 상기 금속 기판의 표면의 노출된 부분들과 접촉하는 것인, 아티클.
  13. 제 12 항에 있어서,
    상기 전기 전도성 층은,
    무전해 도금(electroless plating)을 이용하여 형성되는, 전기 전도성 금속 또는 합금을 포함하는 제 1 층; 및
    전기 도금(electroplating)을 이용하여 형성되는, 상기 제 1 층 상의, 전기 전도성 금속 또는 합금을 포함하는 제 2 층을 포함하는 것인, 아티클.
  14. 제 13 항에 있어서,
    상기 전기 전도성 금속 또는 합금은 니켈 또는 니켈 합금을 포함하는 것인, 아티클.
  15. 제 12 항에 있어서,
    상기 전기 전도성 층은 상기 금속 기판의 표면에 실질적으로 수직인 방향에서 측정된, 실질적으로 균일한 두께를 포함하는 것인, 아티클.
  16. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 금속 기판의 표면의 노출된 부분에 인접한 상기 금속 기판의 표면에 형성되는 피처(feature)를 더 포함하고, 상기 피처는 1.0 미만인, 최대 측방향 에칭 거리 대 최대 수직 에칭 거리의 비를 정의하는 것인, 아티클.
  17. 제 16 항에 있어서,
    상기 최대 측방향 에칭 거리 대 상기 최대 수직 에칭 거리의 비는 약 0.75 미만인 것인, 아티클.
  18. 제 16 항에 있어서,
    상기 최대 측방향 에칭 거리 대 상기 최대 수직 에칭 거리의 비는 약 0.6 미만인 것인, 아티클.
  19. 제 16 항에 있어서,
    상기 피처는 전기화학 에칭에 의해 형성되는 것인, 아티클.
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