KR20150104165A - 메모리 대기 시간 관리 - Google Patents

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Abstract

메모리 대기 시간 동작들을 관리하기 위한 장치, 시스템들 및 방법들이 기술된다. 일 실시예에서, 전자 디바이스는 원격 메모리 디바이스로부터 데이터를 수신하고, 데이터를 로컬 캐시 메모리에 저장하고, 데이터와 연관되는 오류 정정 부호 표시자를 수신하고, 및 오류 정정 부호 표시자에 응답하여 데이터 관리 정책을 구현하기 위한 프로세서 및 메모리 컨트롤 로직을 포함한다. 다른 실시예들도 개시되고 청구된다.

Description

메모리 대기 시간 관리{MEMORY LATENCY MANAGEMENT}
본 개시는 일반적으로 전자 장치 분야에 관한 것이다. 보다 상세하게는, 본 발명의 몇몇 실시예들은 일반적으로 메모리 대기 시간 관리(memory latency management)와 관련된다.
몇몇 메모리 시스템들은 휘발성 메모리로 종종 구체화되고 또한 캐시 메모리로서 기능할 수 있는 로컬 고속 액세스 메모리, 및 예를 들어 상 변화 메모리, NAND 메모리 또는 그와 유사한 것 또는 심지어 자성 또는 광 메모리인 비휘발성 메모리를 포함할 수 있는 하나 이상의 원격 메모리 디바이스들을 이용하여 구현될 수 있다.
원격 메모리 디바이스들은 로컬 캐시 메모리보다 더 큰 대기 시간을 가지며, 이것은 시스템 성능에 부정적 영향을 미친다. 따라서, 대기 시간을 향상시키기 위한 기법이 유용성을 가질 수 있다.
상세한 설명이 첨부 도면들을 참조하여 제공된다. 도면들에서, 참조 번호의 최 좌측 숫자(들)는 그 참조 번호가 처음 등장하는 도면을 식별한다. 상이한 도면들에서 동일한 참조 번호들을 사용하는 것은 유사한 또는 동일한 항목들을 나타낸다.
도 1은 본 명세서에서 논의되는 다양한 실시예들에 따라서 메모리 대기 시간 관리를 구현하기 위한 장치의 컴포넌트들의 도식적 블록도 도해이다.
도 2는 본 명세서에서 논의되는 다양한 실시예들에 따라서 메모리 대기 시간 관리를 구현하기 위한 방법에서의 동작들을 도해하는 흐름도이다.
도 3-5는 본 명세서에서 논의되는 다양한 실시예들에 따라 메모리 대기 시간 관리를 구현하기 위한 방법에서의 동작들을 묘사하는 타임 라인들의 도식적 도해들이다.
도 6-10은 본 명세서에서 논의되는 다양한 실시예들에 따라서 메모리 대기 시간 관리를 실행하기 위해 적응될 수 있는 전자 디바이스들의 도식적 블록도 도해들이다.
몇몇 메모리 시스템들은 휘발성 메모리로 자주 구체화되고 또한 캐시 메모리로서 기능할 수 있는 로컬 고속 액세스 메모리, 및 예를 들어 동적 랜덤 액세스 메모리 또는 심지어 자성 또는 광 메모리인 비휘발성 메모리를 포함할 수 있는 하나 이상의 원격 메모리 디바이스들을 이용하여 구현될 수 있다. 예를 들면, 원격 메모리 디바이스들은 그 각각이 하나 이상의 메모리 랭크들을 포함할 수 있고 이 메모리 랭크들은 다음으로 하나 이상의 DRAM(Dynamic Random Access Memory) 칩들을 포함할 수 있는 하나 이상의 DIMM들(direct in-line memory modules)을 포함할 수 있거나, 또는 예를 들어 상 변화 메모리, NAND 메모리 또는 그와 유사한 것인 비휘발성 메모리를 포함할 수 있다. 몇몇 전자 디바이스들(예를 들어, 스마트 폰들, 태블릿 컴퓨터들, 및 그와 유사한 것)은 하나 이상의 DRAM들로 구성되는 더 단순한 원격 메모리 시스템들을 포함할 수 있다.
원격 메모리 디바이스들은 판독 오류들을 검출하고 정정하기 위한 오류 정정 부호(error correction code: ECC) 알고리즘들을 구현할 수 있다. 예시적 ECC 알고리즘들은 BCH 오류 정정 부호 및 리드 솔로몬 알고리즘들을 포함한다. 그와 같은 ECC 알고리즘들은 원격 메모리 디바이스(들)에 의해 구현되는 판독 동작들에 추가적 대기 시간을 도입한다. 다양한 실시예들에서, 본 명세서에서 기술되는 기법들은 호스트에의 데이터 전송과 함께 ECC 정정 로직을 파이프라이닝함으로써 원격 메모리 디바이스(들)로 하여금 ECC 알고리즘이 완료되기 전에 판독 동작 동안 획득되는 데이터를 반환하도록 허용함으로써 그와 같은 대기 시간을 줄인다. 데이터 요청을 발생시킨 컨트롤러는 원격 메모리 디바이스로부터 ECC 표시자를 기다리는 한편 로컬 메모리에 원격 메모리 디바이스(들)로부터 수신되는 데이터를 저장하도록 구성될 수 있다. 원격 메모리 디바이스에 의해 구현되는 ECC 알고리즘이 데이터에서 어떤 오류들도 검출하지 못한 경우에는, 원격 메모리 디바이스는 데이터가 양호하다는 것을 표시하는 ECC 표시자를 포워딩하고 데이터 요청을 발생시킨 컨트롤러는 데이터를 처리할 수 있다. 대조적으로, 원격 메모리 디바이스에 의해 구현되는 ECC 알고리즘이 데이터에서 오류들을 검출한 경우에는, 원격 메모리 디바이스는 데이터가 불완전하다는 것을 표시하는 ECC 표시자를 포워딩하고, 데이터 요청을 발생시킨 컨트롤러는 데이터 처리로 진행하기 전에 정정된 데이터를 수신하고자 기다린다.
본 명세서에서 논의된 기법들은 DIMM이 되도록 보통 조립되는 다중 DRAM 칩, 및 예를 들어 상 변화 메모리 또는 NAND 메모리인 비휘발성 메모리를 포함하는 메모리 시스템을 포함할 수 있는 다양한 컴퓨팅 시스템들(예를 들어, 서버들, 데스크톱들, 노트북들, 스마트폰들, 태블릿들, 휴대용 게임 콘솔들, 기타 등등을 포함함)에 제공될 수 있다. 그와 같은 실시예들에서, 각각의 DRAM은 개별 리프레시 컨트롤 로직을 포함할 수 있다. 대안적으로, 리프레시 컨트롤 로직은 DIMM에서의 다중 DRAM에 대한 동작들을 제어하기 위해 DIMM 레벨로 구현될 수 있다.
이하의 설명에서, 다양한 실시예에 대한 철저한 이해를 제공하기 위해 수많은 구체적인 상세 사항들이 제시된다. 그러나, 본 발명의 다양한 실시예들은 구체적인 상세 사항들 없이도 실시될 수 있다. 기타 경우들에서, 본 발명의 특정 실시예들을 불명료하게 하지 않기 위해 공지의 방법, 절차, 컴포넌트, 및 회로는 상세히 기술되지 않았다. 게다가, 본 발명의 실시예들의 다양한 양태들이 집적 반도체 회로들("하드웨어"), 하나 이상의 프로그램들("소프트웨어")이 되도록 조직되는 컴퓨터 판독가능 명령어들, 또는 하드웨어와 소프트웨어의 어떤 조합과 같은 다양한 수단을 이용하여 실행될 수 있다. 본 개시의 목적을 위해 "로직"이라고 하는 표현은 하드웨어, 소프트웨어, 또는 이들의 어떤 조합을 의미한다.
도 1은 본 명세서에서 논의되는 다양한 실시예들에 따라서 메모리 대기 시간 관리를 구현하기 위한 장치의 컴포넌트들의 도식적 블록도 도해이다. 도 1을 참조하면, 몇몇 실시예들에서 중앙 처리 장치(CPU) 패키지(100)는 제어 허브(120)에 결합되는 하나 이상의 CPU들(110), 및 로컬 메모리(130)를 포함할 수 있다. 제어 허브(120)는 메모리 컨트롤러(122) 및 메모리 인터페이스(124)를 포함한다.
메모리 인터페이스(124)는 통신 버스(160)에 의해 하나 이상의 원격 메모리 디바이스들(140)에 결합된다. 메모리 디바이스(140)는 컨트롤러(142) 및 하나 이상의 메모리 뱅크들(150)을 포함할 수 있다. 다양한 실시예들에서, 메모리 뱅크들(150)은 비휘발성 메모리, 예를 들어 상 변화 메모리, NAND(플래시) 메모리, FeTRAM(ferroelectric random-access memory), 나노 와이어 기반 비휘발성 메모리, 멤리스터 기술을 수용하는 메모리, SRAM(static random access memory), PCM(phase change memory)과 같은 3차원(3D) 크로스 포인트 메모리, STT-RAM(spin-transfer torque memory) 또는 NAND 메모리를 이용하여 구현될 수 있다. 예를 들어, 몇몇 실시예들에서 메모리 디바이스(들)(140)는 통신 링크를 컨트롤러(142)에게 제공하는 메모리 채널(144)에 결합되는 하나 이상의 DIMM들을 포함할 수 있다. 메모리 디바이스(들)(140)에서의 메모리 뱅크(들)(150)의 특정 구성은 결정적이지 않다.
전술한 바와 같이, 몇몇 실시예들에서 메모리 컨트롤러(122)의 로직은 메모리 디바이스(들)(140)에서 판독 동작들과 연관되는 메모리 대기 시간을 관리하기 위해 메모리 디바이스(들)에서의 컨트롤러(142)의 로직과 협력한다. 메모리 컨트롤러(122)와 컨트롤러(142)에 의해 구현되는 동작들이 도 2를 참조하여 기술될 것이다. 도 2를 참조하면, 동작(210)에서 메모리 컨트롤러(122)는 호스트로부터, 예를 들어 CPU(110) 또는 컨트롤 허브(120)에 결합되는 또 다른 프로세서상에서 실행되는 애플리케이션으로부터 데이터에 대한 요청을 수신한다. 동작(215)에서 메모리 컨트롤러(122)는 애플리케이션에 의해 요청되는 데이터에 대한 데이터 요청을 생성한다. 데이터 요청은 메모리 인터페이스(124)와 버스(160)를 경유해 메모리 디바이스(들)(140)에서의 컨트롤러(142)에게 포워딩된다.
동작(220)에서 컨트롤러(142)는 데이터 요청을 수신하고, 동작(225)에서 컨트롤러(142)는 메모리 뱅크(들)(150)로부터 데이터 요청과 연관되는 데이터를 검색한다. 동작(230)에서 컨트롤러(142)는 버스(160)가 유휴인지를 결정한다. 동작(230)에서 데이터 버스(160)는 유휴가 아니라면(예를 들어, 데이터 버스(160)가 데이터를 전송하기 위해 이용되고 있다면) 컨트롤은 동작(235)에게 넘겨지고, 컨트롤러(142)는 메모리 뱅크(들)(150)로부터 검색되는 데이터에서 판독 오류들을 검출하고 정정하기 위해 ECC 알고리즘을 구현한다. 동작(240)에서 메모리 뱅크(들)(150)로부터 검색되는 데이터가 버스(160)를 경유해 메모리 인터페이스(124)에게 전송된다.
동작(270)에서 메모리 컨트롤러(122)는 버스(160)를 경유해 데이터를 수신한다. 동작(275)에서 메모리 컨트롤러(122)는 데이터가 판독 오류들을 가지는지를 평가한다. 데이터가 이미 ECC 검출과 정정 처리를 받았으므로, 데이터는 오류들을 갖지 않을 것이고, 따라서 컨트롤은 동작(285)에게 넘겨지고 데이터는 호스트에게 반환된다.
이러한 동작들과 연관되는 대기 시간의 타임 라인이 도 3에 도해된다. 도 3을 참조하면, 제1 대기 시간(310)은 명령 처리와 연관되고 제2 대기 시간(315)은 메모리 뱅크(들)(150)로부터 데이터를 판독하는데 있어서의 판독 액세스 대기 시간과 연관된다. 제3 대기 시간(320)은 메모리 뱅크(들)(150)로부터 컨트롤러(142)로의 데이터 전송과 연관된다. 제4 대기 시간(325)은 ECC 검사 및 정정 절차(325)와 연관된다. 제5 대기 시간은 메모리 디바이스(들)(140)로부터 컨트롤 허브(120)로의 데이터 전송과 연관된다. 전체 대기 시간은 도 3에 도해된 제각기 대기 시간들의 합에 대응한다.
도 2를 다시 참조하면, 동작(230)에서 데이터 버스(160)가 유휴이면 컨트롤은 동작(245)에게 넘겨지고 컨트롤러(142)는 요청된 데이터에 대한 ECC 검사를 실행하는데 필요한 시간을 추정한다. 몇몇 실시예들에서, 판독 동작들은 고정되고 알려진 크기를 가져서 컨트롤러가 ECC 동작이 얼마나 걸릴지를 미리 결정할 수 있게 된다.
동작(250)에서 컨트롤러(142)는 동작(245)에서 결정되는 ECC 지연 시간에 대응하는 시간량만큼 데이터 송신 지연을 구현하고, 이후 동작(255)에서 컨트롤러(142)는 데이터 버스(160)를 경유해 메모리 디바이스(들)(140)로부터 메모리 인터페이스(124)로의 요청된 데이터의 데이터 전송을 개시한다. 동작(260)에서 컨트롤러(142)는 데이터에 대한 ECC 검사를 실행하고 동작(265)에서 컨트롤러(142)는 데이터 버스를 경유해 ECC 표시자를 메모리 인터페이스(124)에게 전송한다.
동작(270)에서 메모리 컨트롤러(122)는 버스(160)를 경유해 데이터 및 ECC 표시자를 수신한다. 동작(275)에서 메모리 컨트롤러(122)는 데이터가 판독 오류들을 가지는지를 평가한다. 일 실시예에서 컨트롤러(142)는 ECC 검사가 하나 이상의 판독 오류들이 메모리 뱅크(들)(150)로부터 데이터를 판독하는데 있어서 발생했다는 것을 결정할 때 재시도 또는 장애 ECC 표시자를 전송할 수 있다. 동작(275)에서 오류가 표시되지 않으면, 컨트롤은 동작(285)에게 넘겨지고 컨트롤러(122)는 호스트에게 데이터를 반환한다.
이들 동작들과 연관되는 대기 시간의 타임 라인이 도 4에 도해된다. 도 4를 참조하면, 제1 대기 시간(310)은 명령 처리와 연관되고 제2 대기 시간(315)은 메모리 뱅크(들)(150)로부터 데이터를 판독하는데 있어서의 판독 액세스 대기 시간과 연관된다. 제3 대기 시간(320)은 메모리 뱅크(들)(150)로부터 컨트롤러(142)로의 데이터 전송과 연관된다. 도 4에 도해된 것과 같이, 메모리 디바이스(들)(140)로부터 컨트롤 허브(120)로의 데이터 전송은 데이터가 메모리 뱅크(들)(150)로부터 컨트롤러(142)로 전송되고 있는 동안 시작된다. 그러므로 이 동작과 연관되는 대기 시간은 제거된다. 제4 대기 시간(325)은 ECC 검사 절차(325)와 연관된다. 전체 대기 시간은 도 4에 도해되는 제각기 대기 시간들의 합에 대응한다.
도 2를 다시 참조하면, 동작(275)에서 오류가 표시되면, 이후 컨트롤은 동작(280)에게 넘겨지고, 컨트롤러(122)는 수신된 데이터를 스크랩하고 또한 컨트롤러(142)가 데이터를 호스트에게 반환(동작(285))하기 전에 정정된 데이터를 보내는 것을 기다린다.
이들 동작들과 연관되는 대기 시간의 타임 라인이 도 5에 도해된다. 도 5를 참조하면, 제1 대기 시간(310)은 명령 처리와 연관되고 제2 대기 시간(315)은 메모리 뱅크(들)(150)로부터 데이터를 판독하는데 있어서의 판독 액세스 대기 시간과 연관된다. 제3 대기 시간(320)은 메모리 뱅크(들)(150)로부터 컨트롤러(142)로의 데이터 전송과 연관된다. 도 5에 도해된 것과 같이, 메모리 디바이스(들)(140)로부터 컨트롤 허브(120)로의 데이터 전송은 데이터가 메모리 뱅크(들)(150)로부터 컨트롤러(142)로 전송되고 있는 동안 시작된다. 그러므로 이 동작과 연관되는 대기 시간은 제거된다. 제4 대기 시간(325)은 ECC 검사 및 정정 절차(325)와 연관된다. 제5 대기 시간(335)은 ECC 정정 절차(335)와 연관되고 제6 대기 시간(340)은 메모리 디바이스(들)(150)로부터 메모리 뱅크들(150)과 컨트롤러(142)까지의 정정된 데이터의 전송과 연관된다. 전체 대기 시간은 도 5에 도해된 제각기 대기 시간들의 합에 대응한다.
전술한 바와 같이, 몇몇 실시예들에서 전자 디바이스는 컴퓨터 시스템으로서 구체화될 수 있다. 도 6은 본 발명의 실시예에 따른 컴퓨팅 시스템(600)의 블록도를 도해한다. 컴퓨팅 시스템(600)은 상호접속 네트워크(또는 버스)(604)를 경유해 통신하는 하나 이상의 중앙 처리 장치(들)(CPU들)(602) 또는 프로세서들을 포함할 수 있다. 프로세서들(602)은 범용 프로세서, 네트워크 프로세서[컴퓨터 네트워크(603)를 통해 통신되는 데이터를 처리함], 또는 기타 유형의 프로세서[RISC(reduced instruction set computer) 프로세서 또는 CISC(complex instruction set computer)를 포함함]를 포함할 수 있다. 게다가, 프로세서들(602)은 단일 또는 다중 코어 설계를 가질 수 있다. 다중 코어 설계를 가지는 프로세서들(602)은 동일한 집적 회로(IC) 다이상에 서로 다른 유형의 프로세서 코어들을 통합할 수 있다. 또한, 다중 코어 설계를 가지는 프로세서들(602)은 대칭 또는 비대칭 멀티프로세서들로서 구현될 수 있다. 실시예에서, 프로세서들(602) 중 하나 이상은 도 1의 프로세서들(102)과 동일하거나 유사할 수 있다. 예를 들어, 프로세서들(602) 중 하나 이상은 도 1-3을 참조하여 논의된 컨트롤 유닛(120)을 포함할 수 있다. 또한, 도 3-5를 참조하여 논의된 동작들은 시스템(600)의 하나 이상의 컴포넌트들에 의해 실행될 수 있다.
칩셋(606)은 또한 상호접속 네트워크(604)로 통신할 수 있다. 칩셋(606)은 MCH(memory control hub)(608)를 포함할 수 있다. MCH(608)는 메모리(612)[도 1의 메모리(130)와 동일하거나 유사할 수 있음]와 통신하는 메모리 컨트롤러(610)를 포함할 수 있다. 메모리(412)는 CPU(602), 또는 컴퓨팅 시스템(600)에 포함되는 임의의 디바이스에 의해 실행될 수 있는 명령어들의 시퀀스들을 포함하여 데이터를 저장할 수 있다. 본 발명의 일 실시예에서, 메모리(612)는 RAM(random access memory), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM)과 같은 하나 이상의 휘발성 스토리지(또는 메모리) 디바이스들, 또는 기타 유형의 스토리지 디바이스들을 포함할 수 있다. 하드 디스크와 같은 비휘발성 메모리도 활용될 수 있다. 다중 CPU 및/또는 다중 시스템 메모리와 같은 추가 디바이스들이 상호접속 네트워크(604)를 경유해 통신할 수 있다.
MCH(608)는 또한 디스플레이 디바이스(616)와 통신하는 그래픽 인터페이스(614)를 포함할 수 있다. 본 발명의 일 실시예에서, 그래픽 인터페이스(614)는 AGP(accelerated graphics port)를 경유해 디스플레이 디바이스(616)와 통신할 수 있다. 본 발명의 실시예에서, 예를 들어, 비디오 메모리 또는 시스템 메모리와 같은 스토리지 장치에 저장되는 이미지의 디지털 표현을 디스플레이(616)에 의해 해석되고 표시되는 디지털 신호로 번역하는 신호 변환기를 통해, (평판 패널 디스플레이와 같은) 디스플레이(616)는 그래픽 인터페이스(614)와 통신할 수 있다. 디스플레이 디바이스에 의해 산출되는 디스플레이 신호들은 디스플레이(616)에 의해 해석되고 후속하여 디스플레이상에 표시되기 전에 다양한 컨트롤 디바이스들을 거칠 수 있다.
허브 인터페이스(618)는 MCH(608) 및 입력/출력 제어 허브(ICH)(620)가 통신하도록 허용할 수 있다. ICH(620)는 컴퓨팅 시스템(600)과 통신하는 I/O 디바이스(들)에게 인터페이스를 제공할 수 있다. PCI(peripheral component interconnect) 브리지, USB(universal serial bus) 컨트롤러, 또는 다른 유형들의 주변 디바이스 브리지들(peripheral bridges) 또는 컨트롤러들과 같은 주변 디바이스 브리지(또는 컨트롤러)(624)를 통해 ICH(620)는 버스(622)와 통신할 수 있다. 브리지(624)는 CPU(602)와 주변 디바이스들 사이의 데이터 경로를 제공할 수 있다. 기타 유형의 토폴로지들이 이용될 수 있다. 또한, 예를 들어, 다중 브리지 또는 컨트롤러를 통해, 다중 버스가 ICH(620)와 통신할 수 있다. 더욱이, ICH(620)와 통신하는 다른 주변 디바이스들은, 본 발명의 다양한 실시예들에서, IDE(integrated drive electronics) 또는 SCSI(small computer system interface) 하드 드라이브(들), USB 포트(들), 키보드, 마우스, 병렬 포트(들), 직렬 포트(들), 플로피 디스크 드라이브(들), 디지털 출력 지원(예를 들어, DVI(digital video interface)), 또는 기타 디바이스들을 포함할 수 있다.
버스(622)는 오디오 디바이스(626), 하나 이상의 디스크 드라이브(들)(628), 및 (컴퓨터 네트워크(603)와 통신 상태에 있는) 네트워크 인터페이스 디바이스(630)와 통신할 수 있다. 다른 디바이스들은 버스(622)를 통해 통신할 수 있다. 또한, (네트워크 인터페이스 디바이스(630)와 같은) 다양한 구성 요소들은 본 발명의 몇몇 실시예들에서 MCH(608)와 통신할 수 있다. 또한, 프로세서(602) 및 본 명세서에서 논의된 하나 이상의 다른 컴포넌트는 단일 칩을 형성하기 위해 조합될 수 있다(예를 들어, SOC(System on Chip)를 제공하기 위해). 더욱이, 그래픽 가속기(616)는 본 발명의 다른 실시예들에서 MCH(608) 내에 포함될 수 있다.
더욱이, 컴퓨팅 시스템(600)은 휘발성 및/또는 비휘발성 메모리(또는 스토리지)를 포함할 수 있다. 예를 들어, 비휘발성 메모리는 하기 중 하나 이상을 포함할 수 있다: ROM(read-only memory), PROM(programmable ROM), EPROM(erasable PROM), EEPROM(electrically EPROM), 디스크 드라이브(예를 들어, 628), 플로피 디스크, CD-ROM(compact disk ROM), DVD(digital versatile disk), 플래시 메모리, 광자기 디스크, 또는 (예로, 명령어들을 포함하는) 전자적 데이터를 저장할 수 있는 그 밖의 유형의 비휘발성 기계 판독가능 매체.
도 7은 본 발명의 실시예에 따른 컴퓨팅 시스템(700)의 블록도를 도해한다. 시스템(700)은 하나 이상의 프로세서들(702-1 내지 702-N)(일반적으로 "프로세서들(702)" 또는 "프로세서(702)"로서 본 명세서에서 지칭됨)을 포함할 수 있다. 프로세서들(702)은 상호접속 네트워크 또는 버스(704)를 경유해 통신할 수 있다. 각각의 프로세서는 다양한 컴포넌트들을 포함하는데, 그 일부는 명확성을 위해 프로세서(702-1)를 참조하여서만 논의된다. 따라서, 나머지 프로세서들(702-2 내지 702-N)의 각각은 프로세서(702-1)를 참조하여 논의되는 것과 동일한 또는 유사한 컴포넌트들을 포함할 수 있다.
실시예에서, 프로세서(702-1)는 하나 이상의 프로세서 코어들(706-1 내지 706-M)("코어들(706)"로서 또는 보다 일반적으로 "코어(706)"로서 본 명세서에서 지칭됨), 공유 캐시(708), 라우터(710), 및/또는 프로세서 컨트롤 로직 또는 유닛(720)을 포함할 수 있다. 프로세서 코어들(706)은 단일 집적 회로(IC) 칩상에 구현될 수 있다. 게다가, 칩은 하나 이상의 공유 및/또는 사유 캐시들(이를테면, 캐시(708)), 버스들 또는 상호접속부들(이를테면, 버스 또는 상호접속 네트워크(712)), 메모리 컨트롤러들, 또는 기타 컴포넌트들을 포함할 수 있다.
일 실시예에서, 라우터(710)는 프로세서(702-1) 및/또는 시스템(700)의 다양한 컴포넌트들 간에서 통신하기 위해 이용될 수 있다. 더욱이, 프로세서(702-1)은 둘 이상의 라우터(710)를 포함할 수 있다. 게다가, 복수의 라우터(710)는 프로세서(702-1) 내부 또는 외부의 다양한 컴포넌트들 간의 데이터 라우팅을 가능하게 하기 위해 통신할 수 있다.
공유 캐시(708)는 코어들(706)과 같은 프로세서(702-1)의 하나 이상의 컴포넌트들에 의해 활용되는 (예를 들어, 명령어들을 포함하는) 데이터를 저장할 수 있다. 예를 들면, 공유 캐시(708)는 프로세서(702)의 컴포넌트들에 의한 보다 빠른 액세스를 위해 메모리(714) 내에 저장되는 데이터를 국지적으로 캐시할 수 있다. 실시예에서, 캐시(708)는 중간 레벨 캐시[예컨대, 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 캐시의 기타 레벨들], LLC(last level cache), 및/또는 이들의 조합들을 포함할 수 있다. 더욱이, 프로세서(702-1)의 다양한 컴포넌트들은 버스[예를 들어, 버스(712)], 및/또는 메모리 컨트롤러 또는 허브를 통해 공유 캐시(708)와 직접적으로 통신할 수 있다. 도 7에 도시된 바와 같이, 몇몇 실시예들에서, 코어들(706) 중 하나 이상은 레벨 1(L1) 캐시(716-1)(일반적으로 "L1 캐시(716)"로서 본 명세서에서 지칭됨)를 포함할 수 있다. 일 실시예에서, 컨트롤 유닛(720)은 도 2에서 메모리 컨트롤러(122)를 참조하여 앞서 기술된 동작들을 구현하기 위한 로직을 포함할 수 있다.
도 8은 본 발명의 실시예에 따라, 프로세서 코어(706)의 부분들과 컴퓨팅 시스템의 기타 컴포넌트들의 블록도를 도해한다. 일 실시예에서, 도 8에 도시된 화살표들은 코어(706)를 통한 명령어들의 흐름 방향을 도시한다. 하나 이상의 프로세서 코어들(프로세서 코어(706)와 같은 것)이 도 7을 참조하여 논의된 것과 같은 단일 집적 회로 칩(또는 다이)상에 구현될 수 있다. 더욱이, 칩은 하나 이상의 공유 및/또는 사유 캐시(예컨대, 도 7의 캐시(708)), 상호접속부들(예컨대, 도 7의 상호접속부들(704 및/또는 112)), 컨트롤 유닛들, 메모리 컨트롤러들, 또는 기타 컴포넌트들을 포함할 수 있다.
도 8에 도해된 바와 같이, 프로세서 코어(706)는 코어(706)에 의한 실행을 위한 명령어들(조건부 브랜치들을 갖는 명령어들을 포함함)을 페치하기 위한 페치 유닛(fetch unit)(802)을 포함할 수 있다. 명령어들은 메모리(714)와 같은 임의의 스토리지 디바이스들로부터 페치될 수 있다. 코어(706)는 또한 페치된 명령어를 디코딩하기 위한 디코드 유닛(804)을 또한 포함할 수 있다. 예를 들어, 디코드 유닛(804)은 페치된 명령어를 복수의 uop(micro-operations)로 디코딩할 수 있다.
또한, 코어(706)는 스케줄 유닛(806)을 포함할 수 있다. 스케줄 유닛(806)은 명령어들이 디스패칭(dispatch)될 준비가 될 때까지, 예컨대 디코딩된 명령어의 모든 소스 값들이 이용 가능하게 될 때까지, 디코딩된 명령어들(예컨대, 디코드 유닛(804)으로부터 수신된 것)을 저장하는 것과 연관되는 다양한 동작들을 실행할 수 있다. 일 실시예에서, 스케줄 유닛(806)은 실행을 위해 실행 유닛(808)에게 디코딩된 명령어들을 스케줄링하고 및/또는 발행(또는 디스패치)할 수 있다. 실행 유닛(808)은 디스패칭된 명령어들이 (예컨대, 디코드 유닛(804)에 의해) 디코딩되고 (예컨대, 스케줄 유닛(806)에 의해) 디스패칭된 후에 디스패칭된 명령어들을 실행할 수 있다. 실시예에서, 실행 유닛(808)은 둘 이상의 실행 유닛을 포함할 수 있다. 실행 유닛(808)은 또한 덧셈, 뺄셈, 곱셈, 및/또는 나눗셈과 같은 다양한 산술 연산들을 실행할 수 있고, 또한 하나 이상의 ALU(arithmetic logic unit)들을 포함할 수 있다. 실시예에서, 보조 프로세서(도시되지 않음)는 실행 유닛(808)과 연계하여 다양한 산술 연산들을 실행할 수 있다.
또한, 실행 유닛(808)은 명령어들을 비순차적(out-of-order)으로 실행할 수 있다. 따라서, 프로세서 코어(706)는 일 실시예에서 비순차적 프로세서 코어일 수 있다. 코어(706)는 또한 리타이어먼트 유닛(retirement unit)(810)을 포함할 수 있다. 리타이어먼트 유닛(810)은 실행된 명령어들이 커밋(commit)된 후에 실행된 명령어들을 리타이어할 수 있다. 실시예에서, 실행된 명령어들의 리타이어먼트는 프로세서 상태가 명령어들의 실행으로부터 커밋되는 것과, 명령어들에 의해 이용되는 물리적 레지스터들이 할당 해제(de-allocate)되는 것과, 기타 등등을 초래할 수 있다.
코어(706)는 또한 하나 이상의 버스들(예컨대, 버스들(804 및/또는 812))을 경유해 프로세서 코어(706)의 컴포넌트들과 기타 컴포넌트들(이를테면, 도 8을 참조하여 논의된 컴포넌트들) 간의 통신을 가능하게 하는 버스 유닛(714)을 포함할 수 있다. 코어(706)는 또한 코어(706)의 다양한 컴포넌트들에 의해 액세스되는 데이터(이를테면, 전력 소비 상태 설정들과 관계되는 값들)를 저장하기 위한 하나 이상의 레지스터들(816)을 포함할 수 있다.
게다가, 도 7이 상호접속부(812)를 통해 코어(706)에 결합되는 컨트롤 유닛(720)을 도시하지만, 다양한 실시예들에서, 컨트롤 유닛(720)은 코어(706)의 내측과 같은 다른 곳에 자리잡을 수 있고, 버스(704)를 경유해 코어에 결합될 수 있고, 기타 등등과 같이 될 수 있다.
몇몇 실시예들에서, 본 명세서에서 논의되는 컴포넌트들 중 하나 이상은 SOC(System On Chip) 디바이스로서 구체화될 수 있다. 도 9는 실시예에 따른 SOC 패키지의 블록도를 도해한다. 도 9에 도해된 바와 같이, SOC(902)는 하나 이상의 CPU(Central Processing Unit) 코어(920), 하나 이상의 GPU(Graphics Processor Unit) 코어(930), 입력/출력(I/O) 인터페이스(940), 및 메모리 컨트롤러(942)를 포함한다. SOC 패키지(902)의 다양한 컴포넌트들은 다른 도면들을 참조하여 본 명세서에서 논의된 것과 같은 상호접속부 또는 버스에 결합될 수 있다. 또한, SOC 패키지(902)는 다른 도면들을 참조하여 본 명세서에서 논의된 것들과 같은 컴포넌트들보다 더 많은 것을 또는 더 적은 것을 포함할 수 있다. 또한, SOC 패키지(902)의 각각의 컴포넌트는, 예컨대 본 명세서에서 다른 도면들을 참조하여 논의된 바와 같은 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 일 실시예에서, SOC 패키지(902)(및 그 컴포넌트들)는, 예컨대 단일 반도체 디바이스로 패키징되는 하나 이상의 IC(Integrated Circuit) 다이상에 제공된다.
도 9에 도시된 바와 같이, SOC 패키지(902)는 메모리 컨트롤러(942)를 경유해 메모리(960)(이는 다른 도면들을 참조하여 본 명세서에서 논의된 메모리와 유사하거나 동일한 것일 수 있음)에 결합된다. 실시예에서, 메모리(960)(또는 이것의 일부)는 SOC 패키지(902)상에 통합될 수 있다.
I/O 인터페이스(940)는, 예컨대 다른 도면들을 참조하여 본 명세서에서 논의된 것과 같은 상호 접속부 및/또는 버스를 경유해 하나 이상의 I/O 디바이스들(970)에 결합될 수 있다. I/O 디바이스(들)(970)는 키보드, 마우스, 터치패드, 디스플레이, 이미지/비디오 캡처 디바이스(이를테면, 카메라 또는 캠코더/비디오 레코더), 터치스크린, 스피커, 또는 이와 유사한 것 중 하나 이상을 포함할 수 있다.
도 10은 본 발명의 실시예에 따른 포인트 투 포인트 (point-to-point: PtP) 구성으로 배열되는 컴퓨터 시스템(1000)을 도해한다. 특히, 도 10은 프로세서들, 메모리, 및 입력/출력 디바이스들이 다수의 포인트 투 포인트 인터페이스들에 의해 상호 접속되는 시스템을 도해한다. 도 2를 참조하여 논의되는 동작들은 시스템(1000)의 하나 이상의 컴포넌트들에 의해 실행될 수 있다.
도 10에 도해된 바와 같이, 시스템(1000)은 몇 개의 프로세서를 포함할 수 있는데, 명확성을 위해 그 중에서 두 개의 프로세서(1002 및 1004)만이 도시되었다. 프로세서들(1002 및 1004)은 각각이 메모리들(1010 및 1012)과의 통신을 가능하게 위한 로컬 MCH(memory controller hub)(1006 및 1008)를 포함할 수 있다. MCH(1006 및 1008)는 몇몇 실시예들에서 도 1의 메모리 컨트롤러(120) 및/또는 로직(125)을 포함할 수 있다.
실시예에서, 프로세서들(1002 및 1004)은 도 7을 참조하여 논의된 프로세서들(702) 중 하나일 수 있다. 프로세서들(1002 및 1004)은 제각기 PtP 인터페이스 회로들(1016 및 1018)을 사용하는 PtP 인터페이스(1014)를 경유해 데이터를 교환할 수 있다. 또한, 프로세서들(1002 및 1004)은 각각이 포인트 투 포인트 인터페이스 회로들(1026, 1028, 1030, 및 1032)을 이용하는 개별 PtP 인터페이스들(1022 및 1024)을 경유해 칩셋(1020)과 데이터를 교환할 수 있다. 칩셋(1020)은, 예를 들어, PtP 인터페이스 회로(1037)를 이용하는 고성능 그래픽 인터페이스(1036)를 경유해 고성능 그래픽 회로(1034)와 데이터를 추가로 교환할 수 있다.
도 10에 도시된 대로, 도 1의 코어들(106) 및/또는 캐시(108) 중 하나 이상은 프로세서들(902 및 904) 내에 자리잡을 수 있다. 하지만, 본 발명의 다른 실시예들은 도 9의 시스템(900) 내의 다른 회로들, 로직 유닛들, 또는 디바이스들에 존재할 수 있다. 게다가, 본 발명의 다른 실시예들은 도 9에 도시된 몇 개의 회로들, 로직 유닛들, 또는 디바이스들의 전체에 걸쳐서 분포될 수 있다.
칩셋(920)은 PtP 인터페이스 회로(941)를 이용하여 버스(940)와 통신할 수 있다. 버스(940)는 버스 브리지(942) 및 I/O 디바이스들(943)과 같이, 자신과 통신하는 하나 이상의 디바이스들을 가질 수 있다. 버스(944)를 경유해, 버스 브리지(943)는 키보드/마우스(945), 통신 디바이스들(946)(모뎀들, 네트워크 인터페이스 디바이스들, 또는 컴퓨터 네트워크(803)와 통신할 수 있는 기타 통신 디바이스들과 같은 것), 오디오 I/O 디바이스, 및/또는 데이터 스토리지 디바이스(948)와 같은 다른 디바이스들과 통신할 수 있다. 데이터 스토리지 디바이스(948)(이것은 하드 디스크 드라이브 또는 NAND 플래시 기반 SSD(solid state drive)일 수 있음)는 프로세서들(902 및/또는 904)에 의해 실행될 수 있는 코드(949)를 저장할 수 있다.
하기 예들은 추가의 실시예들에 관한 것이다.
예 1은 원격 메모리 디바이스로부터 데이터를 수신하고, 데이터를 로컬 캐시 메모리에 저장하고, 데이터와 연관되는 오류 정정 부호 표시자를 수신하고, 오류 정정 부호 표시자에 응답하여 데이터 관리 정책을 구현하기 위한 프로세서 및 메모리 컨트롤 로직을 포함하는 전자 디바이스이다.
전자 디바이스는, 호스트 디바이스로부터 데이터에 대한 요청을 수신하고 및 호스트 디바이스로부터의 요청에 응답하여 원격 메모리 디바이스로부터의 데이터에 대한 요청을 생성하기 위한 로직을 추가로 포함할 수 있다. 전자 디바이스는 원격 메모리 디바이스로부터 수신되는 데이터를 로컬 캐시에 저장하기 위한 로직을 추가로 포함할 수 있다.
전자 디바이스는, 오류 정정 부호 표시자가 원격 메모리 디바이스로부터 검색되는 데이터가 오류 없이 검색된 것을 표시하는지를 결정하고, 및 데이터가 오류 없이 검색되었다는 결정에 응답하여 데이터를 호스트 디바이스에게 반환하기 위한 로직을 추가로 포함할 수 있다. 전자 디바이스는, 오류 정정 부호 표시자가 원격 메모리 디바이스로부터 검색된 데이터가 적어도 하나의 오류를 포함하는지를 결정하고, 및 데이터가 적어도 하나의 오류를 포함한다는 결정에 응답하여 데이터가 로컬 캐시 메모리로부터 데이터를 삭제하고 원격 메모리 디바이스로부터의 데이터에 대한 새로운 요청을 전송하기 위한 로직을 추가로 포함할 수 있다.
예 2는 메모리 컨트롤러가 원격 메모리 디바이스로부터 데이터를 수신하고, 데이터를 로컬 캐시 메모리에 저장하고, 데이터와 연관되는 오류 정정 부호 표시자를 수신하고; 및 오류 정정 부호 표시자에 응답하여 데이터 관리 정책을 구현하기 위한 로직을 포함한다.
메모리 컨트롤러는, 호스트 디바이스로부터 데이터에 대한 요청을 수신하고, 데이터가 원격 메모리 디바이스에 저장되는 것을 결정하고, 및 호스트 디바이스로부터의 요청에 응답하여 원격 메모리 디바이스로부터의 데이터에 대한 요청을 생성하기 위한 로직을 추가로 포함할 수 있다.
메모리 컨트롤러는 원격 메모리 디바이스로부터 수신된 데이터를 로컬 캐시에 저장하기 위한 로직을 추가로 포함할 수 있다. 메모리 컨트롤러는 오류 정정 부호 표시자가 원격 메모리 디바이스로부터 검색된 데이터가 오류 없이 검색된 것을 표시하는지를 결정하고, 및 데이터가 오류 없이 검색되었다는 결정에 응답하여 데이터를 호스트 디바이스에게 반환하기 위한 로직을 추가로 포함할 수 있다.
메모리 컨트롤러는 오류 정정 부호 표시자가 원격 메모리 디바이스로부터 검색된 데이터가 적어도 하나의 오류를 포함하는지를 결정하고, 및 데이터가 적어도 하나의 오류를 포함한다는 결정에 응답하여 로컬 캐시 메모리로부터 데이터를 삭제하고 또한 원격 메모리 디바이스로부터의 데이터에 대한 새로운 요청을 전송하기 위한 로직을 추가로 포함할 수 있다.
예 3은 하나 이상의 메모리 셀들을 갖는 메모리 디바이스, 및 하나 이상의 메모리 셀들에 저장된 데이터에 대해 데이터 버스를 경유해 요청자로부터의 요청을 수신하고, 하나 이상의 메모리 셀들로부터 데이터를 검색하고, 데이터 버스가 유휴 상태에 있는지를 결정하고, 데이터 버스가 유휴 상태에 있다는 결정에 응답하여 데이터 버스상에서 장치로부터 요청자에게 데이터를 전송하고, 데이터의 전송이 시작된 후 오류 정정 부호 알고리즘을 개시하고, 및 데이터 버스를 경유해 오류 정정 부호 표시자를 요청자에게 전송하기 위한 메모리 컨트롤 로직을 포함하는 장치이다.
장치는 오류 정정 알고리즘 컨트롤을 실행하기 위해 필요한 지연 시간을 추정하고 지연 시간만큼 장치로부터 요청자에게 데이터를 지연 전송하기 위한 메모리 컨트롤 로직을 포함할 수 있다. 장치는 오류 정정 부호 알고리즘이 데이터에서의 판독 오류를 표시할 때 재시도 오류 정정 부호 표시자를 요청자에게 전송하기 위한 메모리 컨트롤 로직을 포함할 수 있다.
장치는 데이터를 정정하고 또한 데이터 버스를 경유해 정정된 데이터를 요청자에게 전송하기 위한 메모리 컨트롤 로직을 포함할 수 있다. 데이터 버스가 유휴 상태에 있지 않다는 결정에 응답하여, 오류 정정 부호 알고리즘은 데이터가 데이터 버스상에서 장치로부터 요청자에게 전송되기 전에 구현된다.
예 4에서, 컨트롤러는 하나 이상의 메모리 셀들에 저장된 데이터에 대해 데이터 버스를 경유해 요청자로부터의 요청을 수신하고, 하나 이상의 메모리 셀들로부터 데이터를 검색하고, 데이터 버스가 유휴 상태에 있는지를 결정하고, 및 데이터 버스가 유휴 상태에 있다는 결정에 응답하여 데이터 버스상에서 장치로부터 요청자에게 데이터를 전송하고, 데이터의 전송이 시작된 후 오류 정정 부호 알고리즘을 개시하고, 및 데이터 버스를 경유해 오류 정정 부호 표시자를 요청자에게 전송하기 위한 로직을 포함한다.
컨트롤러는 오류 정정 컨트롤 알고리즘을 실행하기 위해 필요한 지연 시간을 추정하고 지연 시간만큼 장치로부터 요청자에게 데이터를 지연 전송하기 위한 메모리 컨트롤 로직을 포함할 수 있다. 컨트롤러는 오류 정정 부호 알고리즘이 데이터에서의 판독 오류를 표시할 때 재시도 오류 정정 부호 표시자를 요청자에게 전송하기 위한 메모리 컨트롤 로직을 포함할 수 있다.
컨트롤러는 데이터를 정정하고 또한 데이터 버스를 경유해 정정된 데이터를 요청자에게 전송하기 위한 메모리 컨트롤 로직을 포함할 수 있다. 데이터 버스가 유휴 상태에 있지 않다는 결정에 응답하여, 오류 정정 부호 알고리즘은 데이터가 데이터 버스상에서 장치로부터 요청자에게 전송되기 전에 구현된다.
본 발명의 다양한 실시예들에서, 예를 들어, 도 1 내지 도 9를 참조하여 본 명세서에 기술된 동작들은, 본 명세서에서 논의된 처리를 실행하도록 컴퓨터를 프로그래밍하는 데 사용되는 명령어들(또는 소프트웨어 프로시저들)을 그 상에 저장한 (예로, 비일시적) 기계 판독가능 또는 컴퓨터 판독가능 매체를 예를 들어 포함하는 컴퓨터 프로그램 제품으로서 제공될 수 있는, 하드웨어(예를 들어, 회로), 소프트웨어, 펌웨어, 또는 이들의 조합들로서 구현될 수 있다. 또한, 용어 "로직"은 예를 들어 소프트웨어, 하드웨어, 또는 소프트웨어와 하드웨어의 조합들을 포함할 수 있다. 기계 판독가능 매체는 본 명세서에서 논의된 것들과 같은 스토리지 디바이스를 포함할 수 있다.
본 명세서에서 "일 실시예", "실시예"라고 참조하는 것은 이 실시예(들)와 연계하여 기술되는 특정의 특징, 구조, 또는 특성이 적어도 한 구현에 포함될 수 있다는 것을 의미한다. 본 명세서의 여러 곳에서 "일 실시예에서"라는 표현이 등장하는 것은 모두 동일 실시예를 지칭할 수도 있고 그렇지 않을 수도 있다.
또한, 상세한 설명 및 청구항에서, "결합(coupled)" 및 "접속(connected)"이라는 용어는, 그 파생어들과 함께 사용될 수 있다. 본 발명의 몇몇 실시예들에서, "접속"은 둘 이상의 요소들이 서로 직접적인 물리적 접촉 또는 전기적 접촉을 이루는 것을 나타내는데 사용될 수 있다. "결합"은 둘 이상의 요소들이 직접적인 물리적 또는 전기적 접촉을 이루는 것을 의미할 수 있다. 그러나, "결합"은 또한 두 개 이상의 요소들이 서로 직접적인 접촉을 이루지 않을 수 있지만 여전히 서로 협력하거나 상호 작용할 수 있는 것을 의미할 수 있다.
따라서, 본 발명의 실시예들이 구조적 특징들 및/또는 방법론적 작용들에 특정적인 언어로 기술되어 있지만, 청구된 발명 대상은 기술된 특정의 특징 또는 작용들에만 제한될 수 없다는 것을 이해해야 한다. 오히려, 특정의 특징들 및 작용들은 청구된 발명 대상을 구현하는 예시적 형태로서 개시된 것이다.

Claims (20)

  1. 전자 디바이스로서:
    프로세서; 및
    메모리 컨트롤 로직
    을 포함하고, 상기 메모리 컨트롤 로직은:
    원격 메모리 디바이스로부터 데이터를 수신하고;
    상기 데이터를 로컬 캐시 메모리에 저장하고;
    상기 데이터와 연관되는 오류 정정 부호 표시자를 수신하고;
    상기 오류 정정 부호 표시자에 응답하여 데이터 관리 정책을 구현하기 위한 것인
    전자 디바이스.
  2. 제1항에 있어서,
    호스트 디바이스로부터 상기 데이터에 대한 요청을 수신하고;
    상기 호스트 디바이스로부터의 요청에 응답하여 상기 원격 메모리 디바이스로부터의 데이터에 대한 요청을 생성하기 위한 로직
    을 더 포함하는 전자 디바이스.
  3. 제2항에 있어서, 상기 원격 메모리 디바이스로부터 수신되는 데이터를 로컬 캐시에 저장하기 위한 로직을 더 포함하는 전자 디바이스.
  4. 제3항에 있어서,
    상기 오류 정정 부호 표시자가 상기 원격 메모리 디바이스로부터 검색된 데이터가 오류 없이 검색되었다는 것을 표시하는지를 결정하고;
    상기 데이터가 오류 없이 검색되었다는 결정에 응답하여 상기 데이터를 상기 호스트 디바이스에게 반환하기 위한 로직
    을 더 포함하는 전자 디바이스.
  5. 제3항에 있어서,
    상기 오류 정정 부호 표시자가 상기 원격 메모리 디바이스로부터 검색된 데이터가 적어도 하나의 오류를 포함하는 것을 표시하는지를 결정하고;
    상기 데이터가 적어도 하나의 오류를 포함한다는 결정에 응답하여:
    상기 로컬 캐시 메모리로부터 상기 데이터를 삭제하고;
    상기 원격 메모리 디바이스로부터의 데이터에 대한 새로운 요청을 전송하기 위한 로직
    을 더 포함하는 전자 디바이스.
  6. 메모리 컨트롤러로서:
    원격 메모리 디바이스로부터 데이터를 수신하고;
    상기 데이터를 로컬 캐시 메모리에 저장하고;
    상기 데이터와 연관되는 오류 정정 부호 표시자를 수신하고;
    상기 오류 정정 부호 표시자에 응답하여 데이터 관리 정책을 구현하기 위한 로직
    을 포함하는 메모리 컨트롤러.
  7. 제6항에 있어서,
    호스트 디바이스로부터 상기 데이터에 대한 요청을 수신하고;
    상기 데이터가 상기 원격 메모리 디바이스에 저장되어 있다는 것을 결정하고;
    상기 호스트 디바이스로부터의 요청에 응답하여 상기 원격 메모리 디바이스로부터의 데이터에 대한 요청을 생성하기 위한 로직
    을 더 포함하는 메모리 컨트롤러.
  8. 제7항에 있어서, 상기 원격 메모리 디바이스로부터 수신된 데이터를 로컬 캐시에 저장하기 위한 로직을 더 포함하는 메모리 컨트롤러.
  9. 제8항에 있어서,
    상기 오류 정정 부호 표시자가 상기 원격 메모리 디바이스로부터 검색된 데이터가 오류 없이 검색되었다는 것을 표시하는지를 결정하고;
    상기 데이터가 오류 없이 검색되었다는 결정에 응답하여 상기 데이터를 상기 호스트 디바이스에게 반환하기 위한 로직
    을 더 포함하는 메모리 컨트롤러.
  10. 제8항에 있어서,
    상기 오류 정정 부호 표시자가 상기 원격 메모리 디바이스로부터 검색된 데이터가 적어도 하나의 오류를 포함하는 것을 표시하는지를 결정하고;
    상기 데이터가 적어도 하나의 오류를 포함한다는 결정에 응답하여:
    상기 로컬 캐시 메모리로부터 상기 데이터를 삭제하고;
    상기 원격 메모리 디바이스로부터의 데이터에 대한 새로운 요청을 전송하기 위한 로직
    을 더 포함하는 메모리 컨트롤러.
  11. 장치로서:
    하나 이상의 메모리 셀들을 갖는 메모리 디바이스; 및
    메모리 컨트롤 로직
    을 포함하고, 상기 메모리 컨트롤 로직은:
    상기 하나 이상의 메모리 셀들에 저장된 데이터에 대한 요청을 데이터 버스를 경유해 요청자로부터 수신하고;
    상기 하나 이상의 메모리 셀들로부터 상기 데이터를 검색하고;
    상기 데이터 버스가 유휴 상태에 있는지를 결정하고, 및 상기 데이터 버스가 유휴 상태에 있다는 결정에 응답하여:
    상기 데이터 버스상에서 상기 장치로부터 상기 요청자에게 상기 데이터를 전송하고;
    상기 데이터의 전송이 시작된 후에 오류 정정 부호 알고리즘을 개시하고; 및
    상기 데이터 버스를 경유해 오류 정정 부호 표시자를 상기 요청자에게 전송하기 위한 것인
    장치.
  12. 제11항에 있어서, 상기 메모리 컨트롤 로직은:
    상기 오류 정정 컨트롤 알고리즘을 실행하는 데에 필요한 지연 시간을 추정하고; 및
    상기 지연 시간만큼 상기 장치로부터 상기 요청자에게 데이터를 지연 전송하기 위한 로직을 더 포함하는
    장치.
  13. 제11항에 있어서, 상기 컨트롤 로직은 상기 오류 정정 부호 알고리즘이 상기 데이터에서의 판독 오류를 표시할 때 재시도 오류 정정 부호 표시자를 상기 요청자에게 전송하기 위한 로직을 포함하는
    장치.
  14. 제13항에 있어서, 상기 컨트롤 로직은:
    상기 데이터를 정정하고;
    상기 데이터 버스를 경유해 정정된 데이터를 상기 요청자에게 전송하기 위한 로직을 포함하는
    장치.
  15. 제11항에 있어서, 상기 데이터 버스가 유휴 상태에 있지 않다는 결정에 응답하여, 상기 오류 정정 부호 알고리즘은 상기 데이터 버스상에서 상기 데이터가 상기 장치로부터 상기 요청자에게 전송되기 전에 구현되는 장치.
  16. 컨트롤러로서:
    하나 이상의 메모리 셀들에 저장된 데이터에 대한 요청을 데이터 버스를 경유해 요청자로부터 수신하고;
    상기 하나 이상의 메모리 셀들로부터 상기 데이터를 검색하고;
    상기 데이터 버스가 유휴 상태에 있는지를 결정하고, 및 상기 데이터 버스가 유휴 상태에 있다는 결정에 응답하여:
    상기 데이터 버스상에서 상기 장치로부터 상기 요청자에게 상기 데이터를 전송하고;
    상기 데이터의 전송이 시작된 후에 오류 정정 부호 알고리즘을 개시하고;
    상기 데이터 버스를 경유해 오류 정정 부호 표시자를 상기 요청자에게 전송하기 위한 로직
    을 포함하는 컨트롤러.
  17. 제16항에 있어서,
    상기 오류 정정 컨트롤 알고리즘을 실행하는 데에 필요한 지연 시간을 추정하고;
    상기 지연 시간만큼 상기 장치로부터 상기 요청자에게 데이터를 지연 전송하기 위한 로직
    을 더 포함하는 컨트롤러.
  18. 제16항에 있어서, 상기 오류 정정 부호 알고리즘이 상기 데이터에서의 판독 오류를 표시할 때 재시도 오류 정정 부호 표시자를 상기 요청자에게 전송하기 위한 로직을 더 포함하는 컨트롤러.
  19. 제18항에 있어서,
    상기 데이터를 정정하고;
    상기 데이터 버스를 경유해 정정된 데이터를 상기 요청자에게 전송하기 위한 로직
    을 더 포함하는 컨트롤러.
  20. 제16항에 있어서,
    상기 데이터 버스가 유휴 상태에 있지 않다는 결정에 응답하여, 상기 오류 정정 부호 알고리즘은 상기 데이터가 상기 데이터 버스상에서 상기 장치로부터 상기 요청자에게 전송되기 전에 구현되는 컨트롤러.
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