KR20150103990A - Solar cell and mothod for manufacturing thereof - Google Patents

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KR20150103990A
KR20150103990A KR1020140025752A KR20140025752A KR20150103990A KR 20150103990 A KR20150103990 A KR 20150103990A KR 1020140025752 A KR1020140025752 A KR 1020140025752A KR 20140025752 A KR20140025752 A KR 20140025752A KR 20150103990 A KR20150103990 A KR 20150103990A
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모찬빈
김영수
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인텔렉츄얼 키스톤 테크놀로지 엘엘씨
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Abstract

A solar cell and a manufacturing method thereof are disclosed. According to one aspect of the present invention, provided is a solar cell, which comprises: a semiconductor substrate; a first intrinsic semiconductor layer and a second intrinsic semiconductor layer positioned on the semiconductor substrate, and separated from each other; a first conductivity-type semiconductor layer and a second conductivity-type semiconductor layer formed on the top of the first intrinsic semiconductor layer and the second intrinsic semiconductor layer, respectively; and a first electrode and a second electrode formed on the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer, respectively, wherein the thickness of the first electrode or the second electrode is variable with respect to the position.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND MOTHOD FOR MANUFACTURING THEREOF}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a solar cell,

본 발명은 태양 전지에 관한 것으로, 보다 상세하게는 후면 전극형 태양 전지 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell, and more particularly, to a back electrode type solar cell and a method of manufacturing the same.

태양 전지에 있어, 에미터부와 기판에 전기적으로 연결되는 전극이 태양 전지의 태양광 입사면에 위치하는 경우, 전극이 에미터부 위에도 위치함에 따라 빛의 입사 면적이 감소하여 태양 전지의 효율이 떨어진다. In the solar cell, when the electrode electrically connected to the emitter part and the substrate is located on the solar light incident side of the solar cell, the incident area of the light is reduced due to the position of the electrode on the emitter part.

따라서 빛의 입사 면적을 증가시키기 위해서 전자와 정공을 수집하는 전극을 모두 기판의 후면에 위치시킨 후면 전극형 구조(back contact)의 태양 전지가 개발되고 있다.In order to increase the incidence area of light, a solar cell having a back contact structure in which both electrodes for collecting electrons and holes are disposed on the back surface of the substrate is being developed.

후면 전극형 태양 전지의 전극으로는 스크린 프린팅(screen printing)의 방법으로 형성되는 전극 또는 도금 공정으로 형성되는 전극이 가능한데, 도금 전극의 저항이 매우 낮아 고효율 태양 전지에 적합하다. As the electrode of the back electrode type solar cell, an electrode formed by a screen printing method or an electrode formed by a plating process is possible. The resistance of the plating electrode is very low, which is suitable for a high efficiency solar cell.

도금 전극으로 널리 사용되는 구조 전극은 시드층(Seed Layer)을 필요로 하는데 통상 시드층은 구리가 도금될 수 있도록 구리박막을 포함하고, 그 하부에는 구리가 결정질 규소 내부로 확산되는 것을 방지하는 확산방지층(예를 들어 TiW와 같은)이 형성되고, 확산방지층 하부에는 결정질 규소와 오믹 접촉을 할 수 있는 금속층(예를 들어 Al, Ag 등)이 형성되는 것이 일반적이다. The structure electrode, which is widely used as a plating electrode, requires a seed layer. In general, the seed layer includes a copper thin film so that copper can be plated, and at the bottom thereof, a diffusion preventing diffusion of copper into crystalline silicon (For example, TiW) is formed on the diffusion prevention layer and a metal layer (for example, Al, Ag or the like) capable of making ohmic contact with the crystalline silicon is formed under the diffusion prevention layer.

일반적으로 태양 전지의 전극부 구조에서, p전극 버스 바(bus bar)는 기판의 일측에 위치하고, p전극은 기판의 타측으로부터 상기 p전극 버스 바가 있는 부분까지 연결된다. 그리고, n전극은 p전극 버스 바의 반대편, 즉, 기판의 타측에 위치하고, n전극은 기판의 일측으로부터 상기 n전극 버스 바가 있는 부분까지 연결됨으로써 n전극과 p전극이 서로 교차하도록 형성될 수 있다.In general, in a structure of an electrode structure of a solar cell, a p electrode bus bar is located at one side of the substrate, and a p electrode is connected from the other side of the substrate to the portion where the p electrode bus bar is located. The n-electrode is located on the opposite side of the p-electrode bus bar, that is, on the other side of the substrate, and the n-electrode is connected from the one side of the substrate to the portion where the n-electrode bus bar exists so that the n-electrode and the p- .

이 때, p 도핑영역이 넓은 경우 p 전극이 n 전극보다 선폭이 넓어지고, 이에 따라 전극 선폭의 비율이 1초과 혹은 1미만이 되어 직렬저항이 증가하게 되는 문제점이 있다.In this case, when the p-doped region is wide, the line width of the p-electrode becomes wider than that of the n-electrode, and accordingly, the ratio of the line width of the p-electrode becomes greater than 1 or less than 1.

n전극과 p전극의 선폭을 경사지게 형성할 경우, n전극과 p전극을 평행하게 형성할 경우보다 이론적으로 약 75%의 직렬저항이 감소하게 되지만, 상기 전극의 선폭을 전극 하부의 컨택홀 직경보다 작아질 수는 없으므로 매우 뾰족하게 설계하기 어려운 문제점이 있다.When the line widths of the n-electrode and the p-electrode are formed to be inclined, the series resistance of about 75% is theoretically reduced compared with the case where the n-electrode and the p-electrode are formed in parallel. However, There is a problem that it is difficult to design a very sharp point because it can not be made small.

본 발명의 일 실시예는 고효율 후면전극 셀IBC Cell(Integrated Back Contact Cell, IBC cell)의 n, p전극 간의 피치(pitch)가 줄어들 때에도 적용 가능하도록 전극의 두께를 버스 바(bus bar) 쪽으로 갈수록 두껍게 구성함으로써 직렬 저항을 감소시키고 전력 손실을 줄이는 태양 전지 및 이의 제조 방법을 제공하고자 한다.One embodiment of the present invention is that the thickness of the electrode is reduced toward the bus bar so that it can be applied even when the pitch between the n and p electrodes of the IBC cell of the high efficiency rear electrode cell (IBC cell) And to provide a solar cell and a method of manufacturing the same that reduce the series resistance and reduce the power loss.

본 발명의 일 측면에 따르면, 반도체 기판, 상기 반도체 기판 상에 위치하며, 서로 분리되어 있는 제1 진성 반도체층 및 제2 진성 반도체층, 상기 제1 진성 반도체층 및 제2 진성 반도체층 위에 각각 형성되는 제1 도전형 반도체층 및 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층 및 제2 도전형 반도체층 위에 각각 형성되는 제1 전극 및 제2 전극을 포함하되, 상기 제1 전극 또는 상기 제2 전극의 두께가 위치에 따라 가변적(可變的)인, 태양 전지가 제공된다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate; a first intrinsic semiconductor layer and a second intrinsic semiconductor layer which are located on the semiconductor substrate and are separated from each other; And a first electrode and a second electrode formed on the first conductive type semiconductor layer and the second conductive type semiconductor layer, respectively, the first electrode and the second electrode being formed on the first conductive type semiconductor layer and the second conductive type semiconductor layer, And the thickness of the second electrode is variable depending on the position.

이 때, 상기 제1 전극 및 상기 제2 전극은 버스 바, 및 상기 버스 바에서 돌출되어 연장된 하나 이상의 돌기를 포함하고, 상기 제1 전극 또는 상기 제2 전극의 상기 두께는 각각의 상기 돌기의 연장방향의 위치에 따라 가변적일 수 있다.Wherein the first electrode and the second electrode comprise a bus bar and one or more protrusions protruding from the bus bar, the thickness of the first electrode or the second electrode being such that the thickness of each of the protrusions And may be variable depending on the position of the extension direction.

또한, 상기 제1 전극의 돌기는 복수 개로 형성되고, 상기 제1 전극의 적어도 한 쌍의 돌기 사이에 하나의 상기 제2 전극의 돌기가 삽입될 수 있다.In addition, a plurality of protrusions of the first electrode may be formed, and protrusions of one of the second electrodes may be inserted between at least one pair of protrusions of the first electrode.

또한, 상기 제1 전극 또는 상기 제2 전극은 상기 버스 바 측의 두께가 두껍게 형성되고, 상기 버스 바로부터 멀어질수록 두께가 점차 얇아지는 부분을 갖을 수 있다.The first electrode or the second electrode may have a thicker portion on the side of the bus bar and a portion where the thickness gradually decreases as the distance from the bus bar decreases.

또한, 상기 제1 전극 또는 상기 제2 전극은 상기 돌기의 연장방향 중앙부에서 두께가 가장 얇고, 상기 버스 바의 가장자리에서 두께가 가장 두꺼울 수 있다.In addition, the first electrode or the second electrode may be the thinnest at the central portion in the extending direction of the projection, and the thickest at the edge of the bus bar.

또한, 상기 제1 전극 또는 상기 제2 전극은 상기 돌기의 연장방향 중앙부를 기준으로 비대칭일 수 있다.In addition, the first electrode or the second electrode may be asymmetric with respect to the central portion in the extending direction of the projection.

또한, 상기 반도체 기판은 결정형 반도체로 이루어질 수 있다.In addition, the semiconductor substrate may be formed of a crystalline semiconductor.

또한, 상기 제1 도전형 반도체층은 p형 도전형 불순물로 도핑되어 있고, 상기 제2 도전형 반도체층은 n형 도전형 불순물로 도핑되어 있다.The first conductivity type semiconductor layer is doped with a p-type conductivity type impurity, and the second conductivity type semiconductor layer is doped with an n-type conductivity type impurity.

또한, 상기 제1 진성 반도체층, 상기 제2 진성 반도체층, 상기 제1 도전형 반도체층, 및 상기 제2 도전형 반도체층은 비정질 규소로 이루어질 수 있다.In addition, the first intrinsic semiconductor layer, the first intrinsic semiconductor layer, the first conductive semiconductor layer, and the second conductive semiconductor layer may be made of amorphous silicon.

한편, 본 발명의 다른 측면에 따르면, 전술한 태양 전지를 제조하는 방법으로서, 반도체 기판 위에 제1 진성 반도체층 및 제2 진성 반도체층을 형성하는 단계, 상기 제1 진성 반도체층 및 제2 진성 반도체층 위에 각각 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 단계, 상기 제1 도전형 반도체층 및 제2 도전형 반도체층이 형성된 반도체 기판 위에 도금 시드(seed)가 되는 금속층을 형성하는 단계, 상기 금속층을 노출하는 개구부를 가지는 레지스트를 스크린 프린팅하여 형성하고, 제1 전극 및 제2 전극을 도금하는 단계, 상기 레지스트 패턴을 제거하는 단계, 및 상기 금속층을 제거하고, 상기 제1 전극 및 제2 전극을 분리하여 전극을 형성하는 단계를 포함하되, 상기 제1 전극 및 제2 전극을 도금할 때, 돌기 또는 버스 바에 쉴드(shield)를 설치하여 상기 돌기보다 상기 버스 바의 두께를 두껍게 형성하는, 태양 전지의 제조 방법이 제공된다.According to another aspect of the present invention, there is provided a method of manufacturing a solar cell, comprising: forming a first intrinsic semiconductor layer and a second intrinsic semiconductor layer on a semiconductor substrate; Forming a first conductive type semiconductor layer and a second conductive type semiconductor layer on the first conductive type semiconductor layer and the second conductive type semiconductor layer, respectively; forming a metal layer as a plating seed on the semiconductor substrate on which the first conductive type semiconductor layer and the second conductive type semiconductor layer are formed; A step of forming a resist having an opening for exposing the metal layer by screen printing, plating the first electrode and the second electrode, removing the resist pattern, and removing the metal layer, And forming an electrode by separating the first electrode and the second electrode, wherein when the first electrode and the second electrode are coated, a shield is provided on the projection or the bus bar The method of manufacturing a solar cell to form the thickness of the bus bar is provided rather than the projections.

한편, 본 발명의 또 다른 측면에 따르면, 전술한 태양 전지를 제조하는 방법으로서, 반도체 기판 위에 제1 진성 반도체층 및 제2 진성 반도체층을 형성하는 단계, 상기 제1 진성 반도체층 및 제2 진성 반도체층 위에 각각 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 단계, 상기 제1 도전형 반도체층 및 제2 도전형 반도체층이 형성된 반도체 기판 위에 도금 시드(seed)가 되는 금속층을 형성하되, 상기 도금 시드가 포함된 페이스트(paste)를 제1 전극과 제2 전극이 교차되도록 스크린 프린팅하는 단계, 및 상기 금속층이 형성된 반도체 기판을 도금액에 침지하여 전해도금하는 단계를 포함하되, 상기 금속층이 형성된 반도체 기판을 전해도금할 때, 버스 바에 전해도금 전원(rectifier)을 연결하여 상기 버스 바의 두께를 두껍게 형성하는, 태양 전지의 제조 방법이 제공된다. According to another aspect of the present invention, there is provided a method of manufacturing a solar cell, comprising: forming a first intrinsic semiconductor layer and a second intrinsic semiconductor layer on a semiconductor substrate; Forming a first conductive type semiconductor layer and a second conductive type semiconductor layer on a semiconductor layer, forming a metal layer to be a plating seed on the semiconductor substrate on which the first conductive type semiconductor layer and the second conductive type semiconductor layer are formed, A step of screen-printing a paste containing the plating seed so that the first electrode and the second electrode intersect with each other, and electroplating the semiconductor substrate with the plating solution immersed in the plating solution, 1. A method of manufacturing a semiconductor device, comprising: forming a bus bar on a semiconductor substrate; forming a bus bar on the semiconductor substrate; A method is provided.

본 발명의 일 실시예에 따른 태양 전지 및 이의 제조 방법은 전극의 두께를 버스 바(bus bar) 쪽으로 갈수록 두껍게 구성함으로써 전력 손실을 줄일 수 있는 효과가 있다.The solar cell and the method of manufacturing the same according to an embodiment of the present invention have the effect of reducing the power loss by making the thickness of the electrode thick toward the bus bar.

도 1은 본 발명의 일 실시예에 따른 태양 전지의 사시도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라서 잘라서 본 태양 전지의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 태양 전지에서 제1 또는 제2 전극을 나타낸 측면도이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지에서 제1 또는 제2 전극을 나타낸 측면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지에서 제1 또는 제2 전극을 나타낸 측면도이다.
도 6은 도 3 내지 도 5의 제1 또는 제2 전극에서 길이에 따른 도금 전극의 두께를 나타낸 그래프이다.
도 7은 도 6에서 도금 전극의 두께 분포 함수에 따른 전극에 의한 전력손실을 평평한 형태(flat)를 기준으로 상대적으로 나타낸 그래프이다.
도 8은 본 발명에 따른 태양 전지의 제1 및 제2 전극에서 제1 및 제2 전극 돌기의 선폭이 동일하지 않은 경우를 나타낸 평면도이다.
도 9는 도 8의 제1 및 제2 전극에서 길이에 따른 도금 전극의 두께를 나타낸 그래프이다.
도 10은 도 9에서 도금 전극의 두께 분포 함수에 따른 전극에 의한 전력손실을 평평한 형태(flat)를 기준으로 상대적으로 나타낸 그래프이다.1 is a perspective view of a solar cell according to an embodiment of the present invention.
Fig. 2 is a schematic cross-sectional view of the solar cell cut along the line II-II in Fig.
3 is a side view of a first or second electrode in a solar cell according to an embodiment of the present invention.
4 is a side view of a first electrode or a second electrode in a solar cell according to another embodiment of the present invention.
5 is a side view of a first or second electrode in a solar cell according to another embodiment of the present invention.
FIG. 6 is a graph showing the thickness of the plating electrode according to the lengths of the first or second electrodes of FIGS. 3 to 5. FIG.
FIG. 7 is a graph showing power loss due to the electrode according to a thickness distribution function of the plating electrode in FIG. 6 relative to a flat shape.
8 is a plan view showing a case where the line widths of the first and second electrode protrusions are not the same in the first and second electrodes of the solar cell according to the present invention.
FIG. 9 is a graph showing the thicknesses of the plating electrodes according to lengths of the first and second electrodes of FIG.
FIG. 10 is a graph showing power loss due to the electrodes according to a thickness distribution function of the plating electrode in FIG. 9 relative to a flat shape.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art to which the present invention pertains. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙이도록 한다.In order to clearly illustrate the present invention, parts not related to the description are omitted, and the same or similar components are denoted by the same reference numerals throughout the specification.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In addition, since the sizes and thicknesses of the respective components shown in the drawings are arbitrarily shown for convenience of explanation, the present invention is not necessarily limited to those shown in the drawings.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. In the drawings, for the convenience of explanation, the thicknesses of some layers and regions are exaggerated. Whenever a portion such as a layer, film, region, plate, or the like is referred to as being "on" or "on" another portion, it includes not only the case where it is "directly on" another portion but also the case where there is another portion in between.

또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.Also, throughout the specification, when an element is referred to as "including" an element, it is understood that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise. Also, throughout the specification, the term "on " means to be located above or below a target portion, and does not necessarily mean that the target portion is located on the image side with respect to the gravitational direction.

본 발명의 일 실시예에 따른 태양 전지는 반도체 기판(100), 제1 및 제2 진성 반도체층(240a, 240b), 제1 및 제2 도전형 반도체층(320, 420), 제1 및 제2 전극(340, 440)을 포함한다.A solar cell according to an embodiment of the present invention includes a semiconductor substrate 100, first and second intrinsic semiconductor layers 240a and 240b, first and second conductive semiconductor layers 320 and 420, And two electrodes 340 and 440.

이하에서는, 본 발명에 따른 태양 전지의 다양한 실시예를 도면을 참조하여 설명하도록 한다.Hereinafter, various embodiments of a solar cell according to the present invention will be described with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 태양 전지의 사시도이고, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라서 잘라서 본 태양 전지의 개략적인 단면도이다.FIG. 1 is a perspective view of a solar cell according to an embodiment of the present invention, and FIG. 2 is a schematic cross-sectional view of the solar cell cut along the line II-II in FIG.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 태양 전지는 반도체 기판(100)을 중심으로 그 전면에는 도핑층(10), 전면 보호막(30), 전면 반사 방지막(220)이 포함될 수 있고, 후면에는 제1 및 제2 진성 반도체층(240a, 240b), 제1 및 제2 도전형 반도체층(320, 420), 및 제1 및 제2 전극(340, 440)을 포함한다.1 and 2, a solar cell according to an exemplary embodiment of the present invention includes a doping layer 10, a front protective layer 30, and a front anti-reflective layer 220 on a front surface of a semiconductor substrate 100 And the first and second intrinsic semiconductor layers 240a and 240b and the first and second conductivity type semiconductor layers 320 and 420 and the first and second electrodes 340 and 440 on the rear surface .

여기에서, 반도체 기판(100)에서 빛이 입사되는 면을 전면(front surface)이라 하고, 전극이 형성되는 그 반대면을 후면(back surface)이라 하는데, 도 1 및 도 2 상에는 상기 전면이 하부에, 상기 후면이 상부에 위치하도록 도시하였다.Here, the surface on which the light is incident on the semiconductor substrate 100 is referred to as a front surface, and the opposite surface on which the electrodes are formed is referred to as a back surface. In FIGS. 1 and 2, , And the rear surface is positioned at the top.

먼저, 본 발명의 일 실시예에 따른 태양 전지에서 반도체 기판(100)은 결정질 규소(c-Si)의 웨이퍼(wafer)일 수 있다. 여기에서, 결정질은 다결정, 단결정 및 미세 결정질 중 어느 하나일 수 있다. First, in the solar cell according to an embodiment of the present invention, the semiconductor substrate 100 may be a wafer of crystalline silicon (c-Si). Here, the crystalline may be any one of polycrystalline, single crystal and microcrystalline.

반도체 기판(100)에는 제1 도전형의 불순물이 도핑될 수 있는데, 제1 도전형 불순물은 n형 또는 p형일 수 있으며, n형 불순물로는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 포함될 수 있다. 그리고, p형 불순물로는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 포함될 수 있다.The first conductive impurity may be n-type or p-type, and the n-type impurity may be phosphorus (P), arsenic (As), antimony (Sb ) And the like can be included. The p-type impurity may include an impurity of a trivalent element such as boron (B), gallium (Ga), indium (In), or the like.

반도체 기판(100)의 전면 형태는, 도 2에 도시된 바와 같이, 요철 구조를 가지도록 형성될 수 있다. The front surface of the semiconductor substrate 100 may be formed to have a concavo-convex structure as shown in Fig.

이러한 표면 요철에 의해서, 표면에서의 반사율이 감소되고, 태양 전지 내에의 광의 통과 길이가 길게 되어, 흡수되는 빛의 양을 증가시킬 수 있다. 이에 따라, 태양 전지의 최대 출력 전류인 단락 전류를 향상시킬 수 있게 된다.Such surface irregularities reduce the reflectance at the surface, increase the length of light passing through the solar cell, and increase the amount of light absorbed. Accordingly, it is possible to improve the short circuit current which is the maximum output current of the solar cell.

한편, 상술한 바와 같이, 본 발명의 일 실시예에 따른 태양 전지에서 반도체 기판(100)의 전면에는 도핑층(10), 전면 보호막(30), 전면 반사 방지막(220)이 포함될 수 있다.As described above, the doping layer 10, the front protective layer 30, and the front anti-reflective layer 220 may be formed on the front surface of the semiconductor substrate 100 in the solar cell according to an embodiment of the present invention.

보다 상세하게, 반도체 기판(100)의 전면에는 도핑층(10)이 형성될 수 있다.More specifically, a doping layer 10 may be formed on the entire surface of the semiconductor substrate 100.

도 1 및 도 2를 참조하면, 도핑층(10)은 반도체 기판(100)의 전면 전체에 형성될 수 있으며, 반도체 기판(100)과 같이 제1 도전형의 불순물로 도핑될 수 있다. Referring to FIGS. 1 and 2, the doping layer 10 may be formed on the entire surface of the semiconductor substrate 100, and may be doped with impurities of the first conductivity type, such as the semiconductor substrate 100.

다만, 도핑층(10)은 반도체 기판(100)보다 높은 도핑 농도를 갖는다. 이러한 반도체 기판(100)과 도핑층(10) 사이의 농도 차이는 전위 장벽(potential barrier)을 형성하고, 전위 장벽에 의해 반도체 기판(100)의 전면으로 정공이 이동하는 것이 방해된다. However, the doping layer 10 has a higher doping concentration than the semiconductor substrate 100. The difference in concentration between the semiconductor substrate 100 and the doping layer 10 forms a potential barrier and prevents the holes from moving to the front surface of the semiconductor substrate 100 by the potential barrier.

따라서, 상기 도핑층(10)은 반도체 기판(100)의 표면 근처에서 전자와 정공이 재결합함으로써, 소멸되는 것을 감소하는 전면 전계(Front Surface Field, FSF)층의 역할을 할 수 있다.Therefore, the doping layer 10 can function as a front surface field (FSF) layer which reduces the disappearance of electrons and holes due to the recombination of electrons and holes near the surface of the semiconductor substrate 100.

도핑층(10)의 전면에는 전면 보호막(30)이 형성될 수 있다.A front protective layer 30 may be formed on the entire surface of the doped layer 10.

상기 전면 보호막(30)은 반도체 기판(100)의 표면에 위치하는 댕글링 본드(dangling bond)와 같은 표면 결함을 제거함으로써, 기판 결함으로 인해서 반도체 기판(100)의 전면으로 이동한 전하가 소멸되는 것을 방지하는 역할을 한다.The front protective layer 30 removes surface defects such as a dangling bond located on the surface of the semiconductor substrate 100 so that the charges moved to the front surface of the semiconductor substrate 100 due to substrate defects are eliminated .

이 때, 전면 보호막(30)은 i형 수소화 비정질 규소 또는 i형의 수소화 미세 결정질 규소막으로 이루어질 수 있으며, 0.5nm 내지 10nm의 두께로 형성될 수 있다.At this time, the front protective film 30 may be formed of i-type hydrogenated amorphous silicon or i-type hydrogenated microcrystalline silicon film, and may be formed to a thickness of 0.5 nm to 10 nm.

전면 보호막(30) 위에는 전면 반사 방지막(220)이 형성될 수 있다.The front antireflection film 220 may be formed on the front protective film 30.

전면 반사 방지막(220)은, 도 1 및 도 2에 도시된 바와 같이, 표면 요철을 따라서 반도체 기판(100) 전체에 형성될 수 있으며, 산화 규소나 질화 규소 등을 단층 또는 복수 층으로 적층하여 형성할 수 있다. As shown in FIGS. 1 and 2, the front antireflection film 220 may be formed on the entire surface of the semiconductor substrate 100 along the surface irregularities. The front antireflection film 220 may be formed by laminating silicon oxide, silicon nitride, can do.

여기에서, 전면 반사 방지막(220)은 굴절율 차이를 이용하여 보다 많은 태양광이 입사될 수 있도록 하는 역할을 한다.Here, the front antireflection film 220 serves to allow more sunlight to be incident using the refractive index difference.

한편, 상술한 바와 같이, 본 발명의 일 실시예에 따른 태양 전지에서 반도체 기판(100)의 후면에는 제1 및 제2 진성 반도체층(240a, 240b), 제1 및 제2 도전형 반도체층(320, 420), 및 제1 및 제2 전극(340, 440)을 포함한다.As described above, in the solar cell according to the embodiment of the present invention, the first and second intrinsic semiconductor layers 240a and 240b, the first and second conductive semiconductor layers 320, and 420, and first and second electrodes 340 and 440.

먼저, 본 발명의 일 실시예에 따른 태양 전지에서 제1 및 제2 진성 반도체층(240a, 240b)은 반도체 기판(100) 상에 위치된다. First, in a solar cell according to an embodiment of the present invention, the first and second intrinsic semiconductor layers 240a and 240b are positioned on a semiconductor substrate 100. [

여기에서, 제1 및 제2 진성 반도체층(240a, 240b)은 전술된 전면 보호막(30)과 동일한 물질인, i형 수소화 비정질 규소 또는 i형의 수소화 미세 결정질 규소막으로 이루어질 수도 있다. Here, the first and second intrinsic semiconductor layers 240a and 240b may be formed of i-type hydrogenated amorphous silicon or i-type hydrogenated microcrystalline silicon film, which is the same material as the front protective film 30 described above.

본 발명의 일 실시예에 따른 태양 전지에서 제1 및 제2 도전형 반도체층(320, 420)은 제1 및 제2 진성 반도체층(240a, 240b) 위에 각각 형성된다.In the solar cell according to an embodiment of the present invention, the first and second conductivity type semiconductor layers 320 and 420 are formed on the first and second intrinsic semiconductor layers 240a and 240b, respectively.

보다 상세하게, 제1 도전형 반도체층(320)과 제2 도전형 반도체층(420)은, 도 1 및 도 2에 도시된 바와 같이, 각각 제1 진성 반도체층(240a)과 및 제2 진성 반도체층(240b) 상에 교대로 배치될 수 있다.1 and 2, the first conductivity type semiconductor layer 320 and the second conductivity type semiconductor layer 420 are formed of the first intrinsic semiconductor layer 240a and the second intrinsic semiconductor layer 420, respectively, And may be alternately arranged on the semiconductor layer 240b.

전술된 도핑층(10)이 n형일 경우, 제1 도전형 반도체층(320)은 n형 도전형 불순물, 예를 들어, 인(P) 또는 비소(As) 등으로 도핑될 수 있다. 그리고, 상기 n형 도전형 불순물은 1×1018 내지 1×1021 atoms/cm3의 농도로 도핑될 수 있다. When the above-described doping layer 10 is n-type, the first conductivity type semiconductor layer 320 may be doped with an n-type conductivity type impurity, for example, phosphorus (P) or arsenic (As). The n-type conductivity type impurity may be doped at a concentration of 1 x 10 18 to 1 x 10 21 atoms / cm 3 .

또한, 도핑층(10)이 p형일 경우, 제2 도전형 반도체층(420)은 p형 도전형 불순물, 예를 들어, 보론(B) 등으로 도핑될 수 있다. 그리고, 상기 p형 도전형 불순물은 1×1018 내지 1×1021 atoms/cm3의 농도로 도핑될 수 있다. In addition, when the doping layer 10 is p-type, the second conductivity type semiconductor layer 420 may be doped with a p-type conductivity-type impurity, for example, boron (B) or the like. The p-type conductivity type impurity may be doped at a concentration of 1 x 10 18 to 1 x 10 21 atoms / cm 3 .

이 때, 제1 및 제2 도전형 반도체층(320, 420)은 수소화 비정질 규소(a-Si:H) 또는 수소화된 미세결정질 규소로 이루어질 수 있으며, 5nm 내지 50nm의 두께로 형성될 수 있다. At this time, the first and second conductive semiconductor layers 320 and 420 may be formed of hydrogenated amorphous silicon (a-Si: H) or hydrogenated microcrystalline silicon, and may be formed to a thickness of 5 nm to 50 nm.

본 발명의 일 실시예에 따른 태양 전지에서 제1 및 제2 전극(340, 440)은 제1 및 제2 도전형 반도체층(320, 420) 위에 각각 형성된다.In the solar cell according to an embodiment of the present invention, the first and second electrodes 340 and 440 are formed on the first and second conductivity type semiconductor layers 320 and 420, respectively.

일례로서, 전극의 형성을 위하여, 후면에 p형 도전형 불순물로 도핑된 제1 도전형 반도체층과 n형 도전형 불순물로 도핑된 제2 도전형 반도체층이 형성된 기판 위에 도금용 시드(seed)가 되는 금속층을 증착한다.For example, a seed for plating may be formed on a substrate having a first conductivity type semiconductor layer doped with a p-type conductivity type impurity and a second conductivity type semiconductor layer doped with an n-type conductivity type impurity, Is deposited.

도금용 레지스트 패턴(미도시)을 스크린 프린팅(screen printing)으로 형성하여 p전극과 n전극이 각각 도금되도록 하며, 도금 후에 레지스트를 제거하고 금속층을 에칭하여 p전극과 n전극을 최종 분리함으로써 전극을 형성한다.A resist pattern for plating (not shown) is formed by screen printing so that the p-electrode and the n-electrode are respectively plated. After the plating, the resist is removed and the metal layer is etched to finally separate the p- .

이 때, 도금 레지스트의 특성에 따라 도금 레지스트 제거 공정이 생략될 수 있다. 도금 레지스트를 제거하는 이유는 통상적으로 도금 레지스트의 절연성이 불충분하거나 내화학성, 내열성이 불충분하여 태양 전지 모듈 제작 과정에서 고온에 의해 변형되어 태양 전지 모듈의 신뢰성에 악영향을 줄 수 있기 때문이다. At this time, the plating resist removing step may be omitted depending on the characteristics of the plating resist. The reason for removing the plating resist is that the insulating property of the plating resist is insufficient, or the chemical resistance and the heat resistance are insufficient, so that it may be deformed by the high temperature during the manufacturing process of the solar cell module and adversely affect the reliability of the solar cell module.

그러나, 도금 레지스트가 폴리이미드(polyimide)와 같은 내열, 내화학, 고절연성 소재라면 도금 레지스트를 제거하지 않고, 태양 전지에 남길 수 있다.However, if the plating resist is heat-resistant, chemically resistant, or highly insulating material such as polyimide, the plating resist can be left on the solar cell without removing the resist.

뿐만 아니라, 폴리이미드는 통상적으로 내부에 태양광을 반사시킬 수 있는 입자(예를 들어, TiO2 등)를 함유하고 있기 때문에 태양 전지의 후면 반사막으로 사용이 가능하므로 폴리이미드를 도금 레지스트로 사용한 경우에는 제거 공정을 생략할 수 있다.In addition, since polyimide usually contains particles (e.g., TiO 2 ) capable of reflecting sunlight therein, it can be used as a back reflection film of a solar cell. Therefore, when polyimide is used as a plating resist The removal step can be omitted.

이 때, 본 발명의 일 실시예에 따른 태양 전지에서 제1 및 제2 전극(340, 440)은, 도 1에 도시된 바와 같이, 반도체 기판(100)의 양단에 대응하는 위치에 설치되는 제1 및 제2 전극 버스 바(340a, 440a)와 상기 제1 및 제2 전극 버스 바(340a, 440a)에서 돌출되어 연장된 하나 이상의 제1 및 제2 전극 돌기(340b, 440b)를 포함할 수 있다.In this case, the first and second electrodes 340 and 440 in the solar cell according to an embodiment of the present invention may be formed of a plurality of electrodes (not shown) disposed at positions corresponding to both ends of the semiconductor substrate 100, One or more first and second electrode protrusions 340b and 440b protruding from the first and second electrode bus bars 340a and 440a and the first and second electrode bus bars 340a and 440a. have.

그리고, 하나 이상의 제1 전극 돌기(340b)와 제2 전극 돌기(440b)는 서로 번갈아 배치되도록, 도 1에 도시된 바와 같이, 적어도 한 쌍의 제1 전극 돌기(340b) 사이에 하나의 제2 전극 돌기(440b)가 삽입될 수 있다.As shown in FIG. 1, the first electrode protrusion 340b and the second electrode protrusion 440b are arranged alternately so that one or more first electrode protrusions 340b and the second electrode protrusion 440b are alternately arranged, The electrode protrusion 440b can be inserted.

이 때, 제1 및 제2 전극 돌기(340b, 440b)는 최소한의 직렬 저항을 갖기 위하여, 폭이 동일하게 형성되는 것이 바람직하다.In this case, it is preferable that the first and second electrode protrusions 340b and 440b have the same width so as to have a minimum series resistance.

그러나, 후술되는 본 발명의 다른 실시예에서와 같이 제1 전극 돌기(340b)와 제2 전극 돌기(440b)의 폭이 다르게 형성되는 경우에도 적용이 가능하다.However, the present invention is also applicable to a case where the first electrode protrusion 340b and the second electrode protrusion 440b have different widths as in another embodiment of the present invention described later.

한편, 본 발명의 일 실시예에 따른 태양 전지에서 제1 전극(340)과 제2 전극(440)은 그 두께가 위치에 따라 가변적(可變的)으로 형성되도록 한다. 즉, 제1 전극(340)과 제2 전극(440)의 평면상 위치에 따라 그 두께가 서로 다르게 형성될 수 있다.Meanwhile, in the solar cell according to an embodiment of the present invention, the thickness of the first electrode 340 and the second electrode 440 may be variable. That is, the first electrode 340 and the second electrode 440 may be formed to have different thicknesses depending on the positions on a plane.

일례로, 1 전극(340)과 제2 전극(440)의 두께는 각각의 제1 및 제2 전극 돌기(340b, 440b)의 연장방향의 위치에 따라 가변적일 수 있다.For example, the thicknesses of the first electrode 340 and the second electrode 440 may vary depending on positions of extension directions of the first and second electrode protrusions 340b and 440b.

이하에서는, 제1 전극(340)과 제2 전극(440)의 다양한 두께 분포에 관하여 보다 상세하게 설명하도록 한다.Hereinafter, various thickness distributions of the first electrode 340 and the second electrode 440 will be described in more detail.

도 3은 본 발명의 일 실시예에 따른 태양 전지에서 제1 또는 제2 전극을 나타낸 측면도이고, 도 4는 본 발명의 다른 실시예에 따른 태양 전지에서 제1 또는 제2 전극을 나타낸 측면도이며, 도 5는 본 발명의 또 다른 실시예에 따른 태양 전지에서 제1 또는 제2 전극을 나타낸 측면도이다. 도 6은 도 3 내지 도 5의 제1 또는 제2 전극에서 길이에 따른 전극의 두께를 나타낸 그래프이다. 도 7은 도 6에서 전극의 두께 분포 함수에 따른 전극에 의한 전력손실을 평평한 형태(flat)를 기준으로 상대적으로 나타낸 그래프이다.FIG. 3 is a side view showing a first electrode or a second electrode in a solar cell according to an embodiment of the present invention, FIG. 4 is a side view illustrating a first electrode or a second electrode in a solar cell according to another embodiment of the present invention, 5 is a side view of a first or second electrode in a solar cell according to another embodiment of the present invention. FIG. 6 is a graph showing the thickness of the electrode according to the length of the first or second electrode of FIGS. 3 to 5. FIG. FIG. 7 is a graph showing power loss due to electrodes according to a thickness distribution function of the electrode in FIG. 6 relative to a flat shape.

먼저, 도 3 및 도 6을 참조하면, 양단부에 각각 제1 전극 버스 바(340a)와 제2 전극 버스 바(440a)가 위치된다. 3 and 6, a first electrode bus bar 340a and a second electrode bus bar 440a are positioned at both ends, respectively.

그리고, 제1 또는 제2 전극 버스 바(340a, 440a)로부터 각각 돌출된 제1 및 제2 전극 돌기(340b, 440b)들은 중앙부로 진행될수록, 즉, 제1 및 제2 전극 버스 바(340a, 440a)로부터 멀어질수록 그 두께가 점차 선형적(linear)으로 감소하여, 상기 중앙부가 가장 얇아지는 형태로 구성될 수 있다.The first and second electrode protrusions 340b and 440b protruded from the first or second electrode bus bars 340a and 440a are moved toward the center of the first and second electrode bus bars 340a and 440a, 440a, the thickness gradually decreases linearly, and the central portion becomes the thinnest.

일례로, 두께가 가장 얇은 중앙부의 두께는, 도 6에 도시된 바와 같이, 약 4.5mm 정도이고, 두께가 가장 두꺼운 양단부의 두께는 약 6.5mm 정도로 형성될 수 있다. 이는, 제1 및 제2 전극(340, 440)이 평평한 형태(flat)인 경우, 즉, 도 6에서 두께가 약 5.5mm 정도로 균일한 경우와 상대적인 비교를 하기 위한 것으로서, 수치가 이에 한정되는 것은 아니다.For example, the thickness of the thinnest center portion may be about 4.5 mm, as shown in FIG. 6, and the thickness of both ends of the thickest portion may be about 6.5 mm. This is for relative comparison with the case where the first and second electrodes 340 and 440 are flat, that is, the case where the thickness is approximately 5.5 mm in FIG. 6, and the numerical value is limited to this no.

도 4 및 도 6을 참조하면, 전술된 도 3에서와 같이, 양단부에 각각 제1 전극 버스 바(340a)와 제2 전극 버스 바(440a)가 위치된다. Referring to FIGS. 4 and 6, the first electrode bus bar 340a and the second electrode bus bar 440a are positioned at both ends, respectively, as shown in FIG.

그리고, 제1 또는 제2 전극 버스 바(340a, 440a)로부터 각각 돌출된 제1 및 제2 전극 돌기(340b, 440b)들은 중앙부가 가장 얇고, 양단부로 진행될수록, 즉, 즉, 제1 및 제2 전극 버스 바(340a, 440a)에 가까울수록 그 두께가 증가하되, 포물선(parabolic)의 형태로 증가하여, 상기 중앙부가 가장 얇아지는 형태로 구성될 수 있다.The first and second electrode protrusions 340b and 440b protruding from the first or second electrode bus bars 340a and 440a are thinnest at the center and the more protruded toward the both ends, Electrode bus bars 340a and 440a, the thickness of the two-electrode bus bars 340a and 440a increases in a parabolic shape, and the central portion is thinned.

일례로, 두께가 가장 얇은 중앙부의 두께는, 도 6에 도시된 바와 같이, 약 4.8mm 정도이고, 두께가 가장 두꺼운 양단부의 두께는 약 6.8mm 정도로 형성될 수 있다. 이는, 제1 및 제2 전극(340, 550)이 평평한 형태(flat)인 경우, 즉, 도 6에서 두께가 약 5.5mm 정도로 균일한 경우와 상대적인 비교를 하기 위한 것으로서, 수치가 이에 한정되는 것은 아니다. For example, the thickness of the thinnest center portion may be about 4.8 mm, as shown in FIG. 6, and the thickness of both ends of the thickest portion may be about 6.8 mm. This is for relative comparison with the case where the first and second electrodes 340 and 550 are flat, that is, the case where the thickness is approximately 5.5 mm in FIG. 6, and the numerical value is limited to this no.

한편, 제1 전극(340) 또는 제2 전극(440)은 제1 및 제2 전극 돌기(340b, 440b)들의 연장방향 중앙부를 기준으로 서로 비대칭하게 형성될 수 있다.The first electrode 340 or the second electrode 440 may be formed asymmetrically with respect to the center of the extending direction of the first and second electrode protrusions 340b and 440b.

보다 상세하게, 도 5 및 도 6를 참조하면, 양단부에 각각 제1 전극 버스 바(340a)와 제2 전극 버스 바(440a)가 위치된다. 5 and 6, a first electrode bus bar 340a and a second electrode bus bar 440a are positioned at both ends, respectively.

그리고, 중앙부에서 다소 벗어난 위치에서 가장 얇고, 상기 양단부로 진행될수록 그 두께가 포물선(parabolic)의 형태에 가깝도록 증가하되, 제1 전극 버스 바(340a) 측에 비해 제2 전극 버스 바(440a) 측이 더 두껍게 형성될 수 있다.The thickness of the second electrode bus bar 440a is smaller than that of the first electrode bus bar 340a, and the thickness of the second electrode bus bar 440a is smaller than that of the first electrode bus bar 340a. Side can be formed thicker.

일례로, 두께가 가장 얇은 중앙부의 두께는, 도 6에 도시된 바와 같이, 약 4.3mm 정도이고, 두께가 가장 두꺼운 제2 전극 버스 바(440a) 측의 두께는 약 7.5mm 정도로 형성될 수 있다. 이는, 제1 및 제2 전극(340, 440)이 평평한 형태(flat)인 경우, 즉, 도 6에서 두께가 약 5.5mm 정도로 균일한 경우와 상대적인 비교를 하기 위한 것으로서, 수치가 이에 한정되는 것은 아니다.For example, the thickness of the thinnest central portion may be about 4.3 mm, as shown in FIG. 6, and the thickness of the thickest second electrode bus bar 440a may be about 7.5 mm . This is for relative comparison with the case where the first and second electrodes 340 and 440 are flat, that is, the case where the thickness is approximately 5.5 mm in FIG. 6, and the numerical value is limited to this no.

도 7을 참조하면, 상기의 제1 및 제2 전극(340, 440)의 일 실시예, 다른 실시예, 그리고 또 다른 실시예의 형태로 제1 및 제2 전극(340, 440)을 형성할 때를, 제1 및 제2 전극(340, 440)이 평평한 형태로 형성할 때와 비교하여 어느 정도의 전력손실이 발생하는지 확인할 수 있다.Referring to FIG. 7, when the first and second electrodes 340 and 440 are formed in one embodiment, another embodiment, and another embodiment of the first and second electrodes 340 and 440, It is possible to confirm how much power loss occurs as compared with when the first and second electrodes 340 and 440 are formed in a flat shape.

제1 및 제2 전극(340, 440)을 도 3과 같이 선형(linear) 또는 도 4의 형태와 같이 포물선(parabolic)의 형태로 형성할 때에는, 도 7에 도시된 바와 같이, 제1 및 제2 전극(340, 440)을 평평한 형태(flat)로 형성할 때와 비교하여 약 1.2% 정도의 전력손실을 줄일 수 있다.When the first and second electrodes 340 and 440 are formed as a linear or a parabolic shape as shown in FIG. 4, as shown in FIG. 7, the first and second electrodes 340 and 440, The power loss of about 1.2% can be reduced as compared with the case where the two electrodes 340 and 440 are formed in a flat shape.

이는, 전극의 두께가 매우 균일한 것보다는 중심부가 얇고, 양단부로 진행될수록 두꺼워지는 형태가 보다 적합함을 나타낸다.This indicates that the thickness of the electrode is thinner than the thickness of the electrode, and that the thicker the electrode is, the more suitable it is.

또한, 제1 및 제2 전극(340, 440)의 두께 분포가, 도 8과 같이, 비대칭한 형태(parabolic off center)로 형성되는 경우에도, 제1 및 제2 전극(340, 440)을 평평한 형태(flat)로 형성할 때보다는 전력손실이 줄어드는 것을 알 수 있다.8, even if the thickness distribution of the first and second electrodes 340 and 440 is formed as a parabolic off center, the first and second electrodes 340 and 440 may be flat It can be seen that the power loss is reduced as compared with the case of forming a flat shape.

이에, 전극의 두께를 균일하게 하기 보다는 일단부 혹은 양단부를 두껍게 형성하는 것이 전력손실 측면에서 유리하다.Therefore, it is advantageous in terms of power loss to form one end or both end portions thicker than the electrode thickness uniformly.

더불어, 도면에는 도시되지 아니하였으나 전극의 두께를 최소값에 비해 최대값이 40% 이상 두껍게 형성하는 것이 전력손실 측면에서 보다 더 유리하다. 다만, 이 비율은 전극의 두께와 셀(cell)의 길이 등에 따라 변할 수 있다.In addition, although not shown in the drawing, it is more advantageous in terms of power loss to form the electrode with a thickness larger than the minimum value by 40% or more. However, this ratio may vary depending on the thickness of the electrode, the length of the cell, and the like.

도 8은 본 발명에 따른 태양 전지의 제1 및 제2 전극에서 제1 및 제2 전극 돌기의 선폭이 동일하지 않은 경우를 나타낸 평면도이고, 도 9는 도 8의 제1 및 제2 전극에서 길이에 따른 도금 전극의 두께를 나타낸 그래프이며, 도 10은 도 9에서 도금 전극의 두께 분포 함수에 따른 전극에 의한 전력손실을 평평한 형태(flat)를 기준으로 상대적으로 나타낸 그래프이다.8 is a plan view showing a case where the line widths of the first and second electrode protrusions are not the same in the first and second electrodes of the solar cell according to the present invention, And FIG. 10 is a graph showing relative loss of power loss due to electrodes according to a thickness distribution function of the plating electrode in FIG. 9, based on a flat shape.

전술된 바와 같이, 제1 및 제2 전극 돌기는 최소한의 직렬 저항을 갖기 위하여 폭이 동일하게 형성되는 것이 바람직하다. As described above, it is preferable that the first and second electrode protrusions have the same width so as to have a minimum series resistance.

다만, 본 발명에 따른 태양 전지는 제1 및 제2 전극 돌기의 선폭이 다르게 형성되는 경우에도 적용이 가능하다.However, the solar cell according to the present invention is also applicable to the case where the line widths of the first and second electrode protrusions are different.

일반적으로, n기판일 경우 p 도핑영역이 n 도핑영역보다 넓어야 Jsc(short-circuit current)가 커지므로 p 도핑영역을 넓게 하는데, 이 때, p전극의 선폭도 같이 넓어질 수 있다. Generally, in the case of an n-type substrate, the p-doped region must be wider than the n-doped region, so that the short-circuit current (Jsc) becomes large. Accordingly, the p-doped region is widened.

도 8에는 제1 전극 돌기의 선폭이 제2 전극 돌기의 선폭보다 약 2배 정도 넓은 경우를 나타낸 것이다.8 shows a case where the line width of the first electrode protrusion is about two times larger than the line width of the second electrode protrusion.

도 8을 참조하면, 양단부에 각각 제1 전극 버스 바(340a)와 제2 전극 버스 바(440a)가 위치되며, 제1 전극 버스 바(340a)와 제2 전극 버스 바(440a)의 두께는 거의 동일하고, 제1 전극 돌기의 선폭이 제2 전극 돌기의 선폭보다 약 2배 정도 넓게 형성된다.8, the first electrode bus bar 340a and the second electrode bus bar 440a are positioned at both ends, and the thicknesses of the first electrode bus bar 340a and the second electrode bus bar 440a are And the line width of the first electrode protrusion is formed to be about two times wider than the line width of the second electrode protrusion.

그리고, 상기와 같이 제1 및 제2 전극 돌기의 선폭이 구성된 제1 및 제2 전극에 대하여, 도 9와 같이, 도금 전극의 두께를 달리하여 도금 전극의 두께 분포 함수에 따른 전극에 의한 전력손실을 알아보았다.As shown in FIG. 9, the first and second electrodes having the line widths of the first and second electrode protrusions are different from each other in the thickness of the plating electrode, and the power loss .

일례로서, 제1 및 제2 전극 돌기의 선폭을 중앙부를 중심으로 제1 전극 버스 바 측으로는 중앙부와 동일하도록 두께를 형성하고, 반대 측으로는 중앙부가 가장 얇고, 중앙부로부터 두께가 선형(linear)으로 증가하여 제2 전극 버스 바가 가장 두꺼워지는 형태로 구성하였다.For example, the line width of the first and second electrode protrusions may be formed so as to be equal to the central portion at the first electrode bus bar side with respect to the central portion, with the thinnest center portion at the opposite side and linearly at a thickness from the central portion And the second electrode bus bar is thickest.

도 9를 참조하면, 두께가 가장 얇은 부분의 두께는 약 4.5mm 정도이고, 두께가 가장 두꺼운 제2 전극 버스 바의 두께는 약 8mm 정도로 형성될 수 있다. 이는, 제1 및 제2 전극이 평평한 형태(flat)인 경우, 즉, 도 9에서 두께가 약 5.5mm 정도로 균일한 경우와 상대적인 비교를 하기 위한 것으로서, 수치가 이에 한정되는 것은 아니다.Referring to FIG. 9, the thickness of the thinnest portion is about 4.5 mm, and the thickness of the second electrode bus bar is about 8 mm. This is for relative comparison with the case where the first and second electrodes are flat, that is, the case where the thickness is approximately 5.5 mm in FIG. 9, and the numerical values are not limited thereto.

다른 예로서, 제1 및 제2 전극 돌기의 선폭을 제1 전극 버스 바 측이 가장 얇고, 제2 전극 버스 바 측으로 진행될수록 포물선(parabolic)의 형상으로 두꺼워지는 형태로 구성하였다.As another example, the line widths of the first and second electrode protrusions are formed so that the first electrode bus bar side is thinnest and the second electrode bus bar is thickened in a parabolic shape.

도 9를 참조하면, 두께가 가장 얇은 제1 전극 버스 바 측의 두께는 약 4mm 정도이고, 두께가 가장 두꺼운 제2 전극 버스 바 측의 두께는 약 9mm 정도로 형성될 수 있다. 이는, 제1 및 제2 전극이 평평한 형태(flat)인 경우, 즉, 도 9에서 두께가 약 5.5mm 정도로 균일한 경우와 상대적인 비교를 하기 위한 것으로서, 수치가 이에 한정되는 것은 아니다.Referring to FIG. 9, the thickness of the thinnest first electrode bus bar may be about 4 mm, and the thickness of the second electrode bus bar may be about 9 mm. This is for relative comparison with the case where the first and second electrodes are flat, that is, the case where the thickness is approximately 5.5 mm in FIG. 9, and the numerical values are not limited thereto.

도 10을 참조하면, 도 9에서와 같이 제1 및 제2 전극을 형성할 때, 제1 및 제2 전극을 평평한 형태(flat)로 형성할 때와 비교하여 어느 정도의 전력손실이 발생하는지 확인할 수 있다.Referring to FIG. 10, when the first and second electrodes are formed as shown in FIG. 9, it is determined how much power loss occurs as compared with when the first and second electrodes are formed in a flat shape .

도 10에 도시된 바와 같이, 제1 및 제2 전극의 도금 두께를 제2 전극 버스 바 측으로 편중되도록 선형(linear) 또는 포물선(parabolic)의 형태로 변화하도록 형성하게 되면, 제1 및 제2 전극을 평평한 형태로 형성할 때와 비교하여 약 5% 정도의 전력손실을 줄일 수 있다.As shown in FIG. 10, when the plating thickness of the first and second electrodes is changed in a linear or parabolic shape so as to be biased toward the second electrode bus bar side, The power loss of about 5% can be reduced as compared with the case of forming a flat shape.

더불어, 도면에는 도시되지 아니하였으나, 선형(linear)인 경우 도금 전극의 두께를 최소값에 비해 최대값이 약 89%, 포물선(parabolic) 형태의 경우 도금 전극의 두께를 최소값에 비해 최대값이 약 133% 이상 두껍게 형성하는 것이 전력손실 측면에서 보다 더 유리하다. 다만, 이 비율은 전극의 두께와 셀(cell)의 길이 등에 따라 변할 수 있다.In addition, although it is not shown in the drawing, when the plating electrode has a linear thickness, the maximum value is about 89% in comparison with the minimum value, and when the thickness of the plating electrode is about parabolic, the maximum value is about 133 It is more advantageous from the viewpoint of power loss. However, this ratio may vary depending on the thickness of the electrode, the length of the cell, and the like.

이하에서는, 상기의 태양 전지를 제조하는 방법에 대해서 간략히 설명하도록 한다.Hereinafter, a method of manufacturing the solar cell will be briefly described.

먼저, 반도체 기판(100)의 전면(全面)에 보호막(30), 제1 진성 반도체층(240a) 및 제2 진성 반도체층(240b)을 포함하는 진성 반도체층(240a, 240b)을 형성한다(S101). The intrinsic semiconductor layers 240a and 240b including the protective film 30, the first intrinsic semiconductor layer 240a, and the second intrinsic semiconductor layer 240b are formed on the entire surface of the semiconductor substrate 100 S101).

이 때, 전면 보호막(30)과 진성 반도체층(240a, 240b)은 각기 반도체 기판(100)의 전, 후면에 제공되는 진성 비정질 규소로 동시에 형성될 수 있다. 이 중에서 진성 반도체층(240a, 240b)은 반도체 기판(100)의 후면에 형성되는 진성 비정질 규소막을 패터닝하여 해당 영역에만 진성 비정질 규소막을 남겨 제1 진성 반도체층(240a) 및 제2 진성 반도체층(240b)을 가지는 진성 반도체층(240)을 형성하도록 한다. At this time, the front protective film 30 and the intrinsic semiconductor layers 240a and 240b may be formed simultaneously with the intrinsic amorphous silicon provided on the front and rear surfaces of the semiconductor substrate 100, respectively. The intrinsic semiconductor layers 240a and 240b may be formed by patterning an intrinsic amorphous silicon film formed on the rear surface of the semiconductor substrate 100 to leave the intrinsic amorphous silicon film only in the corresponding regions to form the first intrinsic semiconductor layer 240a and the second intrinsic semiconductor layer The intrinsic semiconductor layer 240 having the active regions 240a and 240b is formed.

이후, 전면 보호막(30) 위에 산화 규소 또는 질화 규소를 증착하여 반사 방지막(220)을 형성한다. Thereafter, silicon oxide or silicon nitride is deposited on the front protective film 30 to form an antireflection film 220.

다음으로, 진성 반도체층(240a, 240b) 위에 각각 제1 도전형 반도체층(320)과 제2 도전형 반도체층(420)을 형성한다(S102). Next, the first conductivity type semiconductor layer 320 and the second conductivity type semiconductor layer 420 are formed on the intrinsic semiconductor layers 240a and 240b, respectively (S102).

그리고, 제1 도전형 반도체층(320) 및 제2 도전형 반도체층(420)이 형성된 반도체 기판 위에 도금용 시드(seed)가 되는 금속층을 형성한다(S103).A metal layer to be a seed for plating is formed on the semiconductor substrate on which the first conductivity type semiconductor layer 320 and the second conductivity type semiconductor layer 420 are formed (S103).

또한, 금속층을 노출하는 개구부를 가지는 도금용 레지스트 패턴을 스크린 프린팅(screen printing)으로 형성하여 제1 전극(340)과 제2 전극(440)이 각각 도금되도록 하며(S104), 도금 후에 레지스트를 제거하고(S105), 금속층을 에칭하여 제1 전극(340)과 제2 전극(440)을 최종 분리함으로써 전극을 형성한다(S106).In addition, a resist pattern for plating having an opening for exposing the metal layer is formed by screen printing so that the first electrode 340 and the second electrode 440 are respectively plated (S104) (S105). Finally, the metal layer is etched to finally separate the first electrode 340 and the second electrode 440 to form an electrode (S106).

여기에서, 전술된 바와 같이, 도금 레지스트의 특성에 따라 레지스트 제거 공정이 생략될 수 있다. Here, as described above, the resist removing step may be omitted depending on the characteristics of the plating resist.

상기의 S101 단계 내지 S106 단계의 과정은 후술되는 과정을 보다 구체적으로 설명하기 위하여 본 발명의 일 실시예에 따른 태양 전지 제조 방법을 제시한 것으로서, 일련의 과정이 생략되거나 부가될 수 있다.The process of steps S101 to S106 described above is a method of manufacturing a solar cell according to an embodiment of the present invention in order to more specifically explain the process described below, and a series of processes may be omitted or added.

이 때, S104 단계에서 제1 및 제2 전극을 도금 시, 제1 및 제2 전극 돌기에 비하여 제1 및 제2 전극 버스 바의 두께를 두껍게 형성하기 위하여, 제1 전극 돌기 또는 제2 전극 돌기에 쉴드(shield)를 설치할 수 있다.At this time, in order to form the first and second electrode bus bars thicker than the first and second electrode protrusions when plating the first and second electrodes in step S104, the first electrode protrusion or the second electrode protrusion A shield may be provided on the surface.

또한, S104 단계에서 제1 및 제2 전극을 도금 시, 제1 및 제2 전극 돌기에 비하여 제1 및 제2 전극 버스 바의 두께를 두껍게 형성하기 위하여, 제1 전극 버스 바 또는 제2 전극 버스 바에 쉴드(shield)를 설치할 수도 있다.In order to form the first and second electrode bus bars thicker than the first and second electrode protrusions when plating the first and second electrodes in step S104, the first electrode bus bar or the second electrode bus You can also install a shield on the bar.

한편, 상기의 S101 내지 S106의 과정 외에 전해도금의 방법이 사용될 수 있다.Meanwhile, in addition to the steps of S101 to S106, a method of electrolytic plating may be used.

보다 상세하게, 반도체 기판(100)의 전면(全面)에 보호막(30), 제1 진성 반도체층(240a) 및 제2 진성 반도체층(240b)을 포함하는 진성 반도체층(240a, 240b)을 형성한다(S101). More specifically, the intrinsic semiconductor layers 240a and 240b including the protective film 30, the first intrinsic semiconductor layer 240a, and the second intrinsic semiconductor layer 240b are formed on the entire surface of the semiconductor substrate 100 (S101).

이 때, 전면 보호막(30)과 진성 반도체층(240a, 240b)은 각기 반도체 기판(100)의 전, 후면에 제공되는 진성 비정질 규소로 동시에 형성될 수 있다. 이 중에서 진성 반도체층(240a, 240b)은 반도체 기판(100)의 후면에 형성되는 진성 비정질 규소막을 패터닝하여 해당 영역에만 진성 비정질 규소막을 남겨 제1 진성 반도체층(240a) 및 제2 진성 반도체층(240b)을 가지는 진성 반도체층(240a, 240b)을 형성하도록 한다. At this time, the front protective film 30 and the intrinsic semiconductor layers 240a and 240b may be formed simultaneously with the intrinsic amorphous silicon provided on the front and rear surfaces of the semiconductor substrate 100, respectively. The intrinsic semiconductor layers 240a and 240b may be formed by patterning an intrinsic amorphous silicon film formed on the rear surface of the semiconductor substrate 100 to leave the intrinsic amorphous silicon film only in the corresponding regions to form the first intrinsic semiconductor layer 240a and the second intrinsic semiconductor layer The intrinsic semiconductor layers 240a and 240b are formed.

이후, 전면 보호막(30) 위에 산화 규소 또는 질화 규소를 증착하여 반사 방지막(220)을 형성한다. Thereafter, silicon oxide or silicon nitride is deposited on the front protective film 30 to form an antireflection film 220.

다음으로, 진성 반도체층(240) 위에 각각 제1 도전형 반도체층(320)과 제2 도전형 반도체층(420)을 형성한다(S102). Next, the first conductivity type semiconductor layer 320 and the second conductivity type semiconductor layer 420 are formed on the intrinsic semiconductor layer 240 (S102).

그리고, 제1 도전형 반도체층(320) 및 제2 도전형 반도체층(420)이 형성된 반도체 기판 위에 도금용 시드가 되는 금속층을 형성하되, 도금용 시드가 포함된 페이스트(paste)를 제1 전극(340)과 제2 전극(440)이 교차되도록 스크린 프린팅한다(S103).A metal layer serving as a plating seed is formed on a semiconductor substrate on which the first conductivity type semiconductor layer 320 and the second conductivity type semiconductor layer 420 are formed, Screen printing is performed so that the first electrode 340 and the second electrode 440 intersect (S103).

또한, 금속층이 형성된 반도체 기판(100)을 도금액에 침지하여 전해도금한다(S104).Further, the semiconductor substrate 100 on which the metal layer is formed is immersed in the plating solution and electroplated (S104).

상기의 S101 단계 내지 S104 단계의 과정은 후술되는 과정을 보다 구체적으로 설명하기 위하여 본 발명의 다른 실시예에 따른 태양 전지 제조 방법을 제시한 것으로서, 일련의 과정이 생략되거나 부가될 수 있다.The process of steps S101 to S104 described above is a method of manufacturing a solar cell according to another embodiment of the present invention in order to more specifically describe a process described below, and a series of processes may be omitted or added.

이 때, S104 단계에서 금속층이 형성된 반도체 기판을 전해도금 시, 제1 및 제2 전극 돌기에 비하여 제1 및 제2 전극 버스 바의 두께를 두껍게 형성하기 위하여, 제1 및 제2 전극 버스 바에 전해도금의 전원(rectifier)을 연결할 수도 있다.At this time, in order to form the first and second electrode bus bars thicker than the first and second electrode protrusions when the semiconductor substrate having the metal layer is formed by electrolytic plating in step S104, It is also possible to connect the rectifier of the plating.

본 발명의 상기 실시예에 따른 태양 전지 및 이의 제조 방법에 의하면, 전력 손실이 최소화된 태양 전지를 제공할 수 있는 효과가 있다.According to the solar cell and the manufacturing method thereof according to the embodiment of the present invention, it is possible to provide a solar cell with minimized power loss.

이상과 같이, 본 발명은 한정된 실시예와 도면을 통하여 설명되었으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재된 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. Various modifications and variations are possible within the scope of the appended claims.

10: 도핑층 20: 산화막
30: 전면 보호막 100: 반도체 기판
220: 전면 반사 방지막 240a: 제1 진성 반도체층
240b: 제2 진성 반도체층 320: 제1 도전형 반도체층
340: 제1 전극 340a: 제1 전극 버스 바
340b: 제1 전극 돌기 420: 제2 도전형 반도체층
440: 제2 전극 440a: 제1 전극 버스 바
440b: 제2 전극 돌기10: doping layer 20: oxide film
30: front protective film 100: semiconductor substrate
220: front antireflection film 240a: first intrinsic semiconductor layer
240b: the second semiconductor layer 320: the first conductivity type semiconductor layer
340: first electrode 340a: first electrode bus bar
340b: first electrode protrusion 420: second conductivity type semiconductor layer
440: second electrode 440a: first electrode bus bar
440b: second electrode projection

Claims (11)

반도체 기판;
상기 반도체 기판 상에 위치하며, 서로 분리되어 있는 제1 진성 반도체층 및 제2 진성 반도체층;
상기 제1 진성 반도체층 및 제2 진성 반도체층 위에 각각 형성되는 제1 도전형 반도체층 및 제2 도전형 반도체층; 및
상기 제1 도전형 반도체층 및 제2 도전형 반도체층 위에 각각 형성되는 제1 전극 및 제2 전극
을 포함하되,
상기 제1 전극 또는 상기 제2 전극의 두께가 위치에 따라 가변적(可變的)인, 태양 전지.A semiconductor substrate;
A first intrinsic semiconductor layer and a second intrinsic semiconductor layer which are located on the semiconductor substrate and are separated from each other;
A first conductivity type semiconductor layer and a second conductivity type semiconductor layer formed on the first and second intrinsic semiconductor layers, respectively; And
A first electrode formed on the first conductive type semiconductor layer and a second electrode formed on the second conductive type semiconductor layer,
≪ / RTI >
Wherein the thickness of the first electrode or the second electrode is variable depending on the position. 제 1 항에 있어서,
상기 제1 전극 및 상기 제2 전극은 버스 바, 및 상기 버스 바에서 돌출되어 연장된 하나 이상의 돌기를 포함하고,
상기 제1 전극 또는 상기 제2 전극의 상기 두께는 각각의 상기 돌기의 연장방향의 위치에 따라 가변적인, 태양 전지.The method according to claim 1,
Wherein the first electrode and the second electrode comprise a bus bar and one or more protrusions protruding from the bus bar,
Wherein the thickness of the first electrode or the second electrode is variable according to a position in an extending direction of each of the projections. 제 2 항에 있어서,
상기 제1 전극의 돌기는 복수 개로 형성되고,
상기 제1 전극의 적어도 한 쌍의 돌기 사이에 하나의 상기 제2 전극의 돌기가 삽입된, 태양 전지.3. The method of claim 2,
The protrusions of the first electrode are formed in a plurality of protrusions,
Wherein projections of one of said second electrodes are inserted between at least one pair of projections of said first electrode. 제 2 항에 있어서,
상기 제1 전극 또는 상기 제2 전극은 상기 버스 바 측의 두께가 두껍게 형성되고, 상기 버스 바로부터 멀어질수록 두께가 점차 얇아지는 부분을 갖는, 태양 전지.3. The method of claim 2,
Wherein the first electrode or the second electrode has a thicker portion on the side of the bus bar and a portion where the thickness gradually decreases as the distance from the bus bar decreases. 제 2 항에 있어서,
상기 제1 전극 또는 상기 제2 전극은 상기 돌기의 연장방향 중앙부에서 두께가 가장 얇고, 상기 버스 바의 가장자리에서 두께가 가장 두꺼운, 태양 전지.3. The method of claim 2,
Wherein the first electrode or the second electrode is the thinnest at the central portion in the extending direction of the projection and the thickest at the edge of the bus bar. 제 2 항에 있어서,
상기 제1 전극 또는 상기 제2 전극은 상기 돌기의 연장방향 중앙부를 기준으로 비대칭 형태인, 태양 전지.3. The method of claim 2,
Wherein the first electrode or the second electrode has an asymmetrical shape with respect to a central portion in the extending direction of the projection. 제 1 항에 있어서,
상기 반도체 기판은 결정형 반도체로 이루어지는, 태양 전지.The method according to claim 1,
Wherein the semiconductor substrate is made of a crystalline semiconductor. 제 1 항에 있어서,
상기 제1 도전형 반도체층은 p형 도전형 불순물로 도핑되어 있고, 상기 제2 도전형 반도체층은 n형 도전형 불순물로 도핑되어 있는, 태양 전지.The method according to claim 1,
Wherein the first conductivity type semiconductor layer is doped with a p-type conductivity type impurity, and the second conductivity type semiconductor layer is doped with an n-type conductivity type impurity. 제 8 항에 있어서,
상기 제1 진성 반도체층, 상기 제2 진성 반도체층, 상기 제1 도전형 반도체층, 및 상기 제2 도전형 반도체층은 비정질 규소로 이루어지는, 태양 전지.9. The method of claim 8,
Wherein said first intrinsic semiconductor layer, said first intrinsic semiconductor layer, said first intrinsic semiconductor layer, said first intrinsic semiconductor layer, said first intrinsic semiconductor layer, said first intrinsic semiconductor layer, said first intrinsic semiconductor layer, said first intrinsic semiconductor layer, said first intrinsic semiconductor layer, 제 1 항 내지 제 9 항 중 어느 한 항에 따른 태양 전지를 제조하는 방법으로서,
반도체 기판 위에 제1 진성 반도체층 및 제2 진성 반도체층을 형성하는 단계;
상기 제1 진성 반도체층 및 제2 진성 반도체층 위에 각각 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 단계;
상기 제1 도전형 반도체층 및 제2 도전형 반도체층이 형성된 반도체 기판 위에 도금 시드(seed)가 되는 금속층을 형성하는 단계;
상기 금속층을 노출하는 개구부를 가지는 레지스트를 스크린 프린팅하여 형성하고, 제1 전극 및 제2 전극을 도금하는 단계;
상기 레지스트 패턴을 제거하는 단계; 및
상기 금속층을 제거하고, 상기 제1 전극 및 제2 전극을 분리하여 전극을 형성하는 단계
를 포함하되,
상기 제1 전극 및 제2 전극을 도금할 때, 돌기 또는 버스 바에 쉴드(shield)를 설치하여 상기 돌기보다 상기 버스 바의 두께를 두껍게 형성하는, 태양 전지의 제조 방법.10. A method of manufacturing a solar cell according to any one of claims 1 to 9,
Forming a first intrinsic semiconductor layer and a second intrinsic semiconductor layer on a semiconductor substrate;
Forming a first conductivity type semiconductor layer and a second conductivity type semiconductor layer on the first and second intrinsic semiconductor layers, respectively;
Forming a metal layer to be a plating seed on a semiconductor substrate on which the first conductivity type semiconductor layer and the second conductivity type semiconductor layer are formed;
Forming a resist having an opening exposing the metal layer by screen printing, and plating the first electrode and the second electrode;
Removing the resist pattern; And
Removing the metal layer, separating the first electrode and the second electrode to form an electrode
, ≪ / RTI &
Wherein when the first electrode and the second electrode are plated, a shield is provided on the protrusion or the bus bar to form a thicker bus bar than the protrusion. 제 1 항 내지 제 9 항 중 어느 한 항에 따른 태양 전지를 제조하는 방법으로서,
반도체 기판 위에 제1 진성 반도체층 및 제2 진성 반도체층을 형성하는 단계;
상기 제1 진성 반도체층 및 제2 진성 반도체층 위에 각각 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 단계;
상기 제1 도전형 반도체층 및 제2 도전형 반도체층이 형성된 반도체 기판 위에 도금 시드(seed)가 되는 금속층을 형성하되, 상기 도금 시드가 포함된 페이스트(paste)를 제1 전극과 제2 전극이 교차되도록 스크린 프린팅하는 단계; 및
상기 금속층이 형성된 반도체 기판을 도금액에 침지하여 전해도금하는 단계
를 포함하되,
상기 금속층이 형성된 반도체 기판을 전해도금할 때, 버스 바에 전해도금 전원(rectifier)을 연결하여 상기 버스 바의 두께를 두껍게 형성하는, 태양 전지의 제조 방법.10. A method of manufacturing a solar cell according to any one of claims 1 to 9,
Forming a first intrinsic semiconductor layer and a second intrinsic semiconductor layer on a semiconductor substrate;
Forming a first conductivity type semiconductor layer and a second conductivity type semiconductor layer on the first and second intrinsic semiconductor layers, respectively;
A metal layer to be a plating seed is formed on a semiconductor substrate on which the first conductivity type semiconductor layer and the second conductivity type semiconductor layer are formed and a paste containing the plating seed is formed on the first and second electrodes, Screen printing so as to intersect; And
Dipping the semiconductor substrate on which the metal layer is formed in a plating solution to perform electroplating
, ≪ / RTI &
Wherein a bus bar is thickened by connecting an electrolytic plating power source to the bus bar when the semiconductor substrate on which the metal layer is formed is electroplated.
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