KR20150103823A - PCB for manufacturing Land Grid Array semiconductor package and method for manufacturing the same - Google Patents

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Abstract

The present invention relates to a substrate for manufacturing a land grid array semiconductor package and a method of manufacturing the same and, more specifically, to a substrate for manufacturing a land grid array semiconductor package and a method of manufacturing the same having a novel structure in which an upper surface thereof is coated with an organic film and on a metal land on a lower surface thereof is coated with Ni/Au. That is, the substrate for manufacturing a land grid array semiconductor package and the method of manufacturing the same can facilitate preventing of oxidation of the upper conductive layer surface by coating the upper conductive surface (surface of conductive pattern for bump attachment), exposed to the upper surface of the substrate, with an organic film; can increase performance of a solder joint by directly welding a solder of conductive bump of a semiconductor chip to a conductive pattern surface for attachment of a bump of thick copper after cleaning of the organic film; and can prevent damage, such as a scratch due to external force and facilitate increasing the performance of the solder joint for the mother board and preventing of oxidation of the lower conductive layer surface by plating a lower conductive layer surface (surface of the land), exposed to the lower surface of the substrate, with Ni/Au, which is a metal layer, without a plating line.

Description

랜드 그리드 어레이 반도체 패키지 제조용 기판 및 이의 제조 방법{PCB for manufacturing Land Grid Array semiconductor package and method for manufacturing the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a land grid array semiconductor package manufacturing substrate and a method of manufacturing the land grid array semiconductor package,

본 발명은 랜드 그리드 어레이 반도체 패키지 제조용 기판 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 상면의 금속 패턴층에는 유기체막을 코팅하고, 저면의 금속 랜드에는 Ni/Au를 코팅한 새로운 구조의 랜드 그리드 어레이 반도체 패키지 제조용 기판 및 이의 제조 방법에 관한 것이다.
The present invention relates to a substrate for fabricating a land grid array semiconductor package and a manufacturing method thereof, and more particularly to a land grid array having a novel structure in which an organic film is coated on a metal pattern layer on an upper surface thereof and Ni / To a substrate for manufacturing a semiconductor package and a method of manufacturing the same.

반도체 패키지가 탑재되는 각종 전자기기의 소형화에 따라, 반도체 패키지의 구조 및 형태도 더욱 작고 얇아지는 즉, 경박단소화의 추세에 있다.With the miniaturization of various electronic devices on which the semiconductor packages are mounted, the structure and form of the semiconductor packages are also becoming smaller and thinner, that is, they are in the trend of thinner and thinner.

이렇게 경박단소화된 반도체 패키지 중에서, 랜드 그리드 어레이(LGA, Land Grid Array) 패키지는 볼 그리드 어레이(Ball Grid Array) 패키지에서 솔더볼이 부착되지 않은 구조와 유사한 구조를 갖고 있다.Among the thin and light semiconductor packages, a land grid array (LGA) package has a structure similar to a structure in which a solder ball is not attached in a ball grid array package.

이로 인하여 랜드 그리드 어레이 패키지는, 솔더볼을 포함하는 볼 그리드 어레이 패키지보다 솔더볼을 제외한 만큼 그 두께를 더욱 얇게 제조할 수 있고, 인체에 유해한 납을 포함하는 솔더볼을 사용하지 않고, 기판의 저면에 노출된 랜드에 무연(lead free) 페이스트(paste)를 솔더링하여 마더보드 등에 탑재하는 것이 가능하여 친환경적인 장점도 있다.Accordingly, the land grid array package can be made thinner than the ball grid array package including the solder ball except for the solder ball, and the solder ball including the solder ball containing the lead which is harmful to the human body can be used. Lead-free paste can be soldered on a land to be mounted on a mother board or the like, which is also environment-friendly.

첨부한 도 3 및 도 4는 종래의 랜드 그리드 어레이 반도체 패키지 제조용 기판을 나타낸 평면도 및 저면도이며, 도 5는 도 3의 A-A선 단면도이다.FIGS. 3 and 4 are a plan view and a bottom view of a conventional land grid array semiconductor package manufacturing substrate, and FIG. 5 is a sectional view taken along line A-A of FIG.

상기 랜드 그리드 어레이 반도체 패키지 제조용 기판(10)은 베이스층이면서 코어층을 이루는 수지층(12)과, 수지층(12)을 중심으로 상면에는 범프 부착용 도전성패턴(14)이 소정의 회로 배열을 이루며 형성되고, 저면에는 동일 재질의 랜드(18)가 노출된 구조로 구비된다.The substrate 10 for manufacturing a land grid array semiconductor package includes a resin layer 12 as a base layer and a core layer and a conductive pattern 14 for bump attachment on a top surface of the resin layer 12 in a predetermined circuit arrangement And a land 18 of the same material is exposed on the bottom surface.

또한, 상기 수지층(12)에는 범프 부착용 도전성 패턴(14)과 랜드(18)를 도전 가능하게 연결하는 비아홀(16)이 형성된다.A via hole 16 for electrically connecting the conductive pattern 14 for bump attachment and the land 18 to the resin layer 12 is formed.

이때, 상기 범프 부착용 도전성 패턴(14)과 비아홀(16)은 도전성 회로패턴(15)에 의하여 상호 간 도전 가능하게 연결된다.At this time, the bump-attaching conductive pattern 14 and the via hole 16 are electrically connected to each other by the conductive circuit pattern 15.

또한, 상기 기판(10)의 상면 및 저면에는 파인피치를 이루는 도전성패턴 간을 절연시키고자 절연 재질의 솔더마스크(20)가 도포되는데, 도 3에서 보듯이 기판(10)의 중앙부(사각 박스 표시 부분)는 반도체 칩 부착 및 언더필 재료 주입을 위하여 솔더마스크가 도포되지 않고, 기판(10)의 저면에서 랜드(18) 부분도 추후에 마더보드와의 도전 접속을 위한 솔더링을 위하여 솔더마스크가 도포되지 않는다.3, a solder mask 20 of an insulating material is applied to the upper and lower surfaces of the substrate 10 to insulate the conductive patterns forming a fine pitch. In the center portion of the substrate 10 Portion) is not solder mask applied for semiconductor chip attachment and underfill material injection, and solder mask is not applied for soldering for the conductive connection with the motherboard at a later part of the land 18 at the bottom of the substrate 10 Do not.

따라서, 상기 기판(10)의 범프 부착용 도전성패턴(14)에 반도체 칩의 도전성 범프를 융착시키는 단계와, 반도체 칩과 기판 사이 공간에 언더필 재료를 주입하는 단계를 통하여, LGA 반도체 패키지가 완성된다.Therefore, the LGA semiconductor package is completed through the step of fusing the conductive bumps of the semiconductor chip to the conductive pattern 14 for bump attachment of the substrate 10 and the step of injecting the underfill material into the space between the semiconductor chip and the substrate.

참고로, 상기 반도체 칩의 본딩패드에 미리 형성된 도전성 범프는 본딩패드에 도금되는 기둥 형상의 구리필러와, 구리필러의 하단에 도금되는 솔더로 구성되어, 솔더 부분이 범프 부착용 도전성 패턴에 매스 플로우(Mass Reflow) 공정에 의하여 녹으면서 융착된다.The conductive bumps previously formed on the bonding pads of the semiconductor chip are composed of a columnar copper filler plated on a bonding pad and a solder plated on the lower end of the copper filler so that the solder portion is electrically connected to the bump- Mass Reflow) process.

또한, 상기 언더필 재료는 반도체 칩과 기판 사이에 주입되어 각 도전성 범프 간을 절연시키는 동시에 각 도전성 범프를 지지해주는 역할을 한다.The underfill material is injected between the semiconductor chip and the substrate to insulate the respective conductive bumps and to support the respective conductive bumps.

이렇게 완성된 LGA 패키지의 기판의 저면에 형성된 랜드에 솔더 페이스트를 도포한 후, 이를 마더보드의 도전성 패드 위에 부착하는 솔더링을 함으로써, LGA 패키지가 전자기기의 마더보드에 전기적 신호 교환 가능하게 탑재된다.The solder paste is applied to the land formed on the bottom surface of the substrate of the completed LGA package and then soldered to the conductive pad of the mother board to electrically connect the LGA package to the mother board of the electronic device.

한편, 상기 기판의 상면에 노출된 상부 도전층 표면(범프 부착용 도전성패턴의 표면)과, 기판의 저면에 노출된 하부 도전층 표면(랜드의 표면)에는 산화 방지 및 솔더 조인트 성능의 향상을 도모하고자, 금속 또는 유기체막을 이용한 표면 처리(surface finish)가 이루어진다.On the other hand, in order to prevent oxidation and improve the solder joint performance on the upper conductive layer surface (the surface of the conductive pattern for bump attachment) exposed on the upper surface of the substrate and the lower conductive layer surface (the surface of the land) exposed on the lower surface of the substrate , A surface finish using a metal or an organic film is performed.

종래의 표면 처리를 위한 방법은 기판의 상부 도전층 표면과 하부 도전층 표면에 유기체막을 코팅하는 방법과, 기판의 상부 도전층 표면과 하부 도전층 표면에 무전해 도금방법인 ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold)를 이용하여 Ni/Pd/Au를 순차 도금하는 방법과, 기판의 상부 도전층 표면에는 Ni/Au를 순차 도금하고 하부 도전층 표면에는 유기체막을 코팅하는 방법을 들 수 있다.A conventional method for surface treatment includes a method of coating an organic film on the surface of the upper conductive layer and the lower conductive layer of the substrate and a method of coating an organic film on the surface of the upper conductive layer and the lower conductive layer of the substrate using Electroless Nickel Electroless Palladium Immersion Gold), a method of sequentially coating Ni / Au on the surface of the upper conductive layer of the substrate, and coating an organic film on the surface of the lower conductive layer.

그러나, 상기한 LGA 패키지 제조용 기판은 그 저면에 노출된 각 랜드의 면적이 넓고, 각 랜드가 솔더링을 통하여 마더보드에 부착되기 때문에 유기체막을 코팅하는 것은 바람직하지 않으며, 그 이유는 아래와 같다.However, it is not preferable to coat the organic film because the land for each of the LGA package fabrication substrates has a large area and each land is attached to the mother board through soldering. The reason is as follows.

즉, 상기 유기체막(OSP, Organic Solderability Preservative)은 일종의 유기물질이 방청을 위하여 코팅된 막으로서, 코팅 유지를 위한 유효기간이 짧아 랜드가 쉽게 노출되고, 노출된 랜드 표면이 산화되는 현상이 발생되며, 특히 LGA 패키지 제조용 기판의 핸들링시 랜드의 노출면적이 넓기 때문에 쉽게 스크래치 등이 발생함과 더불어 랜드 표면이 노출되어 산화가 촉진되는 문제점이 있기 때문이다.That is, the organic film (OSP, Organic Solderability Preservative) is a film coated with one kind of organic material for anti-rusting. Since the shelf life for coating is short, the land is easily exposed and the exposed surface of the land is oxidized , Particularly, when the substrate for LGA package production is handled, the exposed area of the land is wider, so that scratches and the like are easily generated, and the surface of the land is exposed and oxidation is promoted.

또한, 상기 LGA 패키지 제조용 기판의 상부 도전층 표면(범프 부착용 도전성패턴의 표면)에 산화 방지 등을 위하여 Ni/Pd/Au 또는 Ni/Au를 도금하는 것은 바람직하지 않으며, 그 이유는 아래와 같다.In addition, it is not preferable to coat Ni / Pd / Au or Ni / Au on the surface of the upper conductive layer (surface of the conductive pattern for bump attachment) of the substrate for LGA package fabrication to prevent oxidation or the like.

즉, 반도체 칩의 도전성 범프의 솔더가 카파(copper) 재질의 범프 부착용 도전성 패턴 표면에 직접 융착되지 않고, 범프 부착용 도전성 패턴의 표면에 도금된 Ni/Pd/Au 또는 Ni/Au층의 표면에 융착될 때, 솔더의 성질상 카파가 아닌 다른 종류의 메탈 표면을 타고 퍼지듯이 흐르는 특성으로 인하여, 솔더가 범프 부착용 도전성 패턴의 표면(Ni/Pd/Au 또는 Ni/Au)을 타고 사방으로 번지듯이 흘러서, 도전성 범프의 부착력을 떨어뜨리는 원인이 되고, 결국 도전성 범프가 탈락되는 넌-웨트(non-wet) 현상이 발생되는 문제점이 있다.
That is, the solder of the conductive bump of the semiconductor chip is not directly fused to the surface of the conductive pattern for the bump attachment of the copper material but is fused to the surface of the Ni / Pd / Au or Ni / Au layer plated on the surface of the conductive pattern for bump attachment (Ni / Pd / Au or Ni / Au) on the surface of the bump-attached conductive pattern due to the nature of the solder, , Causing the adhesion of the conductive bumps to deteriorate, resulting in a non-wet phenomenon in which the conductive bumps are dropped.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 기판의 상면에 노출된 상부 도전층 표면(범프 부착용 도전성패턴의 표면)에는 유기체막을 코팅하여 상부 도전층 표면의 산화 방지를 도모할 수 있고, 유기체막의 크리닝 후 카파(copper) 재질의 범프 부착용 도전성 패턴 표면에 반도체 칩의 도전성 범프의 솔더를 직접 융착하여 솔더 조인트 성능을 향상시킬 수 있는 랜드 그리드 어레이 반도체 패키지 제조용 기판 및 이의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to prevent the oxidation of the surface of the upper conductive layer by coating an organic film on the upper conductive layer surface (the surface of the conductive pattern for bump attachment) exposed on the upper surface of the substrate A substrate for manufacturing a land grid array semiconductor package capable of improving the solder joint performance by directly fusing the solder of the conductive bumps of the semiconductor chip to the surface of the conductive pattern for bump attachment of a copper material after cleaning of the organic film, The purpose is to provide.

또한, 본 발명의 다른 목적은 기판의 저면에 노출된 하부 도전층 표면(랜드의 표면)에는 금속층인 Ni/Au를 별도의 도금라인(plating line) 없이 도금시킴으로써, 외부력에 의한 스크래치와 같은 손상을 방지할 수 있음을 물론, 하부 도전층의 표면 산화 방지 및 마더보드에 대한 솔더 조인트 성능의 향상을 도모할 수 있도록 한 점에 있다.
Another object of the present invention is to provide a method of manufacturing a semiconductor device in which Ni / Au, which is a metal layer, is plated on a surface of a lower conductive layer exposed on a bottom surface of a substrate without plating lines, It is possible to prevent surface oxidation of the lower conductive layer and to improve solder joint performance with respect to the mother board.

상기한 목적을 달성하기 위한 본 발명은: 비아홀을 갖는 수지층과, 수지층의 상면에 외부로 노출되게 형성된 범프 부착용 도전성패턴과, 수지층의 저면에 외부로 노출되게 형성된 랜드와, 범프 부착용 도전성 패턴과 랜드가 도전 가능하게 연결되도록 수지층에 관통되는 비아홀을 포함하는 랜드 그리드 어레이 반도체 패키지 제조용 기판에 있어서, 상기 기판의 상면에 노출된 범프 부착용 도전성패턴의 표면에는 산화 방지용 유기체막을 코팅하고, 상기 기판의 저면에 노출된 랜드의 표면에는 솔더 조인트 성능 향상 및 산화 방지를 위한 금속층을 도금하여서 된 것을 특징으로 하는 랜드 그리드 어레이 반도체 패키지 제조용 기판을 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a resin layer having a via hole; a conductive pattern for bump attachment formed on the upper surface of the resin layer to be exposed to the outside; a land exposed to the outside of the resin layer; A substrate for use in a land grid array semiconductor package, comprising a via hole penetrating a resin layer so that a pattern and a land are conductively connected to each other, wherein a surface of the conductive pattern for bump attachment exposed on an upper surface of the substrate is coated with an antioxidant organic film, Wherein the surface of the land exposed on the bottom surface of the substrate is plated with a metal layer for improving solder joint performance and preventing oxidation.

바람직하게는, 상기 기판의 랜드에 도금되는 금속층은 Ni/Au가 순차 도금된 것임을 특징으로 한다.Preferably, the metal layer plated on the land of the substrate is Ni / Au sequentially plated.

또한, 상기한 목적을 달성하기 위한 본 발명은: 비아홀을 갖는 수지층과, 수지층의 상면에 외부로 노출 형성된 범프 부착용 도전성패턴과, 수지층의 저면에 외부로 노출 형성된 랜드와, 범프 부착용 도전성 패턴과 랜드가 도전 가능하게 연결되도록 수지층에 관통되는 비아홀을 포함하는 기판 제공 단계와; 상기 기판의 상면 전체에 걸쳐 도금을 위한 시드레이어를 형성하는 단계와; 상기 시드레이어와 랜드가 비아홀을 통하여 도전 가능한 상태에서 시드레이어에 전원을 공급하여, 랜드의 표면에 솔더 조인트 성능 향상 및 산화 방지를 위한 금속층이 전기 도금되도록 한 랜드 도금 단계; 를 포함하는 것을 특징으로 하는 랜드 그리드 어레이 반도체 패키지 제조용 기판 제조 방법을 제공한다.The conductive pattern for bump attachment formed on the upper surface of the resin layer, the land exposed to the outside of the resin layer, and the conductive pattern for bump attachment A substrate providing step including a via hole penetrating the resin layer so that the pattern and the land are conductively connected; Forming a seed layer for plating over the entire upper surface of the substrate; A land plating step of supplying power to the seed layer in a state in which the seed layer and the land are electrically conductive through a via hole to electroplating a metal layer for enhancing solder joint performance and preventing oxidation on the surface of the land; The present invention also provides a method of manufacturing a substrate for manufacturing a land grid array semiconductor package.

특히, 상기 시드레이어를 제거한 후, 범프 부착용 도전성패턴의 표면에 유기체막을 코팅하는 단계를 더 포함하는 것을 특징으로 한다.Particularly, the method further includes a step of removing the seed layer and then coating an organic film on the surface of the conductive pattern for bump attachment.

바람직하게는, 상기 랜드 도금 단계에서, 기판의 랜드에 금속층으로서 Ni/Au가 순차 도금되는 것을 특징으로 한다.
Preferably, in the land plating step, Ni / Au is sequentially deposited as a metal layer on the land of the substrate.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

첫째, LGA 반도체 패키지 제조용 기판의 상면에 노출 형성된 상부 도전층 표면(범프 부착용 도전성패턴의 표면)에는 유기체막을 코팅하여 반도체 칩이 부착되지 전 공정까지 상부 도전층 표면의 산화 방지를 도모할 수 있다.First, an organic film is coated on the surface of the upper conductive layer (the surface of the conductive pattern for bump attachment) formed on the upper surface of the substrate for LGA semiconductor package fabrication to prevent oxidation of the surface of the upper conductive layer until the semiconductor chip is attached.

둘째, 반도체 칩 부착시 유기체막을 크리닝한 후, 범프 부착용 도전성 패턴 표면에 반도체 칩의 도전성 범프의 솔더를 직접 융착하여 솔더 조인트 성능을 향상시킬 수 있다.Second, after the organic film is cleaned when attaching the semiconductor chip, the solder of the conductive bump of the semiconductor chip can be directly fused to the surface of the conductive pattern for bump attachment, thereby improving the solder joint performance.

셋째, 기판의 저면에 노출된 하부 도전층 표면(랜드의 표면)에는 금속층인 Ni/Au를 별도의 도금라인(plating line) 없이 도금시킴으로써, 하부 도전층의 표면 손상 및 산화 방지를 도모할 수 있고, 마더보드에 대한 솔더 조인트 성능의 향상을 도모할 수 있다.
Thirdly, on the surface of the lower conductive layer (the surface of the land) exposed on the bottom surface of the substrate, Ni / Au, which is a metal layer, is plated without a plating line, so that surface damage and oxidation of the lower conductive layer can be prevented , The solder joint performance on the motherboard can be improved.

도 1은 본 발명에 따른 랜드 그리드 어레이 반도체 패키지 제조용 기판 제조 방법을 나타낸 단면도,
도 2는 본 발명에 따른 랜드 그리드 어레이 반도체 패키지 제조용 기판에 반도체 칩의 도전성 범프를 부착하는 과정을 나타낸 단면도,
도 3 및 도 4는 랜드 그리드 어레이 반도체 패키지 제조용 기판을 나타내는 평면도 및 저면도,
도 5는 도 3의 A-A선을 취한 개략적 단면도.1 is a sectional view showing a method of manufacturing a substrate for manufacturing a land grid array semiconductor package according to the present invention,
FIG. 2 is a sectional view showing a process of attaching conductive bumps of a semiconductor chip to a substrate for manufacturing a land grid array semiconductor package according to the present invention,
FIGS. 3 and 4 are a plan view and a bottom view showing a substrate for manufacturing a land grid array semiconductor package,
5 is a schematic cross-sectional view taken along line AA of Fig.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 랜드 그리드 어레이(LGA, Land Grid Array) 반도체 패키지를 제조하기 위한 기판을 제공하고자 한 것으로서, 반도체 칩의 도전성 범프가 융착되는 기판의 상부 도전층 표면 및 기판의 저면에 노출 형성되어 마더보드에 솔더링되도록 한 랜드의 표면을 산화 방지, 외부력에 의한 손상 방지, 솔더 조인트 성능 향상을 위한 재료로 처리한 점에 주안점이 있다.The present invention provides a substrate for manufacturing a land grid array (LGA) semiconductor package, which is exposed and formed on a surface of an upper conductive layer of a substrate to which conductive bumps of a semiconductor chip are fused and a bottom surface of the substrate, The surface of the land to be soldered to the solder joint is treated with a material for prevention of oxidation, prevention of damage by external force, and improvement of solder joint performance.

이를 위해, 본 발명은 LGA 반도체 패키지 제조용 기판의 상면에 노출 형성된 상부 도전층 표면(범프 부착용 도전성패턴의 표면)에는 유기체막을 코팅하고, 기판의 저면에 노출된 하부 도전층 표면(랜드의 표면)에는 금속층인 Ni/Au를 별도의 도금라인(plating line) 없이 도금시킨 점에 특징이 있다.To this end, an organic film is coated on the upper conductive layer surface (the surface of the conductive pattern for bump attachment) exposed on the upper surface of the substrate for fabricating the LGA semiconductor package, and on the lower conductive layer surface (the surface of the land) exposed on the lower surface of the substrate It is characterized in that the metal layer, Ni / Au, is plated without a separate plating line.

첨부한 도 1은 본 발명에 따른 랜드 그리드 어레이 반도체 패키지 제조용 기판 제조 방법을 나타낸 단면도이다.FIG. 1 is a cross-sectional view illustrating a method of manufacturing a substrate for manufacturing a land grid array semiconductor package according to the present invention.

도 1에서 보듯이, 랜드 그리드 어레이 반도체 패키지 제조용 기판(10)은 코어층인 수지층(12)을 중심으로 수지층(12)의 상면에는 범프 부착용 도전성 패턴(14)이 노출되어 있고, 수지층(12)의 저면에는 랜드(18)가 노출된 구조로 구비된다.1, the substrate 10 for manufacturing a land grid array semiconductor package has the conductive pattern 14 for bump attachment exposed on the upper surface of the resin layer 12 with the resin layer 12 being the core layer as the center, And the land 18 is exposed on the bottom surface of the base 12.

또한, 상기 수지층(12)에는 범프 부착용 도전성 패턴(14)과 랜드(18)를 도전 가능하게 연결하는 비아홀(16)이 형성되고, 도 3에서 보듯이 범프 부착용 도전성 패턴(14)과 비아홀(16)은 도전성 회로패턴(15)에 의하여 상호 간 도전 가능하게 연결된다.As shown in FIG. 3, the conductive pattern 14 for bump attachment and the via hole 16 for electrically connecting the land 18 to the via 18 are formed in the resin layer 12, 16 are conductively connected to each other by a conductive circuit pattern 15.

또한, 상기 기판(10)의 상면 및 저면에는 파인피치를 이루는 도전성패턴 간을 절연시키고자 절연 재질의 솔더마스크(20)가 도포되는데, 도 3에서 보듯이 기판(10)의 중앙부(사각 박스 표시 부분)는 반도체 칩 부착 및 언더필 재료 주입을 위하여 솔더마스크가 도포되지 않고, 기판(10)의 저면에서 랜드(18) 부분도 추후에 마더보드와의 도전 접속을 위한 솔더링을 위하여 솔더마스크가 도포되지 않는다.3, a solder mask 20 of an insulating material is applied to the upper and lower surfaces of the substrate 10 to insulate the conductive patterns forming a fine pitch. In the center portion of the substrate 10 Portion) is not solder mask applied for semiconductor chip attachment and underfill material injection, and solder mask is not applied for soldering for the conductive connection with the motherboard at a later part of the land 18 at the bottom of the substrate 10 Do not.

이렇게 구비된 기판(10)의 상면 즉, 범프 부착용 도전성 패턴(14)을 포함하는 기판(10)의 상면 전체에 걸쳐 도금을 위한 시드레이어(26, seed layer)를 깔아준다.A seed layer 26 for plating is laid over the entire upper surface of the substrate 10 including the conductive pattern 14 for bump attachment.

따라서, 상기 시드레이어(26)와 비아홀(16)과 기판(10)의 저면에 노출된 랜드(18)가 도전 가능하게 연결된 상태가 된다.Therefore, the land 18 exposed on the bottom surface of the seed layer 26, the via hole 16, and the substrate 10 becomes conductive.

이어서, 상기 시드레이어(26)와 랜드(18)가 비아홀(16)을 통하여 도전 가능한 상태에서 시드레이어(26)에 전원을 공급하여 랜드(18)의 표면에 솔더 조인트 성능 향상 및 산화 방지를 위한 금속층(24)이 전기 도금되도록 한 전해 도금에 의한 랜드 도금 단계가 진행된다.Subsequently, power is supplied to the seed layer 26 in a state in which the seed layer 26 and the land 18 can conduct through the via hole 16, thereby improving solder joint performance on the surface of the land 18, The land plating step by electrolytic plating in which the metal layer 24 is electroplated proceeds.

이때, 상기 랜드 도금 단계에서, 기판(10)의 랜드(18)에 도금되는 금속층(24)은 Ni/Au가 순차 도금되도록 하며, Ni/Au는 카파 재질의 랜드(18) 표면이 산화되는 것을 방지하는 동시에 마더보드와의 전기적 접속을 위한 솔더링시 솔더 조인트력을 좋게 하는 역할을 한다.At this time, in the land plating step, Ni / Au is sequentially plated on the metal layer 24 to be plated on the land 18 of the substrate 10, and Ni / Au is oxidized on the surface of the land 18 of Kappa And to improve the solder joint force during soldering for electrical connection with the mother board.

다음으로, 상기 기판(10)에 깔려 있던 시드레이어(26)를 통상의 화학적 에칭 공정을 통하여 제거해주고, 시드레이어(26)의 제거에 의하여 다시 외부로 노출되는 범프 부착용 도전성패턴(14)의 표면에 유기체막(22)을 코팅하는 단계가 진행된다.Next, the seed layer 26 laid on the substrate 10 is removed through a conventional chemical etching process, and the surface of the conductive pattern 14 for bump attachment, which is exposed to the outside by removal of the seed layer 26, A step of coating the organic film 22 is performed.

예를 들어, 상기 유기체막(22)은 카파 재질의 범프 부착용 도전성패턴(14)의표면에 벤지미다졸(Benzimidazole)과 같은 방청재를 코팅 처리한 것이며, 마치 플럭스(Flux)를 도포하는 공정과 같이 용이하게 코팅될 수 있다.For example, the organic film 22 is formed by coating a surface of a bump-attachable conductive pattern 14 made of kappa with a rust preventive material such as benzimidazole and coating the surface of the conductive pattern 14 with a flux It can be easily coated as well.

이와 같이 제조된 랜드 그리드 어레이 반도체 패키지 제조용 기판에 반도체 칩을 부착할 때, 도 2에서 보듯이 상기 유기체막(22)을 크리닝한 다음, 반도체 칩(30)의 본딩패드에 형성된 도전성 범프(32)의 솔더(36)를 범프 부착용 도전성패턴(14)에 융착시키고, 연이어 각 도전성 범프(32)의 절연 유지 및 지지를 위하여 반도체 칩(30)과 기판(10) 간의 사이 공간에 절연성의 언더필 재료(38)를 충진시킴으로써, 랜드 그리드 어레이 반도체 패키지가 완성된다.2, the organic film 22 is cleaned, and then the conductive bumps 32 formed on the bonding pads of the semiconductor chip 30 are removed. Then, as shown in FIG. 2, The solder 36 of the semiconductor chip 30 is fused to the conductive pattern 14 for bump attachment and the insulative underfill material 14 is formed in the space between the semiconductor chip 30 and the substrate 10 in order to insulate and support the respective conductive bumps 32 38), thereby completing the land grid array semiconductor package.

참고로, 상기 도전성 범프(32)는 반도체 칩(30)의 본딩패드에 1차 도금된 기둥 형상의 카파필러(34)와, 카파필러(34)의 하단에 2차 도금되는 솔더(36)로 구성된다.The conductive bump 32 is formed of a columnar cappa filler 34 which is firstly plated on the bonding pad of the semiconductor chip 30 and a solder 36 which is secondarily plated on the lower end of the cappa filler 34 .

이때, 상기 기판(10)의 저면에 노출된 랜드(18) 즉, Ni/Au이 도금된 랜드(18)를 전자기기의 마더보드에 솔더링을 통하여 연결함으로써, 전자기기의 마더보드에 대한 랜드 그리드 어레이 반도체 패키지의 탑재가 이루어진다.At this time, the land 18 exposed on the bottom surface of the substrate 10, that is, the land 18 plated with Ni / Au, is connected to the mother board of the electronic device through soldering, Mounting of the array semiconductor package is performed.

이와 같이, 상기 기판(10)의 상면에 노출 형성된 범프 부착용 도전성패턴(14)의 표면에는 산화 방지용 유기체막(22)을 코팅함으로써, 반도체 칩의 도전성 범프의 솔더가 융착될 때까지 범프 부착용 도전성 패턴의 표면 산화를 용이하게 방지할 수 있고, 또한 범프 부착용 도전성 패턴(14)은 핸들링시 외부력의 영향을 벗어나는 위치인 기판(10)의 상면에서 중앙부분에만 노출되어 있기 때문에 외부력에 의한 스크래치 없이 코팅 상태를 유지할 수 있다.As described above, the antioxidant organic film 22 is coated on the surface of the bump-attaching conductive pattern 14 formed on the upper surface of the substrate 10, so that the bump-attaching conductive pattern 14 is formed until the solder of the conductive bump of the semiconductor chip is fused. Since the conductive pattern 14 for bump attachment is exposed only to the central portion on the upper surface of the substrate 10 which is a position deviating from the influence of the external force during handling, The coated state can be maintained.

좀 더 상세하게는, 상기 도전성 범프(32)의 솔더(34)는 고유의 성질상 카파가 아닌 다른 종류의 메탈 표면을 타고 퍼지듯이 흐르는 특성으로 인하여, 기존에는 솔더가 Ni/Pd/Au 또는 Ni/Au의 표면을 타고 사방으로 번지듯이 흘러서, 도전성 범프의 부착력을 떨어뜨리고, 도전성 범프의 넌-웨트(non-wet) 현상이 발생되었지만, 본 발명에서는 유기체막(22)을 크리닝한 다음, 범프 부착용 도전성 패턴(14)의 표면에 반도체 칩(30)의 도전성 범프(32)의 솔더(34)를 직접 융착하여 사방으로 번지듯이 흐르는 것을 최소화할 수 있고, 그로 인하여 기존 대비 넌-웨트 현상을 방지하여 솔더 조인트 성능을 향상시킬 수 있다.More specifically, the solder 34 of the conductive bump 32 inherently has a characteristic that it flows like a puddle over a metal surface other than a kappa, Wetting phenomenon of the conductive bump occurs. However, in the present invention, the organic film 22 is cleaned, and then the bump (bump) The solder 34 of the conductive bump 32 of the semiconductor chip 30 can be directly fused to the surface of the attaching conductive pattern 14 so as to minimize the flow of the solder 34 in the form of spreading in all directions, So that the solder joint performance can be improved.

또한, 기존에는 기판의 저면에 노출된 넓은 면적을 갖는 랜드에 유기체막을 도포함에 따라, 기판을 소정 장소에 내려놓는 접촉시 마찰 및 기타 핸들링시 외부력에 의하여 유기체막에 쉽게 스크래치 현상이 발생하였지만, 본 발명은 기판(10)의 저면에 노출 형성된 랜드(18)의 표면에 솔더 조인트 성능 향상 및 산화 방지를 위한 금속층(24)으로서 Ni/Au이 별도의 도금라인(plating line) 없이 전기 도금됨으로써, 외부력에 의한 스크래치 현상을 방지할 수 있음을 물론, 랜드의 표면 산화 방지 및 마더보드에 대한 솔더 조인트 성능의 향상을 도모할 수 있다.
In addition, when an organic film is applied to a land having a large area exposed on a bottom surface of a substrate, scratches easily occur on the organic film due to friction and other external forces when the substrate is brought down to a predetermined position. The present invention is characterized in that Ni / Au is electroplated on the surface of the land 18 exposed on the bottom surface of the substrate 10 as a metal layer 24 for improving solder joint performance and preventing oxidation, without a separate plating line, It is possible to prevent scratches due to external forces, as well as to prevent oxidation of the surface of the lands and improve solder joint performance with respect to the mother board.

10 : 기판
12 : 수지층
14 : 범프 부착용 도전성 패턴
15 : 도전성 회로패턴
16 : 비아홀
18 : 랜드
20 : 솔더마스크
22 : 유기체막
24 : 금속층
26 : 시드레이어
30 : 반도체 칩
32 : 도전성 범프
34 : 구리필러
36 : 솔더
38 : 언더필 재료10: substrate
12: Resin layer
14: Conductive pattern for bump attachment
15: Conductive circuit pattern
16:
18: Land
20: Solder mask
22: Organic membrane
24: metal layer
26: seed layer
30: Semiconductor chip
32: conductive bump
34: Copper filler
36: Solder
38: underfill material

Claims (5)

비아홀(16)을 갖는 수지층(12)과, 수지층(12)의 상면에 외부로 노출되게 형성된 범프 부착용 도전성패턴(14)과, 수지층(12)의 저면에 외부로 노출되게 형성된 랜드(18)와, 범프 부착용 도전성 패턴(14)과 랜드(18)가 도전 가능하게 연결되도록 수지층(12)에 관통되는 비아홀(16)을 포함하는 랜드 그리드 어레이 반도체 패키지 제조용 기판(10)에 있어서,
상기 기판(10)의 상면에 노출 형성된 범프 부착용 도전성패턴(14)의 표면에는 산화 방지용 유기체막(22)을 코팅하고, 상기 기판(10)의 저면에 노출 형성된 랜드(18)의 표면에는 솔더 조인트 성능 향상 및 산화 방지를 위한 금속층(24)을 도금하여서 된 것을 특징으로 하는 랜드 그리드 어레이 반도체 패키지 제조용 기판.
A conductive pattern 14 for bump formation formed on the upper surface of the resin layer 12 so as to be exposed to the outside and a land 12 formed to be exposed to the outside on the bottom surface of the resin layer 12 And a via hole (16) penetrating the resin layer (12) so that the conductive pattern (14) for bump attachment and the land (18) are conductively connected to each other, the substrate (10)
An oxidation preventing organic film 22 is coated on the surface of the conductive pattern 14 for bump attachment formed on the top surface of the substrate 10 and a solder joint 18 is formed on the surface of the land 18 exposed on the bottom surface of the substrate 10. [ Wherein the metal layer (24) is plated for improving the performance and preventing oxidation.
청구항 1에 있어서,
상기 기판(10)의 랜드(18)에 도금되는 금속층(24)은 Ni/Au가 순차 도금된 것임을 특징으로 하는 랜드 그리드 어레이 반도체 패키지 제조용 기판.
The method according to claim 1,
Wherein the metal layer (24) to be plated on the land (18) of the substrate (10) is a sequentially plated Ni / Au.
비아홀(16)을 갖는 수지층(12)과, 수지층(12)의 상면에 외부로 노출되게 형성된 범프 부착용 도전성패턴(14)과, 수지층(12)의 저면에 외부로 노출되게 형성된 랜드(18)와, 범프 부착용 도전성 패턴(14)과 랜드(18)가 도전 가능하게 연결되도록 수지층(12)에 관통되는 비아홀(16)을 포함하는 기판(10) 제공 단계와;
상기 기판(10)의 상면 전체에 걸쳐 도금을 위한 시드레이어(26)를 형성하는 단계와;
상기 시드레이어(26)와 랜드(18)가 비아홀(16)을 통하여 도전 가능한 상태에서 시드레이어(26)에 전원을 공급하여, 랜드(18)의 표면에 솔더 조인트 성능 향상 및 산화 방지를 위한 금속층(24)이 전기 도금되도록 한 랜드 도금 단계;
를 포함하는 것을 특징으로 하는 랜드 그리드 어레이 반도체 패키지 제조용 기판 제조 방법.
A conductive pattern 14 for bump formation formed on the upper surface of the resin layer 12 so as to be exposed to the outside and a land 12 formed to be exposed to the outside on the bottom surface of the resin layer 12 And a via hole (16) penetrating through the resin layer (12) so that the conductive pattern (14) for bump attachment and the land (18) are conductively connected to each other;
Forming a seed layer (26) for plating over the entire upper surface of the substrate (10);
Power is supplied to the seed layer 26 in a state in which the seed layer 26 and the land 18 can conduct through the via hole 16 and a metal layer (24) is electroplated;
Wherein the step of forming the land grid array semiconductor package comprises the steps of:
청구항 3에 있어서,
상기 시드레이어(26)를 제거한 후, 범프 부착용 도전성패턴(14)의 표면에 유기체막(22)을 코팅하는 단계를 더 포함하는 것을 특징으로 하는 랜드 그리드 어레이 반도체 패키지 제조용 기판 제조 방법.
The method of claim 3,
Further comprising the step of coating the organic film (22) on the surface of the conductive pattern (14) for bump attachment after removing the seed layer (26).
청구항 3에 있어서,
상기 랜드 도금 단계에서, 기판(10)의 랜드(18)에 금속층(24)으로서 Ni/Au가 순차 도금되는 것을 특징으로 하는 랜드 그리드 어레이 반도체 패키지 제조용 기판 제조 방법.The method of claim 3,
Wherein Ni / Au is sequentially deposited as the metal layer (24) on the land (18) of the substrate (10) in the land plating step.
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