KR20150093878A - 반도체 패키지 및 그 제작 방법 - Google Patents

반도체 패키지 및 그 제작 방법 Download PDF

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KR20150093878A
KR20150093878A KR1020140014047A KR20140014047A KR20150093878A KR 20150093878 A KR20150093878 A KR 20150093878A KR 1020140014047 A KR1020140014047 A KR 1020140014047A KR 20140014047 A KR20140014047 A KR 20140014047A KR 20150093878 A KR20150093878 A KR 20150093878A
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서성민
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명의 반도체 패키지 제작 방법은, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼의 후면을 백그라인딩하는 과정과, 상기 백그라인딩된 후면에 보강 부재를 접착하는 과정과, 상기 칩 패드에 도전성 범프를 부착하는 과정을 포함할 수 있다.

Description

반도체 패키지 및 그 제작 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 칩 스케일 패키지(WLCSP : wafer level chip scale package)를 구성하는 웨이퍼의 후막에 기인하는 강성으로 인해 손상되는 것을 억제하는 데 적합한 반도체 패키지 및 그 제작 방법에 관한 것이다.
잘 알려진 바와 같이, 전자 산업의 발전에 따라 각종 전자 기기들은 경량화, 소형화, 고속화, 다기능화, 고성능화되어 가는 추세인데, 이러한 조건들을 충족시키는 중요한 기술 요소 중의 하나가 웨이퍼 레벨(WL)에서의 칩 스케일 패키지(CSP) 기술이다.
일반적으로, 웨이퍼 레벨 칩 스케일 패키지는 웨이퍼의 활성 영역에 전자 소자(또는 회로 소자)와 칩 패드들이 형성되고, 일단에 범프 패드를 갖는 재배선층들이 각 칩 패드들에 연결되며, 범프 패드에 솔더볼 등이 부착되는 구조를 갖는다.
이러한, 웨이퍼는 전자 소자의 형성을 위한 핸드링을 원활하게 진행할 수 있도록 비교적 후막의 두께(예컨대, 400 내지 500㎛의 두께 범위)를 갖는데, 이러한 웨이퍼는 연성 기질이 아닌 강성 기질이다.
그러나, 종래의 웨이퍼 레벨 칩 스케일 패키지는 패키징을 위한 작업을 진행할 때 강성 기질인 후막의 웨이퍼가 손상(깨짐)되는 경우가 발생할 수 있으며, 이러한 웨이퍼의 손상은 전자 기기의 기능 저하, 고장 등을 유발시키는 요인으로 작용하고 있다.
대한민국 공개특허 제2007-0077686호(공개일 : 2007. 07. 27.)
본 발명은 패키징을 위한 작업을 진행할 때 강성 기질인 후막의 웨이퍼가 손상(깨짐)되는 것을 확실하게 방지하면서도 웨이퍼 레벨 칩 스케일 패키지의 두께가 불필요하게 증가하는 것을 효과적으로 억제할 수 있는 새로운 구조의 반도체 패키지 및 그 제작 기법을 제공하고자 한다.
본 발명이 해결하고자 하는 과제는 상기에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재들로부터 본 발명이 속하는 통상의 지식을 가진 자에 의해 명확하게 이해될 수 있을 것이다.
본 발명은, 일 관점에 따라, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼의 후면을 백그라인딩하는 과정과, 상기 백그라인딩된 후면에 보강 부재를 접착하는 과정과, 상기 칩 패드에 도전성 범프를 부착하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 다른 관점에 따라, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와, 백그라인딩된 상기 웨이퍼의 후면에 접착된 보강 부재와, 상기 칩 패드에 부착된 도전성 범프를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼의 후면을 백그라인딩하는 과정과, 상기 백그라인딩된 후면에 접착 보강층을 형성하는 과정과, 상기 접착 보강층 상에 보강 부재를 접착하는 과정과, 상기 칩 패드에 도전성 범프를 부착하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와, 백그라인딩된 상기 웨이퍼의 후면에 형성된 접착 보강층과, 상기 접착 보강층 상에 접착된 보강 부재와, 상기 칩 패드에 부착된 도전성 범프를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼의 후면을 백그라인딩하는 과정과, 상기 백그라인딩된 후면에 표면 거칠기를 형성하는 과정과, 상기 표면 거칠기가 형성된 후면에 보강 부재를 가압 접착하는 과정과, 상기 칩 패드에 도전성 범프를 부착하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와, 백그라인딩된 상기 웨이퍼의 후면에 형성된 표면 거칠기와, 상기 표면 거칠기가 형성된 후면에 접착된 보강 부재와, 상기 칩 패드에 부착된 도전성 범프를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼의 후면을 백그라인딩하는 과정과, 상기 백그라인딩된 후면에 표면 거칠기를 형성하는 과정과, 상기 표면 거칠기가 형성된 후면에 접착 보강층을 형성하는 과정과, 상기 접착 보강층 상에 보강 부재를 접착하는 과정과, 상기 칩 패드에 도전성 범프를 부착하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와, 백그라인딩된 상기 웨이퍼의 후면에 형성된 표면 거칠기와, 상기 표면 거칠기가 형성된 후면에 형성된 접착 보강층과, 상기 접착 보강층 상에 접착된 보강 부재와, 상기 칩 패드에 부착된 도전성 범프를 포함하는 반도체 패키지를 제공한다.
본 발명은 전자 소자가 형성되지 않은 웨이퍼의 후면을 백그라인딩하고, 그 백그라인딩된 후면에 보강 부재를 부착하여 강성 기질에 기인하는 웨이퍼 손상을 방지함으로써, 웨이퍼 레벨 칩 스케일 패키지의 제품 신뢰도를 효과적으로 증진시킬 수 있다.
또한, 본 발명은 전자 소자가 형성되지 않은 웨이퍼의 후면을 백그라인딩하고, 그 백그라인딩된 후면에 접착 보강층과 보강 부재를 부착하여 강성 기질에 기인하는 웨이퍼 손상을 방지함으로써, 웨이퍼 레벨 칩 스케일 패키지의 제품 신뢰도를 효과적으로 증진시킬 수 있다.
또한, 본 발명은 전자 소자가 형성되지 않은 웨이퍼의 후면을 백그라인딩하고, 그 백그라인딩된 후면에 표면 거칠기를 형성하며, 표편 거칠기가 형성된 후면에 보강 부재를 부착하여 강성 기질에 기인하는 웨이퍼 손상을 방지함으로써, 웨이퍼 레벨 칩 스케일 패키지의 제품 신뢰도를 효과적으로 증진시킬 수 있다.
또한, 본 발명은 전자 소자가 형성되지 않은 웨이퍼의 후면을 백그라인딩하고, 그 백그라인딩된 후면에 표면 거칠기를 형성하며, 표편 거칠기가 형성된 후면에 접착 보강층 및 보강 부재를 부착하여 강성 기질에 기인하는 웨이퍼 손상을 방지함으로써, 웨이퍼 레벨 칩 스케일 패키지의 제품 신뢰도를 효과적으로 증진시킬 수 있다.
도 1a 내지 1d는 본 발명의 일실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 2a 내지 2e는 본 발명의 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 3a 내지 3e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 4a 내지 4f는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
먼저, 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 여기에서, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 발명의 범주를 명확하게 이해할 수 있도록 하기 위해 예시적으로 제공되는 것이므로, 본 발명의 기술적 범위는 청구항들에 의해 정의되어야 할 것이다.
아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
[실시 예1]
도 1a 내지 1d는 본 발명의 일실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 전자 소자 영역(102)과 웨이퍼 영역(104)으로 된 웨이퍼(100)를 준비하는데, 전자 소자 영역(102)에는 반도체 다이 등과 같은 전자 소자(또는 회로 소자)와 칩 패드들(도시 생략)이 형성되고, 일단에 범프 패드(도시 생략)가 형성된 재배선층들(도시 생략)의 타단이 대응하는 각 칩 패드들에 연결될 수 있다.
여기에서, 웨이퍼(100)의 전체 두께가 대략 400 내지 500㎛ 정도이고, 전자 소자 영역(102)이 대략 50㎛ 이내의 두께 범위를 갖는 것으로 가정할 때, 강성 기질의 웨이퍼 영역(104)은 대략 450㎛ 정도의 두께 범위가 될 수 있다.
먼저, 백그라인더, 즉 후면 가공 장치를 이용하는 백그라인딩 공정을 진행함으로써, 일예로서 도 1b에 도시된 바와 같이, 강성 기질의 웨이퍼로만 구성된 웨이퍼 영역(104)의 대부분을 평탄하게 제거한다. 즉, 전자 소자 등이 형성되어 있는 수 내지 수십 ㎛ 정도의 전자 소자 영역(102)과 웨이퍼 영역(104)의 일부만을 남기고 상대적으로 많은 웨이퍼 영역을 그라인딩으로 제거한다.
다음에, 접착제(도시 생략) 등을 이용하는 접착 공정을 진행함으로써, 일예로서 도 1c에 도시된 바와 같이, 백그라인딩된 웨이퍼의 후면에 보강 부재(106)를 접착한다. 여기에서, 보강 부재(106)는, 예컨대 고분자 몰드이거나 혹은 고무 탄성을 갖는 방수 재질일 수 있는데, 이러한 보강 부재(106)는 압착 몰딩 공정을 통해 웨이퍼의 후면에 접착되거나 혹은 라미네이션 공정을 통해 웨이퍼의 후면에 접착될 수 있다.
이후, 범프 형성 공정을 진행함으로써, 일예로서 도 1d에 도시된 바와 같이, 전자 소자의 각 칩 패드(도시 생략)의 일단에 형성된 범프 패드(도시 생략)에 도전성 범프(108)를 형성하는데, 이러한 도전성 범프(108)는, 예컨대 솔더볼 또는 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 등을 포함할 수 있다. 여기에서, 도전성 범프(108)는 후술하는 공정들을 통해 보드 상에 접착될 수 있다.
즉, 본 실시 예에서는 상술한 바와 같은 일련의 공정들을 순차적으로 진행함으로써, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와 백그라인딩된 웨이퍼의 후면에 접착된 보강 부재와 칩 패드에 부착된 도전성 범프 등으로 구성되는 연성 기질의 반도체 패키지(웨이퍼 레벨 칩 스케일 패키지)를 제작할 수 있다.
[실시 예2]
도 2a 내지 2e는 본 발명의 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 전자 소자 영역(202)과 웨이퍼 영역(204)으로 된 웨이퍼(200)를 준비하는데, 전자 소자 영역(202)에는 반도체 다이 등과 같은 전자 소자(또는 회로 소자)와 칩 패드들(도시 생략)이 형성되고, 일단에 범프 패드(도시 생략)가 형성된 재배선층들(도시 생략)의 타단이 대응하는 각 칩 패드들에 연결될 수 있다.
여기에서, 웨이퍼(200)의 전체 두께가 대략 400 내지 500㎛ 정도이고, 전자 소자 영역(202)이 대략 50㎛ 이내의 두께 범위를 갖는 것으로 가정할 때, 강성 기질의 웨이퍼 영역(204)은 대략 450㎛ 정도의 두께 범위가 될 수 있다.
먼저, 백그라인더, 즉 후면 가공 장치를 이용하는 백그라인딩 공정을 진행함으로써, 일예로서 도 2b에 도시된 바와 같이, 강성 기질의 웨이퍼로만 구성된 웨이퍼 영역(204)의 대부분을 평탄하게 제거한다. 즉, 전자 소자 등이 형성되어 있는 수 내지 수십 ㎛ 정도의 전자 소자 영역(202)과 웨이퍼 영역(204)의 일부만을 남기고 상대적으로 많은 웨이퍼 영역을 그라인딩으로 제거한다.
이어서, 일예로서 도 2c에 도시된 바와 같이, 백그라인딩된 웨이퍼의 후면에 접착 보강층(206)을 형성하는데, 여기에서 접착 보강층(206)은, 연성 재질이거나 혹은 고무 탄성을 갖는 고분자 재질일 수 있으며, 연성 필름의 경우에는, 예컨대 언더필 재질(예컨대, 에폭시 계열 등) 등이 사용될 수 있다. 여기에서, 접착 보강층(206)은 백그라인딩된 웨이퍼의 후면과 후속하는 공정을 통해 접착될 보강 부재와의 접착력을 증진시키기 위한 소재로서 기능한다.
다음에, 가압 접착 공정 등을 진행함으로써, 일예로서 도 2d에 도시된 바와 같이, 접착 보강층(206) 상에 보강 부재(208)를 접착한다. 여기에서, 보강 부재(208)는, 예컨대 고분자 몰드이거나 혹은 고무 탄성을 갖는 방수 재질일 수 있는데, 이러한 보강 부재(208)는 압착 몰딩 공정을 통해 접착 보강층(206) 상에 접착되거나 혹은 라미네이션 공정을 통해 접착 보강층(206) 상에 접착될 수 있다.
이후, 범프 형성 공정을 진행함으로써, 일예로서 도 2e에 도시된 바와 같이, 전자 소자의 각 칩 패드(도시 생략)의 일단에 형성된 범프 패드(도시 생략)에 도전성 범프(210)를 형성하는데, 이러한 도전성 범프(210)는, 예컨대 솔더볼 또는 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 등을 포함할 수 있다. 여기에서, 도전성 범프(210)는 후술하는 공정들을 통해 보드 상에 접착될 수 있다.
즉, 본 실시 예에서는 상술한 바와 같은 일련의 공정들을 순차적으로 진행함으로써, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와 백그라인딩된 웨이퍼의 후면에 형성되는 접착 보강층과 접착 보강층 상에 접착된 보강 부재와 칩 패드에 부착된 도전성 범프 등으로 구성되는 연성 기질의 반도체 패키지(웨이퍼 레벨 칩 스케일 패키지)를 제작할 수 있다.
[실시 예3]
도 3a 내지 3e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 3a를 참조하면, 전자 소자 영역(302)과 웨이퍼 영역(304)으로 된 웨이퍼(300)를 준비하는데, 전자 소자 영역(302)에는 반도체 다이 등과 같은 전자 소자(또는 회로 소자)와 칩 패드들(도시 생략)이 형성되고, 일단에 범프 패드(도시 생략)가 형성된 재배선층들(도시 생략)의 타단이 대응하는 각 칩 패드들에 연결될 수 있다.
여기에서, 웨이퍼(300)의 전체 두께가 대략 400 내지 500㎛ 정도이고, 전자 소자 영역(302)이 대략 50㎛ 이내의 두께 범위를 갖는 것으로 가정할 때, 강성 기질의 웨이퍼 영역(304)은 대략 450㎛ 정도의 두께 범위가 될 수 있다.
먼저, 백그라인더, 즉 후면 가공 장치를 이용하는 백그라인딩 공정을 진행함으로써, 일예로서 도 3b에 도시된 바와 같이, 강성 기질의 웨이퍼로만 구성된 웨이퍼 영역(304)의 대부분을 평탄하게 제거한다. 즉, 전자 소자 등이 형성되어 있는 수 내지 수십 ㎛ 정도의 전자 소자 영역(302)과 웨이퍼 영역(304)의 일부만을 남기고 상대적으로 많은 웨이퍼 영역을 그라인딩으로 제거한다.
그리고, 소잉 장비를 이용하는 하프 소잉 공정 등을 진행함으로써, 일예로서 도 3c에 도시된 바와 같이, 백그라인딩된 후면에 표면 거칠기(306)를 형성, 즉 웨이퍼의 백그라인딩된 후면을 부분적으로 제거하여 표면 패턴을 형성한다. 여기에서, 표면 패턴(또는 표면 거칠기)을 형성해 주는 것은 백그라인딩된 후면의 표면적을 증진시켜 줌으로써 백그라인딩된 후면과 후속하는 공정을 통해 접착된 보강 부재간의 접착력을 증진시켜 주기 위해서이다.
다음에, 접착제(도시 생략) 등을 이용하는 가압 접착 공정을 진행함으로써, 일예로서 도 3d에 도시된 바와 같이, 백그라인딩된 웨이퍼의 후면에 보강 부재(308)를 접착한다. 여기에서, 보강 부재(308)는, 예컨대 고분자 몰드이거나 혹은 고무 탄성을 갖는 방수 재질일 수 있는데, 이러한 보강 부재(308)는 압착 몰딩 공정을 통해 웨이퍼의 후면에 접착되거나 혹은 라미네이션 공정을 통해 웨이퍼의 후면에 접착될 수 있다.
이후, 범프 형성 공정을 진행함으로써, 일예로서 도 3e에 도시된 바와 같이, 전자 소자의 각 칩 패드(도시 생략)의 일단에 형성된 범프 패드(도시 생략)에 도전성 범프(310)를 형성하는데, 이러한 도전성 범프(310)는, 예컨대 솔더볼 또는 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 등을 포함할 수 있다. 여기에서, 도전성 범프(310)는 후술하는 공정들을 통해 보드 상에 접착될 수 있다.
즉, 본 실시 예에서는 상술한 바와 같은 일련의 공정들을 순차적으로 진행함으로써, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와 백그라인딩되어 표면 거칠기를 갖는 웨이퍼의 후면에 접착된 보강 부재와 칩 패드에 부착된 도전성 범프 등으로 구성되는 연성 기질의 반도체 패키지(웨이퍼 레벨 칩 스케일 패키지)를 제작할 수 있다.
[실시 예4]
도 4a 내지 4f는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 4a를 참조하면, 전자 소자 영역(402)과 웨이퍼 영역(404)으로 된 웨이퍼(400)를 준비하는데, 전자 소자 영역(402)에는 반도체 다이 등과 같은 전자 소자(또는 회로 소자)와 칩 패드들(도시 생략)이 형성되고, 일단에 범프 패드(도시 생략)가 형성된 재배선층들(도시 생략)의 타단이 대응하는 각 칩 패드들에 연결될 수 있다.
여기에서, 웨이퍼(400)의 전체 두께가 대략 400 내지 500㎛ 정도이고, 전자 소자 영역(402)이 대략 50㎛ 이내의 두께 범위를 갖는 것으로 가정할 때, 강성 기질의 웨이퍼 영역(404)은 대략 450㎛ 정도의 두께 범위가 될 수 있다.
먼저, 백그라인더, 즉 후면 가공 장치를 이용하는 백그라인딩 공정을 진행함으로써, 일예로서 도 4b에 도시된 바와 같이, 강성 기질의 웨이퍼로만 구성된 웨이퍼 영역(404)의 대부분을 평탄하게 제거한다. 즉, 전자 소자 등이 형성되어 있는 수 내지 수십 ㎛ 정도의 전자 소자 영역(402)과 웨이퍼 영역(404)의 일부만을 남기고 상대적으로 많은 웨이퍼 영역을 그라인딩으로 제거한다.
그리고, 소잉 장비를 이용하는 하프 소잉 공정 등을 진행함으로써, 일예로서 도 4c에 도시된 바와 같이, 백그라인딩된 후면에 표면 거칠기(406)를 형성, 즉 웨이퍼의 백그라인딩된 후면을 부분적으로 제거하여 표면 패턴을 형성한다. 여기에서, 표면 패턴(또는 표면 거칠기)을 형성해 주는 것은 백그라인딩된 후면의 표면적을 증진시켜 줌으로써 백그라인딩된 후면과 후속하는 공정을 통해 접착된 보강 부재간의 접착력을 증진시켜 주기 위해서이다.
이어서, 일예로서 도 4d에 도시된 바와 같이, 표면 거칠기(406)를 갖는 웨이퍼의 후면의 표면 패턴 중 음각 부분에 접착 보강층(408)을 선택 형성하는데, 여기에서 접착 보강층(408)은, 연성 재질이거나 혹은 고무 탄성을 갖는 고분자 재질일 수 있으며, 연성 필름의 경우에는, 예컨대 언더필 재질(예컨대, 에폭시 계열 등) 등이 사용될 수 있다. 여기에서, 표면 패턴의 음각 부분에 형성되는 접착 보강층(408)은 백그라인딩된 웨이퍼의 후면과 후속하는 공정을 통해 접착될 보강 부재와의 접착력을 더욱 증진시키기 주기 위한 소자이다.
다음에, 가압 접착 공정 등을 진행함으로써, 일예로서 도 4e에 도시된 바와 같이, 표면 패턴(표면 거칠기)의 음각 부분에 접착 보강층(408)이 선택 형성된 웨이퍼의 후면에 상에 보강 부재(410)를 접착한다. 여기에서, 보강 부재(410)는, 예컨대 고분자 몰드이거나 혹은 고무 탄성을 갖는 방수 재질일 수 있는데, 이러한 보강 부재(410)는 압착 몰딩 공정을 통해 표면 거칠기(406)의 양각 부분과 접착 보강층(408) 상에 접착되거나 혹은 라미네이션 공정을 통해 표면 거칠기(406)의 양각 부분과 접착 보강층(408) 상에 접착될 수 있다.
이후, 범프 형성 공정을 진행함으로써, 일예로서 도 4f에 도시된 바와 같이, 전자 소자의 각 칩 패드(도시 생략)의 일단에 형성된 범프 패드(도시 생략)에 도전성 범프(412)를 형성하는데, 이러한 도전성 범프(412)는, 예컨대 솔더볼 또는 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 등을 포함할 수 있다. 여기에서, 도전성 범프(412)는 후술하는 공정들을 통해 보드 상에 접착될 수 있다.
즉, 본 실시 예에서는 상술한 바와 같은 일련의 공정들을 순차적으로 진행함으로써, 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와 백그라인딩된 웨이퍼의 후면에 형성된 표면 거칠기와 표면 거칠기의 음각 부분에 형성된 접착 보강층 및 표면 거칠기의 양각 부분과 접착 보강층 상에 접착된 보강 부재와 칩 패드에 부착된 도전성 범프 등으로 구성되는 연성 기질의 반도체 패키지(웨이퍼 레벨 칩 스케일 패키지)를 제작할 수 있다.
이상의 설명은 본 발명의 기술사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 등이 가능함을 쉽게 알 수 있을 것이다. 즉, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
따라서, 본 발명의 보호 범위는 후술되는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (61)

  1. 전자 소자와 다수의 칩 패드가 형성된 웨이퍼의 후면을 백그라인딩하는 과정과,
    상기 백그라인딩된 후면에 보강 부재를 접착하는 과정과,
    상기 칩 패드에 도전성 범프를 부착하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  2. 제 1 항에 있어서,
    상기 보강 부재는,
    고분자 몰드인
    반도체 패키지 제작 방법.
  3. 제 2 항에 있어서,
    상기 보강 부재는,
    압착 몰딩 공정을 통해 접착되는
    반도체 패키지 제작 방법.
  4. 제 2 항에 있어서,
    상기 보강 부재는,
    라미네이션 공정을 통해 접착되는
    반도체 패키지 제작 방법.
  5. 제 1 항에 있어서,
    상기 보강 부재는,
    고무 탄성을 갖는 방수 재질인
    반도체 패키지 제작 방법.
  6. 제 1 항에 있어서,
    상기 백그라인딩하는 과정은,
    상기 웨이퍼의 두께를 수 내지 수십 ㎛ 범위로 그라인딩하는
    반도체 패키지 제작 방법.
  7. 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와,
    백그라인딩된 상기 웨이퍼의 후면에 접착된 보강 부재와,
    상기 칩 패드에 부착된 도전성 범프
    를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 보강 부재는,
    고분자 몰드인
    반도체 패키지.
  9. 제 7 항에 있어서,
    상기 보강 부재는,
    고무 탄성을 갖는 방수 재질인
    반도체 패키지.
  10. 제 7 항에 있어서,
    상기 도전성 범프는,
    솔더볼 또는 도전성 포스트인
    반도체 패키지.
  11. 전자 소자와 다수의 칩 패드가 형성된 웨이퍼의 후면을 백그라인딩하는 과정과,
    상기 백그라인딩된 후면에 접착 보강층을 형성하는 과정과,
    상기 접착 보강층 상에 보강 부재를 접착하는 과정과,
    상기 칩 패드에 도전성 범프를 부착하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  12. 제 11 항에 있어서,
    상기 접착 보강층은,
    연성 필름인
    반도체 패키지 제작 방법.
  13. 제 12 항에 있어서,
    상기 접착 보강층은,
    언더필 재질인
    반도체 패키지 제작 방법.
  14. 제 13 항에 있어서,
    상기 언더필 재질은,
    에폭시 계열인
    반도체 패키지 제작 방법.
  15. 제 12 항에 있어서,
    상기 접착 보강층은,
    고무 탄성을 갖는 고분자 재질인
    반도체 패키지 제작 방법.
  16. 제 11 항에 있어서,
    상기 보강 부재는,
    고분자 몰드인
    반도체 패키지 제작 방법.
  17. 제 16 항에 있어서,
    상기 보강 부재는,
    압착 몰딩 공정을 통해 접착되는
    반도체 패키지 제작 방법.
  18. 제 16 항에 있어서,
    상기 보강 부재는,
    라미네이션 공정을 통해 접착되는
    반도체 패키지 제작 방법.
  19. 제 11 항에 있어서,
    상기 보강 부재는,
    고무 탄성을 갖는 방수 재질인
    반도체 패키지 제작 방법.
  20. 제 11 항에 있어서,
    상기 백그라인딩하는 과정은,
    상기 웨이퍼의 두께를 수 내지 수십 ㎛ 범위로 그라인딩하는
    반도체 패키지 제작 방법.
  21. 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와,
    백그라인딩된 상기 웨이퍼의 후면에 형성된 접착 보강층과,
    상기 접착 보강층 상에 접착된 보강 부재와,
    상기 칩 패드에 부착된 도전성 범프
    를 포함하는 반도체 패키지.
  22. 제 21 항에 있어서,
    상기 접착 보강층은,
    연성 필름인
    반도체 패키지.
  23. 제 22 항에 있어서,
    상기 접착 보강층은,
    언더필 재질인
    반도체 패키지.
  24. 제 23 항에 있어서,
    상기 언더필 재질은,
    에폭시 계열인
    반도체 패키지.
  25. 제 22 항에 있어서,
    상기 접착 보강층은,
    고무 탄성을 갖는 고분자 재질인
    반도체 패키지.
  26. 제 21 항에 있어서,
    상기 보강 부재는,
    고분자 몰드인
    반도체 패키지.
  27. 제 21 항에 있어서,
    상기 보강 부재는,
    고무 탄성을 갖는 방수 재질인
    반도체 패키지.
  28. 제 21 항에 있어서,
    상기 도전성 범프는,
    솔더볼 또는 도전성 포스트인
    반도체 패키지.
  29. 전자 소자와 다수의 칩 패드가 형성된 웨이퍼의 후면을 백그라인딩하는 과정과,
    상기 백그라인딩된 후면에 표면 거칠기를 형성하는 과정과,
    상기 표면 거칠기가 형성된 후면에 보강 부재를 가압 접착하는 과정과,
    상기 칩 패드에 도전성 범프를 부착하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  30. 제 29 항에 있어서,
    상기 표면 거칠기를 형성하는 과정은,
    소잉 공정을 통해 상기 백그라인딩된 후면을 부분적으로 제거하여 표면 패턴을 생성하는
    반도체 패키지 제작 방법.
  31. 제 29 항에 있어서,
    상기 보강 부재는,
    고분자 몰드인
    반도체 패키지 제작 방법.
  32. 제 31 항에 있어서,
    상기 보강 부재는,
    압착 몰딩 공정을 통해 접착되는
    반도체 패키지 제작 방법.
  33. 제 31 항에 있어서,
    상기 보강 부재는,
    라미네이션 공정을 통해 접착되는
    반도체 패키지 제작 방법.
  34. 제 29 항에 있어서,
    상기 보강 부재는,
    고무 탄성을 갖는 방수 재질인
    반도체 패키지 제작 방법.
  35. 제 29 항에 있어서,
    상기 백그라인딩하는 과정은,
    상기 웨이퍼의 두께를 수 내지 수십 ㎛ 범위로 그라인딩하는
    반도체 패키지 제작 방법.
  36. 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와,
    백그라인딩된 상기 웨이퍼의 후면에 형성된 표면 거칠기와,
    상기 표면 거칠기가 형성된 후면에 접착된 보강 부재와,
    상기 칩 패드에 부착된 도전성 범프
    를 포함하는 반도체 패키지.
  37. 제 36 항에 있어서,
    상기 보강 부재는,
    고분자 몰드인
    반도체 패키지.
  38. 제 36 항에 있어서,
    상기 보강 부재는,
    고무 탄성을 갖는 방수 재질인
    반도체 패키지.
  39. 제 36 항에 있어서,
    상기 도전성 범프는,
    솔더볼 또는 도전성 포스트인
    반도체 패키지.
  40. 전자 소자와 다수의 칩 패드가 형성된 웨이퍼의 후면을 백그라인딩하는 과정과,
    상기 백그라인딩된 후면에 표면 거칠기를 형성하는 과정과,
    상기 표면 거칠기가 형성된 후면에 접착 보강층을 형성하는 과정과,
    상기 접착 보강층 상에 보강 부재를 접착하는 과정과,
    상기 칩 패드에 도전성 범프를 부착하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  41. 제 40 항에 있어서,
    상기 표면 거칠기를 형성하는 과정은,
    소잉 공정을 통해 상기 백그라인딩된 후면을 부분적으로 제거하여 표면 패턴을 생성하는
    반도체 패키지 제작 방법.
  42. 제 41 항에 있어서,
    상기 접착 보강층은,
    상기 표면 패턴 중의 음각 부분에 선택 형성되는
    반도체 패키지 제작 방법.
  43. 제 40 항에 있어서,
    상기 접착 보강층은,
    연성 필름인
    반도체 패키지 제작 방법.
  44. 제 43 항에 있어서,
    상기 접착 보강층은,
    언더필 재질인
    반도체 패키지 제작 방법.
  45. 제 44 항에 있어서,
    상기 언더필 재질은,
    에폭시 계열인
    반도체 패키지 제작 방법.
  46. 제 43 항에 있어서,
    상기 접착 보강층은,
    고무 탄성을 갖는 고분자 재질인
    반도체 패키지 제작 방법.
  47. 제 40 항에 있어서,
    상기 보강 부재는,
    고분자 몰드인
    반도체 패키지 제작 방법.
  48. 제 47 항에 있어서,
    상기 보강 부재는,
    압착 몰딩 공정을 통해 접착되는
    반도체 패키지 제작 방법.
  49. 제 47 항에 있어서,
    상기 보강 부재는,
    라미네이션 공정을 통해 접착되는
    반도체 패키지 제작 방법.
  50. 제 40 항에 있어서,
    상기 보강 부재는,
    고무 탄성을 갖는 방수 재질인
    반도체 패키지 제작 방법.
  51. 제 40 항에 있어서,
    상기 백그라인딩하는 과정은,
    상기 웨이퍼의 두께를 수 내지 수십 ㎛ 범위로 그라인딩하는
    반도체 패키지 제작 방법.
  52. 전자 소자와 다수의 칩 패드가 형성된 웨이퍼와,
    백그라인딩된 상기 웨이퍼의 후면에 형성된 표면 거칠기와,
    상기 표면 거칠기가 형성된 후면에 형성된 접착 보강층과,
    상기 접착 보강층 상에 접착된 보강 부재와,
    상기 칩 패드에 부착된 도전성 범프
    를 포함하는 반도체 패키지.
  53. 제 52 항에 있어서,
    상기 표면 거칠기는,
    소잉 공정을 통해 상기 백그라인딩된 후면이 부분적으로 제거된 표면 패턴인
    반도체 패키지.
  54. 제 53 항에 있어서,
    상기 접착 보강층은,
    상기 표면 패턴의 음각 부분에 선택 형성되는
    반도체 패키지.
  55. 제 52 항에 있어서,
    상기 접착 보강층은,
    연성 필름인
    반도체 패키지.
  56. 제 55 항에 있어서,
    상기 접착 보강층은,
    언더필 재질인
    반도체 패키지.
  57. 제 56 항에 있어서,
    상기 언더필 재질은,
    에폭시 계열인
    반도체 패키지.
  58. 제 55 항에 있어서,
    상기 접착 보강층은,
    고무 탄성을 갖는 고분자 재질인
    반도체 패키지.
  59. 제 52 항에 있어서,
    상기 보강 부재는,
    고분자 몰드인
    반도체 패키지.
  60. 제 52 항에 있어서,
    상기 보강 부재는,
    고무 탄성을 갖는 방수 재질인
    반도체 패키지.
  61. 제 52 항에 있어서,
    상기 도전성 범프는,
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    반도체 패키지.
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