KR20150092183A - 수신기 iip2 아날로그 교정 - Google Patents

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KR20150092183A
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라이 칸 레웅
개리 존 발렌타인
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퀄컴 인코포레이티드
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Abstract

IIP2(second-order input intercept point)를 최적화하기 위해 수신기의 아날로그 교정을 수행하기 위한 기법들이 제공된다. 일 양상에서, 간섭자를 모델링하는 신호 생성기는 수신기의 조정 가능한 입력, 예를 들어, 믹서의 게이트 바이어스 전압에 커플링된다. 예를 들어, 신호 생성기 출력은 단일-톤 OOK(on-off keying) 변조된 신호일 수 있다. 믹서는 신호를 기저대역으로 하향(down) 믹싱하며, 여기서 아날로그 상관기는 OOK 변조를 수행하는데 이용되는 비트들의 알려진 시퀀스에 하향변환된 신호를 상관시킨다. 아날로그 상관 출력은 이어서 전체 수신기 IIP2를 최적화하기 위해 믹서에서 바이어스 전압, 예를 들어, 차동 믹서에서 트랜지스터들의 하나 또는 그 초과의 게이트 전압들을 구동하도록 제공된다. 본 개시의 다른 양상들은 다수의 LNA들을 갖는 수신기들 및 또한 다수의 수신 경로를 갖는 이중 또는 다이버시티 수신기들을 교정하도록 제공된다.

Description

수신기 IIP2 아날로그 교정{RECEIVER IIP2 ANALOG CALIBRATION}
본 개시는 라디오-주파수(RF) 수신기의 IIP2(second-order input-intercept point)를 교정하기 위한 아날로그 기법들에 관한 것이다.
통신 회로에서, 수신기의 선형성은 그의 동적 범위를 결정하는 중요한 팩터이다. 수신기 선형성의 하나의 공통적인 측정은 2차 입력 인터셉트 지점(second-order input intercept point) 또는 IIP2이다. 수신기 IIP2는 수신기 내의 반도체 디바이스들 간의 비-이상적인 미스매치를 포함하는 다양한 팩터들에 의존할 수 있다. 예를 들어, 수신기 IIP2의 하나의 결정요인(determinant)은 하향-변환 믹서에서 차동 쌍을 형성하는 트랜지스터들 간의 미스매치이다.
IIP2 상의 트랜지스터 미스매치의 효과를 감소시키기 위해, 상이한 게이트 바이어스 전압들이 수신기의 차동 쌍 내의 트랜지스터들에 인가될 수 있다. 이들 게이트 바이어스 전압들, 또는 IIP2를 튜닝하는데 이용된 다른 전압들에 대한 최적의 세팅들은 IIP2 교정 방식에 따라 결정될 수 있다. 알려진 사전-변조된 시퀀스를 전달(carry)하는 간섭자는 수신기 입력에 인가될 수 있고, 간섭자는 믹서들에 의해 하향변환될 수 있다. 하향변환된 신호는 이어서 알려진 사전-변조된 시퀀스와 디지털적으로 상관될 수 있고, 시퀀스와 수신된 신호 간의 상관을 최대화하기 위해 하향변환 믹서(또는 다른 회로)에서 트랜지스터들의 게이트 바이어스 전압들에 대한 조정이 이루어질 수 있다.
IIP2 교정 방식들은 일반적으로 디지털 프로세서를 이용하여 디지털 도메인에서 상관을 수행할 수 있다. 그러나 디지털 상관을 수행하는 것은, 하향변환 이후의 아날로그인 신호들이 디지털 프로세서로의 송신 이전에 ADC(analog-to-digital converter)에 의해 먼저 디지털화되어야 하기 때문에 교정 제어 루프 내로 상당한 지연을 도입할 수 있다. 또한, 트랜지스터들에 인가되는 게이트 전압들은 아날로그이어야만 하고, 이는 그 후 디지털 프로세서에 후속하는 DAC(digital-to-analog converter)를 요구한다. 디지털 교정의 수렴 시간(convergence time)은 이에 따라, ADC/DAC 해상도 및 속도에 의해 제한될 것이고, 느린 데이터 변환기들은 IIP2 교정을 수행하는데 필요한 시간을 바람직하지 않게 증가시킬 것이다. 수신기가 다수의 주파수 대역들 및 모드들을 지원하고 이에 따라 복수의 믹서들을 포함하는 경우, IIP2 교정을 수행하는데 필요한 시간은 추가로 각각의 수신기에 대해 상응하게 배가될 것이다. 다른 한편, 아날로그 도메인에서 IIP2 교정을 수행하는 것은, 교정 요건들에 맞추도록 플랙서블하게 또한 구성될 수 있는 정확한 아날로그 계산 엘리먼트를 제공할 필요성을 포함해서 다양한 문제점을 갖는다.
수신기 IIP2 교정을 수행하기 위한 빠르고 효율적인 기법들을 제공하는 것이 바람직할 것이다.
도 1은 본 개시의 기법들이 구현될 수 있는 무선 통신 디바이스(100)의 설계의 블록도를 예시한다.
도 2는 IIP2 교정에 대한 구성 가능한 게이트 전압을 갖는 믹서, 예를 들어, I(in-phase) 믹서 또는 Q(quadrature) 믹서의 예시적인 구현을 예시한다.
도 3은 IIP2를 최적화하도록 수신기 믹서의 아날로그 교정을 제공하는 시스템의 예시적인 실시예를 예시한다.
도 4(도 4a 및 도 4b)는 아날로그 상관기 및 연관된 신호 파형들의 예시적인 실시예를 예시한다.
도 5는 상관기의 대안적인 예시적인 실시예를 예시하며, 여기서 아날로그 상관기 스테이지는 곱셈기로부터의 차동 전압을 직접 입력 및 프로세싱하고 차동 전압(VG_calp, VG_caln)을 생성한다.
도 6은 수신기는 복수의 주파수 대역들을 수용할 수 있는, 본 개시의 대안적인 예시적인 실시예를 예시한다.
도 7(도 7a 및 도 7b)은 IIP2 교정 기법들이 이중(또는 그 초과) 수신기들을 이용하는 수신기에 적용되는, 본 개시의 대안적인 예시적인 실시예를 예시한다.
도 8은 본 명세서에서 개시된 원리들을 이용하여 IIP2 교정을 위한 방법의 예시적인 실시예를 예시한다.
도 9는 IIP2 교정이 수신기의 단일 LNA의 입력에 직접 커플링되는 신호 생성기의 출력을 통해 수행되는, 본 개시의 대안적인 예시적인 실시예를 예시한다.
도 10, 11, 12, 12a, 및 12b는 하나의(예를 들어, 주 또는 보조) 수신기를 이용한 LPF들 및 다른(예를 들어, 보조 또는 주) 수신기를 이용한 적분기를 구현하기 위한 특정한 원리들을 예시한다.
도 13은 본 개시에 따른 방법의 대안적인 예시적인 실시예를 예시한다.
본 개시의 다양한 양상들은 첨부 도면들을 참조하여 아래에서 보다 완전히 설명된다. 그러나 본 개시는 다수의 상이한 형태들로 실현될 수 있고 본 개시 전체에 걸쳐서 제시되는 임의의 특정한 구조 또는 기능으로 제한되는 것으로서 해석되어선 안 된다. 오히려 이들 양상들은 본 개시가 철저하고 완전하게 되도록 제공되며 당업자들에게 본 개시의 범위를 완전히 전달할 것이다. 본 명세서에서의 교시들에 기초하여, 당업자는, 본 개시의 다른 양상에 결합하여 또는 독립적으로 구현되든지 간에, 본 개시의 범위가 본 명세서에서 개시된 개시물의 임의의 양상을 커버하도록 의도된다는 것을 인지해야 한다. 예를 들어, 본 명세서에서 기술된 임의의 수의 양상들을 이용하여 장치가 구현될 수 있거나 방법이 실시될 수 있다. 또한, 본 개시의 범위는 본 명세서에서 기술된 본 개시의 다양한 양상들 이외에, 또는 이에 추가하여, 다른 구조, 기능성, 또는 구조 및 기능성을 이용하여 실시될 수 있는 이러한 장치 또는 방법을 커버하도록 의도된다. 본 명세서에서 개시된 개시물의 임의의 양상은 청구항의 하나 또는 그 초과의 엘리먼트에 의해 실현될 수 있다는 것을 이해해야 한다.
첨부된 도면들과 함께 아래에서 기술되는 상세한 설명은 본 발명의 예시적인 양상들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 유일한 예시적인 양상들을 표현하는 것으로 의도되진 않는다. 본 설명 전체에 걸쳐서 이용되는 "예시적인"이란 용어는 "예, 보기 또는 예시로서 기능한 것"을 의미하며, 반드시 다른 예시적인 양상들보다 선호되거나 유리한 것으로서 해석되어선 안 된다. 상세한 설명은 본 발명의 예시적인 양상들의 완전한 이해를 제공하기 위해 특정한 세부사항들을 포함한다. 본 발명의 예시적인 양상들은 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 자명하게 될 것이다. 몇몇 상황들에서, 잘 알려진 구조들 및 디바이스들은 본 명세서에서 제시되는 예시적인 양상들의 진보성을 모호하게 하지 않도록 블록도 형태로 도시된다. 이 명세서 및 청구범위에서, "모듈" 및 "블록"이란 단어들은 설명된 동작들을 수행하도록 구성된 엔티티를 나타내도록 상호 교환 가능하게 이용될 수 있다.
도 1은 본 개시의 기법이 구현될 수 있는 무선 통신 디바이스(100)의 설계의 블록도를 예시한다. 도 1은 예시적인 트랜시버 설계를 도시한다. 일반적으로, 전송기 및 수신기에서 신호들의 컨디셔닝은 증폭기, 필터, 상향변환기, 하향변환기 등의 하나 또는 그 초과의 스테이지들에 의해 수행될 수 있다. 이들 회로 블록들은 도 1에서 도시된 구성과 상이하게 배열될 수 있다. 또한, 도 1에서 도시되지 않은 다른 회로 블록들은 또한 전송기 및 수신기에서 신호들을 컨디셔닝하는데 이용될 수 있다. 달리 언급이 없다면, 도 1의 임의의 신호 또는 도면들에서 임의의 다른 그림은 싱글-엔드식(single-ended)이거나 차동식일 수 있다. 도 1의 몇몇 회로 블록들은 또한 생략될 수 있다.
도 1에서 도시된 설계에서, 무선 디바이스(100)는 트랜시버(120) 및 데이터 프로세서(110)를 포함한다. 데이터 프로세서(110)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리(도시되지 않음)를 포함할 수 있다. 트랜시버(120)는 양방향 통신을 지원하는 전송기(130) 및 수신기(150)를 포함한다. 일반적으로 무선 디바이스(100)는 임의의 수의 통신 시스템들 및 주파수 대역들에 대한 임의의 수의 전송기들 및/또는 수신기들을 포함할 수 있다. 트랜시버(120) 중 일부 또는 모두 다는 하나 또는 그 초과의 아날로그 집적 회로들(IC들), RF IC들(RFIC들), 믹싱된-신호 IC들 등 상에서 구현될 수 있다.
전송기 또는 수신기는 수퍼 헤테로다인(super-heterodyne) 아키텍처 또는 직접-변환 아키텍처로 구현될 수 있다. 수퍼-헤테로다인 아키텍처에서, 신호는 다수의 스테이지들에서 라디오 주파수(RF)와 기저대역 간에, 예를 들어, 하나의 스테이지에서 RF로부터 중간 주파수(IF로) 그리고 다른 스테이지에서 수신기를 위해 IF로부터 기저대역으로 주파수-변환된다. 직접-변환 아키텍처에서, 신호는 하나의 스테이지에서 RF와 기저대역 간에 주파수 변환된다. 수퍼-헤테로다인 및 직접-변환 아키텍처들은 상이한 회로 블록들을 이용하고 그리고/또는 상이한 요건들을 가질 수 있다. 도 1에서 도시된 설계에서, 전송기(130) 및 수신기(150)는 직접-변환 아키텍처로 구현된다.
전송 경로에서, 데이터 프로세서(110)는 전송될 데이터를 프로세싱하고 I 및 Q 아날로그 출력 신호들을 전송기(130)에 제공한다. 도시된 예시적인 실시예에서, 데이터 프로세서(110)는, 추가의 프로세싱을 위해 데이터 프로세서(110)에 의해 생성된 디지털 신호를 I 및 Q 아날로그 출력 신호, 예를 들어, I 및 Q 출력 전류들로 변환하기 위한 DAC들(digital-to-analog-converters)(114a 및 114b)을 포함한다.
전송기(130) 내에서, 저역통과 필터들(132a 및 132b)은 이전의 디지털-아날로그 변환에 의해 야기되는 원하지 않은 이미지들을 제거하기 위해 각각 I 및 Q 아날로그 출력 신호들을 필터링한다. 증폭기들(Amp)(134a 및 134b)은 각각 저역통과 필터들(132a 및 132b)로부터의 신호들을 증폭하고 I 및 Q 기저대역 신호들을 제공한다. 상향변환기(140)는 TX LO 신호 생성기(190)로부터의 I 및 Q 전송(TX) 로컬 발진(LO) 신호들로 I 및 Q 기저대역 신호들을 상향변환하여 상향변환된 신호를 제공한다. 필터(142)는 주파수 상향변환에 의해 야기되는 원하지 않는 이미지들은 물론 수신 주파수 대역의 노이즈를 제거하기 위해 하향변환된 신호를 필터링한다. 전력 증폭기(PA)(144)는 원하는 출력 전력 레벨을 획득하도록 필터(142)로부터의 신호를 증폭하고 전송 RF 신호를 제공한다. 전송 RF 신호는 듀플렉서 또는 스위치(146)를 통해 라우팅되고 안테나(148)를 통해 전송된다.
수신 경로에서, 안테나(148)는 기지국들에 의해 전송된 신호들을 수신하여 수신된 RF 신호를 제공하며, 이 수신된 RF 신호는 듀플렉서 또는 스위치(146)를 통해 라우팅되고 LNA(low noise amplifier)(152)에 제공된다. 수신된 RF 신호는 LNA(152)에 의해 증폭되고 필터(154)에 의해 필터링되어 바람직한 RF 입력 신호가 획득된다. 하향변환 믹서들(161a 및 161b)은 필터들(154)의 출력을 RX LO 신호 생성기(180)로부터의 I 및 Q 수신(RX) LO 신호들(즉, LO_I 및 LO_Q)과 믹싱하여 I 및 Q 기저대역 신호들을 생성한다. I 및 Q 기저대역 신호들은 증폭기들(162a 및 162b)에 의해 증폭되고 추가로 저역통과 필터들(164a 및 164b)에 의해 필터링되어, 데이터 프로세서(110)에 제공되는 I 및 Q 아날로그 입력 신호들을 획득한다. 도시된 예시적인 실시예에서, 데이터 프로세서(110)는 데이터 프로세서(110)에 의해 추가로 프로세싱되도록 아날로그 입력 신호들을 디지털 신호들로 변환하기 위한 ADC들(analog-to-digital-converters)(116a 및 116b)을 포함한다.
TX LO 신호 생성기(190)는 주파수 상향변환을 위해 이용되는 I 및 Q TX LO 신호들을 생성한다. RX LO 신호 생성기(180)는 주파수 하향변환을 위해 이용되는 I 및 Q LX LO 신호들을 생성한다. 각각의 LO 신호는 특정한 기본 주파수를 갖는 주기적 신호이다. PLL(192)은 데이터 프로세서(110)로부터 타이밍 정보를 수신하고 LO 신호 생성기(190)로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하는데 이용되는 제어 신호를 생성한다. 유사하게, PLL(182)은 데이터 프로세서(110)로부터 타이밍 정보를 수신하고, LO 신호 생성기(180)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는데 이용되는 제어 신호를 생성한다.
수신기 부분(150)의 동적 범위를 결정하는 중요한 팩터는 수신기의 2차 인터셉트 지점, 또는 IIP2이다. 수신기 IIP2는 예를 들어, 믹서들(161a, 161b) 각각에 존재하는 하나 또는 그 초과의 차동 쌍들의 트랜지스터들 간의 미스매치들은 물론, 당업자에게 알려진 다른 팩터들에 의해 결정될 수 있다는 것이 인지될 것이다. 특정한 예시적인 실시예들이 수신기 IIP2를 교정하기 위해 믹서 게이트 전압들을 조정하는 것을 참조하여 본 명세서에서 설명되지만, 당업자는, 수신기 IIP2를 최적화하기 위해 (믹서 게이트 전압들과 함께 또는 대안적으로) 다른 파라미터들을 조정하도록 본 명세서에서 개시된 기법들을 쉽게 적용할 수 있다는 것이 인지될 것이란 점에 주의한다. 조정될 수 있는 이러한 다른 파라미터들의 예들은 LNA(low-noise amplifier)의 양 및 음의 단자들 간의 임의의 전압 불균형 및/또는 하향변환기들에 후속하는 증폭기들 또는 필터들에서 존재하는 불균형을 포함한다. 이러한 대안적인 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 2는 IIP2 교정을 위한 구성 가능한 게이트 전압을 갖는 믹서(200), 예를 들어, I(in-phase) 믹서(161a) 또는 Q(quadrature) 믹서(161b)의 예시적인 구현을 예시한다. 도 2가 믹서의 하나의 예시적인 실시예를 도시하지만, 당업자는 본 명세서에서 개시된 기법들이 또한 다른 믹서 구성들, 예를 들어, 당 분야에 알려진 다른 수동 또는 능동 믹서 구성들에도 쉽게 적용될 수 있다는 것을 인지할 것이란 점에 주의한다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 2에서 트랜지스터들(M1, M2)에 의해 형성되는 제 1 차동 쌍은 차동 출력 전류(Ioutp, Ioutn)를 생성하기 위해 트랜지스터들(M3, M4)에 의해 형성되는 제 2 차동 쌍의 드레인들에 교차-커플링되는 드레인들을 갖는다. (예를 들어, 도 1의 블록(180)에 의해 생성되는 LO_I 또는 LO_Q 중 어느 하나의 차동 버전에 대응하는) 차동 LO 전압(LO_p, LO_n)이 C1, C2를 통해 트랜지스터들의 게이트들에 커플링되는 반면에, (예를 들어, 도 1의 필터(154)의 출력에 대응하는) 차동 RF 전압(RF_p, RF_n)은 트랜지스터들의 소스들에 커플링된다. M1 및 M4의 게이트들이 레지스터(R1)를 통해 고정된 게이트 바이어스 전압(VG_fixed)으로 바이어싱되는 반면에, M2 및 M3의 게이트들은 레지스터(R2)를 통해 가변 게이트 바이어스 전압(VG_cal)으로 바이어싱된다. VG_fixed를 일정하게 유지하고 VG_cal를 변동시킴으로써, 믹서(200)의 IIP2는 상응하게 변동될 수 있다는 것이 인지될 것이다. 본 개시의 예시적인 실시예에서, 믹서 출력으로부터 유도된 신호를 모니터링하는 동안 VG_cal를 변동시키도록 적합한 알고리즘을 적용함으로써, VG_cal의 바람직한 세팅들은 믹서(200)의 IIP2가 최적화되도록 결정될 수 있다.
도 2에서, 하나의 바이어스 전압(VG_fixed)은 고정되고 다른 바이어스 전압(VG_cal)은 가변 가능한 반면에, 대안적인 예시적인 실시예들은 대신, 트랜지스터 게이트들 간의 차동 바이어스를 조정하기 위해 이 둘다의 바이어스 전압들을 변동시킬 수 있다는 것에 주의한다. 또한, 하나 또는 둘 또는 그 초과의 바이어스 전압들을 변동시키는 것은, IIP2, 예를 들어, LNA 바이어스 전압들, 기저대역 엘리먼트바이어스 전압들 등을 최적화하도록 바이어스 전압들이 (싱글-엔드식 또는 차동 방식으로) 조정될 수 있는 다른 회로들에 쉽게 적용될 수 있다는 것이 이해될 것이다. 이러한 대안적인 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다. 본 명세서 및 청구범위에서, IIP2를 최적화하는 것에 기반을 두고 값들이 조정될 수 있는 임의의 이러한 파라미터(예를 들어, 차동 또는 싱글-엔드식)는 수신기의 "조정 가능한 입력"으로 표시된다.
도 3은 IIP2를 최적화하기 위해 수신기 믹서의 아날로그 교정을 제공하는 시스템(300)의 예시적인 실시예를 예시한다. 도 3은 단지 예시 목적만을 위해 도시되며, 본 개시의 범위를 제한하도록 의도되지 않는다는 것에 주의한다. 또한, 특정한 엘리먼트들이 예시의 용이함을 위해 도 3에서 생략되며, 또한 도 1, 2, 및 3에서와 유사하게 라벨링된 엘리먼트들은 달리 언급이 없으면, 유사한 기능들을 수행하는 엘리먼트에 대응할 수 있다는 것에 주의한다. 본 명세서 및 청구범위에서, 달리 언급이 없으면, "아날로그" 엘리먼트는, 그의 입력 또는 출력 중 어느 하나에서, 비-이산화된(non-discretized) 진폭 레벨들을 갖는 신호들을 프로세싱하도록 설계된 엘리먼트를 나타낼 수 있다. 또한, "아날로그" 교정은, 제어 루프가 하나 또는 그 초과의 파라미터들의 바람직한 세팅들을 결정하는데 이용되고 제어 루프 신호 경로의 신호들이 직접적으로 비-이산화된 신호들로서 프로세싱되는 시스템의 임의의 교정을 지칭할 수 있다.
도 3에서, 수신기의 LNA(152) 및 필터(154)는 합성 블록(152/154)으로서 도시된다. 블록(152/154)의 차동 출력 신호(diff)는 믹서 I(161a) 및 믹서 Q(161b) 둘 다의 입력들에 커플링된다. 본 개시의 기법들에 따라, 믹서 I(161a) 및 믹서 Q(161b)의 입력들은 또한 신호 생성기(340)의 차동 출력들에 커플링된다. 예시적인 실시예에서, 신호 생성기(340)는 단일 주파수를 갖는 톤을 생성할 수 있다. 단일 주파수는 수신기의 IIP2를 결정하는데 있어 관심의 간섭 또는 신호 주파수들을 모델링하도록 선택될 수 있다. 신호 생성기(340)의 출력은 스위치들(S4)을 통해 믹서 입력들에 커플링될 수 있다. 스위치들(S4)은 신호 생성기(340)의 출력을 믹서 입력들에 커플링하거나 디커플링하도록 선택적으로 개방 및 폐쇄될 수 있다. 예시적인 실시예에서, 선택적 폐쇄 및 개방은 변조 데이터 생성기(330)에 의해 제공되는 이진 데이터(330a)에 기초한다.
신호 생성기(340)의 출력을 변조하기 위한 스위치들(S4)을 제공하는 것은 변조의 타입으로서 OOK(on-off keying)를 효과적으로 적용한다는 것이 인지될 것이다. 그러나 당업자는, 대안적인 예시적 실시예들에서, OOK 이외의 다른 변조 타입들이 쉽게 이용될 수 있다는 것을 인지할 것이다. 예를 들어, 진폭 변조의 임의의 변형이 본 개시의 기법들에 따라 효과적으로 적용될 수 있고, 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다. 예시적인 실시예에서, 변조를 수행하는데 이용되는 데이터는 0들과 1들의 교번하는 시퀀스, 또는 비트들의 의사랜덤 시퀀스, 또는 임의의 다른 적합한 데이터 시퀀스를 포함할 수 있다.
또한, 대안적인 예시적 실시예들에서, 신호 생성기(340)의 출력은, 시스템의 대안적인 노드들에, 예를 들어, 싱글-엔드식 또는 차동 LNA 입력(들), 또는 LNA의 다른 내부 노드들에 대신 커플링되어 시스템의 이러한 대안적인 노드들에 인가되는 전압들을 조정함으로써 IIP2를 최적화할 수 있다는 것에 주의한다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 3에서, 신호 생성기(340)의 차동 변조 출력들(340p, 340n)은, 스위치들(S4)을 통해, 예를 들어, 온-칩 전도성 금속 또는 폴리실리콘 리드들을 이용하여 믹서들(161a, 161b)의 차동 입력들에 직접 커플링된다. 이러한 방식으로, 시스템에서 요구되는 라우팅들의 수는, 예를 들어, 신호 톤이 IIP2 교정을 위해 LNA 입력에 주입되는 구현에 비해 상당히 감소될 수 있다. 이는, 다중-모드 수신기에서, 복수의 LNA들(예를 들어, 각각의 예상된 수신 주파수에 대해 하나의 LNA)이 일반적으로 믹서들의 각각의 세트에 대해 이용될 수 있기 때문이며, 이는 340p, 340n이 각각의 LNA에 주입되어야 하는 경우 신호 생성기(340)의 출력에 대한 대응하는 복수의 라우팅들을 요구할 것이다 .
스위치들(S4)을 통해 신호 생성기(340)의 출력을 믹서 입력에 직접 커플링함으로써, 신호 생성기(340)의 출력 전력은, 예를 들어, IIP2 교정을 위해 이용되는 신호 간섭 소스와 믹서 입력 간에 필터 또는 다른 감쇄 엘리먼트가 존재하는 특정한 구현들에서보다 훨씬 더 낮아질 수 있다는 것이 추가로 인지될 것이다. 그러나 대안적인 예시적인 실시예(도시되지 않음)에서, 신호 생성기 출력이 LNA 입력에 커플링되는 경우, 신호 생성기 출력 전력은, LNA에 의해 제공되었을 부가적인 이득으로 인해 믹서 입력에 커플링되는 경우 요구되었을 것보다 더 낮아질 수 있다는 것에 주의한다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 3의 예시적인 실시예(300)의 양상에서, 신호 생성기(340)의 출력은, 예를 들어, 싱글-엔드식 LNA 입력내로 싱글-엔드식 방식으로 주입되는 것에 대조적으로, 믹서 입력들에 차동적으로 주입되기 때문에, 도 3에서 도시된 차동 라우팅들은 신호 생성기(340)의 출력에서 임의의 짝수-차 고조파들(even-order harmonics)을 최소화할 것으로 예상된다. 예시적인 실시예에서, 시스템의 IIP2 교정 단계 동안, LNA(152)는 파워 다운(power down)되거나, 또는 그렇지 않고 어떠한 출력 전력도 생성하지 않도록 구성될 수 있다. 그럼에도, (예를 들어, 도 9를 참조하여 설명되는 바와 같이) 신호 생성기 출력이 LNA 입력에 제공되는 대안적인 예시적 실시예들에서, LNA(152)는 IIP2 교정 동안 파워 온(power on)될 수 있다.
신호 생성기(340)의 출력을 믹서 입력들에 직접 커플링하는 것은 위에서 설명된 이점들을 제공하지만, 본 개시의 범위는 이 특징을 포함하는 예시적인 실시예들로 제한되지 않는다는 것이 인지될 것이다. 예를 들어, 특정한 대안적인 예시적 실시예들은 본 개시의 다른 양상들, 예를 들어, 신호 생성기(340)의 출력을 믹서들에 직접 커플링함 없이, 아날로그 교정 기법들을 이용한 IIP2의 교정 등을 채택할 수 있다. 이러한 대안적인 예시적 실시예들에서, 신호 생성기(340)의 출력은 LNA의 입력(예를 들어, 아래의 도 9을 참조하여 설명되는 예시적인 실시예를 참조), 또는 LNA 아키텍처 내의 대안적인 노드들(도시되지 않음) 등에 커플링될 수 있다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
믹서들(161a, 161b)은 그의 차동 입력들을 RX 주파수 합성기(180)에 의해 생성되는 LO_I 또는 LO_Q 중 어느 하나와 믹싱하도록 구성된다. 예시적인 실시예에서, 신호 생성기(340)의 톤은 (예를 들어, 수신기에 대한 잼머(jammer)로서 작동하도록) 트랜시버(120)의 전송 주파수(예를 들어, 업링크 주파수)와 동일한 주파수(또는 "톤 주파수")를 갖도록 구성될 수 있는 반면에, LO의 주파수(예를 들어, RX 주파수 합성기(180)의 LO_I 및 LO_Q 출력들)는 수신 주파수(예를 들어, 다운링크 주파수)로 세팅된다. 대안적인 예시적 실시예들에서, 톤 주파수가 대안적으로 세팅될 수 있고, 예를 들어, 수신기의 전반적인 IIP2가 주파수-의존적이지 않은 경우 전송 주파수로부터 훨씬 더 멀리 떨어져 있을 수 있다. 전송 주파수로부터 더 멀리 떨어지게 톤 주파수를 세팅하는 이점은, 하향변환된 기저대역 신호가, 그 톤과 전송 주파수 간의 차이에 상응하게 놓일 것이고, 이는 기저대역 필터(예를 들어, 도 3의 필터들(164a, 164b))의 대역폭 훨씬 외부에 있을 수 있고 이에 따라 기저대역 필터들에 의해 상당히 감쇄될 수 있다는 것이란 점이 인지될 것이다. 동시에, 생성기(330)의 변조 데이터 출력의 변조 레이트에 의해 결정될 수 있는 IM2 톤(즉, 제 2 상호변조 톤, 또는 믹서의 IIP2에 의해 생성되는 톤)은 IM2 톤에 대한 충분한 신호 대 잡음 비를 유지하도록 기저대역 필터 대역폭 내에 머무를 수 있다. IM2 톤의 신호 대 잡음 비를 높게 유지하여 그것이 상관기(310)에 의해 검출되고 최소화될 수 있게 하는 것이 유리하다. 다른 대안적인 예시적 실시예들에서, 로컬 발진기들(LO_I 및 LO_Q)은 신호 생성기(340)에 의해 생성된 톤과 동일한 주파수를 갖도록 구성될 수 있다는 것에 주의한다.
믹서들(161a, 161b)의 출력들은 I 및 Q 기저대역 필터들(164a, 164b)에 각각 커플링된다. 필터들(164a, 164b)의 출력들은, 아날로그 상관기(310)의 곱셈기(314)에 필터(164a) 또는 필터(164b) 중 어느 하나의 출력을 선택적으로 커플링할 수 있는 스위치(S1)에 커플링된다. 곱셈기(314)는 필터(164a) 또는 필터(164b) 중 어느 하나의 출력을 변조 데이터 생성기(330)의 출력으로, 즉 믹서 입력들에 대한 커플링을 위해 신호 생성기(340)의 출력을 변조하는데 이용된 동일 데이터로 곱하도록 구성된다. 예시적인 실시예에서, 엘리먼트들(161a, 161b, 164a, 164b 등)에 의해 도입된 임의의 경로 지연을 참작하기 위해, 하나 또는 그 초과의 지연 엘리먼트(도시되지 않음)가 곱셈기(314)에 의한 곱셈 이전에 변조 데이터 생성기(330)의 출력을 지연하도록 추가로 제공될 수 있어서, 곱셈기(314)에 대한 입력들은 적시에 적절히 정렬되게 된다.
적분기(312)는 곱셈기(314)의 출력을 적분하고 출력으로서 전압(VG_cal)을 생성한다. 예시적인 실시예에서, 스위치(S2)는 믹서 I(161a) 또는 믹서 Q(161b) 중 어느 하나의 교정 전압 입력에 VG_cal(예를 들어, 도 2에서 표시된 바와 같은 VG_cal를 참조)을 선택적으로 커플링한다. 스위치들(S1 및 S2)은 적시에 동기화되도록 구성되는데, 즉, S1 및 S2는 임의의 주어진 시간에서의 프로세싱을 위해 I 신호 경로 또는 Q 신호 경로 중 어느 하나를 동시에 선택할 것이다. 스위치들(S1 및 S2)을 제공하는 것은 유리하게는, I 및 Q 양자의 경로들이 단일 상관기(310)를 공유하도록 허용함으로써 시스템의 하드웨어 요건들을 감소시킨다는 것에 주의한다. 그러나, 대안적인 예시적 실시예들에서, 별개의 상관기들이 I 및 Q 경로들에 대해 제공될 수 있다는 것이 인지될 것이며, 이 경우에, 스위치들(S1 및 S2)은 생략될 수 있다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
시스템(300)은 믹서 I(161a) 및 믹서 Q(161b) 둘 다에 대한 게이트 바이어스 전압(VG_cal)의 폐-루프 제어를 효과적으로 구현하며, 여기서 VG_cal(I) 및 VG_cal(Q)는 수신기의 IIP2를 최적화하는 값들로 시간에 걸쳐서 구동된다는 것이 인지될 것이다. 대안적인 예시적 실시예들에서, 스위치(S2)는 대안적으로 IIP2를 조정하기 위해 수신기의 다른 조정 가능한 입력들에 상관기(310)의 출력들을 선택적으로 커플링하도록 구성될 수 있으며, 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다는 것에 주의한다.
예시적인 실시예에서, 곱셈기(314)는 아날로그 곱셈기, 즉 진폭 이산화 없이 아날로그 입력 신호들을 프로세싱하도록 구성된다. 유사하게, 적분기(312)는 아날로그 입력 전압으로부터 아날로그 출력 전압(VG_cal)을 직접 생성하는 아날로그 적분기이며, 이에 따라 상관기(310)는 아날로그 상관기를 나타낼 수 있다. 아날로그 상관기를 제공하는 것은 다수의 이유들로 디지털 상관기 보다 유리할 수 있다는 것이 인지될 것이다. 특히, 신호를 디지털화하고 상관을 디지털적으로 수행하고 상관 출력을 아날로그로 다시 재-변환하는 시간 지연이 유리하게 제거된다. 또한, 프로세싱-후 동작들, 예를 들어, 상관이 디지털 프로세서에서 구현되는 경우 활용될 수 있는 고속 푸리에-변환들(FFT들)이 요구되지 않는다. 또한, 아날로그 상관기는 유리하게는 단일 칩 상에서 아날로그 수신기 회로의 나머지, 예를 들어, 믹서들(161a 및 161b), 필터들(164a 및 164b) 등과 통합될 수 있고, 이에 따라 아날로그와 디지털 집적 회로들(IC들) 간의 직렬-버스 통신(예를 들어, SBI)이 요구되지 않는다.
IIP2 교정에서 디지털 상관보다 나은 아날로그의 다른 이점은, 디지털 구현들에서, ADC/DAC의 해상도 및 속도가 또한 교정의 정확도 및 속도에 영향을 줄 것이란 점이다. 예를 들어, IM2 톤 진폭이 실제로 ADC의 해상도 미만인 그러한 경우들에서, IIP2 교정은 바람직하지 않게 실패하거나, 또는 완료하는데 과도하게 오랜 시간이 걸릴 수 있다.
예시적인 실시예에서, IIP2를 최적화하는 바람직한 값으로의 아날로그 상관기(310)의 출력의 수렴(convergence) 후에, 바람직한 출력(들)은 추후 검색을 위해 메모리 블록(382)에 저장될 수 있다. 예를 들어, 아날로그 상관기(310)의 출력의 수렴을 결정하기 위해, 미리 결정된 델타 임계치가 선택될 수 있고, 조정된 입력들(예를 들어, 게이트 교정 전압)의 변동에 관한 수신기 IIP2의 변화들이 모니터링될 수 있다. 수신기 IIP2의 변화들이 연속되는 수의 반복들 동안 미리 결정된 델타 임계치 미만인 경우, 파라미터들의 바람직한 세팅이 선언되고 메모리에 저장될 수 있다. 위의 설명은 수렴을 결정하기 위한 가능한 방식들의 단지 일 예일 뿐이며, 당업자는 다른 방식들을 쉽게 유도할 수 있다는 것에 주의한다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
메모리 블록(382)은 유리하게는, 수신기의 정상 동작 동안 믹서들(161a, 161b)에 대한 게이트 교정 전압들의 결정된 바람직한 세팅을 유지하도록 허용한다. 게이트 교정 전압들의 바람직한 세팅들은, 도 8을 참조하여 아래에서 추가로 설명되는 바와 같이 예를 들어, 수신기의 교정 단계 동안 결정될 수 있고, 스위치들(S5/S6)은 (정상 동작 동안) 메모리 블록(382)의 출력 또는 (교정 동안) 아날로그 상관기(310)의 출력 중 어느 하나로부터 믹서들에 대한 인가된 게이트 전압들을 선택하도록 제공될 수 있다는 것에 주의한다. 예시적인 실시예에서, 메모리 블록(382)은 결정된 최적의 파라미터 세팅들을 디지털화하기 위한 ADC, 파라미터들을 저장하기 위한 하나 또는 그 초과의 디지털 레지스터들, 및 회로 예를 들어, 믹서 게이트로의 인가를 위해 저장된 디지털 전압들을 아날로그 전압들로 변환하기 위한 DAC를 포함할 수 있다. 예시적인 실시예에서, 별개의 레지스터들은 구성 가능한 게이트 전압을 갖는 각각의 믹서 트랜지스터에 대한 바람직한 게이트 전압을 저장하는데 이용될 수 있다. 메모리 블록(382)의 ADC 및 DAC는 설명된 IIP2 교정 매커니즘의 아날로그 제어 루프의 신호 경로에서 직접 제공되지 않을 것이고, 오히려 단지 정상 동작 동안 후속 인가를 위해 제어 루프에 의해 결정된 게이트 전압들을 디지털화하고 저장하는 역할만을 할 것이기 때문에, 메모리 블록(382)은 유리하게는 제어 루프에 어떠한 부가적인 지연도 도입하지 않는다는 것에 주의한다. 따라서 도 3에서 도시된 교정 방식은, 심지어 메모리 블록(382)에서의 ADC 및 DAC의 존재를 고려하여도, "아날로그" 교정 방식의 타입으로서 특징화된다. 예시적인 실시예에서, 아날로그 상관기(310)는 정상 동작 동안 차단될 수 있고, 이에 따라 아날로그 상관기(310)로부터 발생하는 임의의 노이즈가 수신기로부터 디커플링될 수 있다.
도 4는 아날로그 상관기(310)의 예시적인 실시예(310.1)를 예시한다. 도 4는 단지 예시 목적을 위해 도시되며, 본 개시의 범위를 상관기의 임의의 특정한 예시적인 실시예로 제한하도록 의도되지 않는다는 것에 주의한다. 대안적인 예시적인 실시예들에서, 아날로그 상관기의 다른 구현들이 쉽게 이용될 수 있으며, 이러한 대안적인 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 4에서, 아날로그 상관기(310.1)의 곱셈기 부분(314.1)에 대한 차동 전압 입력은 Vp, Vn으로서 도시된다. 전압들은 매칭된 레지스터들(R41)을 통해 op amp(410)의 음(-) 및 양(+)의 단자들에 커플링된다. op amp(410)의 차동 양(+) 및 음(-)의 출력들은 추가로 매칭된 피드백 레지스터들(R42)을 통해 입력들로 다시 커플링된다. R42 및 R41의 상대적 값들을 조정함으로써, 증폭기(314.1)의 이득은 종래 기술에 알려진 원리들에 따라 조정될 수 있다는 것이 인지될 것이다. op amp(410)는 차동 입력 전압(Vp, Vn)의 증폭된 버전에 대응하는 차동 출력 전압(Vop, Von)을 생성한다.
op amp(410)의 출력들은 스위치들(S41 및 S42)에 커플링된다. 도시된 예시적인 실시예에서, S41은 다음과 같이 구성될 수 있다. 데이터 생성기(330)로부터의 이진 데이터가 1과 동일할 때, S41은 폐쇄되고 이진 데이터가 0과 동일할 때, S41은 개방된다. 동시에, S42는 반대의 방식으로 구성될 수 있는데, 즉 S42는 데이터가 1과 동일할 때 개방되고, 데이터 0과 동일할 때 폐쇄된다. (당업자는, 대안적인 예시적인 실시예들에서, 역 관례(reverse convention)는 회로의 동작을 변경함 없이 쉽게 채택될 수 있다는 것을 인지할 것이며, 예를 들어, S41은 데이터가 0과 동일할 때 폐쇄될 수 있는 식이다). 이러한 방식으로, 데이터가 0과 동일할 때 제 1 극성을 갖는 Vp, Vn의 증폭된 버전 및 데이터와 1과 동일할 때 제 1 극성과 반대의 제 2 극성을 갖는 Vp, Vn의 증폭된 버전에 대응하는 싱글-엔드식 전압(Vint)이 생성된다.
도 4에서, Vint는 아날로그 상관기(310.1)의 적분기 부분(312.1)에 추가로 커플링된다. 특히, Vint는 레지스터(R43)를 통해 op amp(420)의 음(-)의 입력에 커플링된다. 당 분야에 알려진 원리들에 따라 적분기로서 op amp(420)를 구성하기 위해, 커패시터(C41)는 op amp(420)의 출력으로부터 그의 음(-)의 입력으로 커플링되고, DC 전압(Vcm)은 op amp(420)의 양(+)의 입력에 제공된다. 특히, op amp(420)의 출력 전압(VG_cal)은 Vint의 적분된 버전에 대응할 것이다.
시그넘(signum)[또는 sgn(·)] 함수를 이용하여 곱셈기(314)를 구현하는 것은 회로의 설계를 상당히 단순하게 한다는 것이 인지될 것이다. 또한, 아날로그 적분기(310.1)를 포함하는 시스템(300)은 사인된(signed) LMS(least-mean square) 알고리즘에 따라 VG_cal의 폐-루프 제어를 효과적으로 구현한다. 특히, 구현된 사인된 LMS 알고리즘은 다음(수학식 1)과 같이 수학적으로 표현될 수 있다.
Figure pct00001
여기서, γ는 (예를 들어, R42와 R41 간의 비에 의존하는 바와 같은) 곱셈기의 이득 및 적분기의 이득을 표현하고, t1, t2, …, tn은 OOK 변조 데이터 생성기(330)의 출력에 대응하는 심볼 기간들을 표시하는 시간 인스턴트들을 표현한다.
도 4a는 도 3 및 도 4의 시스템(300) 및 회로(310.1)에 존재하는 신호 파형들의 예시적인 인스턴스를 예시한다. 도 4a는 단지 예시 목적을 위해 도시되며, 시스템 및 회로 내의 신호들의 임의의 특정한 인스턴스들로 본 개시의 범위를 제한하도록 의도되지 않는다는 것에 주의한다.
도 4a에서, 1들 및 0들의 예시적인 시퀀스가 변조 데이터 출력(330a)에 대해 도시된다. OOK가 변조를 위해 이용되는 예시적인 실시예에 따라, 신호 생성기의 차동 출력(340p-340n)은 도시된 바와 같이 생성된다. 하향변환 믹서들(161a, 161b) 및 기저대역 필터들(164a, 164b) 등에 의한 프로세싱 이후에, 기저대역 신호들은 Vp 또는 Vn(410a 또는 410b)으로서 도시된 바와 같이, 아날로그 상관기(310)에 대한 입력이다. Vp 및 Vn은 각각 BBF들(164a, 164b) 중 하나에 의해 생성되는 차동 신호(Vp-Vn)의 한 단부에 대응한다.
도 4a에서, 펄스들(Vp 또는 Vn)의 높이(OOK 변조의 "ON" 시간 인터벌들에 대응함)는 위에서 앞서 설명된 폐-루프 제어 매커니즘의 작동으로 인해 시간에 걸쳐서 점진적으로 감소한다는 것을 알 수 있다. 도 4a는 추가로 시간에 걸쳐서 VG_cal의 발전하는 값을 도시한다. 위에서 설명된 도 4의 회로의 동작의 원리들에 따라, 변조 데이터 출력(330a)이 하이(데이터 = 1에 대응함)일 때, 전하는 커패시터(C41) 상에 누적되는 반면에, 변조 데이터 출력(330a)이 로우(데이터 = 0에 대응함)일 때, 전하는 커패시터(C41) 상에 누적되지 않는다는 것을 알 수 있다. 시간에 걸쳐서, VG_cal은 Vp 또는 Vn의 IM2 곱들이 최소화되는 정상-상태(steady-state) 값에 접근하는 것으로 보여진다.
도 4b는 도 3 및 도 4의 시스템(300) 및 회로(310.1)에 존재하는 신호 파형들의 대안적인 예시적 인스턴스를 예시한다. 도 4b의 파형들은, 일정한 DC 오프셋이 추가로 Vp 또는 Vn에서 존재하는 것으로 도시된다는 것을 제외하면 도 4a의 파형들과 유사하다. 이러한 DC 오프셋은 예를 들어, 2차 비-선형성, LO 및/또는 다른 신호들의 자가-믹싱 등으로 인해 발생할 수 있다는 것이 인지될 것이다. 도 4가 회로의 점검으로부터, 적분기(312.1)의 입력에서 DC 오프셋 전압은 입력 신호들의 양 및 음의 통합으로 인해 상쇄될 수 있다는 것이 인지될 것이다. 특히 (수학식 2):
Figure pct00002
여기서 Voffset는 DC 오프셋에 대응한다. tn-tn-1=tn-1-tn-2이며 Voffset는 일정하다고 가정하면, Voffset은 시간에 걸쳐서 효과적으로 제거될 수 있다는 것에 주의한다. 따라서 아날로그 상관기(310)는 특정한 양의 DC 오프셋 전압에 내성이 있도록 설계될 수 있다는 것이 인지될 것이다.
위에서 설명된 바와 같이, 아날로그 적분기(314.1)는 변조 데이터의 값에 무관하게 아날로그 곱셈기 출력(Vint)을 연속적으로 적분하도록 구성될 수 있지만, 이는 모든 예시적인 실시예들에서 그럴 필요는 없다. 예를 들어, (도면들에서 도시되지 않은) 특정한 예시적인 실시예들에서, 변조 데이터가 0과 동일할 때마다(즉, 온-오프 키잉 변조(keying modulation)가 적용되는 경우 "오프" 기간들 동안), 아날로그 적분기(314.1)는 전력을 절감하도록 유휴 모드가 될 수 있다. 예를 들어, 이러한 유휴 모드들 동안, op amp(410)는 턴 오프될 수 있고, 입력 스위치들(S41 및 S42)은 둘다 개방될 수 있다. 이러한 예시적인 실시예는, 예를 들어, Vint에 존재하는 DC 오프셋이 하이인 것으로 예상되지 않을 때 활용될 수 있다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 5는 완전 차동 곱셈기(314.2) 및 완전 차동 적분기(312.2)를 포함하는 상관기(310)의 대안적인 예시적 실시예(310.2)를 예시한다. 도 5에서, 아날로그 상관기 스테이지는 곱셈기 부분(314.2)으로부터 차동 전압을 직접 입력 및 프로세싱하고 차동 전압(VG_calp, VG_caln)을 생성한다. 도 5에서, 스위치들(S41, S42, S43, S44)의 구성은 도 5의 대응하는 텍스트에 의해 표시된 바와 같이 수행될 수 있다. 대안적인 예시적인 실시예(도시되지 않음)에서, 차동 전압(VG_calp, VG_caln)은 믹서 I(161a) 및 믹서 Q(161b) 중 어느 하나 또는 둘 다의 트랜지스터 게이트들에 차동적으로 인가될 수 있는데, 예를 들어, VG_calp는 도 2의 M1, M4의 게이트들을 바이어싱하도록 인가될 수 있는 반면에, VG_caln는 도 2의 M2, M3의 게이트들을 바이어싱하도록 인가될 수 있다. 대안적인 예시적인 실시예에서, VG_calp만이 M2, M3의 게이트들을 바이어싱하도록 인가될 수 있는 반면에, M1, M4의 게이트들은 고정된 전압으로 묶일 수 있다(아니면 그 반대도 가능함). 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 6은 수신기가 복수의 주파수 대역들을 수용할 수 있는, 본 개시의 대안적인 예시적인 실시예(600)를 예시한다. 당업자에게 자명하게 될 바와 같이, 특정한 엘리먼트들이 예시의 용이함을 위해 도 6으로부터 생략될 수 있다는 것에 주의한다. 도 6에서, LNA들의 주 세트(610.1 내지 610.N1)는 발룬(balun)(690.1)에 커플링된다. 예시적인 실시예에서, LNA들(610.1 내지 610.N1) 각각은 예를 들어, 상이한 중심 주파수에서 동작하도록 최적화될 수 있다. 예를 들어, 언제라도, LNA들(610.1 내지 610.N1) 중 하나가 인에이블될 수 있고, 모든 다른 것들은 디스에이블되고, 인에이블된 LNA의 싱글-엔드식 출력은 추가의 프로세싱을 위해 발룬(690.1)에 의해 차동 전압으로 변환된다.
도 6에서, 발룬(690.1)의 차동 출력은, 단순함을 위해 도 6에서 단일 블록(650.1)으로서 집합적으로 도시되는 I 및 Q 믹서들에 커플링된다. RX 주파수 합성기(660)는 주파수 곱셈기/분할 블록(640.1)에 커플링되는 출력 신호(RX_synth)를 생성한다. 블록(640.1)은 믹서 입력과의 믹싱을 위해 믹서 블록(650.1)에 대한 로컬 발진기 신호를 생성하도록 팩터(N1)로 RX_synth의 주파수를 곱하거나 나눌 수 있다. 믹서 입력은 추가로, 신호 생성기(670)의 출력을 믹서 입력에 커플링하기 위해 프로그래밍 가능한 감쇄기 엘리먼트(630.1)에 커플링된다. 프로그래밍 가능한 감쇄기 엘리먼트(630.1)는, 그것이 믹서 입력에 커플링되기 이전에 신호 생성기(670)로부터의 신호의 진폭, 예를 들어, 변조된 톤을 변화시킬 수 있다. 예시적인 실시예에서, 신호 생성기(670)는 도 3을 참조하여 위에서 앞서 설명된 바와 같이 신호 생성기(340), 스위치(S4) 및 OOK 변조 데이터 생성기(330)를 포함할 수 있다. 믹서 블록(650.1)의 (차동)출력은, 출력들이 상관 및 교정 상수 생성 블록(680)에 커플링되는 필터들(164a, 164b)에 커플링된다. 예시적인 실시예에서, 블록(680)은 수신기 IIP2를 최적화하기 위해 교정 전압들을 유도하도록 위의 도 3 및 도 4를 참조하여 설명된 바와 같이 아날로그 상관을 수행할 수 있다. 도시된 예시적인 실시예에서, 블록(680)의 출력은 믹서 블록(650.1)의 게이트 바이어스 전압들을 조정하기 위해 믹서 블록(650.1)에 피드백된다.
도 6은 발룬(690.2)에 커플링되는 LNA들의 보조 세트(620.1 내지 620.N2)를 추가로 예시하며, 이들 모두는 위에서 설명된 원리들에 따라 선택적으로 인에이블 또는 디스에이블될 수 있다. 당업자는, 본 명세서에서 개시된 기법들이 일반적으로 LNA들의 임의의 수의 세트들을 수용하도록 적용될 수 있고(여기서 LNA들의 단일 "세트"는 단일 믹서 블록과 연관되는 모든 LNA들을 나타낼 수 있음), 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있을 것으로 고려된다는 것이 인지될 것이다. 예시적인 실시예에서, LNA들의 보조 세트(620.1 내지 620.N2)는 LNA들의 주 세트(610.1 내지 610.N1)의 주파수 대역과 상이한 주파수 대역 상에서 동작하도록 구성될 수 있다. LNA들의 보조 세트(620.1 내지 620.N2)에는 발룬(690.2), 믹서(650.2), 커플링 엘리먼트(630.2), 및 주파수 곱셈기/분할기(640.2)가 제공될 수 있으며, 이들의 기능들은 LNA들의 주 세트(610.1 내지 610.N1)에 대해 설명된 대응하는 엘리먼트들과 유사할 수 있다는 것에 주의한다.
예시적인 실시예에서, LNA들의 하나의 세트(주, 보조, 또는 도시되지 않은 다른 세트)의 단지 하나의 LNA는 언제라도 동작될 수 있으며, 다른 LNA들은 디스에이블되도록 구성된다. 따라서, 예시적인 실시예에서, 하드웨어 요건들을 감소시키기 위해, LNA들의 보조 세트(620.1 내지 620.N2)(그리고 도 6에서 명시적으로 도시되지 않은 LNA들의 임의의 다른 부가적인 세트들)는 RX 주파수 합성기(660) 및 신호 생성기(670)를 LNA들의 주 세트(610.1 내지 610.N1)와 공유할 수 있다. 또한, 기저대역 필터들(164a, 164b) 및 상관 및 교정 상수 생성 블록(680)은 또한 LNA들의 주 및 보조 세트들 간에 및/또는 도 6에서 명시적으로 도시되지 않은 LNA들의 다른 세트들 간에 공유될 수 있다.
도 7, 7a 및 7b는, IIP2 교정 기법들이 이중(또는 그 초과) 수신기들을 이용하는 수신기에 적용될 수 있는, 본 개시의 대안적인 예시적인 실시예를 예시한다. 도 7은 서로에 대해, 도 7a 및 도 7b에서의 엘리먼트들의 상위-레벨 관계를 도시하는 반면에, 도 7a 및 도 7b는 엘리먼트들을 상세히 도시한다. 유사하게, 도 6 및 도 7, 도 7a 및 도 7b의 유사하게 라벨링된 엘리먼트들은 달리 언급이 없으면, 유사한 기능성을 수행하는 것으로서 이해될 수 있다. 또한, 점선 박스(702) 내에 그리고 접미사 ".2"를 갖는 것으로서 도시되는 도 7, 도 7a 및 도 7b의 엘리먼트들은, 예를 들어, 주 수신기(701) 및 보조 수신기(702)를 포함하는 이중 수신기 시스템(700)에서 보조(부(auxiliary) 또는 다이버시티를 또한 나타냄) 수신기 경로에 상주하는 엘리먼트들에 대응할 수 있다. 설명의 용이함을 위해, 본 명세서에서 "도 7"을 참조하여 설명되는 임의의 엘리먼트는 달리 언급이 없으면, 도 7, 도 7a 및 도 7b 중 임의의 것의 임의의 엘리먼트를 지칭하는 것으로 이해될 것이다.
도 7에서, 주 수신기(701)는 LNA들(610.1-610.N1, 620.1-620.N2), 하나 또는 그 초과의 발룬들(690.1, 690.2 등), 믹서들(650.1, 650.2 등), 저역 통과 필터들(164a, 164b), RX 주파수 합성기(660), 및 신호 생성기(670)를 포함한다. 유사하게, 보조 수신기(702)는 LNA들(610.1.2-610.N1.2, 620.1.2-620.N2.2), 하나 또는 그 초과의 발룬들(690.1.2, 690.2.2 등), 믹서들(650.1.2, 650.2.2 등), 저역-통과 필터들(164a.2, 164b.2), RX 주파수 합성기(660.2) 및 신호 생성기(670.2)를 포함한다. 수신기들 간에 엄격한 커플링 요건들을 충족하기 위해, 별개의 단일-톤 신호 생성기들(670 및 670.2)이 각각 주 수신기(701) 및 보조 수신기(702)에 대해 제공될 수 있다는 것에 주의한다. 도시된 예시적인 실시예들에서, 주 수신기(701) 및 보조 수신기(702)에는 일반적으로, 시스템의 하드웨어 요건들을 감소시키기 위해 주 수신기(701)와 보조 수신기(702) 간에 공유, 예를 들어, 시간-공유될 수 있는 공통적 상관 및 교정 상수 생성 블록(780)을 제외하고, 위에서 열거된 바와 같은 독립적 수신기 엘리먼트들이 제공될 수 있다. 대안적인 예시적인 실시예들(도시되지 않음)에서, 블록(780)은 주 수신기(701) 및 보조 수신기(702) 간에 공유될 필요가 없고, 별개의 아날로그 상관 블록들이 상이한 수신기들 각각에 대해 제공될 수 있다는 것에 주의한다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
예시적인 실시예에서, 주 수신기(701)에 대한 블록(780)의 출력은 디지털화되어 제 1 메모리 블록(782)에 저장될 수 있으며, 이는 제 1 수신기(701)의 정상 동작 동안 믹서들(650.1, 650.2)(그리고 가능하게는, 도시되지 않은 주 수신기(701)의 다른 믹서들)에 대한 게이트 교정 전압들의 결정된 최적의 세팅들을 유지하도록 허용한다. 보조 수신기(702)에 대한 블록(780)의 출력은 유사하게, 원리들에 따라 기능할 수 있는 제 2 메모리 블록(784)에서 디지털화되어 저장될 수 있으며, 이에 따라 제 1 메모리 블록(782)에 대해 위에서 설명된 것들과 유사한 대응하는 이점들을 갖는다.
본 개시의 기법들은 다음과 같이 특정한 예시적인 실시예에 따라 주 수신기(701) 및 보조 수신기(702)를 갖는 다이버시티 수신기에서 적용될 수 있다. 특히, 주 수신기(701)는 본 명세서에서 설명된 IIP2 교정 방식에 따라 교정되고, 보조 수신기(702)의 LPF들(164a.2 및 164b.2) 중 어느 하나 또는 둘 다는 아날로그 상관기(310)의 부분들, 예를 들어, 아날로그 상관기(310)의 곱셈기(314) 및 적분기(312)를 구현하는데 이용될 수 있다.
이 경우에, 주 수신기(701)에 대한 IIP2 교정이 발생하는 동안, 보조 수신기(702)의 나머지의 엘리먼트들은 디스에이블될 수 있다. 유사하게, 보조 수신기(702)가 IIP2 교정 방식에 따라 교정될 때, 주 수신기(701)의 LPF들(164a 및 164b) 중 어느 하나 또는 둘 다는 아날로그 상관기(310)의 아날로그 필터 부분을 구현하는데 이용될 수 있다. 이 경우에, 주 수신기(702)에 대한 IIP2 교정이 발생하는 동안 주 수신기(701)의 잔여물의 엘리먼트들은 디스에이블될 수 있다.
수신기들의 BB LPF들의 상술된 재사용은 예를 들어, 원하는 동작 모드에 따라 적절한 시스템 노드들에 기저대역 필터들의 입력들 및 출력들을 선택적으로 커플링하도록 구성 가능한 복수의 스위치들을 이용하여 달성될 수 있다. 도 10, 11, 12, 12a 및 12b는 하나의(예를 들어, 주 또는 보조) 수신기를 이용한 LPF들(164a 또는 164b) 및 다른(예를 들어, 보조 또는 주) 수신기를 이용한 적분기(310)를 구현하기 위한 특정한 원리들을 예시한다. 특히, 도 10은, 병렬 레지스터들의 어레이에 병렬 레지스터들의 각각의 레지스터에 커플링되는 직렬 스위치가 제공되는, 프로그래밍 가능한 저항을 갖는 레지스터(1000)를 예시한다. R41의 총 값이 그 후 병렬 레지스터들과 연관된 스위치들을 선택적으로 개방 또는 폐쇄함으로써 결정될 수 있다. 도 11은 가변 저항(R42 및 R41)이 각각 곱셈기(314.3) 및 적분기(312.3)에 대해 제공되는 상관기의 예시적인 실시예(310.3)를 예시한다.
도 12, 도 12a 및 도 12b는 본 개시에 따라 주 및 보조 수신기의 필터들을 이용하여 구현되는 결합 기저대역 필터 및 적분기의 예시적인 실시예를 예시한다. 도 12는 서로에 대해 도 12a 및 도 12b의 엘리먼트들의 상위-레벨 관계를 도시하는 반면에, 도 12a 및 도 12b는 엘리먼트들을 상세히 도시한다. 도 5 및 도 12, 도 12a 및 도 12b에서 유사하게 라벨링된 엘리먼트들은, 달리 언급이 없으면 유사한 기능성을 수행하는 것으로서 이해될 수 있다. 설명의 용이함을 위해, 여기서 "도 12"를 참조하여 설명된 임의의 엘리먼트는 달리 언급이 없으면, 도 12, 도 12a 및 도 12b 중 임의의 것의 임의의 엘리먼트를 지칭하는 것으로 이해될 수 있다.
도 12에서, 주 수신기의 기저대역 필터(164)는 2개의 직렬 부분들(164.1 및 164.2)을 이용하여 도시된 바와 같이 구성된다. (예를 들어, 다이버시티 수신기 구현에서) 보조 수신기의 기저대역 필터는 주 수신기에 대해 도 12에서 설명된 것과 유사한 방식으로 또한 구성될 수 있다는 것에 주의하며, 예를 들어, IIP2 교정이 보조 수신기에 대해 수행될 때, 섹션들(164.1, 164.2)과 유사한, 보조 수신기의 2개의 직렬 섹션들은 보조 수신기에 대한 기저대역 필터링을 수행할 수 있는 반면에, 주 수신기에 대한 섹션들(164.1, 164.2)은 보조 수신기에 대한 아날로그 상관(즉, 곱셈 및 적분)을 수행하는데 이용될 수 있다. 이러한 대안적인 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
예시적인 실시예에서, 섹션들(164.1 및 164.2)은 기본 회로 토폴로지로서 도 11의 아키텍처를 이용하여 구현될 수 있으며, 예를 들어, 스위치들(S41, S42)은 폐쇄될 수 있고 S43, S44는 개방된다. 섹션(164.2)의 출력들은 스위치들(S1210, S1212), 레지스터들(R1210, R1212) 및 추가의 스위치들(S1220, S1222)을 통해 보조 수신기에 상주하는 상관기(310.3)에 선택적으로 커플링될 수 있다. 상관기(310.3)는 곱셈기(314.3) 및 적분기(312.3)를 포함한다. 상관기(310.3)는 또한 기본 회로 토폴로지로서 도 11의 아키텍처를 이용하여 구현될 수 있다는 것에 주의하고, 예를 들면, 곱셈기(314.3)에 다른 방식으로 존재하는 커패시터들은 대응하는 직렬-커플링된 스위치들을 개방함으로써 디스에이블될 수 있고, 312.3에 다른 방식으로 존재하는 레지스터들은 또한 대응하는 직렬-커플링된 스위치들을 개방함으로써 디스에이블될 수 있다. 이러한 방식으로, 보조 수신기의 기저대역 필터들은 주 수신기의 IIP2 교정 동안 주 수신기에 대한 상관기로서 역할하도록 프로그래밍될 수 있으며, 그 반대도 가능하다.
도 8은 본 명세서에서 개시된 원리들을 이용한 IIP2 교정에 대한 방법(800)의 예시적인 실시예를 예시한다. 방법은 도 3에서 라벨링된 엘리먼트들을 참조하여 설명될 수 있지만, (본 명세서에서 명시적으로 설명되지 않은) 유사한 방법들이 본 명세서에서 설명된 아키텍처들, 예를 들어, 도 6 및 도 7에서 예시된 것들 중 임의의 것에 대한 교정을 수행하도록 유도되고 적용될 수 있다는 것이 인지될 것이란 점에 주의한다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 8에서, 블록(810)에서, 수신기는 교정 모드에 진입한다.
블록(820)에서, 바이어스 전압이 교정을 위해 선택된다. 예시적인 실시예에서, 선택된 바이어스 전압은 도 3의 I 믹서(161a) 및 믹서 Q(161b) 중 어느 하나에 대응할 수 있다. 또한, 선택된 바이어스 전압은 도 6의 믹서(650.1 또는 650.2) 또는 도 7의 믹서들(650.1, 650.2, 650.1.2, 650.2.2) 중 임의의 것 내의 교정 전압들에 대응할 수 있다.
블록(830)에서, 변조된 신호는 선택된 믹서 입력에 선택적으로 커플링된다. 예시적인 실시예에서, 변조된 신호는 도 3의 신호 생성기(340)로부터 OOK-변조된 출력 신호에 대응할 수 있다.
블록(840)에서, 하향변환된 신호는 교정을 위해 선택된 바이어스 전압을 조정하기 위해 변조 데이터와 상관된다. 예시적인 실시예에서, 상관은 아날로그 상관기(310)를 이용하여 수행될 수 있다.
블록(850)에서, 바이어스 전압은 추후의 인가를 위해 저장될 수 있다. 예시적인 실시예에서, 아날로그 상관기에 의해 생성된 바이어스 전압은, 위에서 앞서 설명된 바와 같이, 디지털 메모리에서 디지털화되어, 저장되며, 추후에 인가를 위해 아날로그로 다시 재-변환될 수 있다.
블록(860)에서, 추가의 교정이 요구되는지가 결정된다. 예를 들어, 예시적인 실시예에서, 다수의 대역들 및/또는 보조 경로들을 지원하는 수신기에서 믹서들에 대한 복수의 게이트 바이어스 전압들은 순차적으로 잇따라 교정될 수 있다. 추가의 교정이 요구되는 경우, 방법은 블록(820)으로 리턴할 수 있다. 요구되지 않는 경우, 방법은 블록(870)으로 진행될 수 있다.
블록(870)에서, 방법은, 수신기가 정상 프로세싱을 위해 오버 디 에어로(over the air) RF 신호들을 수신하는 정상 동작에 진입한다. 또한, 정상 동작 동안, 예를 들어, 블록(850)에서 메모리에 저장된 바와 같은 저장된 바이어스 전압들은 본 개시의 기법들에 따라 수신기 IIP2를 감소시키도록 인가될 수 있다.
대안적인 예시적 실시예들(도시되지 않음)에서, 당업자는, 도 8에서 도시된 교정 기법들이 시스템에서 이용 가능한 임의의 수의 믹서들, LNA들, 상관기들 등을 수용하도록 쉽게 변형될 수 있으며, 이러한 대안적인 예시적 실시예들이 본 개시의 범위 내에 있는 것으로 고려된다는 것을 인지할 것이다.
본 개시의 대안적인 예시적 실시예들에서, LNA는 싱글-엔드식이 될 수 있으며, 이 경우에, 발룬은, 싱글-엔드식-투-차동 변환을 위해 싱글-엔드식 LNA와 차동 믹서 간에 제공될 수 있다는 것이 인지될 것이다. 또한, 신호 생성기(340)의 싱글-엔드식 버전(도 3에서 도시되지 않음)의 출력은 이러한 LNA 또는 임의의 내부 싱글-엔드식 LNA 노드의 싱글-엔드식 입력에 유입될 수 있다는 것이 주의될 것이다. LNA가 싱글-엔드식이고, IIP2가 믹서에 의해 좌우된다고 가정하면, 단지 신호 생성기의 출력은 각각의 믹서에 대한 다수의 LNA들 중 하나로 유입될 필요가 있다(다수의 LNA들은 믹서가 보통 더 넓은 대역폭을 갖기 때문에 단일 믹서에 커플링될 수 있다는 것에 주의함). 따라서, 이 경우에, 신호 생성기 출력으로부터 수신기의 (단일) LNA로의 라우팅들의 수는, 신호 생성기의 출력이 믹서에 직접 유입되는 경우와 동일하거나 유사할 수 있다.
도 9는 수신기의 단일 LNA의 입력에 직접 커플링되는 신호 생성기(940)의 출력을 통해 IIP2 교정이 수행되는, 본 개시의 대안적인 예시적 실시예(900)를 예시한다. 도 9는 단지 예시 목적을 위해 도시되며, 본 개시의 범위를 제한하도록 의도되지 않는다는 것에 주의한다.
도 9에서, 복수(N)의 LNA들(910.1 내지 910.N)(910.2 내지 910.N-1은 타원으로 표현됨)이 도시된다. 예시 목적을 위해, LNA들(910.1 내지 910.N) 각각은 인덕터 소스 디제너레이션을 갖는 캐스코드 구성으로 도시되지만, 본 개시의 범위는 이러한 특정한 LNA 구성들로 제한되지 않는다는 것이 인지될 것이다. LNA를 설계하기 위한 다른 기법들, 예를 들어, 다중-캐스코드 구성들 및/또는 다른 비-캐스코드 타입의 회로 토폴로지들이 당 분야에 알려져 있고, 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다. 도 9에서, LNA(910.1)에 대해, 바이어스 전압(VB9.1)이 캐스코드 트랜지스터의 게이트에 커플링되고, 입력 전압(VIN9.1)이 LNA(910.1)의 입력 트랜지스터에 커플링된다. 입력 전압(VIN9.1)은 DC 컴포넌트 및 입력 RF 컴포넌트(도시되지 않음)를 포함할 수 있다는 것에 주의한다.
LNA(910.N)은 또한 바이어스 전압(VB9.N)에 커플링되는 게이트를 갖는 캐스코드 트랜지스터를 포함한다. LNA(910.N)은 추가로 바이어스 레지스터(RV)를 통해 게이트 바이어스 전압(VG9.N.)에 커플링되는 입력 트랜지스터(도 9에서 라벨링되지 않음)를 포함한다. LNA(910.N)의 입력 트랜지스터의 게이트는 추가로 스위치(S92)를 통해 RF 입력 전압(RFIN9.N)에 그리고 스위치(S91)를 통해 신호 생성기(940)의 출력에 커플링된다. 예시적인 실시예에서, IIP2 교정 단계 동안, 스위치(S92)는 개방될 수 있고, 스위치(S91)는 LNA(910.1)의 입력 트랜지스터에 신호 생성기(940)의 출력을 커플링하거나 디커플링하도록 선택적으로 개방 및 폐쇄될 수 있다. 예시적인 실시예에서, 선택적인 폐쇄 및 개방은, 도 3을 참조하여 위에서 앞서 설명된 바와 같이 OOK(on-off keying)를 구현하도록 변조 데이터 생성기(330)에 의해 제공되는 이진 데이터(330a)에 기초한다.
신호 생성기(940)의 출력은 LNA(910.N)의 싱글-엔드식 RF 입력으로의 커플링을 위한 싱글-엔드식 전압으로서 제공된다는 것에 주의한다. 위에서 설명된 것과 유사한 기법들이 차동 입력을 갖는 LNA(도시되지 않음)를 수용하도록 쉽게 적용될 수 있다는 것이 인지될 것이다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
위에서 개시된 기법들을 고려하여, 도 9의 예시적인 실시예(900)는, 신호 생성기(940)에 의해 생성된 간섭자 신호를, 도 3의 예시적인 실시예(300)를 참조하여 설명된 바와 같이, 믹서들(161a, 161b)의 (차동) 입력 보단 오히려, LNA(910.N)의 입력에 커플링한다는 것이 인지될 것이다. 그럼에도, 믹서들(161a, 161b)의 바이어스 전압들의 조정은 도 3을 참조하여 위에서 설명된 바와 같이 진행될 수 있다. 신호 생성기(940)의 변조된 출력이 LNA(910.N)의 입력에 커플링되는 예시적인 실시예(900)가 도 9에서 도시되었지만, 대안적인 예시적 실시예들에서, 신호 생성기의 변조된 출력은 대안적으로 또는 함께, 본 개시에 따라 IIP2 교정을 수행하기 위한 수신 신호 경로의 임의의 지점에 커플링될 수 있다는 것에 주의한다. 이러한 대안적인 예시적 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 13은 본 개시에 따른 방법의 대안적인 예시적 실시예(1300)를 예시한다. 도 13은 예시 목적을 위해 도시되며, 본 개시의 범위를 도시된 방법의 임의의 특정한 예시적인 실시예로 제한하도록 의도되지 않는다는 것에 주의한다.
도 13에서, 블록(1310)에서, 변조된 신호는 변조 데이터를 이용하여 생성된다.
블록(1320)에서, 변조된 신호는 하향변환된 신호를 생성하기 위해 수신기 입력에 커플링된다.
블록(1330)에서, 하향변환된 신호는 변조 데이터와 상관되며, 이 상관은 아날로그 상관 블록의 이용을 포함한다.
블록(1340)에서, 상관의 출력은 수신기의 조정 가능한 입력에 커플링된다.
블록(1350)에서, 수신기의 파라미터가 최적화되게 하는, 수신기의 조정 가능한 입력 중 적어도 하나의 값이 저장된다.
본 명세서 및 청구범위에서, 엘리먼트가 다른 엘리먼트에 "연결" 또는 "커플링"되는 것으로서 지칭될 때, 그것은 다른 엘리먼트에 직접 연결 또는 커플링될 수 있거나, 또는 개재 엘리먼트들이 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 엘리먼트가 다른 엘리먼트에 "직접 연결" 또는 "직접 커플링"되는 것으로서 지칭될 때, 어떠한 개재 엘리먼트들도 존재하지 않는다. 또한, 엘리먼트가 다른 엘리먼트에 "전기적으로 커플링"되는 것으로서 지칭될 때, 그것은 저 저항의 경로가 이러한 엘리먼트들 간에 존재한다는 것을 나타내는 반면에, 엘리먼트가 단순히 다른 엘리먼트에 "커플링"되는 것으로 지칭될 때, 이러한 엘리먼트 간에 저 저항 경로가 있거나 없을 수 있다.
당업자는 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있다는 것이 이해될 것이다. 예를 들어, 위의 설명 전체에 걸쳐서 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 미립자들, 광학 필드들 또는 미립자들 또는 이들의 임의의 결합에 의해 표현될 수 있다.
당업자들은 본 명세서에 개시되는 예시적인 양상들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 이들 둘의 결합으로서 구현될 수 있다는 것을 추가로 인지할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환 가능성을 명백하게 예시하기 위해서, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능과 관련하여 위에서 설명되었다. 이러한 기능이 하드웨어 또는 소프트웨어로 구현되는지 여부는 특정 애플리케이션, 및 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 각각의 특정 애플리케이션에 대하여 다양한 방식들로, 설명된 기능을 구현할 수 있지만, 이러한 구현 결정들이 본 발명의 예시적인 양상들의 범위로부터의 이탈을 야기하게 하는 것으로 해석되어서는 안 된다.
본 명세서에 개시되는 예시적인 양상들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 범용 프로세서, DSP(digital signal processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명되는 기능들을 수행하도록 설계되는 이들의 임의의 결합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 결합, 예를 들어, DSP 및 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합한 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로 구현될 수 있다.
본 명세서에서 개시되는 예시적인 양상들과 관련하여 설명되는 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이들 둘의 결합으로 실현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 전기적 프로그래밍 가능한 ROM(EPROM), 전기적 삭제 가능한 프로그래밍 가능한 ROM(EEPROM), 레지스터들, 하드 디스크, 이동식(removable) 디스크, CD-ROM 또는 당해 기술분야에 알려져 있는 임의의 다른 형태의 저장 매체 내에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC는 사용자 단말 내에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에 개별 컴포넌트들로서 상주할 수 있다.
하나 또는 그 초과의 예시적인 양상들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능들은 컴퓨터-판독 가능한 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나, 또는 이를 통해 전송될 수 있다. 컴퓨터-판독 가능한 매체들은 한 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체들 및 컴퓨터 저장 매체들 둘 다를 포함한다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체들일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터-판독 가능한 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 컴퓨터에 의해 액세스될 수 있고 데이터 구조 또는 명령들의 형태로 원하는 프로그램 코드를 저장하거나 전달하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속수단이 컴퓨터-판독 가능한 매체로서 적절히 칭해진다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본 명세서에서 사용되는 바와 같은 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다기능 디스크(disc)(DVD), 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 데이터를 보통 자기적으로 재생하지만, 디스크(disc)들은 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기한 것들의 결합들 역시 컴퓨터 판독가능 매체들의 범위 내에 포함되어야 한다.
개시된 예시적인 양상들의 이전의 설명은 임의의 당업자가 본 발명을 제조 또는 이용하는 것을 가능하게 하기 위해 제공된다. 이들 예시적인 양상들에 대한 다양한 수정들이 당업자들에게 쉽게 자명하게 될 것이고 여기서 정의된 포괄적인 원리들이 본 발명의 사상 또는 범위로부터 벗어남 없이 다른 예시적인 양상들에 적용될 수 있다. 따라서 본 개시는 여기서 도시된 예시적인 양상들로 제한되도록 의도되는 것이 아니라 여기서 개시된 원리들 및 신규한 특징들에 부합하는 최광의의 범위로 허여된다.

Claims (22)

  1. 장치로서,
    변조 데이터를 포함하는 변조된 입력 신호를 생성하도록 구성되는 신호 생성기;
    믹서 출력을 생성하기 위해 상기 변조된 입력 신호로부터 유도된 신호를 로컬 발진기 신호와 믹싱하도록 구성되는 믹서를 포함하는 주 수신기;
    상기 믹서 출력에 커플링되는 아날로그 상관기
    를 포함하고,
    상기 아날로그 상관기는,
    상기 아날로그 상관기에 대한 입력 신호를 상기 변조 데이터로 곱하도록 구성되는 아날로그 곱셈기; 및
    아날로그 상관기 출력 신호를 생성하기 위해 상기 아날로그 곱셈기의 출력을 적분하도록 구성되는 아날로그 적분기를 포함하고,
    상기 수신기의 조정 가능한 입력은 상기 아날로그 상관기 출력 신호에 커플링되는,
    장치.
  2. 제 1 항에 있어서,
    상기 수신기의 조정 가능한 입력은 상기 믹서의 바이어스 전압을 포함하는,
    장치.
  3. 제 1 항에 있어서,
    상기 변조된 입력 신호로부터 유도된 신호는 상기 믹서의 입력에 직접 커플링되는 변조된 입력 신호인,
    장치.
  4. 제 1 항에 있어서,
    상기 변조된 입력 신호로부터 유도된 신호는 상기 믹서의 입력에 커플링되는 출력을 갖는 저-노이즈 증폭기(low-noise amplifier)의 입력에 커플링되는 변조된 입력 신호인,
    장치.
  5. 제 1 항에 있어서,
    상기 아날로그 곱셈기는 차동 출력을 갖는 증폭기를 포함하고,
    상기 차동 출력의 제 1 단자는 제 1 스위치에 커플링되고, 상기 차동 출력의 제 2 단자는 제 2 스위치에 커플링되고, 상기 제 1 스위치는 상기 변조 데이터에 기초하여 교번적으로 스위치 온 및 오프되고, 상기 제 2 스위치는 상기 제 1 스위치와 반전된 방식으로 교번적으로 스위치 온 및 오프되는,
    장치.
  6. 제 5 항에 있어서,
    상기 제 1 스위치 및 제 2 스위치는 추가로,
    상기 아날로그 적분기의 입력에 커플링되고,
    상기 아날로그 적분기는 적어도 하나의 피드백-커플링된 적분 커패시터를 갖는 연산 증폭기를 포함하는,
    장치.
  7. 제 6 항에 있어서,
    상기 아날로그 적분기는 양의 단자 및 음의 단자를 포함하는 차동 입력을 포함하고, 상기 양의 단자는 상기 제 1 스위치의 출력에 커플링되고, 상기 음의 단자는 상기 제 2 스위치의 출력에 커플링되고, 아날로그 곱셈기 증폭기의 차동 출력의 제 1 단자는 제 3 스위치에 의해 상기 음의 단자에 커플링되고, 상기 아날로그 곱셈기 증폭기의 차동 출력의 제 2 단자는 제 4 스위치에 의해 상기 양의 단자에 커플링되고, 상기 제 3 스위치는 상기 제 2 스위치와 동위상으로(in phase) 스위칭 온 및 오프되고, 상기 제 4 스위치는 상기 제 1 스위치와 동위상으로 스위칭 온 및 오프되는,
    장치.
  8. 제 7 항에 있어서,
    상기 아날로그 적분기는,
    차동 출력
    을 더 포함하고,
    상기 아날로그 상관기 출력 신호는 상기 아날로그 적분기의 차동 출력을 포함하고, 상기 수신기의 조정 가능한 입력은 상기 믹서의 차동 바이어스 전압을 포함하고, 상기 아날로그 적분기의 차동 출력은 상기 믹서의 차동 바이어스 전압에 커플링되는,
    장치.
  9. 제 7 항에 있어서,
    상기 아날로그 적분기는,
    차동 출력
    을 더 포함하고,
    상기 아날로그 상관기 출력 신호는 상기 아날로그 적분기의 차동 출력을 포함하고, 상기 수신기의 조정 가능한 입력은 저-노이즈 증폭기의 차동 바이어스 전압을 포함하고, 상기 아날로그 적분기의 차동 출력은 상기 저-노이즈 증폭기의 차동 바이어스 전압에 커플링되는,
    장치.
  10. 제 7 항에 있어서,
    상기 아날로그 적분기의 출력은 상기 저-노이즈 증폭기의 바이어스 전압에 커플링되는,
    장치.
  11. 제 5 항에 있어서,
    상기 변조된 입력 신호는 진폭-변조된 입력 신호를 포함하고,
    상기 진폭 변조는 상기 변조 데이터를 이용하여 단일-톤 캐리어를 온-오프 키잉( on-off keying)하는 것을 포함하고, 상기 변조 데이터는 교번하는 비트들의 시퀀스를 포함하고, 상기 아날로그 곱셈기는 유휴 모드에서 디스에이블될 수 있고, 상기 아날로그 곱셈기는 상기 변조 데이터가 상기 단일-톤 캐리어를 턴 오프할 때 상기 유휴 모드에 있도록 구성되는,
    장치.
  12. 제 1 항에 있어서,
    상기 변조된 입력 신호는 진폭-변조된 입력 신호를 포함하고, 진폭 변조는 상기 변조 데이터를 이용하여 단일-톤 캐리어를 온-오프 키잉(on-off keying)하는 것을 포함하고 상기 변조 데이터는 교번하는 비트들의 시퀀스를 포함하는,
    장치.
  13. 제 1 항에 있어서,
    상기 주 수신기는 I(in-phase) 믹서를 포함하고 상기 주 수신기는 Q(quadrature) 믹서를 더 포함하고,
    상기 수신기의 조정 가능한 입력은 상기 I 믹서 및 Q 믹서의 게이트 바이어스 전압을 포함하고, 상기 아날로그 상관기 출력 신호는, 시간적으로 연속적으로 상기 I 믹서 및 상기 Q 믹서의 게이트 바이어스 전압에 교번적으로 커플링되는,
    장치.
  14. 제 1 항에 있어서,
    상기 믹서는 I(in-phase) 믹서를 포함하고, 상기 주 믹서는 Q(quadrature) 믹서를 더 포함하고, 상기 아날로그 상관기는 제 1 아날로그 상관기를 포함하고,
    상기 장치는,
    상기 변조 데이터를 상기 Q 믹서의 출력에 커플링되는 신호와 상관시키도록 구성되는 제 2 아날로그 상관기
    를 더 포함하고,
    상기 제 1 아날로그 상관기의 출력은 상기 I 믹서의 게이트 바이어스 전압에 커플링되고, 상기 제 2 아날로그 상관기의 출력은 상기 Q 믹서의 게이트 바이어스 전압에 커플링되는,
    장치.
  15. 제 1 항에 있어서,
    상기 아날로그 상관기 출력 신호를 디지털 신호로 변환하기 위한 아날로그-디지털 변환기;
    상기 아날로그-디지털 변환기의 출력을 저장하기 위한 메모리; 및
    상기 메모리 내의 저장된 값을 아날로그 값으로 변환하기 위한 디지털-아날로그 변환기
    를 더 포함하고,
    상기 아날로그 값은 상기 아날로그 상관기 출력 신호 대신 상기 수신기의 조정 가능한 입력에 커플링되도록 구성 가능한,
    장치.
  16. 제 1 항에 있어서,
    적어도 하나의 발룬(balun);
    싱글-엔드식 신호(single-ended signal)를 차동 신호로 변환하기 위해 상기 적어도 하나의 발룬에 커플링되는 출력들을 갖는 복수의 저-노이즈 증폭기들(low-noise amplifiers; LNA들)
    을 더 포함하고,
    상기 믹서에 대한 입력은 상기 적어도 하나의 발룬의 차동 출력 신호 및 상기 변조된 입력 신호 둘 다에 커플링되고, 상기 복수의 LNA들은 선택적으로 디스에이블되도록 구성 가능한,
    장치.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 발룬은 복수의 발룬들을 포함하고, 각각의 발룬은 대응하는 복수의 저-노이즈 증폭기들에 커플링되고,
    상기 장치는 추가로 상기 복수의 발룬들 각각과 연관되는 믹서를 더 포함하고, 상기 믹서들에 대한 입력들 각각은 연관된 발룬의 차동 출력 신호 또는 상기 변조된 입력 신호로부터 선택 가능한,
    장치.
  18. 제 1 항에 있어서,
    보조 수신기
    를 더 포함하고,
    상기 보조 수신기는 라디오-주파수 신호를 하향변환하기 위한 수신 프로세싱 체인을 포함하고, 상기 수신 프로세싱 체인은 저역-통과 필터를 포함하고,
    상기 주 수신기의 교정 모드에서, 상기 아날로그 상관기의 아날로그 곱셈기 및 적분기는 상기 보조 수신기의 저역-통과 필터의 컴포넌트들을 활용하는,
    장치.
  19. 제 18 항에 있어서,
    상기 보조 수신기의 저역-통과 필터는,
    병렬로 커플링되는 구성 가능한 저항 및 구성 가능한 커패시턴스를 갖는 피드백 경로를 포함하는 제 1 증폭기 직렬 섹션 ― 상기 제 1 증폭기 직렬 섹션은 상기 구성 가능한 커패시턴스를 디스에이블하도록 구성 가능하고, 상기 제 1 증폭기 직렬 섹션은 추가로 상기 구성 가능한 저항을 디스에이블하도록 구성 가능함 ― ;
    병렬로 커플링되는 구성 가능한 저항 및 구성 가능한 커패시턴스를 갖는 피드백 경로를 포함하는 제 2 증폭기 직렬 섹션 ― 상기 제 2 증폭기 직렬 섹션은 상기 구성 가능한 커패시턴스를 디스에이블하도록 구성 가능하고, 상기 제 2 증폭기 직렬 섹션은 추가로 상기 구성 가능한 저항을 디스에이블하도록 구성 가능한 ―
    을 포함하고,
    상기 주 수신기가 교정 모드에 있을 때, 상기 제 1 증폭기 직렬 섹션은 상기 아날로그 곱셈기를 구현하기 위해 상기 구성 가능한 커패시턴스를 디스에이블하도록 구성되고, 상기 제 2 증폭기 직렬 섹션은 상기 아날로그 적분기를 구현하기 위해 상기 구성 가능한 저항을 디스에이블하도록 구성되는,
    장치.
  20. 방법으로서,
    변조 데이터를 이용하여 변조된 신호를 생성하는 단계;
    하향변환된 신호를 생성하도록 수신기 입력에 상기 변조된 신호를 커플링하는 단계;
    상기 하향변환된 신호를 상기 변조 데이터와 상관시키는 단계 ― 상기 상관시키는 단계는 아날로그 상관 블록을 이용하는 단계를 포함함 ― ;
    상기 상관의 출력을 상기 수신기의 조정 가능한 입력에 커플링하는 단계; 및
    상기 수신기의 파라미터가 최적화되게 하는, 상기 수신기의 조정 가능한 입력의 적어도 하나의 값을 저장하는 단계
    를 포함하는,
    방법.
  21. 제 20 항에 있어서,
    상기 수신기의 조정 가능한 입력은 수신기의 믹서의 게이트 바이어스 전압을 포함하고, 상기 수신기의 파라미터는 IIP2(second-order intercept point)를 포함하고,
    상기 변조된 신호를 생성하는 단계는 상기 변조 데이터를 이용하여 OOK(on-off keying)로 변조하는 단계를 포함하고,
    상기 수신기 입력에 상기 변조된 신호를 커플링하는 단계는 상기 수신기의 믹서의 입력에 상기 변조된 신호를 직접 커플링하는 단계를 포함하는,
    방법.
  22. 장치로서,
    변조 데이터를 이용하여 변조된 신호를 생성하기 위한 수단;
    하향변환된 신호를 생성하도록 수신기 입력에 상기 변조된 신호를 커플링하기 위한 수단;
    상기 하향변환된 신호를 상기 변조 데이터와 상관시키기 위한 수단;
    상기 상관의 출력을 상기 수신기의 조정 가능한 입력에 커플링하기 위한 수단; 및
    상기 수신기의 파라미터가 최적화되게 하는, 상기 수신기의 조정 가능한 입력의 적어도 하나의 값을 저장하기 위한 수단
    을 포함하는,
    장치.
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