KR20150083236A - A light emitting device - Google Patents
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Abstract
Description
실시 예는 발광 소자에 관한 것이다.An embodiment relates to a light emitting element.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Ligit Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.BACKGROUND ART Light emitting devices such as a light emitting diode (LD) or a laser diode using semiconductor materials of Group 3-5 or 2-6 group semiconductors are widely used for various colors such as red, green, blue, and ultraviolet And it is possible to realize white light rays with high efficiency by using fluorescent materials or colors, and it is possible to realize low energy consumption, semi-permanent life time, quick response speed, safety and environment friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps .
일반적으로 발광 다이오드는 사파이어 기판 위에 제1 도전형 반도체층, 활성층(active lyaer), 및 제2 도전형 반도체층을 포함하는 발광 구조물, 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극, 및 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함할 수 있으며, 제1 도전형 반도체층 및 제2 도전형 반도체층을 통하여 주입되는 전자와 정공이 활성층에서 재결합하여 빛을 방출할 수 있다.In general, a light emitting diode includes a light emitting structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on a sapphire substrate, a first electrode electrically connected to the first conductive semiconductor layer, And a second electrode electrically connected to the second conductivity type semiconductor layer. The first and second conductivity type semiconductor layers and the second conductivity type semiconductor layer may have a structure in which electrons and holes injected through the first conductivity type semiconductor layer and the second conductivity type semiconductor layer are recombined in the active layer, have.
기판과 발광 구조물은 이종의 재료이므로 격자 상수 부정합(lattice mismatch)이 크고 이들 사이에 열 팽창 계수 차이도 크기 때문에, 높은 밀도의 관통 전위(threading dislocation)이 발생할 수 있다. 이러한 관통 전위는 비방사 재결합 중심(Non-radiative recombination center) 또는 누설 전류 패스(leakage current path)로 작용하여 발광 소자의 효율을 저하시키는 원인이 될 수 있다.Since the substrate and the light emitting structure are different materials, a lattice mismatch is large and a difference in thermal expansion coefficient therebetween is large, so that a high density threading dislocation may occur. Such a threading dislocation acts as a non-radiative recombination center or a leakage current path, which may cause a decrease in the efficiency of the light emitting device.
실시 예는 발광 구조물의 품질을 향상시킬 수 있는 발광 소자를 제공한다.The embodiment provides a light emitting device capable of improving the quality of a light emitting structure.
실시 예에 따른 발광 소자는 기판; 상기 기판 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 전위 억제 입자들; 및 상기 전위 억제 입자들 및 상기 버퍼층 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하는 발광 구조물을 포함하며, 상기 전위 억제 입자들은 상기 버퍼층의 표면에 단일층으로 형성되며, 상기 버퍼층에 존재하는 전위들이 상기 발광 구조물로 전달 또는 진행하는 것을 억제한다.A light emitting device according to an embodiment includes a substrate; A buffer layer disposed on the substrate; Dislocation inhibiting particles disposed on the buffer layer; And a second conductivity type semiconductor layer disposed on the buffer layer, an active layer disposed on the first conductivity type semiconductor layer, and a second conductivity type semiconductor layer disposed on the active layer, Wherein the dislocation inhibiting particles are formed as a single layer on the surface of the buffer layer and inhibit the dislocations present in the buffer layer from being transferred or propagated to the light emitting structure.
상기 전위 억제 입자들은 실리카 구들(silica sphere), TiO2 입자들, 또는 금속 입자들일 수 있다.The dislocation inhibiting particles may be selected from the group consisting of silica spheres, TiO 2 Particles, or metal particles.
상기 전위 억제 입자들은 상기 버퍼층의 적어도 일부를 노출하도록 배열될 수 있다.The dislocation inhibiting particles may be arranged to expose at least a portion of the buffer layer.
상기 전위 억제 입자들 사이에는 상기 제1 도전형 반도체층의 일부가 개재될 수 있고, 개재된 제1 도전형 반도체층의 일부는 버퍼층과 접촉할 수 있다.A part of the first conductivity type semiconductor layer may be interposed between the dislocation suppressing particles and a part of the interposed first conductivity type semiconductor layer may contact the buffer layer.
상기 버퍼층 및 상기 발광 구조물 사이에 배치되는 언도프트 반도체층(undoped semiconductor layer)을 더 포함할 수 있으며, 상기 전위 억제 입자들은 상기 언도프트 반도체층 상에 배치되고, 상기 언도프트 반도체층의 적어도 일부를 노출할 수 있다.And an undoped semiconductor layer disposed between the buffer layer and the light emitting structure, wherein the dislocation inhibiting particles are disposed on the un-acted semiconductor layer, and at least a part of the un- Can be exposed.
실시 예는 발광 구조물의 품질을 향상시킬 수 있다.The embodiment can improve the quality of the light emitting structure.
도 1은 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 전위 억제 입자들이 전위를 차단하는 것을 나타낸다.
도 3a 내지 도 3d는 실시 예에 따른 발광 소자의 제조 방법을 나타낸다.
도 4는 스핀 코팅에 의하여 도포된 실리카 구들을 나타낸다.
도 5는 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 6은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 7은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 8은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프를 나타낸다.1 is a cross-sectional view of a light emitting device according to an embodiment.
Fig. 2 shows that the dislocation inhibiting particles shown in Fig. 1 block the potential.
3A to 3D show a method of manufacturing a light emitting device according to an embodiment.
Figure 4 shows silica spheres applied by spin coating.
5 shows a light emitting device package according to an embodiment.
6 shows a lighting device including a light emitting device according to an embodiment.
7 shows a display device including a light emitting device package according to an embodiment.
8 shows a head lamp including the light emitting device package according to the embodiment.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. In the description of the embodiments, it is to be understood that each layer (film), region, pattern or structure may be referred to as being "on" or "under" a substrate, each layer It is to be understood that the terms " on "and " under" include both " directly "or" indirectly " do. In addition, the criteria for the top / bottom or bottom / bottom of each layer are described with reference to the drawings.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자를 설명한다.In the drawings, dimensions are exaggerated, omitted, or schematically illustrated for convenience and clarity of illustration. Also, the size of each component does not entirely reflect the actual size. The same reference numerals denote the same elements throughout the description of the drawings. Hereinafter, a light emitting device according to an embodiment will be described with reference to the accompanying drawings.
도 1은 실시 예에 따른 발광 소자(100)의 단면도를 나타낸다.1 is a cross-sectional view of a
도 1을 참조하면, 발광 소자(100)는 기판(110), 버퍼층(120), 언도프트 반도체층(undoped semiconductor layer, 125), 전위 억제 입자들(101), 발광 구조물(130), 전도층(140), 제1 전극(152), 및 제2 전극(154)을 포함한다.Referring to FIG. 1, a
기판(110)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 또한 기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다.The
예를 들어 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs 중 적어도 하나를 포함하는 물질일 수 있다. 이러한 기판(110)의 상면에는 광 추출을 위하여 요철(미도시)이 형성될 수 있으며, 예컨대, PSS(patterned Sapphire Substrate)일 수 있다.For example, the
버퍼층(120)은 기판(110)과 발광 구조물(130) 사이에 배치되며, 기판(110)과 발광 구조물(130) 사에 격자 부정합, 및 열 팽창 계수의 차이에 기인하는 전위(dislocation)의 발생을 억제할 수 있다.The
버퍼층(120)은 2족 내지 6족 원소의 화합물 반도체로 이루어질 수 있다.The
예컨대, 버퍼층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나로 이루어질 수 있으며, 도펀트(dopant)가 도핑되거나 또는 도핑되지 않을 수 있다.For example, the
언도프트 반도체층(125)은 버퍼층(120)과 발광 구조물(130) 사이에 배치될 수 있으며, 버퍼층(120)과 발광 구조물(130) 사이의 격자 상수의 차이를 완화하여 발광 구조물의 결정성을 향상시키는 역할을 할 수 있다.The
예컨대, 언도프트 반도체층(125)은 언도프트 GaN층(undoped GaN layer) 또는 언도프트 AlGaN층일 수 있다.For example, the
버퍼층(120) 및 언도프트 반도체층(125) 중 어느 한 층 또는 두 층 모두 형성하거나 형성하지 않을 수도 있으며, 이러한 구조에 대해 한정되지는 않는다.Either or both of the
전위 억제 입자들(101)은 언도프트 반도체층(125) 상에 배치될 수 있으며, 언도프트 반도체층(125)이 생략될 경우에는 버퍼층(120) 상에 배치될 수 있다.The
예컨대, 전위 억제 입자들(101)은 언도프트 반도체층(125)의 상부면과 접촉할 수 있으며, 언도프트 반도체층(125)의 상부면의 적어도 일부를 노출할 수 있다.For example, the
언도프트 반도체층(125)이 생략될 경우에는 전위 억제 입자들(101)은 버퍼층(120)의 상부면과 접촉할 수 있으며, 버퍼층(120)의 상부면 중 적어도 일부를 노출할 수 있다.When the
예컨대, 전위 억제 입자들(101)은 SiO2로 구성된 원형의 입자인 실리카 구(silica sphere)일 수 있으며, 그 밖에 TiO2, 또는 금속 입자와 같이 구(shpere) 형태를 구현할 수 있는 물질로 이루어질 수 있다.For example, the
예컨대, 일부 전위 억제 입자들은 서로 접촉할 수 있고, 다른 일부 전위 억제 입자들은 서로 이격하여 위치할 수 있다. 또는 서로 접촉하는 제1 전위 억제 입자들은 서로 접촉하는 제2 전위 억제 입자들과 이격할 수 있다.For example, some dislocation inhibiting particles may contact each other and some dislocation inhibiting particles may be spaced apart from each other. Or the first disposition inhibiting particles contacting with each other may be spaced apart from the second disposition inhibiting particles contacting each other.
전위 억제 입자들의 직경은 발광 구조물(120) 내에 발생하는 전위를 차단할 수 있을 정도이고, 발광 구조물(130)을 성장시킬 수 있을 정도일 수 있다.The diameter of the dislocation inhibiting particles may be such that the dislocations generated within the
전위 억제 입자들의 밀도, 및 전위 억제 입자들 간의 이격 거리는 도 3a에 도시된 용액(301)의 밀도, 스핀 코팅의 속도에 따라 조절 가능하다.The density of the dislocation inhibiting particles and the distance between the dislocation inhibiting particles are adjustable according to the density of the
발광 구조물(130)은 제1 도전형 반도체층(132), 활성층(134), 및 제2 도전형 반도체층(136)을 포함할 수 있다.The
제1 도전형 반도체층(132)은 언도프트 반도체층(125) 상에 배치될 수 있으며, 언도프트 반도체층(125)이 생략될 경우에는 버퍼층(120) 상에 배치될 수 있다.The first conductivity
제1 도전형 반도체층(132)은 3족-5족, 2족-6족 등의 화합물 반도체일 수 있다. 예컨대, 제1 도전형 반도체층(132)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.The first conductivity
제1 도전형 제1 반도체층(132-1)은 InxAlyGa1 -x-yN(0≤x≤1, 0<y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체일 수 있으며, n형 도펀트(예: Si, Ge, Se, Te)가 도핑될 수 있다.The first conductive type first semiconductor layer 132-1 is a semiconductor semiconductor having a composition formula of In x Al y Ga 1 -xy N (0? X? 1, 0 <y? 1, 0? X + y? , And an n-type dopant (e.g., Si, Ge, Se, Te) may be doped.
활성층(134)은 제1 도전형 반도체층(132) 상에 배치되고, 제1 도전형 반도체층(132)과 제2 도전형 반도체층(136)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.The
활성층(134)은 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조일 수 있다.The
활성층(134)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다. 활성층(134)이 양자우물구조인 경우, 활성층(132)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(미도시) 및 InaAlbGa1 -a- bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(미도시)을 포함할 수 있다.The
우물층 및 장벽층은 적어도 1회 이상 교대로 적층될 수 있으며, 우물층의 에너지 밴드 갭은 장벽층의 에너지 밴드 갭보다 작을 수 있다.The well layer and the barrier layer may be laminated alternately at least once, and the energy band gap of the well layer may be smaller than the energy band gap of the barrier layer.
제2 도전형 반도체층(136)은 활성층(134) 상에 배치될 수 있으며, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.The second
제2 도전형 반도체층(136)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제2 도전형 반도체층(136)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.The second conductivity
전도층(140)은 제2 도전형 반도체층(136) 상에 배치될 수 있다.The
전도층(140)은 제2 전극(154)으로부터 제2 도전형 반도체층(136)으로 전류의 공급을 원활하게 할 수 있으며, 투광성이 좋기 때문에 광 추출 효율을 향상시킬 수 있다.The
전도층(140)은 투명 전도성 산화물, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx,RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 이루어질 수 있다.The
제1 전극(152)은 제1 도전형 반도체층(132)과 전기적으로 연결될 수 있다.The
예컨대, 발광 구조물(132)은 제1 도전형 반도체층(132)의 일부를 노출시킬 수 있고, 제1 전극(152)은 노출되는 제1 도전형 반도체층(132)의 일부 상에 배치될 수 있으며, 노출되는 제1 도전형 반도체층(132)의 일부와 오믹 접촉할 수 있다.For example, the
제2 전극(152)은 제1 전도층(140)과 전기적으로 연결될 수 있다. 예컨대, 제2 전극(152)은 제1 전도층(140)과 접촉할 수 있다.The
제1 전극(162) 및 제2 전극(164)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.The first electrode 162 and the second electrode 164 may include at least one of aluminum (Al), titanium (Ti), chrome (Cr), nickel (Ni), copper (Cu) Or a multi-layer structure.
도 2는 도 1에 도시된 전위 억제 입자들이 전위를 차단하는 것을 나타낸다.Fig. 2 shows that the dislocation inhibiting particles shown in Fig. 1 block the potential.
도 2를 참조하면, 버퍼층(120)은 기판(110)과 발광 구조물(130) 사이의 격자 상수의 차이로 인하여 발생하는 전위의 발생을 억제할 수 있다. 그러나, 기판(110)과 버퍼층(120)의 격자 상수, 또는 열 팽창 계수의 차이로 인하여 발생하는 전위들(201, 202)이 존재할 수 있다.Referring to FIG. 2, the
이러한 전위들(201, 202)은 버퍼층(120) 상에 언도프트 반도체층(125) 및 발광 구조물(120)을 성장함에 따라 같이 성장하여 언도프트 반도체층(125) 및 발광 구조물(130)을 관통하는 관통 전위들(threading dislocations)이 될 수 있다.These
그러나 실시 예의 전위 억제 입자들(101)은 버퍼층(120) 및 언도프트 반도체층(125) 내에 존재하는 전위들 중 일부(201)가 발광 구조물(130)로 진행 또는 전달하는 것을 억제 또는 차단함으로써 발광 구조물(130) 내에 존재하는 관통 전위의 밀도를 낮출 수 있다.However, the
따라서 실시 예는 전위 억제 입자들에 의하여 기판(110)과 버퍼층(120)의 격자 상수, 또는 열 팽창 계수의 차이로 인하여 발생하는 전위들(201, 202)이 발광 구조물(130)로 전달 또는 진행하는 것을 억제할 수 있고, 이로 인하여 발광 구조물(130)의 품질을 향상시킬 수 있다.Therefore, in the embodiment, the
또한 실시 예는 관통 전위 밀도를 낮춤으로써, 누설 전류 발생을 억제할 수 있고, 효율이 감소하는 것을 방지할 수 있다.Further, in the embodiment, by reducing the threading dislocation density, it is possible to suppress the occurrence of leakage current and to prevent the efficiency from decreasing.
도 3a 내지 도 3d는 실시 예에 따른 발광 소자(100)의 제조 방법을 나타낸다. 도 1과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.3A to 3D show a manufacturing method of the
도 3a를 참조하면, 기판(110) 상에 버퍼층(120), 및 언도프트 반도체층(125)을 성장한다. 다른 실시 예에서는 언도프트 반도체층(125)의 형성을 생략할 수 있다.Referring to FIG. 3A, a
다음으로 스핀 코팅(spin coating)을 이용하여 언도프트 반도체층(125) 상에 전위 억제 입자들(101)을 도포한다. 예컨대, 전위 억제 입자들은 실리카 입자들일 수 있다.Subsequently, the
예컨대, 스핀 코팅을 이용하여 실리카 구들(silica sphere)이 담긴 용액(301)을 언도프트 반도체층(125) 표면에 도포하고, 건조 공정을 통하여 언도프트 반도체층(125) 표면 상에 도포된 용액(301)을 증발시킴으로써, 실리카 구들을 언도프트 반도체층(125) 상에 형성할 수 있다.For example, a
예컨대, 용액(301)은 물(water), 메탄올(methanol), 또는 모노에틸렌글리콜(Mono Ethylene Glycol, MEG)일 수 있으나, 이에 한정되는 것은 아니다.For example, the
언도프트 반도체층(125)이 생략될 경우에는 스핀 코팅을 이용하여 버퍼층(120) 상에 전위 억제 입자들(101)을 도포할 수 있다.When the
도 4는 스핀 코팅에 의하여 도포된 실리카 구들을 나타낸다.Figure 4 shows silica spheres applied by spin coating.
도 4를 참조하면, 스핀 코팅에 의하여 실리카 구들은 단일층으로 언도프트 반도체층(125) 표면 상에 형성될 수 있으며, 실리카 구들은 언도프트 반도체층(125) 표면의 적어도 일부를 노출할 수 있다. 실리카 구들을 단일층으로 형성하는 이유는 실리카 구들이 복수층으로 형성될 경우에는 발광 구조물을 성장시키지 못할 수 있기 때문이다.4, the silica spheres may be formed on the surface of the
스핀 코팅에 의하여 실리카 구들은 언도프트 반도체층(125) 표면에 규칙적 또는 불규칙적으로 배열될 수 있다.By the spin coating, the silica spheres may be regularly or irregularly arranged on the surface of the
다음으로 도 3b를 참조하면, 전위 억제 입자들(101)이 형성된 언도프트 반도체층(125) 상에 제1 도전형 반도체층(132)을 형성한다. 전위 억제 입자들(101)은 언도프트 반도체층(125)의 적어도 일부를 노출할 수 있으며, 노출되는 언도프트 반도체층(125)에 제1 도전형 반도체층(132)을 성장시킬 수 있다.Next, referring to FIG. 3B, a first
다음으로 도 3c를 참조하면, 제1 도전형 반도체층(132) 상에 활성층(134), 및 제2 도전형 반도체층(136)을 형성한다.Referring to FIG. 3C, an
상술한 버퍼층(120), 언도프트 반도체층(125), 제1 도전형 반도체층(132), 활성층(134), 및 제2 도전형 반도체층(136)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성할 수 있다.The
전위 억제 입자들(101) 사이에는 제1 도전형 반도체층(132)의 일부가 개재 또는 배치되며, 개재된 제1 도전형 반도체층(132)은 언도프트 반도체층(125)과 접촉할 수 있다. 언도프트 반도체층(125)이 생략될 경우에는 전위 입자들(101) 사이로 제1 도전형 반도체층(132)은 버퍼층(120)과 접촉할 수 있다.A part of the first conductivity
다음으로 식각 공정을 통하여 제2 도전형 반도체층(136), 활성층(134), 및 제1 도전형 반도체층(132)을 식각하여 제1 도전형 반도체층(132)의 일부를 노출한다.Next, the second conductivity
다음으로 도 3d를 참조하면, 제2 도전형 반도체층(136) 상에 전도층(140)을 형성한다.Next, referring to FIG. 3D, a
다음으로 제1 도전형 반도체층(132)의 노출되는 일부 상에 제1 전극(152)을 형성하고, 전도층(140) 상에 제2 전극(154)를 형성한다.Next, a
실시 예는 스핀 코팅을 이용하여 전위 억제 입자들(101)을 간단하게 형성할 수 있다는 장점이 있으며, 스핀 코팅의 회전 속도, 코팅 시간, 및 용액에 포함되는 전위 억제 입자들의 밀도를 조절함으로써, 전위 억제 입자들의 거리 및 밀도를 용이하게 조절할 수 있다.The embodiment has an advantage of being able to simply form the
도 5는 실시 예에 따른 발광 소자 패키지를 나타낸다.5 shows a light emitting device package according to an embodiment.
도 5를 참조하면, 발광 소자 패키지는 패키지 몸체(510), 제1 도전층(512), 제2 도전층(514), 발광 소자(520), 반사판(530), 와이어(530), 및 수지층(540)을 포함한다.5, the light emitting device package includes a
패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.The
패키지 몸체(510)는 상면의 일측 영역에 측면 및 바닥으로 이루어지는 캐비티(cavity)를 가질 수 있다. 이때 캐비티의 측벽은 경사지게 형성될 수 있다.The
제1 도전층(512) 및 제2 도전층(514)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)의 표면에 배치된다. 발광 소자(520)는 제1 도전층(512) 및 제2 도전층(514)과 전기적으로 연결될 수 있다. 이때 발광 소자(520)는 도 1에 도시된 실시 예일 수 있다.The first
반사판(530)은 발광 소자(520)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(510)의 캐비티 측벽에 배치될 수 있다. 반사판(530)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.The
수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광 소자(520)를 포위하여 발광 소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(540)은 발광 소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체를 포함할 수 있다.The
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.A plurality of light emitting device packages according to the embodiments may be arrayed on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, and the like may be disposed on the light path of the light emitting device package. The light emitting device package, the substrate, and the optical member may function as a backlight unit.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.Still another embodiment may be implemented as a display device, an indicating device, and a lighting system including the light emitting device or the light emitting device package described in the above embodiments. For example, the lighting system may include a lamp and a streetlight.
도 6은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.6 shows a lighting device including a light emitting device according to an embodiment.
도 6을 참조하면, 조명 장치는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700), 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.6, the illumination device may include a
광원 모듈(1200)은 도 1에 도시된 발광 소자(100), 또는 도 5에 도시된 발광 소자 패키지를 포함할 수 있다.The
커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.The
커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.The inner surface of the
커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.The
광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230), 및 커넥터(1250)를 포함할 수 있다.The
부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)들과 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.The
부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.The surface of the
예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.For example, the surface of the
부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.The
홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.The
전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650), 연장부(1670)를 포함할 수 있다.The
가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.The
연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.The
내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.The
도 7은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.7 shows a display device including a light emitting device package according to an embodiment.
도 7을 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.7, the
발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 도 1에 도시된 발광 소자(100)를 포함하는 도 5에 도시된 실시 예일 수 있다.The light emitting module may include light emitting device packages 835 mounted on the
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.The
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.Here, the
그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.The
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.The
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.In the
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.Although not shown, a diffusion sheet may be disposed between the
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.In an embodiment, the diffusion sheet, the
디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.The
도 8은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프(head lamp, 900)를 나타낸다. 도 8을 참조하면, 해드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903), 및 렌즈(904)를 포함한다.8 shows a
발광 모듈(901)은 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때 발광 소자 패키지는 도 1에 도시된 발광 소자(100)를 포함하는 도 5에 도시된 실시 예일 수 있다.The
리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.The
쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.The
발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.The light emitted from the
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment of the present invention and are not necessarily limited to one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments can be combined and modified by other persons having ordinary skill in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.
101: 전위 억제 입자들 110: 기판
120: 버퍼층 125: 언도프트 반도체층
130: 발광 구조물 132: 제1 도전형 반도체층
134: 활성층 136: 제2 도전형 반도체층
140: 전도층 152: 제1 전극
154: 제2 전극.101: Dislocation inhibiting particles 110:
120: buffer layer 125: unselected semiconductor layer
130: light emitting structure 132: first conductivity type semiconductor layer
134: active layer 136: second conductivity type semiconductor layer
140: conductive layer 152: first electrode
154: second electrode.
Claims (5)
상기 기판 상에 배치되는 버퍼층;
상기 버퍼층 상에 배치되는 전위 억제 입자들; 및
상기 전위 억제 입자들 및 상기 버퍼층 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하는 발광 구조물을 포함하며,
상기 전위 억제 입자들은,
상기 버퍼층의 표면에 단일층으로 형성되며, 상기 버퍼층에 존재하는 전위들이 상기 발광 구조물로 전달 또는 진행하는 것을 억제하는 발광 소자. Board;
A buffer layer disposed on the substrate;
Dislocation inhibiting particles disposed on the buffer layer; And
A light emitting structure including a first conductive semiconductor layer disposed on the buffer layer, a first conductive semiconductor layer disposed on the buffer layer, an active layer disposed on the first conductive semiconductor layer, and a second conductive semiconductor layer disposed on the active layer, / RTI >
The dislocation-
Wherein the buffer layer is formed as a single layer on the surface of the buffer layer and inhibits transmission or progression of dislocations present in the buffer layer to the light emitting structure.
실리카 구들(silica sphere), TiO2 입자들, 또는 금속 입자들인 발광 소자.The method according to claim 1, wherein the dislocation-
Silica spheres, TiO 2 Particles, or metal particles.
상기 전위 억제 입자들은 상기 버퍼층의 적어도 일부를 노출하도록 배열되는 발광 소자.The method according to claim 1,
Wherein the dislocation inhibiting particles are arranged to expose at least a part of the buffer layer.
상기 전위 억제 입자들 사이에는 상기 제1 도전형 반도체층의 일부가 개재되고, 개재된 상기 제1 도전형 반도체층의 일부는 버퍼층과 접촉하는 발광 소자.The method according to claim 1,
Wherein a part of the first conductivity type semiconductor layer is interposed between the dislocation inhibiting particles and a part of the interposed first conductivity type semiconductor layer is in contact with the buffer layer.
상기 버퍼층 및 상기 발광 구조물 사이에 배치되는 언도프트 반도체층(undoped semiconductor layer)을 더 포함하며,
상기 전위 억제 입자들은 상기 언도프트 반도체층 상에 배치되고, 상기 언도프트 반도체층의 적어도 일부를 노출하는 발광 소자.The method according to claim 1,
And an undoped semiconductor layer disposed between the buffer layer and the light emitting structure,
Wherein the dislocation inhibiting particles are disposed on the unshown semiconductor layer and expose at least a part of the unshifted semiconductor layer.
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