KR20150082934A - Multi-layer ceramic substrate and method for manufacturing the same - Google Patents

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KR20150082934A
KR20150082934A KR1020140002473A KR20140002473A KR20150082934A KR 20150082934 A KR20150082934 A KR 20150082934A KR 1020140002473 A KR1020140002473 A KR 1020140002473A KR 20140002473 A KR20140002473 A KR 20140002473A KR 20150082934 A KR20150082934 A KR 20150082934A
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Abstract

Disclosed are a multi-layer ceramic substrate and a method for manufacturing the same. The multi-layer ceramic substrate comprises: a plurality of ceramic layers including a first pad electrode; an internal via formed in the ceramic layer to be electrically connected with the first pad electrode, and made of a material which has lower contraction onset temperature than the ceramic layer; and an external via formed in the ceramic layer to cover an outer circumference surface of the internal via, wherein the external via comprises: a conductive material; and an additive material added in the conductive material to reduce sintering speed of the internal via by diffusing toward the internal via.

Description

다층 세라믹 기판 및 제조 방법{MULTI-LAYER CERAMIC SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multilayer ceramic substrate,

본 발명은 다층 세라믹 기판에 관한 것이다.
The present invention relates to a multilayer ceramic substrate.

고주파 대역에서 특성이 안정하게 구현되는 세라믹 패키지가 요구되고 있다. 이를 위해서, 세라믹 기판의 전극패턴의 정렬이 잘 되고, 전극패턴 간의 간격이 일정한 것이 바람직하다. There is a demand for a ceramic package in which characteristics are stably realized in a high frequency band. For this purpose, it is preferable that the electrode patterns of the ceramic substrate are well aligned and the intervals between the electrode patterns are constant.

또한, 비아전극의 충진율이 충분히 확보될 필요가 있으며, 이를 위해서는, 세라믹 기판 소성 시, 비아전극과 세라믹층의 소성 거동이 일정하게 이루어져야 한다. In addition, the fill factor of the via electrode needs to be sufficiently secured. For this purpose, the firing behavior of the via electrode and the ceramic layer must be constant when the ceramic substrate is fired.

비아전극은 수축개시온도가 세라믹의 수축개시온도보다 낮으므로, 비아전극이 세라믹층보다 빨리 수축된다. 세라믹 기판의 소성 시, 비아전극의 입자성장과 세라믹층의 입자성장 간에 갭이 크게 발생하면, 비아전극과 세라믹층 사이에는 공극이 발생할 수 있다. Since the shrinkage starting temperature of the via electrode is lower than the shrinkage starting temperature of the ceramic, the via electrode shrinks faster than the ceramic layer. When the gap between the grain growth of the via electrode and the grain growth of the ceramic layer is largely generated during the firing of the ceramic substrate, a gap may be generated between the via electrode and the ceramic layer.

상기 공극에 의하면, 전극의 저항이 커지거나, 전극 간의 연결에 불량이 발생하여 단선이 될 수 있으며, 세라믹층 내에 수분이 침투될 수 있다. 또한, 비아전극이 세라믹층으로부터 완전히 이탈되는 치명적인 문제도 발생할 수 있다.According to the gap, the resistance of the electrode may be increased, or the connection between the electrodes may be defective, resulting in disconnection, and moisture may permeate into the ceramic layer. In addition, a fatal problem in which the via electrode is completely separated from the ceramic layer may occur.

본 발명의 배경기술은 대한민국 공개특허공보 제10-2013-0044864호(무수축 세라믹 기판 및 이의 제조 방법, 2013.05.03 공개)에 개시되어 있다.
BACKGROUND ART [0002] The background art of the present invention is disclosed in Korean Patent Laid-Open Publication No. 10-2013-0044864 (non-shrinkage ceramic substrate and its manufacturing method, published on May 3, 2013).

본 발명의 목적은 소성 시 입자성장이 균일한 다층 세라믹 기판 및 그 제조 방법을 제공하는 것이다.
An object of the present invention is to provide a multilayer ceramic substrate having uniform particle growth during firing and a method of manufacturing the same.

본 발명의 일 측면에 따르면, 제1 패드전극을 포함하는 복수의 세라믹층; 상기 제1 패드전극과 전기적으로 연결되도록 상기 세라믹층 내에 형성되며, 상기 세라믹층보다 수축개시온도가 낮은 물질로 형성되는 내부비아; 및 상기 내부비아의 외주면을 커버하도록 상기 세라믹층 내에 형성되는 외부비아를 포함하고, 상기 외부비아는, 전도성물질; 및 상기 내부비아 측으로 확산되어 상기 내부비아의 소성속도를 감소시키도록 상기 전도성물질에 첨가되는 첨가물질을 포함하는 것을 특징으로 하는 다층 세라믹 기판이 제공된다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a plurality of ceramic layers including a first pad electrode; An inner via formed in the ceramic layer to be electrically connected to the first pad electrode and formed of a material having a lower shrinkage starting temperature than the ceramic layer; And an outer via formed in the ceramic layer to cover an outer peripheral surface of the inner via, the outer via comprising a conductive material; And an additive material added to the conductive material to diffuse into the inner via side to reduce the baking speed of the inner via.

상기 내부비아는 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함할 수 있다.The inner via may comprise at least one of tungsten or molybdenum.

상기 전도성물질은 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함하고, 상기 첨가물질은 니켈, 파라듐, 코발트, 철, 은 또는 백금 중 적어도 어느 하나를 포함할 수 있다.The conductive material may include at least one of tungsten and molybdenum, and the additive material may include at least one of nickel, palladium, cobalt, iron, silver, and platinum.

상기 전도성물질의 중량비는 상기 첨가물질의 중량비보다 클 수 있다. The weight ratio of the conductive material may be greater than the weight ratio of the additive material.

상기 외부비아는 상기 내부비아의 외주면에 연속적으로 형성될 수 있다.The outer vias may be continuously formed on the outer peripheral surface of the inner vias.

상기 제1 패드전극과 상기 세라믹층 사이에 개재되어, 상기 제1 패드전극의 소성속도를 감소시키는 제2 패드전극을 더 포함할 수 있다.And a second pad electrode interposed between the first pad electrode and the ceramic layer to reduce a firing rate of the first pad electrode.

상기 제2 패드전극은 상기 외부비아의 상면과 접촉될 수 있다. The second pad electrode may be in contact with the upper surface of the external via.

상기 제2 패드전극은 상기 외부비아와 동일한 물질로 이루어질 수 있다.The second pad electrode may be made of the same material as the external via.

상기 제2 패드전극의 두께는 상기 제1 패드전극의 두께보다 작게 형성될 수 있다. The thickness of the second pad electrode may be smaller than the thickness of the first pad electrode.

본 발명의 다른 측면에 따르면, 복수의 세라믹층 내에 외부비아를 형성하는 단계; 상기 외부비아의 내측에 상기 외부비아를 길이방향으로 관통하는 내부비아를 형성하는 단계; 상기 세라믹층 표면에 상기 내부비아와 전기적으로 연결되도록 제1 패드전극을 형성하는 단계; 복수의 세라믹층을 적층하여 적층체를 형성하는 단계; 및 상기 적층체를 소성하는 단계를 포함하고, 상기 외부비아는, 전도성물질; 및 상기 내부비아 측으로 확산되어 상기 내부비아의 소성속도를 감소시키는 첨가물질을 포함하는 것을 특징으로 하는 다층 세라믹 기판 제조 방법이 제공된다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming an outer via in a plurality of ceramic layers; Forming an inner via in the longitudinal direction of the outer via at the inner side of the outer via; Forming a first pad electrode on a surface of the ceramic layer so as to be electrically connected to the inner via; Stacking a plurality of ceramic layers to form a laminate; And firing the laminate, wherein the outer via comprises a conductive material; And an additive material diffused into the inner via side to reduce a burning speed of the inner via.

상기 내부비아는 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함할 수 있다.The inner via may comprise at least one of tungsten or molybdenum.

상기 전도성물질은 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함하고, 상기 첨가물질은 니켈, 파라듐, 코발트, 철, 은 또는 백금 중 적어도 어느 하나를 포함할 수 있다.The conductive material may include at least one of tungsten and molybdenum, and the additive material may include at least one of nickel, palladium, cobalt, iron, silver, and platinum.

상기 세라믹층의 상기 외부비아의 내측에 내부비아를 형성하는 단계 이후에, 상기 제1 패드전극과 상기 세라믹층 사이에 개재되어, 상기 제1 패드전극의 소성속도를 감소시키는 제2 패드전극을 형성하는 단계를 더 포함할 수 있다. Forming a second pad electrode interposed between the first pad electrode and the ceramic layer to reduce the firing rate of the first pad electrode after forming the inner via in the outer via of the ceramic layer The method comprising the steps of:

상기 제2 패드전극은 상기 외부비아와 동일한 물질로 이루어질 수 있다.
The second pad electrode may be made of the same material as the external via.

본 발명의 실시예에 따르면,
According to an embodiment of the present invention,

도 1은 본 발명의 일 실시예에 따른 다층 세라믹 기판을 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 다층 세라믹 기판을 나타낸 단면도.
도 3은 본 발명의 일 실시예에 따른 다층 세라믹 기판 제조 방법을 나타낸 순서도.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 다층 세라믹 기판 제조 방법을 나타낸 공정도.BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 shows a multilayer ceramic substrate in accordance with an embodiment of the present invention.
2 is a cross-sectional view of a multilayer ceramic substrate according to one embodiment of the present invention.
3 is a flowchart illustrating a method of manufacturing a multilayer ceramic substrate according to an embodiment of the present invention.
4 to 7 are process drawings showing a method of manufacturing a multilayer ceramic substrate according to an embodiment of the present invention.

본 발명에 따른 다층 세라믹 기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS [0028] Embodiments of a multilayer ceramic substrate and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals designate corresponding or corresponding components, A duplicate description will be omitted.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.It is also to be understood that the terms first, second, etc. used hereinafter are merely reference numerals for distinguishing between identical or corresponding components, and the same or corresponding components are defined by terms such as first, second, no.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, the term " coupled " is used not only in the case of direct physical contact between the respective constituent elements in the contact relation between the constituent elements, but also means that other constituent elements are interposed between the constituent elements, Use them as a concept to cover each contact.

도 1은 본 발명의 일 실시예에 따른 다층 세라믹 기판을 나타낸 도면이고, 도 2는 본 발명의 일 실시예에 따른 다층 세라믹 기판을 나타낸 단면도이다.FIG. 1 is a view showing a multilayer ceramic substrate according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view illustrating a multilayer ceramic substrate according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 다층 세라믹 기판(100)은, 세라믹층(110), 내부비아(120), 외부비아(130), 및 제2 패드전극(112)을 포함할 수 있다.Referring to FIG. 1, a multilayer ceramic substrate 100 according to an embodiment of the present invention includes a ceramic layer 110, an inner via 120, an outer via 130, and a second pad electrode 112 can do.

세라믹층(110)은 그린시트(green sheet)로 이루어지는 층이다. 그린시트는 알루미나 파우더(alumina powder) 90~95%에 소성조제 및 착색용 파우더를 첨가한 물질에 유기 바인더, 용매, 분산제, 가소제를 포함하여 시트 형태로 제작한 것이다. 세라믹층(110)은 복수로 이루어질 수 있다.The ceramic layer 110 is a layer made of a green sheet. The green sheet is prepared in the form of a sheet including an organic binder, a solvent, a dispersant, and a plasticizer in a material to which a plasticizer and a coloring powder are added to 90 to 95% of alumina powder. The ceramic layer 110 may be a plurality of layers.

세라믹층(110)에는 제1 패드전극(111)이 형성될 수 있다. 제1 패드전극(111)은 복수의 세라믹층(110) 중 최상층 그리고 최하층에 위치하게 되는 세라믹층에 형성된다. 제1 패드전극(111)은 텅스텐(W) 또는 몰리브덴(Mo) 중 적어도 어느 하나를 포함할 수 있다.The first pad electrode 111 may be formed on the ceramic layer 110. The first pad electrode 111 is formed on the ceramic layer which is located in the uppermost layer and the lowermost layer among the plurality of ceramic layers 110. The first pad electrode 111 may include at least one of tungsten (W) and molybdenum (Mo).

내부비아(120)는 제1 패드전극(111)과 전기적으로 연결되도록 세라믹층(110) 내에 형성되는 전도체로서, 복수의 세라믹층(110) 간의 전기적 연결을 담당할 수 있다. 내부비아(120)는 세라믹층(110)을 관통한다.The inner vias 120 are conductors formed in the ceramic layer 110 to be electrically connected to the first pad electrodes 111 and may be electrically connected to the plurality of ceramic layers 110. The inner vias 120 pass through the ceramic layer 110.

내부비아(120)를 구성하는 물질의 수축개시온도는 세라믹층(110)의 수축개시온도보다 낮다. 즉, 세라믹층(110)보다 낮은 온도에서 소성수축이 개시될 수 있다. 소성수축이란, 세라믹 기판의 소성에 따라 세라믹 기판이 상하 좌우로 줄어드는 현상이다. 여기서, 내부비아(120)는 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함할 수 있다.The shrinkage starting temperature of the material constituting the inner via 120 is lower than the shrinkage starting temperature of the ceramic layer 110. That is, plastic contraction can be started at a temperature lower than that of the ceramic layer 110. The firing shrinkage is a phenomenon in which the ceramic substrate is shrunk vertically and horizontally as the ceramic substrate is fired. Here, the inner via 120 may include at least one of tungsten and molybdenum.

외부비아(130)는 내부비아(120)의 외주면을 연결하도록 세라믹층(110) 내에 형성되는 전도체이다. 외부비아(130)는 전도성물질과 첨가물질을 포함할 수 있다. 전도성물질은 금속일 수 있다. 첨가물질은 상기 내부비아(120) 측으로 확산되어 내부비아(120)의 소성속도를 감소시키는 물질이다.The outer vias 130 are conductors formed in the ceramic layer 110 to connect the outer circumferential surfaces of the inner vias 120. The outer via 130 may comprise a conductive material and an additive material. The conductive material may be a metal. The additive material is a material that diffuses toward the inner via 120 to reduce the firing rate of the inner via 120.

외부비아(130)에 의하면, 내부비아(120)의 소성속도가 감소되는데, 이는 소성에 따른 입자성장 속도가 감소된다는 의미이다. 즉, 내부비아(120)는 세라믹층(110)보다 빨리 수축이 개시되지만, 외부비아(130)에 의하여 입자가 천천히 성장하게 된다.With the outer vias 130, the firing rate of the inner vias 120 is reduced, which means that the rate of grain growth due to firing is reduced. That is, the inner vias 120 begin to contract faster than the ceramic layer 110, but the particles are slowly grown by the outer vias 130.

결과적으로 내부비아(120)는 세라믹층(110)과 거의 동시에 입자성장이 이루어질 수 있으며, 전체적으로 균일한 입자성장이 가능할 수 있다. 세라믹 기판의 소성 시, 입자가 균일하게 성장하게 되면, 입자가 치밀해지면서 소성될 수 있다. As a result, the inner vias 120 can be grown at almost the same time as the ceramic layer 110, and uniform grain growth as a whole can be achieved. When the ceramic substrate is sintered and the particles are uniformly grown, the particles can be sintered while being dense.

외부비아(130)를 구성하는 전도성물질은, 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함할 수 있다. 또한, 상기 전도성물질은 내부비아(120)와 동일한 물질로 이루어질 수 있다.The conductive material constituting the external via 130 may include at least one of tungsten and molybdenum. In addition, the conductive material may be made of the same material as the inner via 120.

외부비아(130)를 구성하는 첨가물질은, 니켈(Ni), 파라듐(Pd), 코발트(Co), 철(Fe), 은(Ag) 또는 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다.The additive material constituting the external via 130 may include at least one of nickel (Ni), palladium (Pd), cobalt (Co), iron (Fe), silver (Ag) have.

전도성물질의 중량비는 첨가물질의 중량비보다 클 수 있다. 예를 들어, 텅스텐 80% 중량에 니켈 20%중량이 첨가될 수 있다. 이 경우, 니켈은 내부전극 측으로 확산될 수 있다. The weight ratio of the conductive material may be greater than the weight ratio of the additive. For example, a weight of 20% nickel may be added to 80% tungsten weight. In this case, nickel may diffuse toward the internal electrode side.

첨가물질에 해당하는 물질은 저항이 큰 물질이므로, 첨가물질은 전도성물질의 중량비보다 작은 중량비를 가지도록 첨가됨으로써 내부비아(120) 또는 외부비아(130)의 전도성이 확보될 수 있다. Since the material corresponding to the additive material has a high resistance, the additive material may be added so as to have a weight ratio smaller than the weight ratio of the conductive material, so that the conductivity of the inner via 120 or the outer via 130 can be secured.

도 2에 도시된 바와 같이, 외부비아(130)는 내부비아(120)의 외주면 표면에 형성될 수 있고, 외주면에 연속적으로 형성될 수 있다. 이 경우, 첨가물질이 내부비아(120)로 효율적으로 확산될 수 있다.As shown in FIG. 2, the outer vias 130 may be formed on the outer peripheral surface of the inner vias 120, and may be formed continuously on the outer peripheral surface. In this case, the additive material can be efficiently diffused into the inner via 120.

다시 도 1을 참조하면, 제2 패드전극(112)은 제1 패드전극(111)과 세라믹층(110) 사이에 개재되어, 제1 패드전극(111)의 소성속도를 감소시킬 수 있다. 비아와 세라믹층(110)뿐만 아니라, 패드전극을 포함한 세라믹 기판 전체가 거의 동시에 입자성장이 이루어질 수 있다.Referring to FIG. 1 again, the second pad electrode 112 is interposed between the first pad electrode 111 and the ceramic layer 110, thereby reducing the firing rate of the first pad electrode 111. The entire ceramic substrate including the pad electrode as well as the via and the ceramic layer 110 can be grown at almost the same time.

제2 패드전극(112)은 텅스텐 또는 몰리브덴 중 선택된 적어도 어느 하나로 이루어지는 전도성물질과 니켈, 파라듐, 코발트, 철, 은 또는 백금 중 선택된 적어도 어느 하나로 이루어지는 첨가물질을 포함할 수 있다.The second pad electrode 112 may include at least one selected from the group consisting of tungsten and molybdenum, and an additive material including at least one selected from the group consisting of nickel, palladium, cobalt, iron, silver, and platinum.

제2 패드전극(112)은 외부비아(130)와 동일한 물질로 이루어질 수 있다. 이 경우, 제2 패드전극(112)과 외부전극을 형성하는 비용과 시간이 절약될 수 있다. The second pad electrode 112 may be made of the same material as the external via 130. In this case, the cost and time for forming the second pad electrode 112 and the external electrode can be saved.

제2 패드전극(112)은 외부비아(130)의 상면과 접촉하도록 형성될 수 있으며, 이 경우, 제2 패드전극(112)과 외부비아(130)가 동일한 물질로 형성되면, 동종물질 간의 결합이 이루어짐으로써 결합력이 강화될 수 있다.The second pad electrode 112 may be formed to be in contact with the upper surface of the external via 130. In this case, if the second pad electrode 112 and the external via 130 are formed of the same material, The bonding force can be enhanced.

제2 패드전극(112)의 두께는 제1 패드전극(111)의 두께보다 작게 형성될 수 있다. 이는, 제2 패드전극(112)의 저항은 제1 패드전극(111)의 저항보다 크므로, 제1 패드전극(111)의 전도성을 확보하기 위함이다.The thickness of the second pad electrode 112 may be smaller than the thickness of the first pad electrode 111. This is because the resistance of the second pad electrode 112 is greater than the resistance of the first pad electrode 111 in order to ensure the conductivity of the first pad electrode 111.

상술한 바와 같이, 본 발명의 일 실시예에 따른 다층 세라믹 기판에 의하면, 다층 세라믹 기판 소성 시, 입자가 균일하게 성장할 수 있으므로, 소성치밀화가 가능해지고, 비아와 세라믹층 사이에 공극이 발생하지 않게 된다.As described above, according to the multilayer ceramic substrate according to the embodiment of the present invention, since the particles can be uniformly grown at the time of firing the multilayer ceramic substrate, plastic densification becomes possible, and voids are not generated between the via and the ceramic layer do.

이상, 본 발명의 일 실시예에 따른 다층 세라믹 기판에 대하여 설명하였다. 다음으로 본 발명의 일 실시예에 따른 다층 세라믹 기판 제조 방법에 대하여 설명한다. The multilayer ceramic substrate according to one embodiment of the present invention has been described above. Next, a method of manufacturing a multilayer ceramic substrate according to an embodiment of the present invention will be described.

도 3은 본 발명의 일 실시예에 따른 다층 세라믹 기판 제조 방법을 나타낸 순서도이고, 도 4 내지 도 7은 본 발명의 일 실시예에 따른 다층 세라믹 기판 제조 방법을 나타낸 공정도이다.FIG. 3 is a flow chart illustrating a method of manufacturing a multilayer ceramic substrate according to an embodiment of the present invention, and FIGS. 4 to 7 are process diagrams illustrating a method of manufacturing a multilayer ceramic substrate according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 다층 세라믹 기판 제조 방법은, 외부비아를 형성하는 단계(S110), 내부비아를 형성하는 단계(S120), 제1 패드전극 및 제2 패드전극을 형성하는 단계(S130), 적층체를 형성하는 단계(S140) 및 적층체를 소성하는 단계(S150)를 포함할 수 있다.Referring to FIG. 3, a method of fabricating a multilayer ceramic substrate according to an exemplary embodiment of the present invention includes forming an outer via (S110), forming an inner via (S120), forming a first pad electrode (S140), forming a laminate (S140), and firing the laminate (S150).

도 4를 참조하면, 외부비아(130)를 형성하는 단계(S110)는 복수의 세라믹층(110) 내에 외부비아(130)를 형성하는 단계이다. 외부비아(130)는, 세라믹층(110)에 홀을 형성한 후, 전극물질을 충진하여 형성될 수 있다. 여기서 전극물질은 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함하는 페이스트일 수 있다.Referring to FIG. 4, forming outer vias 130 (S110) is a step of forming outer vias 130 in a plurality of ceramic layers 110. The outer vias 130 may be formed by forming holes in the ceramic layer 110 and then filling the electrode material. The electrode material may be a paste containing at least one of tungsten and molybdenum.

도 5를 참조하면, 내부비아(120)를 형성하는 단계(S120)는 외부비아(130) 내측에 외부비아(130)를 길이방향으로관통하는 내부비아(120)를 형성하는 단계이다. 이 경우, 상기 전극물질을 천공하여 홀을 형성하고, 홀 내부를 다른 전극물질로 충진함으로써, 내부비아(120)가 형성될 수 있다.Referring to FIG. 5, forming the inner via 120 (S120) is a step of forming an inner via 120 penetrating the outer via 130 in the longitudinal direction inside the outer via 130. In this case, the inner via 120 may be formed by piercing the electrode material to form a hole, and filling the hole with another electrode material.

내부비아(120)는 전도성물질과 첨가물질을 포함할 수 있다. 첨가물질은 상기 내부비아(120) 측으로 확산되어 내부비아(120)의 소성속도를 감소시키는 물질이다.The inner vias 120 may comprise a conductive material and an additive material. The additive material is a material that diffuses toward the inner via 120 to reduce the firing rate of the inner via 120.

외부비아(130)를 구성하는 전도성물질은, 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함할 수 있다. 또한, 상기 전도성물질은 내부비아(120)와 동일한 물질로 이루어질 수 있다. 외부비아(130)를 구성하는 첨가물질은, 니켈, 파라듐, 코발트, 철, 은 또는 백금 중 적어도 어느 하나를 포함할 수 있다. 또한, 전도성물질의 중량비는 첨가물질의 중량비보다 클 수 있다.The conductive material constituting the external via 130 may include at least one of tungsten and molybdenum. In addition, the conductive material may be made of the same material as the inner via 120. The additive material constituting the external via 130 may include at least one of nickel, palladium, cobalt, iron, silver, and platinum. In addition, the weight ratio of the conductive material may be larger than the weight ratio of the additive.

도 6을 참조하면, 제1 패드전극(111) 및 제2 패드전극(112)을 형성하는 단계(S130)는, 내부비아(120)와 전기적으로 연결되는 제1 패드전극(111) 및 제2 패드전극(112)을 상기 세라믹층(110) 표면에 형성하는 단계이다. 제2 패드전극(112)이 먼저 형성되고 제2 패드전극(112) 상에 제1 패드전이 형성될 수 있다.6, step S130 of forming the first pad electrode 111 and the second pad electrode 112 includes forming a first pad electrode 111 and a second pad electrode 111 electrically connected to the inner via 120, A pad electrode 112 is formed on the surface of the ceramic layer 110. A second pad electrode 112 may be formed first and a first pad transition may be formed on the second pad electrode 112.

제1 패드전극(111)과 제2 패드전극(112)은 모두 전도성을 가지며, 제2 패드전극(112)은 제1 패드전극(111)의 소성속도를 감소시키는 역할을 한다. 제2 패드전극(112)에 의하여 제1 패드전극(111)의 입자성장은 세라믹층(110)과 비슷하게 이루어질 수 있게 된다. The first pad electrode 111 and the second pad electrode 112 are both conductive and the second pad electrode 112 serves to reduce the firing rate of the first pad electrode 111. [ The grain growth of the first pad electrode 111 can be made similar to that of the ceramic layer 110 by the second pad electrode 112.

제2 패드전극(112)은 외부비아(130)와 동일한 물질로 형성될 수 있으며, 이 경우, 다층 세라믹 기판(100)이 전체적으로 입자성장이 균일하게 일어날 수 있다.The second pad electrode 112 may be formed of the same material as that of the external via 130. In this case, the multilayer ceramic substrate 100 may uniformly undergo grain growth as a whole.

도 7을 참조하면, 적층체를 형성하는 단계(S140)는 복수의 세라믹층(110)을 적층하는 단계이고, 적층체를 소성하는 단계(S150)는 적층체를 가열하여 소성하는 단계이다. 여기서, 다층 세라믹 기판(100)이 HTCC(High Temperature Co-fired Ceramics)인 경우, 1400~1600℃에서 소성이 이루어질 수 있다.Referring to FIG. 7, step S140 of forming a laminate is a step of laminating a plurality of ceramic layers 110, and step S150 of baking the laminate is a step of heating and firing the laminate. Here, when the multilayer ceramic substrate 100 is HTCC (High Temperature Co-fired Ceramics), firing can be performed at 1400 to 1600 ° C.

상술한 바와 같이, 본 발명의 일 실시예에 따른 다층 세라믹 기판 제조 방법에 의하면, 세라믹 기판 소성 시, 동시에 입자 성장이 가능하여 이종 물질 간에도 소결치밀화가 도모되고 결과적으로 수축률 편차에 다른 불량률이 감소될 수 있다.As described above, according to the method of manufacturing a multilayer ceramic substrate according to an embodiment of the present invention, grain growth is possible at the same time when the ceramic substrate is fired, so that densification of the sintered material among the heterogeneous materials is achieved, .

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit of the invention as set forth in the appended claims. The present invention can be variously modified and changed by those skilled in the art, and it is also within the scope of the present invention.

100: 다층 세라믹 기판
110: 세라믹층
111: 제1 패드전극
112: 제2 패드전극
120: 내부비아
130: 외부비아100: multilayer ceramic substrate
110: Ceramic layer
111: first pad electrode
112: second pad electrode
120: inner via
130: External vias

Claims (14)

제1 패드전극을 포함하는 복수의 세라믹층;
상기 제1 패드전극과 전기적으로 연결되도록 상기 세라믹층 내에 형성되며, 상기 세라믹층보다 수축개시온도가 낮은 물질로 형성되는 내부비아; 및
상기 내부비아의 외주면을 커버하도록 상기 세라믹층 내에 형성되는 외부비아를 포함하고,
상기 외부비아는,
전도성물질; 및
상기 내부비아 측으로 확산되어 상기 내부비아의 소성속도를 감소시키도록 상기 전도성물질에 첨가되는 첨가물질을 포함하는 것을 특징으로 하는 다층 세라믹 기판.
A plurality of ceramic layers including a first pad electrode;
An inner via formed in the ceramic layer to be electrically connected to the first pad electrode and formed of a material having a lower shrinkage starting temperature than the ceramic layer; And
And an outer via formed in the ceramic layer to cover an outer peripheral surface of the inner via,
The external via may include:
Conductive material; And
And an additive material added to the conductive material to diffuse into the inner via side to reduce the burning speed of the inner via.
제1항에 있어서,
상기 내부비아는 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 다층 세라믹 기판.
The method according to claim 1,
Wherein the inner via comprises at least one of tungsten and molybdenum.
제1항에 있어서,
상기 전도성물질은 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함하고,
상기 첨가물질은 니켈, 파라듐, 코발트, 철, 은 또는 백금 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 다층 세라믹 기판.
The method according to claim 1,
Wherein the conductive material comprises at least one of tungsten and molybdenum,
Wherein the additive material comprises at least one of nickel, palladium, cobalt, iron, silver or platinum.
제3항에 있어서,
상기 전도성물질의 중량비는 상기 첨가물질의 중량비보다 큰 것을 특징으로 하는 다층 세라믹 기판.
The method of claim 3,
Wherein the weight ratio of the conductive material is greater than the weight ratio of the additive material.
제1항에 있어서,
상기 외부비아는 상기 내부비아의 외주면에 연속적으로 형성되는 것을 특징으로 하는 다층 세라믹 기판.
The method according to claim 1,
Wherein the outer vias are continuously formed on an outer peripheral surface of the inner vias.
제1항에 있어서,
상기 제1 패드전극과 상기 세라믹층 사이에 개재되어, 상기 제1 패드전극의 소성속도를 감소시키는 제2 패드전극을 더 포함하는 다층 세라믹 기판.
The method according to claim 1,
And a second pad electrode interposed between the first pad electrode and the ceramic layer to reduce a firing rate of the first pad electrode.
제6항에 있어서,
상기 제2 패드전극은 상기 외부비아의 상면과 접촉되는 것을 특징으로 하는 다층 세라믹 기판.
The method according to claim 6,
And the second pad electrode is in contact with the upper surface of the outer via.
제6항에 있어서,
상기 제2 패드전극은 상기 외부비아와 동일한 물질로 이루어지는 것을 특징으로 하는 다층 세라믹 기판.
The method according to claim 6,
Wherein the second pad electrode is made of the same material as the outer via.
제6항에 있어서,
상기 제2 패드전극의 두께는 상기 제1 패드전극의 두께보다 작게 형성되는 것을 특징으로 하는 다층 세라믹 기판.
The method according to claim 6,
Wherein the thickness of the second pad electrode is less than the thickness of the first pad electrode.
복수의 세라믹층 내에 외부비아를 형성하는 단계;
상기 외부비아의 내측에 상기 외부비아를 길이방향으로 관통하는 내부비아를 형성하는 단계;
상기 세라믹층 표면에 상기 내부비아와 전기적으로 연결되도록 제1 패드전극을 형성하는 단계;
복수의 세라믹층을 적층하여 적층체를 형성하는 단계; 및
상기 적층체를 소성하는 단계를 포함하고,
상기 외부비아는,
전도성물질; 및
상기 내부비아 측으로 확산되어 상기 내부비아의 소성속도를 감소시키도록 상기 전도성물질에 첨가되는 첨가물질을 포함하는 것을 특징으로 하는 다층 세라믹 기판 제조 방법.
Forming external vias in the plurality of ceramic layers;
Forming an inner via in the longitudinal direction of the outer via at the inner side of the outer via;
Forming a first pad electrode on a surface of the ceramic layer so as to be electrically connected to the inner via;
Stacking a plurality of ceramic layers to form a laminate; And
And firing the laminate,
The external via may include:
Conductive material; And
And an additive material added to the conductive material to diffuse into the inner via side to reduce the burning rate of the inner via.
제10항에 있어서,
상기 내부비아는 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 다층 세라믹 기판 제조 방법.
11. The method of claim 10,
Wherein the inner via comprises at least one of tungsten and molybdenum.
제11항에 있어서,
상기 전도성물질은 텅스텐 또는 몰리브덴 중 적어도 어느 하나를 포함하고,
상기 첨가물질은 니켈, 파라듐, 코발트, 철, 은 또는 백금 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 다층 세라믹 기판 제조 방법.
12. The method of claim 11,
Wherein the conductive material comprises at least one of tungsten and molybdenum,
Wherein the additive material comprises at least one of nickel, palladium, cobalt, iron, silver or platinum.
제1항에 있어서,
상기 세라믹층의 상기 외부비아의 내측에 내부비아를 형성하는 단계 이후에,
상기 제1 패드전극과 상기 세라믹층 사이에 개재되어, 상기 제1 패드전극의 소성속도를 감소시키는 제2 패드전극을 형성하는 단계를 더 포함하는 다층 세라믹 기판 제조 방법.
The method according to claim 1,
After forming the inner vias inside the outer vias of the ceramic layer,
And forming a second pad electrode interposed between the first pad electrode and the ceramic layer to reduce a firing rate of the first pad electrode.
제13항에 있어서,
상기 제2 패드전극은 상기 외부비아와 동일한 물질로 이루어지는 것을 특징으로 하는 다층 세라믹 기판 제조 방법.
14. The method of claim 13,
Wherein the second pad electrode is made of the same material as the outer via.
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