KR20150081606A - 저잡음 증폭기 - Google Patents

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Abstract

본 발명의 실시 형태는 저잡음 증폭기에 관한 것이다.
본 발명의 실시 형태에 따른 저잡음 증폭기는, 입력 단자; 상기 입력 단자와 전기적으로 연결된 이득 셀(gain cell); 상기 이득 셀과 전기적으로 연결된 소스 폴로어; 상기 소스 폴로어와 전기적으로 연결된 출력 단자; 및 상기 입력 단자와 상기 이득 셀 사이의 노드와 상기 소스 폴로어와 상기 출력 단자 사이의 노드 사이에 전기적으로 연결된 가변 저항; 을 포함하고, 상기 이득 셀은 상기 입력 단자로부터 입력 신호를 수신하는 커먼 소스부 및 커먼 드레인부를 포함하는 이득부 및 상기 이득부와 전기적으로 연결되고, 상기 이득부의 짝수 하모닉 왜곡 성분(even-order harmonic distortion)을 억제(cancelling)시키는 억제부를 포함한다.

Description

저잡음 증폭기{LOW NOISE AMPLIFIER}
본 발명은 저잡음 증폭기에 관한 것이다.
저잡음 증폭기(low noise amplifier, LNA)는 증폭 회로의 한 종류로, 통신 시스템에서 안테나가 잡은 미약한 신호를 증폭시키는 역할을 한다.
무선통신 기술이 광대역 및 고효율 데이터 전송 서비스로 진화하면서 무선 송수신기의 주파수 대역(frequency band)은 점차 넓어지고 이에 따라 저잡음, 고선형성, 광대역 동작 등의 성능을 모두 만족시키는 고성능 저잡음 증폭기의 필요성이 대두되고 있다.
특히, 디지털 텔레비전 튜너 케이블(digital television tuner cable) 표준의 경우 48~860MHz에 달하는 광대역에서 137개에 채널을 수신하면서 수신기 프론트 엔드(front-end)의 비선형성으로 인하여 대역 내에 공존하는 다른 채널들의 2차, 3차 성분들의 조합이 수신 채널 주파수로 변환되어 시스템 신호잡음비(signal noise ratio)를 떨어뜨려 결국 수신감도를 저하시키는 요인이 된다.
따라서, 수신기의 프론트 엔드를 구성하는 저잡음 증폭기의 선형성을 개선시키는 것은 광대역 수신기에서 중요한 기술적 과제가 되었다.
본 발명은 루프 이득이 향상되고, 선형성이 개선되는 저잡음 증폭기를 제공한다.
본 발명의 실시 형태에 따른 저잡음 증폭기는, 입력 단자; 상기 입력 단자와 전기적으로 연결된 이득 셀(gain cell); 상기 이득 셀과 전기적으로 연결된 소스 폴로어; 상기 소스 폴로어와 전기적으로 연결된 출력 단자; 및 상기 입력 단자와 상기 이득 셀 사이의 노드와 상기 소스 폴로어와 상기 출력 단자 사이의 노드 사이에 전기적으로 연결된 가변 저항; 을 포함하고, 상기 이득 셀은 상기 입력 단자로부터 입력 신호를 수신하는 커먼 소스부 및 커먼 드레인부를 포함하는 이득부 및 상기 이득부와 전기적으로 연결되고, 상기 이득부의 짝수 하모닉 왜곡 성분(even-order harmonic distortion)을 억제(cancelling)시키는 억제부를 포함한다.
여기서, 상기 억제부는, 바이어스 전압을 생성하는 바이어스 전압단; 상기 바이어스 전압단과 일단이 전기적으로 연결된 제1 저항; 상기 바이어스 전압단과 일단이 전기적으로 연결된 제2 저항; 상기 제1 저항의 타단에 게이트가 전기적으로 연결된 제1 PMOS 트랜지스터(P channel Metal Oxide Semiconductor Transistor); 및 상기 제2 저항의 타단에 게이트가 전기적으로 연결된 제2 PMOS 트랜지스터; 를 포함할 수 있다.
여기서, 상기 커먼 소스부는, 상기 제1 PMOS 트랜지스터의 게이트와 상기 제1 저항 사이의 노드에 전기적으로 연결된 반전 입력단; 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 저항 사이의 노드에 상기 전기적으로 연결된 비반전 입력단; 상기 반전 입력단에 게이트가 전기적으로 연결된 제1 NMOS 트랜지스터(N channel Metal Oxide Semiconductor Transistor); 및 상기 비반전 입력단에 게이트가 전기적으로 연결된 제2 NMOS 트랜지스터; 를 포함할 수 있다.
여기서, 상기 커먼 드레인부는, 상기 반전 입력단에 게이트가 전기적으로 연결된 제3 NMOS 트랜지스터; 상기 비반전 입력단에 게이트가 전기적으로 연결된 제4 NMOS 트랜지스터; 상기 제1 PMOS 트랜지스터의 드레인, 상기 제4 NMOS 트랜지스터의 소스 및 상기 제1 NMOS 트랜지스터의 드레인과 전기적으로 연결된 비반전 출력단; 및 상기 제2 PMOS 트랜지스터의 드레인, 상기 제3 NMOS 트랜지스터의 소스 및 상기 제2 NMOS 트랜지스터의 드레인과 전기적으로 연결된 반전 출력단; 을 포함할 수 있다.
여기서, 상기 이득 셀은 상기 이득부와 전기적으로 연결되는 제어부; 를 더 포함하고, 상기 제어부는, 상기 제1 NMOS 트랜지스터의 소스에 전기적으로 연결된 제3 저항, 상기 제2 NMOS 트랜지스터의 소스에 전기적으로 연결된 제4 저항 및 상기 제3 저항 및 상기 제4 저항 사이에 연결된 스위치를 포함할 수 있다.
여기서, 상기 커먼 소스부는 소스 공통형 증폭기(common-source amplifier, CS)이고, 상기 커먼 드레인부는 드레인 공통형 증폭기(common-drain amplifier, CD)일 수 있다.
본 발명의 실시 형태에 따른 저잡음 증폭기는 루프 이득을 향상시킬 수 있고, 선형성이 개선될 수 있는 이점이 있다.
도 1은 제1 실시 형태에 따른 저잡음 증폭기의 회로도이다.
도 2는 도 1에 도시된 제1 이득 셀 및 제2 이득 셀의 회로도이다.
도 3은 제2 실시 형태에 따른 저잡음 증폭기의 회로도이다.
도 4는 도 3에 도시된 제3 이득 셀의 회로도이다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
본 발명에 따른 실시 형태의 설명에 있어서, 어느 한 element가 다른 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 형태에 따른 저잡음 증폭기를 설명한다.
이하에서는, 먼저 도 1 및 도 2를 참고하여 제1 실시 형태에 따른 저잡음 증폭기(10)를 설명하도록 한다.
<제1 실시 형태>
도 1은 제1 실시 형태에 따른 저잡음 증폭기의 회로도이다.
도 1을 참조하면, 제1 실시 형태에 따른 저잡음 증폭기(10)는 2단계 병렬 피드백 저잡음 증폭기(2-stage hunt feedback LNA)일 수 있다. 구체적으로, 제1 실시 형태에 따른 저잡음 증폭기(10)는 입력 단자(VIN), 제1 이득 셀(gain cell, A1), 제2 이득 셀(A2), 출력 단자(VOUT), 제1 가변저항(RF1) 및 제2 가변 저항(RF2)을 포함한다.
입력 단자(VIN)는 입력 신호를 수신할 수 있다. 입력 단자(VIN)는 비반전 입력 단자(VIN+) 및 반전 입력 단자(VIN-)를 포함한다.
제1 이득 셀(A1)은 제1 비반전 입력단(+), 제1 반전 입력단(-), 제1 반전 출력단(-) 및 제1 비반전 출력단(+)을 포함한다. 제1 이득 셀(A1)의 제1 비반전 입력단(+)은 비반전 입력 단자(VIN+)와 전기적으로 연결되고, 제1 이득 셀(A1)의 제1 반전 입력단(-)은 반전 입력 단자(VIN-)와 전기적으로 연결된다.
제2 이득 셀(A2)은 제2 반전 입력단(-), 제2 비반전 입력단(+), 제2 비반전 출력단(+) 및 제2 반전 출력단(-)을 포함한다. 제2 이득 셀(A2)의 제2 반전 입력단(-)은 제1 이득 셀(A1)의 제1 반전 출력단(-)과 전기적으로 연결되고, 제2 이득 셀(A2)의 제2 비반전 입력단(+)은 제1 이득 셀(A1)의 제1 비반전 출력단(+)과 전기적으로 연결된다.
출력 단자(VOUT)는 수신된 입력 신호에 대응하는 출력 신호를 출력할 수 있다. 출력 단자(VOUT)는 비반전 출력 단자(VOUT+) 및 반전 출력 단자(VOUT-)를 포함한다. 비반전 출력 단자(VOUT+)는 제2 이득 셀(A2)의 제2 비반전 출력단(+)과 전기적으로 연결되고, 반전 출력 단자(VOUT-)는 제2 이득 셀(A2)의 제2 반전 출력단(-)과 전기적으로 연결된다.
제1 가변저항(RF1)은 비반전 입력 단자(VIN+)와 제1 이득 셀(A1)의 제1 비반전 입력단(+) 사이의 제1 노드(N1)와 제2 이득 셀(A2)의 제2 비반전 출력단(+)과 비반전 출력 단자(VOUT+) 사이의 제2 노드(N2) 사이에 전기적으로 연결된다.
제2 가변 저항(RF2)은 반전 입력 단자(VIN-)와 제1 이득 셀(A1)의 제1 반전 입력단(-) 사이의 제3 노드(N3)와 제2 이득 셀(A2)의 제2 반전 출력단(-)과 반전 출력 단자(VOUT-) 사이의 제4 노드(N4) 사이에 전기적으로 연결된다.
제1 실시 형태에 따른 저잡음 증폭기(10)는 제1 및 제2 가변 저항(RF1, RF2)을 이용하여 루프 이득(loop gain) 크기에 비례하여 제1 및 제2 이득 셀(A1, A2)에서 발생하는 비선형 성분을 억제시킬 수 있는 이점이 있다.
도 2는 도 1에 도시된 제1 이득 셀 및 제2 이득 셀의 회로도이다.
도 2를 참조하면, 도 1에 도시된 제1 이득 셀(A1) 및 제2 이득 셀(A2)은 커먼 소스부(110) 및 커먼 드레인부(120)를 포함할 수 있다.
커먼 소스부(110)는 소스 공통형 증폭기(common-source amplifier, CS)로 동작할 수 있다. 여기서, 상기 소스 공통형 증폭기는 입력 신호가 게이트와 소스 간에 가해지고, 출력 신호가 드레인과 소스 간에서 얻어지도록 하는 증폭기이다.
커먼 소스부(110)는 반전 입력단(Vin-), 비반전 입력단(Vin+), 제1 커패시터(C1), 제2 커패시터(C2), 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 그라운드(GRD)를 포함한다.
반전 입력단(Vin-)은 도 1에 도시된 제1 이득 셀(A1)의 제1 반전 입력단(-) 또는 도 1에 도시된 제2 이득 셀(A2)의 제2 반전 입력단(-)일 수 있다. 따라서, 반전 입력단(Vin-)은 도 1에 도시된 반전 입력 단자(VIN-)와 전기적으로 연결되거나, 또는 도 1에 도시된 제1 이득 셀(A1)의 제1 반전 출력단(-)과 전기적으로 연결될 수 있다.
비반전 입력단(Vin+)은 도 1에 도시된 제1 이득 셀(A1)의 제1 비반전 입력단(+) 또는 도 1에 도시된 제2 이득 셀(A2)의 제2 비반전 입력단(+)일 수 있다. 따라서, 반전 입력단(Vin-)은 도 1에 도시된 비반전 입력 단자(VIN+)와 전기적으로 연결되거나, 또는 도 1에 도시된 제1 이득 셀(A1)의 제1 비반전 출력단(+)과 전기적으로 연결될 수 있다.
제1 커패시터(C1)의 일단은 반전 입력단(Vin-)과 전기적으로 연결되고, 제2 커패시터(C2)의 일단은 비반전 입력단(Vin+)과 전기적으로 연결된다.
제1 트랜지스터(M1)의 게이트는 제1 커패시터(C1)의 타단과 전기적으로 연결되고, 제2 트랜지스터(M2)의 게이트는 제2 커패시터(C2)의 타단과 전기적으로 연결된다.
그라운드(GRD)는 제1 트랜지스터(M1)의 소스 및 제2 트랜지스터(M2)의 소스와 전기적으로 연결된다.
커먼 드레인부(120)는 드레인 공통형 증폭기(common-drain amplifier, CD)로 동작할 수 있다. 여기서, 상기 드레인 공통형 증폭기는 입력 신호가 게이트와 드레인 간에 가해지고, 출력 신호가 소스와 드레인 간에서 얻어지도록 하는 증폭기이다.
커먼 드레인부(120)는 제3 커패시터(C3), 제4 커패시터(C4), 제3 트랜지스터(M3), 제4 트랜지스터(M4), 반전 출력단(Vout-) 및 비반전 출력단(Vout+)을 포함한다.
제3 커패시터(C3)의 일단은 반전 입력단(Vin-)과 제1 커패시터(C1) 사이의 제1 노드(N1)에 전기적으로 연결되고, 제4 커패시터(C4)의 일단은 비반전 입력단(Vin+)과 제2 커패시터(C2) 사이의 제2 노드(N2)에 전기적으로 연결된다.
제3 트랜지스터(M3)의 게이트는 제3 커패시터(C3)의 타단과 전기적으로 연결되고, 제4 트랜지스터(M4)의 게이트는 제4 커패시터(C4)의 타단과 전기적으로 연결된다.
반전 출력단(Vout-)은 제3 트랜지스터(M3)의 소스 및 제2 트랜지스터(M2)의 드레인과 전기적으로 연결되고, 비반전 출력단(Vout+)은 제4 트랜지스터(M4)의 소스 및 제1 트랜지스터(M1)의 드레인과 전기적으로 연결된다.
여기서, 제1 내지 제4 트랜지스터(M1, M2, M3, M4)는 NMOS 트랜지스터(N channel Metal Oxide Semiconductor Transistor)일 수 있다.
이와 같이, 제1 이득 셀(A1) 및 제2 이득 셀(A2)은 제1 트랜지스터(M1)의 트랜스 컨덕턴스(trans conductance, gm1)에서 발생하는 비선형 성분이 제4 트랜지스터(M4)의 트랜스 컨덕턴스(gm2)에서 발생하는 비선형 성분으로 억제되어 홀수 하모닉 왜곡(odd-order harmonic distortion) 성분을 줄여준다. 따라서, 홀수 하모닉 왜곡 성분이 줄어들기 때문에 이득 셀의 선형성이 향상될 수 있는 이점이 있다.
하지만, 상기 비선형 성분의 억제가 3차 성분에서만 주로 이루어져 2차 비선형 성분이 피드백(feedback)을 통해 3차 성분을 만들어내는 2차 상호작용(2nd order interaction)에는 다소 취약한 단점이 있다.
또한, 이득 셀의 이득은 커먼 소스부(110)의 트랜스 컨덕턴스(gm1)를 커먼 드레인부(120)의 트랜스 컨덕턴스(gm2)로 나눈 값(gm1/gm2)이다. 따라서, 높은 이득을 얻기 위해서는 커먼 소스부(110)의 트랜지스터와 커먼 드레인부(120)의 트랜지스터의 비대칭이 불가피하다.
하지만, 상기 비대칭을 위해 커먼 소스부(110)의 트랜지스터의 트랜스 컨덕턴스를 변경하거나(gm1을 높이거나), 또는 커먼 드레인부(120)의 트랜지스터의 트랜스 컨덕턴스를 변경하면(gm2를 낮춘다면), 변경된 트랜지스터에 전압 강하(voltage drop)가 발생하게 되어 이득 셀의 이득을 향상시키기 어려웠다.
따라서, 제1 실시 형태에 따른 저잡음 증폭기(10)는 루프 이득(loop gain)을 향상시킬 수 없기 때문에 피드백(feedback)으로부터 선형성을 개선하기 힘들었다.
이하에서는, 도 3 및 도 4를 참고하여 상기 제1 실시 형태에 따른 저잡음 증폭기(10)의 문제를 개선한 제2 실시 형태에 따른 저잡음 증폭기(20)를 설명하도록 한다.
<제2 실시 형태>
도 3은 제2 실시 형태에 따른 저잡음 증폭기의 회로도이다. 여기서, 도 3에 도시된 저잡음 증폭기(20)의 구성요소 중, 도 1에 도시된 저잡음 증폭기(10)와 동일한 구성요소에 대해서는 동일한 도면 번호를 사용하였다. 따라서, 동일한 도면 번호에 대한 설명은 생략하도록 한다.
도 3을 참조하면, 제2 실시 형태에 다른 저잡음 증폭기(20)는 입력 단자(VIN), 제3 이득 셀(A3), 제4 이득 셀(A4), 출력 단자(VOUT), 제1 가변저항(RF1) 및 제2 가변 저항(RF2)을 포함한다.
제3 이득 셀(A3)은 제3 비반전 입력단(+), 제3 반전 입력단(-), 제3 반전 출력단(-) 및 제3 비반전 출력단(+)을 포함한다. 제3 이득 셀(A3)의 제3 비반전 입력단(+)은 비반전 입력 단자(VIN+)와 전기적으로 연결되고, 제3 이득 셀(A3)의 제3 반전 입력단(-)은 반전 입력 단자(VIN-)와 전기적으로 연결된다.
제4 이득 셀(A4)은 소스 폴로어(source follower)일 수 있다. 또한, 도 3에는 도시되지 않았지만 제4 이득 셀(A4)은 제3 이득 셀(A3)과 같은 이득 셀일 수 있다. 여기서, 소스 폴로어는 게이트에 입력된 신호가 소스 쪽으로 출력되는 회로이다.
제4 이득 셀(A4)은 제4 반전 입력단(-), 제4 비반전 입력단(+), 제4 비반전 출력단(+) 및 제4 반전 출력단(-)을 포함한다. 제4 이득 셀(A4)의 제4 반전 입력단(-)은 제3 이득 셀(A3)의 제3 반전 출력단(-)과 전기적으로 연결되고, 제4 이득 셀(A4)의 제4 비반전 입력단(+)은 제3 이득 셀(A3)의 제3 비반전 출력단(+)과 전기적으로 연결된다.
도 4는 도 3에 도시된 제3 이득 셀의 회로도이다.
도 4를 참조하면, 도 3에 도시된 제3 이득 셀(A3)은 입력 신호를 수신하고, 상기 입력 신호를 출력하는 이득부(210) 및 이득부(210)의 짝수 하모닉 왜곡 성분(even-order harmonic distortion)을 억제(cancelling)시키는 억제부(220)를 포함한다.
이득부(210)는 커먼 소스부(211) 및 커먼 드레인부(212)를 포함할 수 있다.
커먼 소스부(211)는 소스 공통형 증폭기로 동작할 수 있다. 여기서, 상기 소스 공통형 증폭기는 입력 신호가 게이트와 소스 간에 가해지고, 출력 신호가 드레인과 소스 간에서 얻어지도록 하는 증폭기이다.
커먼 소스부(211)는 반전 입력단(Vin-), 비반전 입력단(Vin+), 제1 NMOS 트랜지스터(M1N) 및 제2 NMOS 트랜지스터(M2N)를 포함한다.
반전 입력단(Vin-)은 입력 신호에 포함되는 비반전 신호를 수신한다.
비반전 입력단(Vin+)은 상기 입력 신호에 포함되는 반전 신호를 수신한다.
제1 NMOS 트랜지스터(M1N)의 게이트는 반전 입력단(Vin-)과 전기적으로 연결되고, 제2 NMOS 트랜지스터(M2N)의 게이트는 비반전 입력단(Vin+)과 전기적으로 연결된다.
커먼 드레인부(212)는 드레인 공통형 증폭기로 동작할 수 있다. 여기서, 상기 드레인 공통형 증폭기는 입력 신호가 게이트와 드레인 간에 가해지고, 출력 신호가 소스와 드레인 간에서 얻어지도록 하는 증폭기이다.
커먼 드레인부(212)는 제3 NMOS 트랜지스터(M3N), 제4 NMOS 트랜지스터(M4N), 반전 출력단(Vout-) 및 비반전 출력단(Vout+)을 포함한다.
제3 NMOS 트랜지스터(M3N)의 게이트는 반전 입력단(Vin-)과 전기적으로 연결되고, 제4 NMOS 트랜지스터(M4N)의 게이트는 비반전 입력단(Vin+)과 전기적으로 연결된다.
반전 출력단(Vout-)은 제3 NMOS 트랜지스터(M3N)의 소스와 전기적으로 연결되고, 제2 NMOS 트랜지스터(M2N)의 드레인과 전기적으로 연결된다.
비반전 출력단(Vout+)은 제4 NMOS 트랜지스터(M4N)의 소스와 전기적으로 연결되고, 제1 NMOS 트랜지스터(M1N)의 드레인과 전기적으로 연결된다.
커먼 드레인부(212)는 제1 커패시터(C1), 제2 커패시터(C2), 제1 저항(R1) 및 제2 저항(R2)을 더 포함할 수 있다.
제1 커패시터(C1)는 반전 입력단(Vin-)과 제3 NMOS 트랜지스터(M3N)의 게이트 사이에 전기적으로 연결되고, 제2 커패시터(C2)는 비반전 입력단(Vin+)과 제4 NMOS 트랜지스터(M4N)의 게이트 사이에 전기적으로 연결될 수 있다.
제1 커패시터(C1)와 제3 NMOS 트랜지스터(M3N)의 게이트 사이의 노드에는 제1 저항(R1)의 일단이 전기적으로 연결되고, 제1 저항(R1)의 타단에는 전원이 공급된다. 또한, 제2 커패시터(C2)와 제4 NMOS 트랜지스터(M4N)의 게이트 사이의 노드에는 제2 저항(R2)의 일단이 전기적으로 연결되고, 제2 저항(R2)의 타단에는 전원이 공급된다.
억제부(220)는 바이어스 전압단(Vb), 제3 저항(R3), 제4 저항(R4), 제1 PMOS 트랜지스터(P channel Metal Oxide Semiconductor Transistor, M1P) 및 제2 PMOS 트랜지스터(M2P)을 포함한다.
바이어스 전압단(Vb)은 바이어스 전압을 생성한다.
제3 저항(R3)의 일단은 바이어스 전압단(Vb)과 전기적으로 연결된다.
제4 저항(R4)의 일단은 바이어스 전압단(Vb)과 전기적으로 연결된다.
제1 PMOS 트랜지스터(M1P)의 게이트는 제3 저항(R3)의 타단과 전기적으로 연결되고, 제1 PMOS 트랜지스터(M1P)의 드레인은 비반전 출력단(Vout+)과 전기적으로 연결된다.
또한, 제2 PMOS 트랜지스터(M2P)의 게이트는 제4 저항(R4)의 타단과 전기적으로 연결되고, 제2 PMOS 트랜지스터(M2P)의 드레인은 반전 출력단(Vout-)과 전기적으로 연결된다.
제1 PMOS 트랜지스터(M1P)의 게이트와 제3 저항(R3) 사이의 노드에는 반전 입력단(Vin-)이 전기적으로 연결된다. 여기서, 제1 PMOS 트랜지스터(M1P)의 게이트와 반전 입력단(Vin-) 사이에는 제3 커패시터(C3)가 전기적으로 연결될 수 있다.
또한, 제2 PMOS 트랜지스터(M2P)의 게이트와 제4 저항(R4) 사이의 노드에는 비반전 입력단(Vin+)이 전기적으로 연결된다. 여기서, 제2 PMOS 트랜지스터(M2P)의 게이트와 비반전 입력단(Vin+) 사이에는 제4 커패시터(C4)가 전기적으로 연결될 수 있다.
제3 이득 셀(A3)은 이득부(210)와 전기적으로 연결되는 제어부(230)를 더 포함할 수 있다.
제어부(230)는 제1 전류원(IB1), 제2 전류원(IB2), 제1 저항(RSD1) 및 제2 저항(RSD2)을 포함한다.
제1 전류원(IB1)은 제1 NMOS 트랜지스터(M1N)의 소스와 그라운드(GRD) 사이에 전기적으로 연결되고, 제2 전류원(IB2)은 제2 NMOS 트랜지스터(M2N)의 소스와 그라운드(GRD) 사이에 전기적으로 연결된다.
제1 저항(RSD1)은 제1 전류원(IB1)과 제1 NMOS 트랜지스터(M1N)의 소스 사이의 노드에 전기적으로 연결되고, 제2 저항(RSD2)은 제2 전류원(IB2)과 제2 NMOS 트랜지스터(M2N)의 소스 사이의 노드에 전기적으로 연결된다. 또한, 제1 저항(RSD1)과 제2 저항(RSD2) 사이에는 1개 이상의 스위치가 연결되어 제1 저항(RSD1)과 제2 저항(RSD2) 사이의 연결을 온/오프(ON/OFF)할 수 있다.
이와 같이, 제3 이득 셀(A3)은 제1 PMOS 트랜지스터(M1P)의 전류(I1P)가 제1 NMOS 트랜지스터(M1N)에서 흐르는 DC 전류를 일정량 감당하면서 제4 NMOS 트랜지스터(M4N)의 전류(I4N)가 감당해야 할 전류가 자연스럽게 줄어들게 된다. 따라서, 커먼 드레인부(212)의 트랜지스터의 트랜스 컨덕턴스(gm2)를 낮추더라도 전압 강하가 발생하지 않는다. 그러므로, 제3 이득 셀(A3)은 전압 강하 없이 커먼 드레인부(212)의 트랜지스터의 트랜스 컨덕턴스(gm2)를 낮춤으로 제3 이득 셀(A3)의 이득을 향상시킬 수 있다.
또한, 제3 이득 셀(A3)은 제1 PMOS 트랜지스터(M1P)의 드레인이 비반전 출력단(Vout+)과 전기적으로 연결되기 때문에 출력 임피던스에 영향을 주지 않기 때문에 제3 이득 셀(A3)의 이득을 향상시킬 수 있다.
따라서, 제2 실시 형태에 따른 저잡음 증폭기(20)는 도 2에 도시된 제2 및 제3 이득 셀보다 루프 이득을 향상시킬 수 있기 때문에 피드백으로부터 선형성이 개선되는 이점이 있다.
또한, 제2 실시 형태에 따른 저잡음 증폭기(20)는 제1 PMOS 트랜지스터(M1P)와 제1 NMOS 트랜지스터(M1N)가 인버터 타입(inverter type)의 증폭기로 동작할 수 있다. 여기서, 인버터 타입의 증폭기는 차동 증폭기(differential amplifier)와 마찬가지로 짝수 하모닉 왜곡 성분을 억제하는 효과가 있는 증폭기이다.
인버터 타입의 증폭기를 포함하는 제2 실시 형태에 따른 저잡음 증폭기(20)는 2차 상호작용(2nd-order interaction)에 의해 짝수 하모닉 왜곡 성분이 홀수 하모닉 왜곡 성분과 같은 주파수로 떨어져서 홀수 하모닉 왜곡 성분의 양이 증가되는 것을 방지할 수 있다.
따라서, 제2 실시 형태에 따른 저잡음 증폭기(20)는 홀수 하모닉 왜곡 성분의 양이 증가되는 것을 방지하기 때문에 제1 실시 형태에 따른 저잡음 증폭기(10)보다 증폭기의 이득을 높일 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 형태를 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 형태의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 형태에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
210: 이득부 211: 커먼 소스부
212: 커먼 드레인부 220: 억제부
230: 제어부

Claims (6)

  1. 입력 단자;
    상기 입력 단자와 전기적으로 연결된 이득 셀(gain cell);
    상기 이득 셀과 전기적으로 연결된 소스 폴로어;
    상기 소스 폴로어와 전기적으로 연결된 출력 단자; 및
    상기 입력 단자와 상기 이득 셀 사이의 노드와 상기 소스 폴로어와 상기 출력 단자 사이의 노드 사이에 전기적으로 연결된 가변 저항; 을 포함하고,
    상기 이득 셀은 상기 입력 단자로부터 입력 신호를 수신하는 커먼 소스부 및 커먼 드레인부를 포함하는 이득부 및
    상기 이득부와 전기적으로 연결되고, 상기 이득부의 짝수 하모닉 왜곡 성분(even-order harmonic distortion)을 억제(cancelling)시키는 억제부를 포함하는, 저잡음 증폭기.
  2. 제1항에 있어서,
    상기 억제부는,
    바이어스 전압을 생성하는 바이어스 전압단;
    상기 바이어스 전압단과 일단이 전기적으로 연결된 제1 저항;
    상기 바이어스 전압단과 일단이 전기적으로 연결된 제2 저항;
    상기 제1 저항의 타단에 게이트가 전기적으로 연결된 제1 PMOS 트랜지스터(P channel Metal Oxide Semiconductor Transistor); 및
    상기 제2 저항의 타단에 게이트가 전기적으로 연결된 제2 PMOS 트랜지스터; 를 포함하는, 저잡음 증폭기.
  3. 제2항에 있어서,
    상기 커먼 소스부는,
    상기 제1 PMOS 트랜지스터의 게이트와 상기 제1 저항 사이의 노드에 전기적으로 연결된 반전 입력단;
    상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 저항 사이의 노드에 상기 전기적으로 연결된 비반전 입력단;
    상기 반전 입력단에 게이트가 전기적으로 연결된 제1 NMOS 트랜지스터(N channel Metal Oxide Semiconductor Transistor); 및
    상기 비반전 입력단에 게이트가 전기적으로 연결된 제2 NMOS 트랜지스터; 를 포함하는, 저잡음 증폭기.
  4. 제3항에 있어서,
    상기 커먼 드레인부는,
    상기 반전 입력단에 게이트가 전기적으로 연결된 제3 NMOS 트랜지스터;
    상기 비반전 입력단에 게이트가 전기적으로 연결된 제4 NMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인, 상기 제4 NMOS 트랜지스터의 소스 및 상기 제1 NMOS 트랜지스터의 드레인과 전기적으로 연결된 비반전 출력단; 및
    상기 제2 PMOS 트랜지스터의 드레인, 상기 제3 NMOS 트랜지스터의 소스 및 상기 제2 NMOS 트랜지스터의 드레인과 전기적으로 연결된 반전 출력단; 을 포함하는, 저잡음 증폭기.
  5. 제4항에 있어서,
    상기 이득 셀은 상기 이득부와 전기적으로 연결되는 제어부; 를 더 포함하고,
    상기 제어부는,
    상기 제1 NMOS 트랜지스터의 소스에 전기적으로 연결된 제3 저항,
    상기 제2 NMOS 트랜지스터의 소스에 전기적으로 연결된 제4 저항 및
    상기 제3 저항 및 상기 제4 저항 사이에 연결된 스위치를 포함하는, 저잡음 증폭기.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 커먼 소스부는 소스 공통형 증폭기(common-source amplifier, CS)이고,
    상기 커먼 드레인부는 드레인 공통형 증폭기(common-drain amplifier, CD)인, 저잡음 증폭기.
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