KR20150081146A - Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same - Google Patents

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Abstract

The present invention relates to a method for manufacturing a semiconductor package substrate, which has a simple process and diversifies upper and lower patterns, and to the semiconductor package substrate manufactured by using the same, and more specifically, to a method for manufacturing a semiconductor package substrate, comprising the steps of: forming a first groove or a first trench on one surface of a base substrate of a conductive material; forming a second groove or a second trench on the other surface of the base substrate of the conductive material; filling the first groove or the first trench with a resin; and etching the other surface of the base substrate so that the resin filling the first groove or the first trench is exposed, and to the semiconductor package substrate manufactured by using the same.

Description

반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판{Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor package substrate manufacturing method and a semiconductor package substrate manufactured using the same,

본 발명의 실시예들은 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판에 관한 것으로서, 더 상세하게는 공정이 단순하면서도 상하부 패턴을 다양하게 할 수 있는 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판에 관한 것이다.Embodiments of the present invention relate to a method of manufacturing a semiconductor package substrate and a semiconductor package substrate manufactured using the same. More particularly, the present invention relates to a method of manufacturing a semiconductor package substrate, To a semiconductor package substrate.

반도체 소자는 반도체 패키지 기판에 패키징되어 사용되는바, 이러한 패키징을 위해 사용되는 반도체 패키지 기판은 미세 회로 패턴 및/또는 I/O단자들을 갖는다. 반도체 소자의 고성능화 및/또는 고집적화, 그리고 이를 이용한 전자기기의 소형화 및/또는 고성능화 등이 진행됨에 따라 반도체 패키지 기판의 미세 회로 패턴 등은 그 선폭이 더 좁아지고 복잡도 역시 높아지고 있다.Semiconductor devices are packaged and used in semiconductor package substrates, and semiconductor package substrates used for such packaging have fine circuit patterns and / or I / O terminals. As semiconductor devices become more sophisticated and / or highly integrated, and electronic devices become smaller and / or higher in performance, microcircuit patterns and the like of semiconductor package substrates become narrower in line width and higher in complexity.

기존의 반도체 패키지 기판 제조 시에는 동박(Copper Foil)이 적층된 CCL(Copper Clad Laminate)를 이용해 관통홀을 형성하고 관통홀 내면을 도금하여 상면동박과 하면동박을 전기적으로 연결하며 이후 상면동박과 하면동박을 각각 포토레지스트를 이용해 패터닝하는 등의 과정을 거쳐 제조하였다. 그러나 이러한 종래의 반도체 패키지 기판 제조방법에는 제조공정이 복잡하고 정밀도가 낮다는 문제점이 있었다.In manufacturing a conventional semiconductor package substrate, a through hole is formed by using CCL (Copper Clad Laminate) in which a copper foil is laminated, and the inner surface of the through hole is plated to electrically connect the upper surface copper foil to the lower surface copper foil, And then patterning the copper foil using a photoresist, respectively. However, such a conventional semiconductor package substrate manufacturing method has a problem in that the manufacturing process is complicated and the precision is low.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 공정이 단순하면서도 상하부 패턴을 다양하게 할 수 있는 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.It is an object of the present invention to provide a method of fabricating a semiconductor package substrate that can simplify the process and provide a variety of upper and lower patterns and a semiconductor package substrate manufactured using the same. do. However, these problems are exemplary and do not limit the scope of the present invention.

본 발명의 일 관점에 따르면, 전도성 소재의 베이스기판의 일면에 제1홈 또는 제1트렌치를 형성하는 단계와, 전도성 소재의 베이스기판의 타면에 제2홈 또는 제2트렌치를 형성하는 단계와, 제1홈 또는 제1트렌치를 수지로 충진하는 단계와, 제1홈 또는 제1트렌치를 채운 수지가 드러나도록 베이스기판의 타면을 식각하는 단계를 포함하는, 반도체 패키지 기판 제조방법이 제공된다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a first groove or a first trench on one side of a base substrate of a conductive material; forming a second groove or a second trench on the other side of the base substrate of the conductive material; Filling the first trench or the first trench with a resin; and etching the other surface of the base substrate so that the resin filling the first trench or the first trench is exposed.

상기 제1홈 또는 제1트렌치를 형성하는 단계와 상기 제2홈 또는 제2트렌치를 형성하는 단계들은, 제1홈 또는 제1트렌치의 폭과 제2홈 또는 제2트렌치의 폭이 상이하도록 형성하는 단계들일 수 있다.The step of forming the first groove or the first trench and the step of forming the second groove or the second trench are formed such that the width of the first groove or the first trench is different from the width of the second groove or the second trench . ≪ / RTI >

나아가, 상기 제1홈 또는 제1트렌치를 형성하는 단계와 상기 제2홈 또는 제2트렌치를 형성하는 단계들은, 제1홈 또는 제1트렌치의 폭이 제2홈 또는 제2트렌치의 폭보다 크도록 형성하는 단계들일 수 있다.Further, the step of forming the first groove or the first trench and the step of forming the second groove or the second trench may be such that the width of the first groove or the first trench is larger than the width of the second groove or the second trench As shown in FIG.

상기 제1홈 또는 제1트렌치를 형성하는 단계와 상기 제2홈 또는 제2트렌치를 형성하는 단계들은, 제1홈 또는 제1트렌치와 제2홈 또는 제2트렌치가 상호 대응하도록 형성하는 단계들일 수 있다.The step of forming the first groove or the first trench and the step of forming the second groove or the second trench are steps of forming the first groove or the first trench and the second groove or the second trench to correspond to each other .

한편, 상기 베이스기판의 타면을 식각하는 단계는, 베이스기판의 타면을 전면(全面)식각하는 단계일 수 있다. 이 경우, 상기 베이스기판의 타면을 식각하는 단계는, 베이스기판의 타면의 수지 사이 부분의 패턴이 베이스기판의 일면의 수지 사이 부분의 패턴에 대응하도록, 베이스기판의 타면을 식각하는 단계일 수 있다.Meanwhile, the step of etching the other surface of the base substrate may be a step of etching the entire surface of the other surface of the base substrate. In this case, the step of etching the other surface of the base substrate may be a step of etching the other surface of the base substrate so that the pattern of the inter-resin part of the other surface of the base substrate corresponds to the pattern of the inter-resin part of the one surface of the base substrate .

본 발명의 다른 일 관점에 따르면, 상기와 같은 제조방법들로 제조된 반도체 패키지 기판이 제공된다.According to another aspect of the present invention, there is provided a semiconductor package substrate manufactured by the above manufacturing methods.

전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.Other aspects, features, and advantages other than those described above will be apparent from the following detailed description, claims, and drawings.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 공정이 단순하면서도 상하부 패턴을 다양하게 할 수 있는 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to one embodiment of the present invention as described above, a method of fabricating a semiconductor package substrate, which can simplify a process and various upper and lower patterns, and a semiconductor package substrate manufactured using the same can be realized. Of course, the scope of the present invention is not limited by these effects.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 6 및 도 7은 본 발명의 다른 일 실시예에 따른 반도체 패키지 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 반도체 패키지 기판 제조방법에 의해 제조된 반도체 패키지 기판의 일부를 개략적으로 도시하는 단면도이다.1 to 5 are cross-sectional views schematically showing processes of a method of manufacturing a semiconductor package substrate according to an embodiment of the present invention.
6 and 7 are cross-sectional views schematically showing processes of a method of manufacturing a semiconductor package substrate according to another embodiment of the present invention.
8 is a cross-sectional view schematically showing a part of a semiconductor package substrate manufactured by a method of manufacturing a semiconductor package substrate according to another embodiment of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. The effects and features of the present invention and methods of achieving them will be apparent with reference to the embodiments described in detail below with reference to the drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals refer to like or corresponding components throughout the drawings, and a duplicate description thereof will be omitted .

이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the following embodiments, when various components such as layers, films, regions, plates, and the like are referred to as being " on " other components, . Also, for convenience of explanation, the components may be exaggerated or reduced in size. For example, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of explanation, and thus the present invention is not necessarily limited to those shown in the drawings.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다. 본 실시예에 따른 반도체 패키지 기판 제조방법에 따르면, 먼저 도 1에 도시된 것과 같이 전도성 소재의 베이스기판(10)을 준비한다. 베이스기판(10)은 전기 전도성 물질을 포함하는 평판 형상을 가질 수 있다. 전기 전도성 물질로는 예컨대 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다.1 to 5 are cross-sectional views schematically showing processes of a method of manufacturing a semiconductor package substrate according to an embodiment of the present invention. According to the method of manufacturing a semiconductor package substrate according to this embodiment, a base substrate 10 of a conductive material is prepared as shown in FIG. The base substrate 10 may have a flat plate shape including an electrically conductive material. Examples of the electrically conductive material include Fe alloys such as Fe, Fe-Ni, Fe-Ni-Co, Cu alloys such as Cu-Sn, Cu-Zr, Cu- have.

이와 같은 전도성 소재의 베이스기판(10)을 준비한 후, 상호 반대쪽인 일면(10a)과 타면(10b) 중 일면(10a)에 도 2에 도시된 것과 같이 제1홈 또는 제1트렌치(10c)를 형성한다. 여기서 제1홈 또는 제1트렌치(10c)라 함은, 베이스기판(10)을 완전히 관통하지 않는다는 것을 의미한다. 도 2는 단면도이기에 나타나지 않으나, 베이스기판(10)의 일면(10a)의 제1홈 또는 제1트렌치(10c)를 제외한 부분은 평면도 상에서는 일 방향으로 연장된 또는 구불구불한 배선패턴으로 이해될 수 있다.After the base substrate 10 having such a conductive material is prepared, a first groove or a first trench 10c is formed on one surface 10a of the opposite surface 10a and the other surface 10b as shown in FIG. . Here, the first groove or the first trench 10c means that the base substrate 10 is not completely penetrated. Although not shown in the cross-sectional view in FIG. 2, a portion of the first surface 10a of the base substrate 10 except for the first trench 10c can be understood as a wiring pattern extending in one direction or a serpentine wiring pattern have.

이와 같은 제1홈 또는 제1트렌치(10c)를 형성하기 위해, 감광성 소재의 DFR(Dry Film Resist)을 베이스기판(10)의 일면(10a) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스기판(10)의 제1홈 또는 제1트렌치(10c)가 형성될 부분만이 노출되도록 한다. 이후 베이스기판(10)의 일면(10a) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 2에 도시된 것과 같이 베이스기판(10)을 관통하지 않도록 일면(10a)에 형성된 제1홈 또는 제1트렌치(10c)를 형성할 수 있다.In order to form the first groove or the first trench 10c, a dry film resist (DFR) of a photosensitive material is laminated on one surface 10a of the base substrate 10, So that only the first groove of the base substrate 10 or the portion where the first trench 10c is to be formed is exposed. Thereafter, a part of the one surface 10a of the base substrate 10 not covered with the DFR is etched by using an etching solution such as copper chloride or iron chloride so as to cover the surface 10a so as not to penetrate the base substrate 10, The first trench 10c and the first trench 10c can be formed.

베이스기판(10)의 일면(10a)에 있어서 제거되지 않고 남은 부분, 즉 제1홈 또는 제1트렌치(10c) 이외의 부분은 추후 배선패턴의 역할을 할 수 있다. 따라서 베이스기판(10)의 일면(10a)에 제1홈 또는 제1트렌치(10c)를 형성할 시, 인접한 홈과 홈 사이 또는 트렌치와 트렌치 사이의 부분의 폭은 통상적인 배선패턴의 폭이 되도록 할 수 있는데, 예컨대 대략 20㎛ 내지 30㎛가 되도록 할 수 있다.The remaining portion of the base substrate 10 that is not removed on one surface 10a, that is, a portion other than the first trench or the first trench 10c, can serve as a wiring pattern. Therefore, when the first trench 10c is formed on the first surface 10a of the base substrate 10, the width of the portion between the adjacent trenches or groove or between the trench and the trench is the width of a typical wiring pattern For example, approximately 20 μm to 30 μm.

아울러, 전도성 소재의 베이스기판(10)의 타면(10b)에 도 2에 도시된 것과 같이 제2홈 또는 제2트렌치(10d)를 형성한다. 여기서 제2홈 또는 제2트렌치(10d)라 함은, 베이스기판(10)을 완전히 관통하지 않는다는 것을 의미한다. 도 2는 단면도이기에 나타나지 않으나, 베이스기판(10)의 타면(10b)의 제2홈 또는 제2트렌치(10d)를 제외한 부분은 평면도 상에서는 일 방향으로 연장된 또는 구불구불한 배선패턴으로 이해될 수 있다. 이와 같은 제2홈 또는 제2트렌치(10d)의 형성은 전술한 제1홈 또는 제1트렌치(10c)를 형성한 것과 동일/유사한 방식으로 진행될 수 있다.A second groove or second trench 10d is formed on the other surface 10b of the conductive base substrate 10 as shown in Fig. Here, the second groove or second trench 10d means that the base substrate 10 is not completely penetrated. Although not shown in the cross-sectional view in FIG. 2, the portion of the second surface 10b of the base substrate 10 other than the second trench or the second trench 10d can be understood as a wiring pattern extending in one direction or a serpentine wiring pattern have. The formation of the second groove or the second trench 10d may be carried out in the same or similar manner as the formation of the first groove or the first trench 10c described above.

베이스기판(10)의 타면(10b)에 있어서 제거되지 않고 남은 부분, 즉 제2홈 또는 제2트렌치(10d) 이외의 부분은 추후 배선패턴의 역할을 할 수 있다. 따라서 베이스기판(10)의 타면(10b)에 제2홈 또는 제2트렌치(10d)를 형성할 시, 인접한 제1홈과 제1홈 사이 또는 제1트렌치와 제1트렌치 사이의 부분의 폭은 통상적인 배선패턴의 폭이 되도록 할 수 있는데, 예컨대 대략 20㎛ 내지 30㎛가 되도록 할 수 있다.A portion other than the second groove or the second trench 10d that is not removed on the other surface 10b of the base substrate 10 can serve as a wiring pattern. Therefore, when the second groove or second trench 10d is formed on the other surface 10b of the base substrate 10, the width of the portion between the adjacent first groove and the first groove or between the first trench and the first trench is The width of a typical wiring pattern can be set to be, for example, approximately 20 mu m to 30 mu m.

이때, 제1홈 또는 제1트렌치(10c)를 형성할 시와 제2홈 또는 제2트렌치(10d)를 형성할 시, 제1홈 또는 제1트렌치(10c)와 제2홈 또는 제2트렌치(10d)가 상호 대응하도록 형성할 수 있다. 그리고 제1홈 또는 제1트렌치(10c)의 폭(w1)과 (이에 대응하는) 제2홈 또는 제2트렌치(10d)의 폭(w2)이 상이하도록 형성할 수 있다. 이는 추후 완성될 시 반도체 패키지 기판의 일면 상의 배선 패턴이나 폭이 타면 상의 배선 패턴이나 폭과 상이하도록 하기 위함이다. 이에 대해서는 후술한다.At the time of forming the first trench 10c and the second trench 10d, the first trench 10c and the second trench 10c and the second trench 10c, (10d) are mutually corresponding to each other. And the width w1 of the first groove or the first trench 10c and the width w2 of the second groove or the second trench 10d (corresponding thereto) are different from each other. This is to make the wiring pattern or width on one surface of the semiconductor package substrate different from the wiring pattern or width on the other surface when completed later. This will be described later.

물론 제1홈 또는 제1트렌치(10c)를 형성한 후에 제2홈 또는 제2트렌치(10d)를 형성할 수도 있고, 이와 달리 제2홈 또는 제2트렌치(10d)를 형성한 후에 제1홈 또는 제1트렌치(10c)를 형성할 수도 있다.Of course, it is also possible to form the second groove or the second trench 10d after forming the first groove or the first trench 10c, or alternatively, after forming the second groove or the second trench 10d, Or the first trench 10c.

또는, 제1홈 또는 제1트렌치(10c)와 제2홈 또는 제2트렌치(10d)를 동시에 형성할 수도 있다. 예컨대 DFR을 베이스기판(10)의 일면(10a)과 타면(10b) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스기판(10)의 일면(10a)의 제1홈 또는 제1트렌치(10c)가 형성될 부분과 베이스기판(10)의 타면(10b)의 제2홈 또는 제2트렌치(10d)가 형성될 부분만이 노출되도록 한다. 이후 베이스기판(10)의 일면(10a)과 타면(10b) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 동시에 식각함으로써, 도 2에 도시된 것과 같이 베이스기판(10)을 관통하지 않도록 일면(10a)에 형성된 제1홈 또는 제1트렌치(10c)와 타면(10b)에 형성된 제2홈 또는 제2트렌치(10d)를 동시에 형성할 수 있다. 이와 같이 제1홈 또는 제1트렌치(10c)와 제2홈 또는 제2트렌치(10d)를 동시에 형성함으로써, 제조공정을 단순화하면서도 제조에 소요되는 시간 및 비용을 획기적으로 줄일 수 있다. 물론 베이스기판(10)의 일면(10a)을 덮는 DFR과 타면(10b)을 덮는 DFR을 동시에 현상할 수도 있는 등, 다양한 변형이 가능함은 물론이다.Alternatively, the first trench or the first trench 10c and the second trench 10d may be formed at the same time. The DFR may be laminated on one surface 10a and the other surface 10b of the base substrate 10 and exposed to a first trench or a first trench 10a on one surface 10a of the base substrate 10, 10c are to be formed and a portion of the other surface 10b of the base substrate 10 where the second trench or second trench 10d is to be formed are exposed. The portions of the one surface 10a and the other surface 10b of the base substrate 10 that are not covered with the DFR are simultaneously etched by using an etching solution such as copper chloride or iron chloride to penetrate the base substrate 10 The first trench 10c formed on the first surface 10a and the second trench 10d formed on the second surface 10b can be formed at the same time. By simultaneously forming the first groove or the first trench 10c and the second trench 10d in this way, the manufacturing process can be simplified and the time and cost required for manufacturing can be drastically reduced. Of course, the DFR covering the one surface 10a of the base substrate 10 and the DFR covering the other surface 10b may be simultaneously developed.

도 2에 도시된 것과 같이 베이스기판(10)의 일면(10a) 상에 제1홈 또는 제1트렌치(10c)를 형성하고 베이스기판(10)의 타면(10b) 상에 제2홈 또는 제2트렌치(10d)를 형성할 시, 제1홈 또는 제1트렌치(10c)의 깊이와 제2홈 또는 제2트렌치(10d)의 깊이의 합은 베이스기판(10)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하다. 예컨대 베이스기판(10)의 제1홈 또는 제1트렌치(10c)와 제2홈 또는 제2트렌치(10d)가 형성된 부분의 잔존하는 두께는 10㎛ 내지 40㎛가 될 수 있다.A first groove or a first trench 10c is formed on one surface 10a of the base substrate 10 and a second groove or a second trench 10c is formed on the other surface 10b of the base substrate 10, When the trench 10d is formed, the sum of the depth of the first groove or the first trench 10c and the depth of the second groove or the second trench 10d is about 80% to 90% of the thickness of the base substrate 10 %. The remaining thickness of the first groove of the base substrate 10 or the portion where the first trench 10c and the second trench 10d are formed may be 10 占 퐉 to 40 占 퐉.

만일 제1홈 또는 제1트렌치(10c)의 깊이와 제2홈 또는 제2트렌치(10d)의 깊이의 합이 베이스기판(10)의 두께의 대략 80% 내지 90%보다 더 커지게 되면, 반도체 패키지 기판 제조과정이나 추후 패키징 과정에서 베이스기판(10)이나 반도체 패키지 기판의 핸들링이 용이하지 않을 수 있다. 또한 경우에 따라 제1홈 또는 제1트렌치(10c) 및/또는 제2홈 또는 제2트렌치(10d)를 형성함에 있어서 공차 등에 의해 베이스기판(10)의 일면(10a)과 타면(10b)을 관통하는 관통홀이 형성될 수도 있다. 한편, 제1홈 또는 제1트렌치(10c)의 깊이와 제2홈 또는 제2트렌치(10d)의 깊이의 합이 베이스기판(10)의 두께의 대략 80% 내지 90%보다 더 작아지게 되면, 이는 추후 반도체 패키지 기판을 제조함에 있어서 후속공정이 용이하지 않거나 최종적으로 제조되는 반도체 패키지 기판의 두께가 지나치게 얇아질 수 있다. 이에 대해서는 후술한다.If the sum of the depth of the first groove or first trench 10c and the depth of the second groove or second trench 10d is greater than about 80% to 90% of the thickness of the base substrate 10, It may not be easy to handle the base substrate 10 or the semiconductor package substrate during the package substrate manufacturing process or the subsequent packaging process. The first surface 10a and the second surface 10b of the base substrate 10 may be separated by a tolerance or the like in forming the first groove or the first trench 10c and / or the second groove or the second trench 10d, Through holes may be formed. On the other hand, if the sum of the depth of the first groove or first trench 10c and the depth of the second groove or second trench 10d becomes smaller than about 80% to 90% of the thickness of the base substrate 10, This may cause a subsequent process to be difficult or a thickness of a semiconductor package substrate to be finally manufactured to be excessively thin when manufacturing the semiconductor package substrate thereafter. This will be described later.

이후, 도 3에 도시된 것과 같이 베이스기판(10)의 제1홈 또는 제1트렌치(10c)를 수지(20)로 충진한다. 수지(20)는 전기적으로 도통되지 않은 절연성 소재로 이루어진 것이면 충분하다. 예컨대 수지(20)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 이러한 수지(20)는 추후 반도체 패키지 기판의 배선패턴들 사이를 전기적으로 절연하는 역할을 한다. 수지(20)의 충전은 액상의 수지물질을 이용하여 이루어질 수도 있고, 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다. 수지(20)를 충전한 후에는 필요에 따라 오븐에서 수지(20)를 열경화시키는 과정을 거칠 수도 있다.Then, as shown in Fig. 3, the first grooves or the first trenches 10c of the base substrate 10 are filled with the resin 20. It is sufficient that the resin 20 is made of an electrically nonconductive insulating material. For example, the resin 20 may be a thermosetting resin that is polymerized and cured by heat treatment. The resin 20 serves to electrically isolate the wiring patterns of the semiconductor package substrate later. The filling of the resin 20 may be performed using a liquid resin material, or may be performed using a solid-phase tape containing a resin component. After filling the resin 20, the resin 20 may be thermally cured in an oven if necessary.

수지(20)를 충진할 시, 도 3에 도시된 것과 같이 수지(20)가 베이스기판(10)의 제1홈 또는 제1트렌치(10c)만을 채우는 것이 아니라 베이스기판(10)의 일면(10a)의 적어도 일부를 덮을 수도 있다. 이와 같이 수지(20)가 과도포된 경우에는 과도포된 수지(20)를 브러싱, 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나 또는 화학적인 수지 에칭(Resin Etching)에 의해 제거함으로써, 도 4에 도시된 것과 같이 수지(20)가 베이스기판(10)의 제1홈 또는 제1트렌치(10c) 내에만 위치하도록 할 수 있다.The resin 20 does not fill the first groove or the first trench 10c of the base substrate 10 but only one surface 10a of the base substrate 10 as shown in Fig. As shown in Fig. In the case where the resin 20 is overcoated as described above, the excess resin 20 is removed by mechanical processing such as brushing, grinding or polishing, or by chemical resin etching, The resin 20 can be positioned only in the first groove or the first trench 10c of the base substrate 10 as shown in Fig.

이후, 도 5에 도시된 것과 같이 제1홈 또는 제1트렌치(10c)를 채운 수지(20)가 드러나도록 베이스기판(10)의 타면(10b)을 식각한다. 베이스기판(10)의 타면(10b)을 식각할 때는 DFR 등을 이용하지 않고 베이스기판(10)의 타면(10b)을 전면(全面)식각한다. 따라서 베이스기판(10)의 타면(10b) 식각공정은 패터닝 공정 등을 거치지 않으므로 매우 용이하고 신속하게 진행될 수 있다. 이를 위해 염화동, 염화철, 황산과수 베이스의 에칭액을 사용할 수 있다. 이와 같은 식각에 따라, 도 5에 도시된 것과 같이 베이스기판(10)의 타면에도 일면의 수지(20) 사이의 배선패턴(12)과 유사한 배선패턴(14)이 나타난다.Then, the other surface 10b of the base substrate 10 is etched so that the resin 20 filled with the first trench 10c or the first trench 10c is exposed, as shown in Fig. When etching the other surface 10b of the base substrate 10, the entire surface of the other surface 10b of the base substrate 10 is etched without using DFR or the like. Therefore, the etching process of the other surface 10b of the base substrate 10 can be performed very easily and quickly since it does not involve the patterning process or the like. For this purpose, an etching solution of chloride, iron chloride, sulfuric acid and water may be used. 5, a wiring pattern 14 similar to the wiring pattern 12 between the resin 20 on one side appears on the other surface of the base substrate 10. In this case,

이때, 베이스기판(10)의 타면에 제2홈 또는 제2트렌치(10d)가 존재하므로, 제2홈 또는 제2트렌치(10d) 부분의 식각됨에 따라 수지(20)의 제2홈 또는 제2트렌치(10d)에 대응하는 부분이 노출되게 된다. 즉, 베이스기판(10)의 타면의 배선패턴(14)은 제2홈 또는 제2트렌치(10d) 사이에 대응하게 된다. 즉, 최초에 베이스기판(10)의 타면(10b)에 제2홈 또는 제2트렌치(10d)를 형성할 시 제2홈 또는 제2트렌치(10d)의 형상이나 크기 등을 결정함으로써, 최종적으로 베이스기판(10)의 타면의 배선패턴(10d)의 형상을 결정할 수 있다.At this time, since the second groove or the second trench 10d is present on the other surface of the base substrate 10, as the second groove or the second trench 10d portion is etched, A portion corresponding to the trench 10d is exposed. That is, the wiring pattern 14 on the other side of the base substrate 10 corresponds to the space between the second trenches 10d. That is, when the second groove or the second trench 10d is formed on the other surface 10b of the base substrate 10 by firstly determining the shape or the size of the second groove or the second trench 10d, The shape of the wiring pattern 10d on the other side of the base substrate 10 can be determined.

이와 같은 본 실시예에 따른 반도체 패키지 기판 제조방법에 따르면, 공정을 단순화하면서도 상부 패턴과 하부 패턴의 형상을 다양하게 할 수 있다. 도 2를 참조하여 전술한 바와 같이 제1홈 또는 제1트렌치(10c)의 폭(w1)과 (이에 대응하는) 제2홈 또는 제2트렌치(10d)의 폭(w2)이 상이하도록 형성할 수 있는바, 이에 따라 도 5에 도시된 것과 같이 완성된 반도체 패키지 기판의 일면 상의 배선 패턴이나 폭이 타면 상의 배선 패턴이나 폭과 상이하게 된다. 이는 베이스기판(10)의 일면에서 수지(10)가 노출된 면의 폭(w1')은 도 2의 제1홈 또는 제1트렌치(10c)의 폭(w1)에 대응하고, 베이스기판(10)의 타면에서 수지(10)가 노출된 면의 폭(w2')은 도 2의 제2홈 또는 제2트렌치(10d)의 폭(w2)에 대응하기 때문이다.According to the method of manufacturing a semiconductor package substrate according to this embodiment, the shape of the upper pattern and the lower pattern can be varied while simplifying the process. The width w1 of the first groove or the first trench 10c and the width w2 of the second groove or the second trench 10d (corresponding thereto) are different from each other as described above with reference to FIG. 2 The wiring pattern or width on one surface of the finished semiconductor package substrate is different from the wiring pattern or width on the other surface as shown in FIG. This is because the width w1 'of the surface on which the resin 10 is exposed on one side of the base substrate 10 corresponds to the width w1 of the first groove or the first trench 10c of Fig. 2, The width w2 'of the surface on which the resin 10 is exposed on the other surface corresponds to the width w2 of the second groove or the second trench 10d in Fig.

본 실시예에 따른 반도체 패키지 기판 제조방법에 따르면, 이처럼 상부 배선패턴(14)의 폭이나 형상과 하부 배선패턴(12)의 폭이나 형상을 상이하게 하면서도, 종래의 반도체 패키지 기판 제조방법과 달리 공정을 단순화할 수 있다. 특히, 제1홈 또는 제1트렌치(10c)와 제2홈 또는 제2트렌치(10d)를 형성할 시 베이스기판(10)의 일면(10a)을 덮는 포토레지스트와 타면(10b)을 덮는 포토레지스트의 현상 공정을 동시에 행하고 베이스기판(10)의 일면(10a)과 타면(10b)의 식각을 동시에 수행할 경우, 상부 배선패턴(14)의 폭이나 형상과 하부 배선패턴(12)의 폭이나 형상을 상이하게 하면서도, 종래의 반도체 패키지 기판 제조방법과 달리 공정을 획기적으로 단순화할 수 있다.According to the semiconductor package substrate manufacturing method according to the present embodiment, unlike the conventional semiconductor package substrate manufacturing method, the width and shape of the upper wiring pattern 14 and the width and shape of the lower wiring pattern 12 are different from each other Can be simplified. Particularly when the first trench 10c and the second trench 10d are formed, a photoresist covering one surface 10a of the base substrate 10 and a photoresist covering the other surface 10b are formed, The width and the shape of the upper wiring pattern 14 and the width and the shape of the lower wiring pattern 12 are different from each other when the developing process of the upper wiring pattern 14 and the other surface 10b of the base substrate 10 are simultaneously performed. The process can be greatly simplified, unlike the conventional semiconductor package substrate manufacturing method.

한편, 도 2를 참조하여 전술한 것과 같이 베이스기판(10)에 제1홈 또는 제1트렌치(10c)와 제2홈 또는 제2트렌치(10d)를 형성할 시, 제1홈 또는 제1트렌치(10c)의 깊이와 제2홈 또는 제2트렌치(10d)의 깊이의 합은 베이스기판(10)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하다. 만일 제1홈 또는 제1트렌치(10c)의 깊이와 제2홈 또는 제2트렌치(10d)의 깊이의 합은 베이스기판(10)의 두께의 대략 80% 내지 90%보다 작게 된다면, 베이스기판(10)의 타면(10b)을 전면 식각할 시 베이스기판(10)의 타면(10b)을 상당히 많이 식각해야만 수지(20)가 드러나게 된다. 베이스기판(10)의 타면(10b)을 상당히 많이 식각해야 한다면, 이는 제조에 소요되는 시간의 증가를 가져오게 되며, 한편으로는 이미 패터닝이 완료된 베이스기판(10)의 제1홈 또는 제1트렌치(10c) 및/또는 제2홈 또는 제2트렌치(10d)가 손상되는 결과를 가져올 수도 있다. 따라서 제1홈 또는 제1트렌치(10c)의 깊이와 제2홈 또는 제2트렌치(10d)의 깊이의 합은 베이스기판(10)의 두께의 대략 80% 내지 90%보다 작지 않도록 하는 것이 바람직하다.On the other hand, when forming the first groove or the first trench 10c and the second groove or the second trench 10d in the base substrate 10 as described above with reference to FIG. 2, the first groove or the first trench 10d, It is preferable that the sum of the depth of the first trench 10c and the depth of the second trench 10d is about 80% to 90% of the thickness of the base substrate 10. [ If the sum of the depth of the first groove or first trench 10c and the depth of the second groove or second trench 10d is less than about 80% to 90% of the thickness of the base substrate 10, The resin 20 is exposed only when the other surface 10b of the base substrate 10 is etched considerably when the other surface 10b of the substrate 10 is etched. If the other surface 10b of the base substrate 10 has to be etched to a great extent, this will lead to an increase in the time required for manufacturing. On the other hand, the first groove or the first trench 10b of the base substrate 10, The first trench 10c and / or the second trench or second trench 10d may be damaged. Therefore, the sum of the depth of the first groove or the first trench 10c and the depth of the second groove or the second trench 10d is preferably not less than about 80% to 90% of the thickness of the base substrate 10 .

수지(20)는 제1홈 또는 제1트렌치(10c)를 채우는바, 이 전단계인 제1홈 또는 제1트렌치(10c)를 형성하는 단계와 제2홈 또는 제2트렌치(10d)를 형성하는 단계에서 제1홈 또는 제1트렌치(10c)의 폭(w1)이 제2홈 또는 제2트렌치(10d)의 폭(w2)보다 크게 할 수 있다. 이에 따라 빈 공간이 큰 부분을 수지(20)로 채움으로써, 도 5에 도시된 것과 같이 반도체 패키지 기판이 완성되었을 시 반도체 패키지 기판 내 빈 공간의 비율을 줄여 반도체 패키지 기판의 기계적 강도나 내구성 등을 향상시킬 수 있다.The resin 20 fills the first groove or the first trench 10c and forms a first groove or a first trench 10c and a second groove or a second trench 10d The width w1 of the first groove or the first trench 10c may be larger than the width w2 of the second groove or the second trench 10d. Accordingly, when the semiconductor package substrate is completed as shown in FIG. 5 by filling the portion having a large empty space with the resin 20, the ratio of the void space in the semiconductor package substrate is reduced to improve the mechanical strength and durability of the semiconductor package substrate. Can be improved.

물론 필요에 따라 추가적인 공정을 더 거칠 수도 있다. 예컨대 베이스기판(10)의 잔존하는 부분의 적어도 일부를 Au, Pd 등을 이용해 도금하거나, 베이스기판(10)의 잔존하는 부분의 적어도 일부에 OSP(organic solderbility preservative)코팅이 이루어지도록 할 수 있다. 이는 베이스기판(10)의 잔존하는 부분의 솔더 접착력을 높이기 위함이다.Of course, additional processing may be required if necessary. For example, at least a portion of the remaining portion of the base substrate 10 may be plated using Au, Pd, or the like, or an OSP (organic solderbility preservative) coating may be formed on at least a portion of the remaining portion of the base substrate 10. This is to increase the solder adhesion of the remaining portion of the base substrate 10.

이와 같이 제조된 반도체 패키지 기판의 경우, 도 5에 도시된 것과 같이 베이스기판(10)의 일면(10a)의 수지(20) 사이 부분의 패턴(12)과, 베이스기판(10)의 타면(10b)의 수지(20) 사이 부분의 패턴(14)이 상호 대응하도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 예컨대 본 발명의 다른 일 실시예에 따른 반도체 패키지 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들인 도 6 및 도 7에 도시된 것과 같이, 베이스기판(10)의 일면(10a)의 수지(20) 사이 부분의 패턴(12)과, 베이스기판(10)의 타면(10b)의 수지(20) 사이 부분의 패턴(14)이 적어도 일부는 상호 대응하지 않을 수도 있다.5, the pattern 12 between the resin 20 on one side 10a of the base substrate 10 and the pattern 12 on the other side 10b of the base substrate 10 ) Of the resin 20 can correspond to each other. However, the present invention is not limited thereto. 6 and 7, which are cross-sectional views schematically showing the steps of the method of manufacturing a semiconductor package substrate according to another embodiment of the present invention, the resin 20 of the one surface 10a of the base substrate 10, At least a part of the pattern 12 between the part of the base substrate 10 and the part between the resin 20 of the other surface 10b of the base substrate 10 may not correspond to each other.

즉, 도 6에 도시된 것과 같이 베이스기판(10)의 일면(10a) 상의 제1홈 또는 제1트렌치(10c)와 베이스기판(10)의 타면(10b) 상의 제2홈 또는 제2트렌치(10d)의 적어도 일부가 상호 대응하지 않도록 형성한 후, 베이스기판(10)의 제1홈 또는 제1트렌치(10c)를 수지(20)로 채우고 베이스기판(10)의 타면(10b)을 식각하여 도 7에 도시된 것과 같이 수지(20)가 드러나게 할 경우, 베이스기판(10)의 일면(10a)의 수지(20) 사이 부분의 패턴(12)과 베이스기판(10)의 타면(10b)의 수지(20) 사이 부분의 패턴(14)의 일부는 상호 대응하지 않게 된다. 이와 같이 본 실시예에 따른 반도체 패키지 기판 제조방법에 따르면, 공정을 단순화하면서도 상부 패턴과 하부 패턴의 형상을 다양하게 할 수 있다. 6, a first groove or a first trench 10c on one surface 10a of the base substrate 10 and a second trench or a second trench 10c on the other surface 10b of the base substrate 10 The first grooves or the first trenches 10c of the base substrate 10 are filled with the resin 20 and the other surface 10b of the base substrate 10 is etched 7, when the resin 20 is exposed, the pattern 12 of the portion between the resin 20 on one surface 10a of the base substrate 10 and the surface of the other surface 10b of the base substrate 10 A part of the pattern 14 in the portion between the resin 20 does not correspond to each other. As described above, according to the method of manufacturing a semiconductor package substrate according to this embodiment, the upper and lower patterns can be formed in various shapes while simplifying the process.

도 8은 본 발명의 다른 일 실시예에 따른 반도체 패키지 기판 제조방법에 의해 제조된 반도체 패키지 기판의 일부를 개략적으로 도시하는 단면도이다. 도 8에 도시된 것과 같이, 베이스기판(10)의 일면에 있어서 베이스기판(10)의 일면의 잔존하는 부분(볼 랜드 면, ball land surface)이 수지(20)의 외측면이 보다 돌출되도록 할 수 있다. 이를 통해 베이스기판(10)의 일면의 잔존하는 부분에 추후 솔더볼을 접착할 시, 솔더볼과 베이스기판(10)의 일면의 잔존하는 부분의 접착이 확실하게 이루어지도록 할 수 있다.8 is a cross-sectional view schematically showing a part of a semiconductor package substrate manufactured by a method of manufacturing a semiconductor package substrate according to another embodiment of the present invention. 8, the remaining portion (ball land surface) of one surface of the base substrate 10 on one side of the base substrate 10 may be formed so that the outer surface of the resin 20 is more protruded . When the solder ball is later attached to the remaining portion of the one surface of the base substrate 10, the solder ball and the remaining portion of the one surface of the base substrate 10 can be reliably adhered to each other.

이를 위해, 황산 베이스의 에칭액을 이용할 수 있다. 즉, 황산 베이스에 에칭액을 이용해 수지(20)의 외측면의 일부를 제거함으로써, 베이스기판(10)의 일면에 있어서 베이스기판(10)의 일면의 잔존하는 부분이 수지(20)의 외측면이 보다 돌출되도록 할 수 있다. 이와 같이 황산 베이스의 에칭액을 이용하여 수지(20)의 외측면의 일부를 제거하는 것은 베이스기판(10)의 타면(10b)을 식각하기 전에 이루어지도록 할 수 있다. 만일 홈 또는 트렌치(10c)를 채운 수지(20)가 드러나도록 베이스기판(10)의 타면(10b)을 식각한 후에 베이스기판(10)의 일면(10a)에 있어서 수지(20)의 외측면 일부를 제거하게 되면, 이 과정에서 베이스기판(10)의 타면(10b)의 패터닝이 손상되거나 타면(10b)에 있어서 수지(20)의 외측면까지 제거되는 등의 문제점이 발생할 수 있기 때문이다.For this, an etching solution of a sulfuric acid base can be used. That is, a part of the outer surface of the resin 20 is removed by using an etching solution in the base of sulfuric acid, so that the remaining part of the one surface of the base substrate 10 on one surface of the base substrate 10 is covered with the outer surface of the resin 20 As shown in Fig. The removal of a part of the outer surface of the resin 20 using the etching solution of the sulfuric acid base can be performed before etching the other surface 10b of the base substrate 10. The other surface 10b of the base substrate 10 is etched so that the resin 20 filling the groove or the trench 10c is exposed and then a part of the outer surface of the resin 20 on the one surface 10a of the base substrate 10 The patterning of the other surface 10b of the base substrate 10 may be damaged or the outer surface of the resin 20 may be removed at the other surface 10b.

지금까지는 반도체 패키지 기판 제조방법에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이와 같은 제조방법을 이용해 제조된 반도체 패키지 기판 역시 본 발명의 범위에 속한다고 할 것이다.Although the semiconductor package substrate manufacturing method has been described so far, the present invention is not limited thereto. For example, a semiconductor package substrate manufactured using such a manufacturing method is also within the scope of the present invention.

이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art . Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

10: 베이스기판 10a: 베이스기판의 일면
10b: 베이스기판의 타면 10c: 제1홈 또는 제1트렌치
10d: 제2홈 또는 제2트렌치 20: 수지10: Base substrate 10a: One surface of the base substrate
10b: the other surface of the base substrate 10c: the first groove or the first trench
10d: second groove or second trench 20: resin

Claims (7)

전도성 소재의 베이스기판의 일면에 제1홈 또는 제1트렌치를 형성하는 단계;
전도성 소재의 베이스기판의 타면에 제2홈 또는 제2트렌치를 형성하는 단계;
제1홈 또는 제1트렌치를 수지로 충진하는 단계; 및
제1홈 또는 제1트렌치를 채운 수지가 드러나도록 베이스기판의 타면을 식각하는 단계;
를 포함하는, 반도체 패키지 기판 제조방법.Forming a first trench or a first trench on one surface of a base substrate of a conductive material;
Forming a second trench or a second trench on the other surface of the base substrate of the conductive material;
Filling the first groove or the first trench with a resin; And
Etching the other surface of the base substrate so that the resin filling the first trench or the first trench is exposed;
Wherein the semiconductor package substrate is a semiconductor package. 제1항에 있어서,
상기 제1홈 또는 제1트렌치를 형성하는 단계와 상기 제2홈 또는 제2트렌치를 형성하는 단계들은, 제1홈 또는 제1트렌치의 폭과 제2홈 또는 제2트렌치의 폭이 상이하도록 형성하는 단계들인, 반도체 패키지 기판 제조방법.The method according to claim 1,
The step of forming the first groove or the first trench and the step of forming the second groove or the second trench are formed such that the width of the first groove or the first trench is different from the width of the second groove or the second trench Wherein the step of forming the semiconductor package substrate comprises the steps of: 제2항에 있어서,
상기 제1홈 또는 제1트렌치를 형성하는 단계와 상기 제2홈 또는 제2트렌치를 형성하는 단계들은, 제1홈 또는 제1트렌치의 폭이 제2홈 또는 제2트렌치의 폭보다 크도록 형성하는 단계들인, 반도체 패키지 기판 제조방법.3. The method of claim 2,
The step of forming the first groove or the first trench and the step of forming the second groove or the second trench are formed such that the width of the first groove or the first trench is larger than the width of the second groove or the second trench Wherein the step of forming the semiconductor package substrate comprises the steps of: 제2항에 있어서,
상기 제1홈 또는 제1트렌치를 형성하는 단계와 상기 제2홈 또는 제2트렌치를 형성하는 단계들은, 제1홈 또는 제1트렌치와 제2홈 또는 제2트렌치가 상호 대응하도록 형성하는 단계들인, 반도체 패키지 기판 제조방법.3. The method of claim 2,
The step of forming the first groove or the first trench and the step of forming the second groove or the second trench are steps of forming the first groove or the first trench and the second groove or the second trench to correspond to each other , A method of manufacturing a semiconductor package substrate. 제1항에 있어서,
상기 베이스기판의 타면을 식각하는 단계는, 베이스기판의 타면을 전면(全面)식각하는 단계인, 반도체 패키지 기판 제조방법.The method according to claim 1,
Wherein the step of etching the other surface of the base substrate is a step of etching the entire surface of the other surface of the base substrate. 제5항에 있어서,
상기 베이스기판의 타면을 식각하는 단계는, 베이스기판의 타면의 수지 사이 부분의 패턴이 베이스기판의 일면의 수지 사이 부분의 패턴에 대응하도록, 베이스기판의 타면을 식각하는 단계인, 반도체 패키지 기판 제조방법.6. The method of claim 5,
Wherein the step of etching the other surface of the base substrate is a step of etching the other surface of the base substrate so that a pattern of a portion between the resin on the other surface of the base substrate corresponds to a pattern of a portion between the resin on one surface of the base substrate, Way. 제1항 내지 제6항 중 어느 한 항의 제조방법으로 제조된 반도체 패키지 기판.A semiconductor package substrate manufactured by the manufacturing method according to any one of claims 1 to 6.
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