KR20150079806A - Mram 셀을 연결하는 구조 - Google Patents
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Abstract
메모리 디바이스는 복수의 자성 랜덤 액세스 메모리(MRAM) 셀을 포함하는 자성층, 제 1 전도층, 복수의 MRAM 셀에 포함된 MRAM 셀을 연결하는 스트랩, 및 제 2 전도층을 포함한다. 제 1 전도층은 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 부분, 및 복수의 MRAM 셀 중 적어도 하나에 데이터를 기록하도록 구성된 필드 라인을 포함한다. 제 2 전도층은 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 상호연결부를 포함하고, 자성층은 제 1 전도층과 제 2 전도층 사이에 배치된다. 복수의 MRAM 셀 중 적어도 하나는 제 2 전도층 및 스트랩에 직접 부착된다.
Description
관련 출원에 대한 교차 참조
본 출원은 2012년 10월 22일 출원된 미국 특허 출원 번호 13/657,708에 대한 우선권을 주장하고, 그 내용은 본원에서 참조로써 통합된다.
기술 분야
본 발명은 일반적으로 메모리 디바이스에 관한 것이다. 더 구체적으로, 본 발명은 자성 랜덤 액세스 메모리("MRAM") 셀 및 MRAM 셀을 연결하는 연관 구조를 갖는 메모리 디바이스에 관한 것이다.
MRAM 디바이스는 주변 온도에서의 강한 자기저항을 갖는 자성 터널 접합을 발견하는 측면에서, 증가하는 관심의 대상이 되고 있다. MRAM 디바이스는 더 빠른 속도의 기록 및 판독, 비휘발성, 및 전리 방사선(ionizing radiations)에 대한 둔감성과 같은, 다수의 장점을 제공한다. 결과적으로, MRAM 디바이스는, 동적 랜덤 액세스 메모리 디바이스 및 플래쉬 메모리 디바이스와 같이, 캐패시터의 충전 상태에 기반하는 메모리 디바이스를 점점 대체하고 있는 중이다.
통상적인 구현예에서, MRAM 디바이스는 MRAM 셀의 어레이를 포함하고, 이들의 각각은 박막 절연층에 의해 분리된 한 쌍의 강자성층으로 형성된 자성 터널 접합을 포함한다. 소위 기준층으로 지칭되는, 하나의 강자성층은 고정된 방향으로의 자화를 특징으로 하고, 소위 저장층으로 지칭되는, 다른 강자성층은, 예를 들어, 자기장을 인가함으로써, 디바이스의 기록에 따라 변하는 방향으로의 자화를 특징으로 한다. 기준층 및 저장층의 개별적인 자화가 반평행일 때, 자성 터널 접합의 저항은 크고, 즉, 고 논리 상태 "1"에 대응하는 저항 값 Rmax를 갖는다. 반면, 개별적인 자화가 평행일 때, 자성 터널 접합의 저항은 작고, 즉, 저 논리 상태 "0"에 대응하는 저항 값 Rmax를 갖는다. MRAM 셀의 논리 상태는 이의 저항 값을, 기준 셀 또는 기준 셀의 그룹으로부터 유도되며 고 논리 상태 "1"과 저 논리 상태 "0"의 저항 값 사이의 중간 저항 값을 나타내는, 기준 저항 값 Rref와 비교함으로써 판독된다.
통상적인 MRAM 셀에서, 기준층은 반강자성층의 임계 온도 TBR을 특징으로 하는 인접한 반강자성층에 의해 일반적으로 교환 바이어스(exchange biased)된다. 임계 온도 TBR 미만에서, 기준층의 자화는 반강자성층의 교환 바이어스에 의해 피닝(pinned)되어서, 고정된 방향으로 기준층의 자화를 유지한다. 임계 온도 TBR 초과에서, 교환 바이어스는 실질적으로 소멸하여, 기준층의 자화를 언피닝(unpinning)한다. 결과적으로, 데이터 손실을 회피하기 위해, 통상적인 MRAM 셀의 동작 온도 윈도우는 임계 온도 TBR에 의해 정의되는 상위 바운드를 갖는다.
온도 지원형 스위칭(thermally assisted switching)("TAS")에 대해 구현된 MRAM 셀의 경우에, 저장층은 또한 저장층에 인접하고 임계 온도 TBR 보다 더 작은 임계 온도 TBS를 특징으로 하는 다른 반강자성층에 의해 일반적으로 교환 바이어스된다. 임계 온도 TBS 미만에서, 저장층의 자화는 교환 바이어스에 의해 피닝되어서, 저장층의 기록을 금지한다. 기록은 MRAM 셀을 임계 온도 TBS 초과(그러나 TBR 미만)에서 MRAM 셀을 가열함으로써 수행되어서, 예를 들어, 자기장을 인가함으로써 기록을 가능하게 하도록 저장층의 자화를 언피닝한다. MRAM 셀은 또한 인가된 자기장으로 임계 온도 TBS 미만으로 냉각되어서, 저장층의 자화가 기록된 방향으로 "냉동"된다.
다수의 장점을 제공하는 반면, 통상적인 TAS 타입 MRAM 디바이스는 특정 결함을 겪는다. 특히, 기록 동작 온도 윈도우는 TBR-TBS 로 정의되고, 따라서, 상단에서의 임계 온도 TBR 및 하단에서의 임계 온도 TBS 로 바운딩된다. 교환 바이어스를 위한 반강자성 재료에 대한 실질적인 제한 때문에, 기록 동작 온도 윈도우는, 예를 들어, 200℃ 미만 또는 150℃ 미만의 범위로 다소 제한될 수 있다. 또한, TAS 타입 MRAM 셀의 어레이의 경우에, 제조 가변성 때문에 개별적인 셀의 특성은 어레이마다 변할 수 있다. 이 가변성은 어레이에 대한 임계 온도 TBR 및 TBS 의 분산을 야기할 수 있어서, 예를 들어, 합이 ±30℃까지 될 수 있어서, 기록 동작 온도 윈도우를 더 감소시킬 수 있다. 또한, 이 가변성은 어레이마다 자성 터널 접합의 저항에 영향을 줄 수 있고 어레이에 대한 저항 값 Rmin 및 Rmax의 분산을 야기할 수 있어서, 판독 중 개별적인 셀의 측정된 저항 값과 기준 저항 값 Rref 사이의 비교를 어렵게 만든다. 결과적으로, 제조 중에 엄격한 허용치 제어가 필요할 수 있고, 이 엄격한 허용량 제어는 더 낮은 제조 수율 및 더 높은 제조 비용으로 나타난다.
이 배경기술에 대하여 본원에 개시된 메모리 디바이스 및 관련 방법을 개발해야할 필요성이 발생할 것이다.
본 발명의 일 양상은 복수의 자성 랜덤 액세스 메모리(MRAM) 셀, 제 1 전도층, 제 1 비아, 제 1 스트랩을 포함하는 층, 및 제 2 전도층을 포함하는 자성층을 포함하는 개량된 장치를 포함한다. 제 1 전도층은 복수의 MRAM 셀에 전기적으로 연결되는 제 1 전도 부분, 및 복수의 MRAM 셀 중 적어도 하나에 데이터를 기록하도록 구성된 제 1 필드 라인을 포함한다. 제 1 스트랩은 제 1 비아로부터 제 1 MRAM 셀로 연장한다. 제 1 비아는 제 1 전도 부분으로부터 제 1 스트랩으로 연장한다. 제 2 전도층은 제 1 MRAM 셀과 제 2 MRAM 셀 사이에서 연장되는 제 1 전도 상호연결부를 포함한다. 이 개량은, (1) 제 1 전도 부분으로부터 제 2 전도층으로 연장되는 제 2 비아―제 2 비아는 제 1 비아를 대체함―와, (2) 제 1 MRAM 셀로부터 제 2 비아로 연장되고 스트랩을 바이패싱하는 제 2 전도 상호연결부―제 2 전도 상호연결부는 제 1 전도 상호연결부를 대체함―와, (3) 제 1 MRAM 셀로부터 제 2 MRAM 셀로 연장되는 제 2 스트랩―제 2 스트랩은 제 1 스트랩을 대체함―을 포함한다.
본 발명의 다른 양상은 메모리 디바이스에 관한 것이다. 일 실시예에서, 메모리 디바이스는 복수의 자성 랜덤 액세스 메모리(MRAM) 셀, 제 1 전도층, 및 제 2 전도층을 포함한다. 제 1 전도층은 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 부분, 및 복수의 MRAM 셀 중 적어도 하나에 데이터를 기록하도록 구성된 필드 라인을 포함한다. 제 2 전도층은 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 상호연결부를 포함한다. 자성층은 제 1 전도층과 제 2 전도층 사이에 배치된다. 적어도 하나의 비아는 제 1 전도층과 제 2 전도층 사이에서 연장한다. 자성층과 제 1 전도층 사이에서 연장되는 임의의 비아 없이, 그리고 자성층과 제 2 전도층 사이에서 연장되는 임의의 비아 없이, 자성층은 적어도 하나의 비아를 통해 제 1 전도층의 전도 부분에 전기적으로 연결된다.
다른 실시예에서, 메모리 디바이스는 복수의 자성 랜덤 액세스 메모리(MRAM) 셀을 포함하는 자성층, 제 1 전도층, 복수의 MRAM 셀에 포함된 MRAM 셀을 연결하는 스트랩, 및 제 2 전도층을 포함한다. 제 1 전도층은 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 부분, 및 복수의 MRAM 셀 중 적어도 하나에 데이터를 기록하도록 구성된 필드 라인을 포함한다. 제 2 전도층은 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 상호연결부를 포함하고, 자성층은 제 1 전도층과 제 2 전도층 사이에 배치된다. 복수의 MRAM 셀 중 적어도 하나는 제 2 전도층 및 스트랩에 직접 부착된다.
본 발명의 일부 실시예의 특성 및 목적의 더 양호한 이해를 위해, 다음의 상세한 설명에 대한 참조가 첨부한 도면과 함께 취해진다.
도 1은 종래 기술에 따른, MRAM 셀을 포함하는 메모리 셀을 도시한다.
도 2는 종래 기술에 따른, 수직 스택으로 배열되는 다수의 직렬 상호접속된 MRAM 셀을 포함하는 메모리 디바이스를 도시한다.
도 3은 종래 기술에 따른, 수평 어레이로 배열되는 다수의 직렬 상호접속된 MRAM 셀을 포함하는 메모리 디바이스를 도시한다.
도 4는 본 발명의 실시예에 따른, 수평 어레이로 배열되는 다수의 직렬 상호접속된 MRAM 셀을 포함하는 메모리 디바이스를 도시한다.
도 5는 본 발명의 다른 실시예에 따른, 수평 어레이로 배열되는 다수의 직렬 상호접속된 MRAM 셀을 포함하는 메모리 디바이스를 도시한다.
도 1은 종래 기술에 따른, MRAM 셀을 포함하는 메모리 셀을 도시한다.
도 2는 종래 기술에 따른, 수직 스택으로 배열되는 다수의 직렬 상호접속된 MRAM 셀을 포함하는 메모리 디바이스를 도시한다.
도 3은 종래 기술에 따른, 수평 어레이로 배열되는 다수의 직렬 상호접속된 MRAM 셀을 포함하는 메모리 디바이스를 도시한다.
도 4는 본 발명의 실시예에 따른, 수평 어레이로 배열되는 다수의 직렬 상호접속된 MRAM 셀을 포함하는 메모리 디바이스를 도시한다.
도 5는 본 발명의 다른 실시예에 따른, 수평 어레이로 배열되는 다수의 직렬 상호접속된 MRAM 셀을 포함하는 메모리 디바이스를 도시한다.
정의
다음의 정의는 본 발명의 일부 실시예에 대해 설명된 양상들 중 일부에 적용한다. 이들 정의는 또한 본원에 대해 부연할 수 있다.
본원에서 사용된 바와 같이, 콘텍스트가 달리 명확하게 지시하지 않는다면 단수형 용어 "a", "an" 및 "the"는 복수형 지시 대상을 포함한다. 따라서, 예를 들어, 콘텍스트가 달리 명확하게 지시하지 않는다면 객체에 대한 참조는 다수의 객체를 포함할 수 있다.
본원에서 사용된 바와 같이, 용어 "세트"는 하나 이상의 객체의 집합을 지칭한다. 따라서, 예를 들어, 객체의 세트는 단일 객체 또는 다수의 객체를 포함할 수 있다. 객체의 세트는 또한 세트의 구성 요소로 지칭될 수 있다. 객체의 세트는 동일한 것이거나 상이한 것이 될 수 있다. 일부 경우에, 객체의 세트는 하나 이상의 공통 특성을 공유할 수 있다.
본원에서 사용된 바와 같이, 용어 "실질적으로" 및 "실질적"은 상당한 정도 또는 규모를 지칭한다. 이벤트 또는 상황과 함께 사용될 때, 본원에서 설명된 실시예의 통상적인 제조 허용치 또는 가변성을 설명하는 것과 같이, 용어는 이벤트나 상황이 정확하게 발생하는 경우뿐만 아니라 이벤트나 상황이 근접하게 발생하는 경우를 지칭할 수 있다.
본원에서 사용된 바와 같이, 용어 "인접한"은 근처 또는 부근이 되는 것을 지칭한다. 인접한 객체는 서로 이격될 수 있거나 서로 실제적 또는 직접적 접촉을 할 수 있다. 일부 경우에, 인접한 객체는 서로 통합하여 형성될 수 있다.
본원에서 사용된 바와 같이, 용어 "연결하다", "연결된" 및 "연결"은 동작적인 결합 또는 연결을 지칭한다. 연결된 객체는 예를 들어, 객체의 다른 세트를 통해, 서로 직접적으로 연결될 수 있거나 서로 간접적으로 연결될 수 있다.
본원에서 사용된 바와 같이, 용어 "주요 그룹 원소"는 임의의 그룹 IA(또는 그룹 1), 그룹 IIA(또는 그룹 2), 그룹 IIIA(또는 그룹 13), 그룹 IVA(또는 그룹 14), 그룹 VA(또는 그룹 15), 그룹 VIA(또는 그룹 16), 그룹 VIIA(또는 그룹 17), 및 그룹 VIIIA(또는 그룹 18)의 화학원소를 지칭한다. 주요 그룹 원소는 또한 종종 s-블록 원소 또는 p-블록 원소로서 지칭된다.
본원에서 사용된 바와 같이, 용어 "전이 금속"은 임의의 그룹 IVB(또는 그룹 4), 그룹 VB(또는 그룹 5), 그룹 VIB(또는 그룹 6), 그룹 VIIB(또는 그룹 7), 그룹 VIIIB(또는 그룹 8,9, 및 10), 그룹 IB(또는 그룹 11), 및 그룹 IIB(또는 그룹 12)의 화학원소를 지칭한다. 전이 금속은 또한 종종 d-블록 원소로서 지칭된다.
본원에서 사용된 바와 같이, 용어 "희토류 원소"는 임의의 Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu를 지칭한다.
본 발명의
실시예의
상세한 설명
먼저 도 1을 참조하면, 종래 기술에 따른, MRAM 셀을 포함하는 메모리 디바이스를 도시한다. 도시된 실시예에서, 메모리 디바이스는 MRAM 셀(102)을 포함하는 MRAM 디바이스(100)이다. 표현의 가능함을 위해 그리고 MRAM 디바이스(100) 및 다른 MRAM 디바이스의 특정 장점 및 기능을 유도하기 위해, 비록 다수의 MRAM 셀이 예를 들어, 상호연결된 방식으로 포함될 수 있음이 고려되지만, 단일 MRAM 셀(102)이 도 1에 도시된다.
도시된 실시예에서, MRAM 셀(102)은 자기 기준(self-referenced) 동작에 대해 구현되고, 여기서 판독 동작은 MRAM 셀(102) 내에서 자화의 상대적인 정렬에 기초하여 수행되며 기준 셀 또는 기준 셀의 그룹의 외부 저항 값에 대한 비교를 필요로 하지 않는다. 이하에서 더 설명되는 바와 같이, MRAM 셀(102)의 자기 기준 구현은 고정된 자화를 갖는 기준층의 생략을 가능하게 하고, 따라서, 임계 온도 TBR이 없이, 또는 무관하게 MRAM 셀(102)의 동작을 가능하게 한다. 이러한 방식으로, MRAM 디바이스(100)의 동작 온도 윈도우는 예를 들어, 높은 주변 온도 하에서의 동작을 가능하게 하거나 더 빠른 속도의 기록을 가능하게 하도록 크게 확장될 수 있다. 또한, MRAM 디바이스(100)는 제조 변동성에 대한 더 큰 둔감성이 가능할 수 있어서, 제조 수율을 증가시키고 제조 비용을 낮출 수 있다. 또한, 이하에서 더 자세하게 설명되는 바와 같이, MRAM 셀(102)의 자기 기준 구현은 MRAM 셀(102)이 수직 스택 또는 수평 어레이로 유사하게 구현되는 다른 MRAM 셀과 상호연결되는 것을 가능하게 한다.
MRAM 셀(102)은 자성 터널 접합으로서 구현되고, 감지층(104), 저장층(106), 및 감지층(104)과 저장층(106) 사이에 배치되는 스페이서층(108)을 포함한다. MRAM 셀(102)의 다른 구현예가 고려된다. 예를 들어, 감지층(104) 위에 배치된 저장층(106)으로, 감지층(104) 및 저장층(106)의 상대적인 위치가 반전될 수 있다.
감지층(104) 및 저장층(106)의 각각은, 자성 재료 및, 특히, 강자성 타입의 자성 재료로 형성되거나, 이를 포함한다. 강자성 재료는 특정 보자력(coercivity)을 갖는 실질적으로 평면인 자화를 특징으로 할 수 있고, 이는 한 방향으로 포화되도록 유도된 이후에 자화를 반전시키는 자기장의 크기를 나타낸다. 일반적으로, 감지층(104) 및 저장층(106)은 동일한 강자성 재료 또는 상이한 강자성 재료를 포함할 수 있다. 도 1에 도시된 바와 같이, 감지층(104)은 연강자성 재료, 즉, 약 0.01 에르스텟(oersted) 보다 크지 않은 것과 같은 상대적으로 낮은 보자력을 갖는 것을 포함하고, 반면 저장층(106)은 강한 강자성 재료, 즉, 약 0.01 에르스텟 보다 큰 것과 같은 상대적으로 높은 보자력을 갖는 것을 포함한다. 이러한 방식으로, 감지층(104)의 자화는 판독 동작 중에 저강도 자기장 하에서 쉽게 변할 수 있고, 반면 저장층(106)의 자화는 안정하게 유지된다. 적합한 강자성 재료는 전이 금속, 희토류 원소, 및 주요 그룹 원소를 사용하거나 사용하지 않는 이들의 합금을 포함한다. 예를 들어, 적합한 강자성 재료는 철("Fe"), 코발트("Co"), 니켈("Ni"), 및 퍼멀로이(또는 Ni80Fe20)와 같은 이들의 합금, 니켈, 철 및 붕소("B") 기반 합금, Co90Fe10, 및 Co, Fe, 및 B 기반 합금을 포함한다. 일부 경우에, Ni 및 Fe(및 선택적으로 B) 기반 합금은 Co 및 Fe(및 선택적으로 B) 기반 합금 보다 더 작은 보자력을 가질 수 있다. 감지층(104) 및 저장층(106)의 각각의 두께는 약 1㎚ 내지 약 20㎚ 또는 약 1㎚ 내지 약 10㎚와 같은, 나노미터("㎚") 범위로 존재할 수 있다. 감지층(104) 및 저장층(106)의 다른 구현예가 고려된다. 예를 들어, 감지층(104) 및 저장층(106) 중 하나 또는 모두는 소위 합성 반강자성층의 것들과 유사한 방식으로 다수의 서브층을 포함할 수 있다.
스페이서층(108)은 터널 배리어(tunnel barrier)로서 동작하고, 절연 재료로 구성되거나 이를 포함한다. 적합한 절연 재료는 산화 알루미늄(예를 들어, Al2O3) 및 산화 마그네슘(예를 들어, MgO)와 같은, 산화물을 포함한다. 스페이서층(108)의 두께는 약 1㎚ 내지 약 10㎚와 같은 ㎚ 범위로 존재할 수 있다.
도시된 실시예에서, MRAM 셀(102)은 논리 상태의 쌍 중 하나에 대응하는 데이터를 저장하도록 구현된다. 즉, 비록 다수의 비트 데이터 값을 저장하는 다수의 비트 구현예가 또한 고려되지만, MRAM 셀(102)은 단일 비트 데이터 값을 저장하는 단일 비트 셀이다. MRAM 셀(102)의 단일 비트 구현예에 따라, 저장층(106)은 논리 상태의 쌍에 대응하는 방향의 쌍 사이에서 스위칭가능한 저장 자화(a storage magnetization)를 갖는다. 도 1을 참조하면, MRAM 셀(102)은 또한 저장층(106)에 인접하게 배치된, 피닝층(110)을 포함하고, 교환 바이어스를 통해, 피닝층(110) 내부 또는 근처의 온도가 차단 온도, 닐 온도(a Neel temperature), 또는 다른 임계 온도와 같은, 임계 온도 TBS 보다 낮을 때 방향의 쌍 중 특정한 하나를 따라 저장 자화를 안정화시킨다. 피닝층(110)은 온도가 임계 온도 TBS에 있거나, 이를 초과할 때 저장 자화 방향을 언피닝, 또는 연결해제하여, 저장 자화 방향이 방향의 쌍 중 다른 하나로 스위칭되는 것을 가능하게 한다. 반대로, 이러한 피닝층은 감지층(104) 근처에서 생략되고, 그 결과로, 감지층(104)은 교환 바이어스(exchange bias)의 실질적인 부재에 의해, 언피닝되고 쉽게 변하는 감지 자화 방향을 갖는다. 피닝층(110)은 자성 재료 및, 특히, 반강자성 타입의 자성 재료로 형성되거나, 이를 포함한다. 적합한 반강자성 재료는 전이 금속 및 이들의 합금을 포함한다. 예를 들어, 적합한 반강자성 재료는 이리듐("Ir") 및 망간("Mn") 기반 합금(예를 들어, IrMn), Fe 및 Mn 기반 합금(예를 들어, FeMn), 백금("Pt") 및 Mn 기반 합금(예를 들어, PtMn), 및 Ni 및 Mn 기반 합금(예를 들어, NiMn)과 같은 Mn 기반 합금을 포함한다. 일부 경우에, Ir 및 Mn 기반(또는 Fe 및 Mn 기반) 합금의 임계 온도 TBS는 약 120℃ 내지 약 220℃ 또는 약 150℃ 내지 약 200℃의 범위로 존재할 수 있고, 약 300℃ 내지 약 350℃의 범위로 존재할 수 있는, Pt 및 Mn 기반(또는 Ni 및 Mn 기반) 합금의 임계 온도 TBS 보다 작을 수 있다. 감지 자화 방향이 언피닝되기 때문에, 동작 온도 윈도우의 상위 바운드를 설정할 임계 온도 TBR 없이 또는 TBR 과 무관하게 임계 온도 TBS가 원하는 적용예에 적응하도록 선택될 수 있다.
여전히 도 1을 참조하면, MRAM 디바이스(100)는 또한 기록 및 판독 기능을 제공하는 트레이스(또는 스트립 컨덕터)의 세트를 포함한다. 특히, 비트 라인(116)은 감지층(104)의 측면 상의 MRAM 셀(102)에 전기적으로 연결되고, 저장층(106)의 측면 상의 MRAM 셀(102) 아래에 배치되어 자기적으로 연결되는, 필드 라인(112)에 대해 실질적으로 평행이 될 수 있다. 도시된 실시예에서, 필드 라인(112)은 필드 라인(112)의 측면 및 저면에 인접한 필드 라인(112)의 외부를 형성하고 MRAM 셀(102)을 향해 자기장을 집중시키는 역할을 하는 클래딩(114)를 포함한다. 클래딩(114)은 자성 재료 및, 특히, 강자성 타입의 자성 재료로 형성되거나, 이를 포함한다. MRAM 디바이스(100)는, 스트랩(120)을 통해, 저장층(106)의 측면 상의 MRAM 셀(102)에 전기적으로 연결되는 트랜지스터(118)를 더 포함한다. 트랜지스터(118)는 차단 모드(오프)와 포화 모드(온) 사이에서 스위칭가능하여서, MRAM 셀(102)을 통과하는 전류의 흐름을 가능하게 한다.
TAS 타입 기록 동작 동안, 포화 모드인 트랜지스터(118)에 의해, 비트 라인(116)을 통해 MRAM 셀(102)을 통과하는 가열 전류를 인가함으로써 MRAM 셀(102)이 가열된다. MRAM 셀(102)은 피닝층(110)의 임계 온도 TBS 초과 온도로 가열되어서, 저장층(106)의 자화가 언피닝된다. 단시간 지연과 동시에 또는 이후에, 필드 라인(112)은 초기 방향으로부터 다른 방향으로 저장 자화를 스위칭하기 위해 기록 자기장(122)을 유도하도록 활성화된다. 특히, 기록 전류는 필드 라인(112)을 통해 인가되어 이에 따라 저장 자화 방향을 스위칭하도록 기록 자기장(122)을 유도한다. 저장 자화 방향은 기록 자기장(122)을 따라 정렬될 수 있기 때문에, 저장 자화 방향은 기록 인코딩 스킴을 따라 다수의 방향들 사이에서 스위칭될 수 있다. 한가지 가능한 기록 인코딩 스킴은 약 180˚만큼 이동되는 방향의 쌍으로 구현되어서, 논리 상태 "0"은 방향의 쌍 중 하나에 할당되고, 논리 상태 "1"은 방향의 쌍 중 다른 하나에 할당된다.
저장 자화가 기록된 방향으로 스위칭되면, 트랜지스터(118)는 MRAM 셀(102)을 통과하는 전류 흐름을 억제하도록 차단 모드로 스위칭되어서, MRAM 셀(102)을 냉각시킨다. 기록 자기장(122)은 MRAM 셀(102)의 냉각 동안 유지될 수 있고, MRAM 셀(102)이 피닝층(110)의 임계 온도 TBS 미만으로 냉각되면 비활성화될 수 있다. 저장 자화 방향이 피닝층(110)의 교환 바이어스에 의해 피닝되기 때문에, 이의 배향은 안정하게 유지되어서 기록된 데이터를 보유한다.
기록 동작의 다른 구현예가 고려된다. 예를 들어, MRAM 셀(102)은 약 1.5 이상과 같은 상대적으로 높은 종횡비(aspect ratio)를 갖는 이방성 형상으로 구현될 수 있다. MRAM 셀(102)의 이러한 이방성 형상 구현예에서, 피닝층(110)을 필요로 하는 것 없이, 저장 자화 방향이 스위칭될 수 있고 안정하게 유지될 수 있다. 다른 예시에서, 기록 동작은 소위 스핀 전달 토크("STT") 효과를 사용하여, 비트 라인(116)을 통해 MRAM 셀(102)을 통과하는 기록 전류를 인가함으로써 수행될 수 있다. 이러한 STT 타입 기록 동작에서, 기록 전류는 편광 자성층(도시되지 않음) 또는 감지층(104)을 통과함으로써 편광되는 스핀이 될 수 있고, 저장층(106)의 자화는 기록 전류의 스핀 편광된 배향에 따라 스위칭될 수 있다. 예를 들어, MRAM 셀(102)을 임계 온도 TBS 초과로 가열하고 또한 MRAM 셀(102)을 통과하는 스핀 편광된 기록 전류를 인가함으로써, 스핀 편광된 기록 전류에 의한 저장층 자화의 스위칭은 TAS 타입 기록 동작과 조합될 수 있다.
MRAM 셀(102)의 판독 동작 동안, 필드 라인(112)은 감지층(104)의 자화를 변화시키위해 판독 자기장(124)을 유도하도록 활성화된다. 특히, 판독 전류는 필드 라인(112)을 통과하여 인가되어 이에 따라 감지 자화 방향을 변화시키도록 판독 자기장(124)을 유도한다. 감지층(104)은 교환 바이어스가 적거나 없기 때문에, 감지 자화 방향은 저강도 자기장 하에서 그리고 임계 온도 TBS 미만의 온도에서 쉽게 변할 수 있는 반면, 저장 자화는 기록된 방향으로 안정하게 유지된다.
특정 구현예에 대해, MRAM 셀(102)의 판독 동작은 다수의 판독 주기로 수행되고, 여기서 필드 라인(112)은 기록 인코딩 스킴과 호환가능한 판독 자기장(124)을 유도하도록 활성화된다. 감지 자화 방향이 판독 자기장(124)에 따라 정렬될 수 있기 때문에, 예를 들어, 방향의 쌍이 약 180°만큼 이동되는 것과 같이, 기록 인코딩 스킴에 따라 다수의 방향들 사이에서 감지 자화 방향이 연속적으로 스위칭될 수 있다. 이러한 방식으로, 감지 자화는 기록 인코딩 스킴의 방향의 쌍 중 하나에 대응하는, 초기 방향으로부터 기록 인코딩 스킴의 방향의 쌍 중 다른 하나에 대응하는, 다른 방향으로 스위칭될 수 있다.
각각의 판독 주기의 부분으로서, 포화 모드인 트랜지스터(118)에 의해, 비트 라인(116)을 통해 MRAM 셀(102)을 통과하는 감지 전류를 인가함으로써 감지 자화 방향과 저장 자화 방향 사이에서 정렬의 정도가 결정된다. 감지 전류가 인가될 때 MRAM 셀(102)을 통과하는 결과 전압을 측정하는 것은 특정 판독 주기 및 감지 자화의 특정 방향에 대해 MRAM 셀(102)의 저항 값을 산출한다. 대안으로, 저항 값은 MRAM 셀(102)을 통과하여 전압을 인가하고 결과 전류를 측정함으로써 결정될 수 있다. 감지층(104) 및 저장층(106)의 개별적인 자화가 반평행일 때, MRAM 셀(102)의 저항 값은 통상적으로 최대 값, 즉, Rmax에 대응하고, 개별적인 자화가 평행일 때, MRAM 셀(102)의 저항 값은 통상적으로 최소 값, 즉, Rmin에 대응한다. 개별적인 자화가 반평행과 평행 사이일 때, MRAM 셀(102)의 저항 값은 통상적으로 Rmax와 Rmin 사이이다. 다수의 판독 주기에 대한 저항 값은 어떤 감지 자화 방향이 최소 저항 값을 산출하는지를 결정하도록 프로세싱되어서, 저장층(106)의 기록된 방향 및 어떤 논리 상태가 그 기록된 방향으로 할당되는지에 기초하여 이의 저장된 데이터 값을 산출 한다. 저항 값의 프로세싱은 예를 들어, 샘플/홀드 회로와 조합한 적합한 제어기를 사용하여 수행될 수 있다.
위에서 설명된 MRAM 셀(102)의 판독 동작은 기준 셀 또는 기준 셀의 그룹에 대한 비교를 필요로 하는 것 없이, MRAM 셀(102) 내에서 자화의 상대적인 정렬에 기초하여 수행될 수 있기 때문에, 자기 기준이 된다. 결과로서, 판독 동작은 제조 가변성의 관점에서의 문제점 및 오류에 덜 취약하다. MRAM 셀(102)의 자기 기준 구현예는 또한 고정 자화를 갖는 기준층의 생략을 가능하게 하고, 따라서, 임계 온도 TBR 없이 또는 고려하지 않고 MRAM 셀(102)의 동작을 가능하게 한다. 이러한 방식으로, MRAM 셀(102)의 동작 온도 윈도우는 예를 들어, 최대 약 400℃ 이상까지의 온도와 같이, 크게 확장될 수 있다. 또한, 확장된 동작 온도 윈도우의 관점에서, 약 10 나노초 보다 적은 지속기간을 갖는 펄스의 형태와 같이, 고강도 가열 전류가 기록 중에 인가될 수 있어서, 더 빠른 속도의 기록을 가능하게 한다.
판독 동작의 다른 구현예가 고려된다. 예를 들어, 비록 기준 저항 값에 대한 비교를 수반하더라도, 더 빠른 속도의 판독이 단일 판독 주기로 달성될 수 있다. 단일 판독 주기 동안, 감지 자화가 사전결정된 판독 방향을 따라, 예를 들어, 기록 인코딩 스킴의 방향의 쌍 중 하나를 따라 정렬될 수 있고, MRAM 셀(102)의 결과적인 저항 값은 Rmax와 Rmin 사이의 중간 저항 값을 나타내는, 기준 저항 값 Rref와 비교될 수 있다. 저장층(106)의 기록된 방향 및 이의 저장된 데이터 값은 MRAM 셀(102)의 저항 값이 사전결정된 판독 방향에 대한 반평행 정렬(an antiparallel alignment)을 나타내는, Rref 보다 더 큰지 여부, 또는 사전결정된 판독 방향에 대한 평행 정렬을 나타내는, Rref 보다 더 작은지 여부에 기초하여 결정될 수 있다. 다른 예시로서, 교번 감지 전류를 인가함으로써, 감지 자화는 사전결정된 판독 방향에 대해 이 방향을 완전히 반전시키는 것 없이 "위글(wiggled)"될 수 있다. 여기서, 교번 감지 전류는 변하는 판독 자기장을 유도할 수 있고, 감지 자화가 변하는 판독 자기장에 의해 "위글"됨에 따라 MRAM 셀(102)의 저항 값이 교대로 변할 수 있다. 저장층(106)의 기록된 방향 및 이의 저장된 데이터 값은 MRAM 셀의 변하는 저항 값이 교번 감지 전류에 대해 같은 위상인지 또는 다른 위상인지 여부에 기초하여 결정될 수 있다.
다음 도 2를 참조하면, 종래 기술에 따라 구현된 MRAM 디바이스(200)를 도시한다. 도시된 실시예에서, MRAM 디바이스(200)는 수직 스택(204a)으로 배열된 다수의 MRAM 셀(202a, 202b, 및 202c)을 포함한다. 수직 스택(204a)에 인접한 다른 수직 스택(204b)은 MRAM 셀(202a, 202b, 및 202c)와 유사한 방식으로 배열되는 다수의 MRAM 셀을 포함할 수 있다. MRAM 디바이스(200)의 수직으로 스택된 구현예는 다수의 MRAM 셀이 서로의 상부에 배열되는 것을 가능하게 하여서, 주어진 풋프린트 영역에 대해 MRAM 셀의 더 높은 밀도를 달성한다. 두 수직 스택(204a 및 204b)이 도 2에 도시되었지만, 더 많거나 더 적은 수직 스택이 MRAM 디바이스(200)에 포함될 수 있음이 고려된다. 비록 설명이 MRAM 디바이스(200)에 포함된 다른 수직 스택에 또한 적용가능하지만, 표현의 가능성을 위해, 다음의 설명은 주로 수직 스택(204a)에 지향된다. 또한, MRAM 디바이스(200)에 포함된 MRAM 디바이스(200) 및 MRAM 셀의 특정 양상은 도 1과 관련하여 설명된 MRAM 디바이스(100)와 유사한 방식으로 구현되고, 이들 양상은 이하에서 반복되지 않는다.
도 2를 참조하면, MRAM 셀(202a, 202b, 202c)는 상위 레벨(또는 제 3 레벨)에 배치되는 MRAM 셀(202a), 중간 레벨(또는 제 2 레벨)에 배치되는 MRAM 셀(202b), 하위 레벨(또는 제 1 레벨)에 배치되는 MRAM 셀(202c)을 갖는 수직 스택(204a)의 개별적인 레벨에 배치된다. 수직 스택(204a) 내에서, MRAM 셀(202a, 202b 및 202c)은 직렬로 전기적으로 연결되어서, 기록 및 판독 동작 동안 MRAM 셀(202a, 202b, 및 202c)을 통한 공통 전류의 흐름을 가능하게 한다. TAS 타입 기록 동작 동안, MRAM 셀(202a, 202b, 및 202c) 중 다수를 동시에 기록하고, 원하는 기록 속도를 유지하면서 더 낮은 전력 소비를 야기하기 위해, 공통 가열 전류가 MRAM 셀(202a, 202b, 및 202c)을 통해 인가될 수 있다. 또한, MRAM 셀(202a, 202b, 및 202c)의 자기 기준된 구현예 및 가변 감지 자화의 제공은 MRAM 셀(202a, 202b, 및 202c) 중 개별적인 것이 선택되고 탐색되는 것을 가능하게 하여, 감소된 전력 소비의 장점을 유지하면서 직렬 상호접속된 MRAM 셀(202a, 202b, 및 202c)의 판독 동작을 가능하게 한다.
도시된 실시예에서, MRAM 디바이스(200)는 또한 기록 및 판독 기능을 제공하는 트레이스(또는 스트립 컨덕터)의 세트 및 트랜지스터(216)를 포함한다. 특히, 비트 라인(214)은 MRAM 셀(202a)의 측면 상에서 MRAM 셀(202a, 202b, 및 202c)에 직렬로 전기적으로 연결되고, 트랜지스터(216)는 MRAM 셀(202c)의 측면 상에서 MRAM 셀(202a, 202b, 및 202c)에 직렬로 전기적으로 연결된다. 비트 라인(214)은 MRAM 셀(202a, 202b, 및 202c)에 의해 공유되는 공통 비트 라인으로서 역할을 하고, 트랜지스터(216)는 MRAM 셀(202a, 202b, 및 202c)에 의해 공유되는 공통 트랜지스터로서 역할을 한다. 이러한 공유된 비트 라인(214) 및 이러한 공유된 트랜지스터(216)의 구현예는 유용한 풋프린트 영역 및 더 낮은 제조 비용을 유지시킨다. 도 2를 참조하면, MRAM 디바이스(200)는 필드 라인의 세트, 즉, MRAM 셀(202a) 아래에 배치되고 자기적으로 연결되는 필드 라인(218a), MRAM 셀(202b) 아래에 배치되고 자기적으로 연결되는 필드 라인(218b), 및 MRAM 셀(202c) 아래에 배치되고 자기적으로 연결되는 필드 라인(218c)을 더 포함한다. 도 2에 도시되지 않았지만, 필드 라인(218a, 218b, 및 218c)의 각각은 MRAM 셀(202a, 202b, 및 202c) 중 개별적인 것을 향해 자기장을 집중시키는 클래딩을 포함할 수 있다.
여전히 도 2를 참조하면, 수직 스택(204a)의 상이한 레벨에 배치되는 컴포넌트는 트레이스(또는 스트립 컨덕터)의 세트 및 비아의 세트를 통해 전기적으로 상호연결된다. 특히, 비트 라인(214)은 비아(220)를 통해 MRAM셀(202a)에 전기적으로 연결된다. 또한, MRAM 셀(202a)은 스트랩(206a), 비아(208a 및 210a)의 쌍, 및 트레이스(212a)를 통해 MRAM 셀(202b)에 전기적으로 연결되고, MRAM 셀(202b)은 스트랩(206b), 비아(208b 및 210b)의 쌍, 및 트레이스(212b)를 통해 MRAM 셀(202c)에 전기적으로 연결된다. 유사하게, MRAM 셀(202c)은 스트랩(206c), 비아(208c 및 210c)의 쌍, 및 트레이스(212c)를 통해 트랜지스터(216)에 전기적으로 연결된다. 비아(208a, 208b, 208c, 210a, 210b, 및 210c) 및 트레이스(212a, 212b, 및 212c)는 전기적 연결 기능 뿐만 아니라 필드 라인(218a, 218b, 및 218c)을 수용할 공간을 제공한다.
수직 스택(204a)의 다른 구현예가 고려된다. 예를 들어, 세가지 레벨의 MRAM 셀(202a, 202b, 및 202c) 및 관련 컴포넌트가 도 2에서 도시되었지만, 더 많은 또는 더 적은 레벨이 수직 스택(204a)에 포함될 수 있음이 고려된다. 다른 예시로서, 하나 이상의 비아(210a, 210b, 및 210c)가 생략될 수 있고, 그 동안 필드 라인(218a, 218b, 및 218c)을 수용하는 공간은 유지한다. 추가 예시로서, 하나 이상의 필드 라인(218a, 218b, 및 218c)은 수직 스택(204a 및 204b)과 같은, 다수의 수직 스택을 통해 공유되는 공통 필드 라인으로서 역할을 할 수 있다.
TAS 타입 기록 동작 동안, 포화 모드인 트랜지스터(216)에 의해, 수직 스택(204a)은 비트 라인(214)을 통해 MRAM 셀(202a, 202b, 및 202c)을 통과하는 공통 가열 전류를 인가함으로써 가열된다. MRAM 셀(202a, 202b, 및 202c)은 임계 온도 TBS 초과 온도로 가열되어서, MRAM 셀(202a, 202b, 및 202c)의 저장 자화가 언피닝된다. 단시간 지연과 동시에 또는 이후에, 필드 라인(218a, 218b, 및 218c)은 논리 상태 "0" 및 논리 상태 "1"에 대응하는 방향의 쌍을 갖는 것과 같이, 기록 인코딩 스킴에 따라 저장 자화 방향을 스위칭하기 위해 기록 자기장을 유도하도록 활성화된다. 예를 들어, MRAM 셀(202a)의 저장 자화 방향은 논리 상태 "0"으로부터 논리 상태 "1"로 스위칭될 수 있고, MRAM 셀(202b)의 저장 자화 방향은 논리 상태 "1"로부터 논리 상태 "0"으로 스위칭될 수 있고, MRAM 셀(202c)의 저장 자화 방향은 논리 상태 "0"으로부터 논리 상태 "1"로 스위칭될 수 있다. 저장 자화가 이들의 기록된 방향으로 스위칭되면, 트랜지스터(216)는 수직 스택(204a)을 통과하는 전류 흐름을 방해하는 차단 모드로 스위칭되어서, 임계 온도 TBS 이하로 MRAM 셀(202a, 202b, 및 202c)을 냉각시키고 이들의 기록된 방향을 따라 저장 자화를 유지시킨다. 이러한 방식으로, "101"과 같은 다수의 비트 데이터 값은, 단일 기록 주기로 MRAM 셀(202a, 202b, 및 202c)로 기록될 수 있고, MRAM 셀(202a, 202b, 및 202c)의 각각은 다수의 비트 데이터 값의 개별적인 부분을 저장한다.
판독 동작 동안, MRAM 셀(202a, 202b, 및 202c) 중 개별적인 것은 그 MRAM 셀에 의해 저장되는 다수의 비트 데이터 값의 개별적인 부분을 결정하도록 선택적으로 해결된다. MRAM 셀(202a)이 판독되는 경우에, 예를 들어, 필드 라인(218a)은 MRAM 셀(202a)의 감지 자화 방향을 변화시키기 위해 판독 자기장을 유도하도록 활성화된다. MRAM 셀(202a)의 판독 동작 동안, 열적 교반(thermal agitation)으로부터 야기하는 가능한 변형 및 필드 라인(218a)에 의해 유도되는 판독 자기장과의 가능한 인터랙션 이외에, 필드 라인(218b 및 218c)은 전력 소비를 감소시키도록 비활성화된 채로 남아있을 수 있고, MRAM 셀(202b 및 202c)의 감지 자화 방향은 실질적으로 변경되지 않은 채로 남아있을 수 있다.
도시된 실시예에서, MRAM 셀(202a)의 판독 동작은 다수의 판독 주기로 수행되고, MRAM 셀(202a)의 감지 자화 방향은 논리 상태 "0" 및 논리 상태 "1"에 대응하는 방향의 쌍 사이와 같이, 기록 인코딩 스킴에 따라 연속적으로 스위칭된다. 각각의 판독 주기의 부분으로서, 포화 모드인 트랜지스터(216)에 의해, 비트 라인(214)을 통해 수직 스택(204a)을 통과하는 감지 전류를 인가함으로써 MRAM 셀(202a)의 감지 자화 방향과 저장 자화 방향 사이의 정렬의 정도가 결정된다. 수직 스택(204a)을 통과하는 결과 전압(또는 결과 전류)을 측정하는 것은 MRAM 셀(202a)의 특정 판독 주기 및 특정 감지 자화 방향에 대해 수직 스택(204a)의 저항 값을 산출한다. 수직 스택(204a)의 저항 값은 MRAM 셀(202a, 202b, 및 202c)의 직렬 저항 기여(a series resistance contribution)를 포함하고, 여기서 MRAM 셀(202a)의 감지 자화 방향이 스위칭되고, 그 동안 MRAM 셀(202b 및 202c)의 감지 자화 방향은 실질적으로 변화되지 않은 채로 남아 있다. MRAM 셀(202a)의 감지 자화 및 저장 자화가 반평행일 때, MRAM 셀(202a, 202b, 및 202c)의 직렬 저항 기여는 통상적으로 로컬 최대 값과 같은 최대 값을 갖고, MRAM 셀(202a)의 자화가 평행일 때, MRAM 셀(202a, 202b, 및 202c)의 직렬 저항 기여는 통상적으로 로컬 최소 값과 같은 최소 값을 갖는다. 다수의 판독 주기에 대한 저항 값은 어떤 감지 자화 방향이 최소 저항 값을 산출하는지를 판정하도록 프로세싱되어서, MRAM 셀(202a)의 기록된 방향 및 이의 다수의 비트 데이터 값의 저장된 부분을 산출한다. 유사한 방식으로 동작함으로써, MRAM 셀(202b 및 202c)은 MRAM 셀(202b 및 202c)에 의해 저장된 다수의 비트 데이터 값의 개별적인 부분을 결정하도록 해결될 수 있어서, 레벨별 기반 또는 셀별 기반으로 수직 스택(204a)으로부터 판독되는 것을 가능하게 한다.
판독 동작의 다른 구현예가 고려된다. 예를 들어, MRAM 셀(202a)의 판독 동작 동안, MRAM 셀(202a)의 감지 자화 방향이 변할 수 있고, 필드 라인(218b 및 218c)은 사전결정된 판독 방향을 따라, 예를 들어, 기록 인코딩 스킴의 방향의 쌍 중 하나를 따라, MRAM 셀(202b 및 202c)의 감지 자화 방향을 정렬시키도록 활성화된다. 이러한 방식으로, MRAM 셀(202a)이 판독될 수 있고, 그 동안 나머지 MRAM셀(202b 및 202c)의 감지 자화 방향의 변형의 영향이 감소한다. 다른 예시로서, 다수의 비트 데이터 값이 다수의 수직 스택으로 기록될 수 있고, 동시에, 수직 스택의 각각은 다수의 비트 데이터 값의 개별적인 부분을 저장한다. 판독 동작 동안, 다수의 비트 데이터 값은 수직 스택으로부터 판독될 수 있고, 동시에, 더 빠른 속도의 판독을 야기한다.
도 3은 종래 기술에 따라 구현되는 MRAM 디바이스(300)를 도시한다. MRAM 디바이스(300)의 특정 양상은 도 1 및 도 2와 관련하여 설명된 MRAM 디바이스(100 및 200)와 유사한 방식으로 구현되고, 이들 양상은 이하에서 반복되지 않는다. 도 3을 참조하면, MRAM 디바이스(300)는 수평 어레이(304)로 나란한 방식으로 배열되는 다수의 MRAM 셀(302a, 302b, 302c 및 302d)을 포함한다. 수평 어레이(304) 내에서, MRAM 셀(302a, 302b, 302c, 및 302d)은 직렬로 전기적으로 연결되어서, 기록 및 판독 동작 동안 MRAM 셀(302a, 302b, 302c, 및 302d)을 통과하는 공통 전류의 흐름을 가능하게 한다. 비록 수직으로 스택된 구현예에 비해 상대적으로 더 큰 풋프린트 영역을 점유하지만, MRAM 디바이스(300)는 감소된 전력 소비의 장점을 보유하며, 반면 더 낮은 제조 비용에서의 구현을 가능하게 하고 다른 타입의 MRAM 셀과의 통합을 가능하게 한다.
도시된 실시예에서, MRAM 디바이스(300)는 또한 MRAM 셀(302a)의 측면 상에서 MRAM 셀(302a, 302b, 302c, 및 302d)에 의해 공유되고 직렬로 전기적으로 연결되는 비트 라인(314), 및 MRAM 셀(302d)의 측면 상에서 MRAM 셀(302a, 302b, 302c, 및 302d)에 의해 공유되고 직렬로 전기적으로 연결되는 트랜지스터(316)를 포함한다. 도 3을 참조하면, 비트 라인(314)은 비아(308a) 및 스트랩(306a)을 통해 MRAM셀(302a)에 전기적으로 연결된다. 또한, MRAM 셀(302a)은 비아(310a 및 310b)의 쌍 및 트레이스(312a)를 통하여 MRAM 셀(302b)에 전기적으로 접속되고, MRAM 셀(302b)은 공유된 스트랩(306)을 통하여 MRAM 셀(302c)에 전기적으로 접속되고, MRAM 셀(302c)은 비아(310c 및 301d)의 쌍 및 트레이스(312b)를 통하여 MRAM 셀(302d)에 전기적으로 접속된다. 그리고, MRAM 셀(302d)은 스트랩(306c), 비아(308b 및 310e)의 쌍, 트레이스(금속섬과 같은)(312c) 및 트레이스(금속섬과 같은)(320)를 통해 트랜지스터(316)에 전기적으로 접속된다. 비아(308a, 308b, 및 310e) 및 트레이스(312c)는 전기적 연결 기능 뿐만 아니라 MRAM 셀(302a, 302b, 302c, 및 302d) 중 개별적인 것 아래에 배치되고 자기적으로 연결되는, 필드 라인의 세트, 즉, 필드 라인(318a, 318b, 318c, 및 318d)을 수용하는 공간을 제공한다.
MRAM 디바이스(300)의 다른 구현예가 고려된다. 예를 들어, 4개의 MRAM 셀(302a, 302b, 302c, 및 302d)이 도 3에서 도시되었지만, 더 많은 또는 더 적은 MRAM 셀이 수평 어레이(304)에 포함될 수 있음이 고려된다. 다른 예시로서, 비트 라인(314)은 스트랩(306a) 아래 보다는 스트랩(306a) 위에 배치될 수 있다. 추가적인 예시로서, 하나 이상의 비아(310a, 310b, 310c, 310d, 및 310e)가 생략될 수 있고, 하나 이상의 필드 라인(318a, 318b, 318c, 및 318d)가 다수의 수평 어레이를 거쳐 공유되는 공통 필드 라인으로서 역할을 할 수 있다. 추가 예시로서, 수평 어레이(304)는 도 2와 관련하여 설명된 수직 스택(204a)과 같은, MRAM 셀의 수직 스택과 조합하여 구현될 수 있다.
도 4는 본 발명의 실시예에 따라 구현된다. MRAM 디바이스(400)의 특정 양상은 도 1 및 도 2와 관련하여 설명된 MRAM 디바이스(100 및 200)과 동일한 방식으로 구현되고, 이들 양상은 이하에서 반복되지 않는다. 도 4를 참조하여, MRAM 디바이스(400)는 수평 어레이(404)로 나란한 방식으로 배열되는 다수의 MRAM 셀(302a, 302b, 302c 및 302d)을 포함한다. 수평 어레이(404) 내에서, MRAM 셀(302a, 302b, 302c, 및 302d)은 직렬로 전기적으로 연결되어서, 기록 및 판독 동작 동안 MRAM 셀(302a, 302b, 302c, 및 302d)을 통과하는 공통 전류의 흐름을 가능하게 한다. 비록 수직으로 스택된 구현예에 비해 상대적으로 더 큰 풋프린트 영역을 점유하지만, MRAM 디바이스(400)는 감소된 전력 소비의 장점을 보유하며, 반면 더 낮은 제조 비용에서의 구현을 가능하게 하고 다른 타입의 MRAM 셀과의 통합을 가능하게 한다. 또한, 이하에서 설명되는 바와 같이, MRAM 디바이스(400)는 표준 CMOS 층 더하기 오직 두 개의 추가적인 비CMOS 층으로 구축될 수 있다. 하나 이상의 이들 추가 비CMOS 층은 자성층이 될 수 있다. 반대로, 도 3의 MRAM 디바이스(300)는 MRAM 셀(302)을 트레이스(312)에 연결시키기 위해 적어도 3개의 추가 비CMOS 층 더하기 화학적 기계적 연마(CMP)로 구축된다. 하나 이상의 이들 추가 비CMOS 층은 자기층이 될 수 있다.
도 4의 실시예에서, MRAM 디바이스(400)는 또한 MRAM 셀(302a)의 측면 상에서 MRAM 셀(302a, 302b, 302c, 및 302d)에 의해 공유되고 직렬로 전기적으로 연결되는 비트 라인(414) 및, MRAM 셀(302d)의 측면 상에서 MRAM 셀(302a, 302b, 302c, 및 302d)에 의해 공유되고 직렬로 전기적으로 연결되는 트랜지스터(316)를 포함한다. 도 4를 참조하면, 비트 라인(414)은 비아(422) 및 금속섬(426)을 통해 MRAM 셀(302a)에 전기적으로 연결된다. 비아(422)는 CMOS 비아(VIA(N-1)로서 표시됨)가 될 수 있다. 또한, MRAM 셀(302a)은 공유된 스트랩(406a)을 통해 MRAM 셀(302b)에 전기적으로 연결되고, MRAM 셀(302b)은 공유된 금속 상호연결부(412a)를 통해 MRAM 셀(302c)에 전기적으로 연결되고, MRAM 셀(302c)은 공유된 스트랩(406b)을 통해 MRAM 셀(302d)에 전기적으로 연결된다. 공유된 스트랩(406)은 자성 재료로부터 형성될 수 있다. 대안적으로 또는 추가적으로, 공유된 스트랩(406)은 열 배리어(thermal barrier)가 될 수 있거나, 루비듐 또는 탄탈룸과 같은 재료로부터 형성되는 저항층이 될 수 있다. MRAM 셀(302d)은 금속 상호연결부(412b), 비아(424), 트레이스(금속섬과 같은)(428), 비아(310e), 및 트레이스(금속섬과 같은)(320)를 통해 트랜지스터(316)에 전기적으로 연결된다. 금속 상호연결부(412b)는 점퍼가 될 수 있다. 비아(424)는 CMOS 비아(VIA(N-2)로서 표시됨)가 될 수 있고, 비아(310e)는 CMOS 비아(VIA(N-3)으로 표시됨)가 될 수 있다. 필드 라인(318a, 318b, 318c, 및 318d)은 MRAM 셀(302a, 302b, 302c, 및 302d) 중 개별적인 하나 이하에 배치되고 자기적으로 연결된다.
일 실시예에서, MRAM 디바이스(400)는 표준 CMOS 층 더하기 오직 두개의 추가 비CMOS 층으로 구축될 수 있다. 이 단락에서는, MRAM 디바이스(400)의 수평 어레이(404)에 포함되는 표준 CMOS층이 설명된다. 비트 라인(414)이 전도층(444)에 포함되어서, 전도층(444)의 선택적인 에칭을 위한 마스크(포토리소그래픽 마스크 또는 포토 마스크)가 비트 라인(414)을 형성하는데 사용될 수 있다. 전도층(444)은 CMOS 금속층(금속(N)으로 표시됨)이 될 수 있다. 금속 상호연결부(412) 및 금속섬(426)은 전도층(442)에 포함되어서, 전도층(442)의 선택적인 에칭을 위한 마스크가 금속 상호연결부(412) 및 금속섬(426)을 형성하는데 사용될 수 있다. 전도층(442)은 CMOS 금속층(금속(N-1)으로 표시됨)이 될 수 있고, 비아(422)(CMOS VIA(N-1)가 될 수 있음)에 의해 전도층(444)(금속(N)으로 표시된 CMOS 금속층이 될 수 있음)에 연결될 수 있다. 필드 라인(318) 및 금속섬(428)은 전도층(440)에 포함되어서, 전도층(440)의 선택적인 에칭을 위한 마스크는 필드 라인(318) 및 금속섬(428)을 형성하는데 사용될 수 있다. 전도층(440)은 CMOS 층(금속(N-2)로서 표시됨)이 될 수 있고, 비아(424)(CMOS 비아(N-2)가 될 수 있음)에 의해 전도층(442)(금속(N-1)으로 표시될 수 있음)에 연결될 수 있다. 금속섬(426)으로부터 비트 라인(414)으로 연장되는 비아(422)는 전도층(442)과 전도층(444) 사이에서 연장되는 비아의 선택적인 에칭을 위한 마스크로 형성될 수 있다. 금속섬(428)으로부터 금속 상호연결부(412b)로 연장되는 비아(424)는 전도층(440)과 전도층(442) 사이에서 연장되는 비아의 선택적인 에칭을 위한 마스크로 형성될 수 있다. 또한, 비아(310e), 금속섬(320), 및 트랜지스터(316)는 또한 기존 마스킹 층으로 형성될 수 있다. 금속섬(320)은 금속(N-3)으로 표시되는 CMOS 금속층이 될 수 있는, 전도층(441)에 포함될 수 있다.
일 실시예에서, MRAM 디바이스(400)의 수평 어레이(404)는 상술된 표준 CMOS 층 더하기 오직 두 개의 추가 비CMOS 층(450 및 452)으로 형성될 수 있다. 제 1 추가 마스킹 층은 층(450)에 포함된 공유된 스트랩(406)을 형성하는데 사용될 수 있다. 층(450)은 자성층이 될 수 있거나, 비자성 전도층이 될 수 있다. 제 2 추가 마스킹 층은 자성층(452)에 포함되는 MRAM 셀(302)을 형성하는데 사용될 수 있다. 자성층(452)과 전도층(440) 사이에서 연장되는 임의의 비아 없이, 그리고 자성층(452)과 전도층(442) 사이에서 연장되는 임의의 비아 없이, 자성층(452)은 비아(424)를 통해 금속섬(428)에 전기적으로 연결될 수 있다. 또한, 금속층(452)으로부터 전도층(440)으로 연장되는 임의의 비아 없이, 그리고 자성층(452)으로부터 전도층(442)으로 연장되는 임의의 비아 없이, 자성층(452)은 비아(424)를 통해 금속섬(428)에 전기적으로 연결될 수 있다. MRAM 셀(302)의 각각은 임의의 비아의 형성 없이 전도층(442)에 연결될 수 있다. MRAM 셀(302)의 각각은 임의의 비아의 형성 없이 층(450)에 연결될 수 있다.
도 3을 참조하면, MRAM 디바이스(300)는 MRAM 셀(302)을 트레이스(312)에 연결시키기 위해 표준 CMOS 층 더하기 적어도 세 개의 추가 비CMOS 층 더하기 화학적 기계적 연마(CMP)로 구축될 수 있다. 하나 이상의 이들 추가 비CMOS 층은 자성층이 될 수 있다. 이 단락에서는, MRAM 디바이스(300)의 수평 어레이(304)에 포함된 표준 CMOS 층이 설명된다. 트레이스(312)가 전도층(344)에 포함된다. 전도층(344)은 CMOS 금속층(금속(N)으로 표시됨)이 될 수 있다. 비트 라인(314), 필드 라인(318), 및 금속섬(312c)은 CMOS 금속층(금속(N-1)로 표시됨)이 될 수 있는 전도층(342)에 포함된다. 금속층(320)은 CMOS 금속층(금속(N-2)로 표시됨)이 될 수 있는 전도층(340)에 포함된다. 전도층(342)은 비아(310e)(CMOS 비아(N-2)가 될 수 있음)에 의해 전도층(340)에 연결될 수 있다.
일 실시예에서, MRAM 디바이스(300)의 수평 어레이(304)는 상술된 표준 CMOS 층 더하기 3개의 추가 비CMOS 층(350, 352, 및 354)으로 형성될 수 있다. 공유된 스트랩(306)은 층(352)에 포함된다. 공유된 스트랩(306)은 자성 재료로부터 형성될 수 있다. 대안적으로 또는 추가로, 공유된 스트랩(306)은 열 배리어가 될 수 있고, 루비듐 또는 탄탈룸과 같은 재료로부터 형성되는 저항층이 될 수 있다. 층(352)은 자성층이 될 수 있고, 또는 비자성 전도층이 될 수 있다. MRAM 셀(302)은 자성층(354)에 포함된다. 하지만, 제 3 추가층(350)(도 4의 MRAM 디바이스(400)에 필요하지 않음)은 층(352)을 전도층(342)에 전기적으로 연결한다. 추가층(350)은 비아(308)를 포함한다. 또한, 일 실시예에서, 4번째 추가층(356)(도 4의 MRAM 디바이스(400)에 필요하지 않음)은 전도층(344)을 자성층(354)에 전기적으로 연결한다. 대안으로, 전도층(344)에 포함된 트레이스(312)는 CMP 프로세스를 통해 자성층(354)에 포함된 MRAM 셀(302)에 연결될 수 있다.
도 3 및 도 4를 참조하면, 도 3의 수평 어레이(304)에 포함된 비아(308) 및 비아(310a 내지 310d)는 두 추가 리소그래픽 포토마스크로 형성될 수 있다. 도 4의 수평 어레이(404)가 구조화되어서 비아(308) 및 비아(310a 내지 310d)(도 3 참조)가 필요하지 않다. 그 결과로서, 수평 어레이(404)는 수평 어레이(304) 보다 두 개 더 적은 리소그래픽 포토마스크로 제조될 수 있다. 비아(308)를 제거하기 위해, 비트 라인(414)은 전도층(444)에 포함될 수 있고 비아(422)를 통해 전도층(442)에 전기적으로 연결될 수 있다. 또한, 금속섬(428)은 전도층(440)에 포함될 수 있고, 비아(424)를 통해 전도층(442)에 전기적으로 연결될 수 있다. 이 방식으로, 수평 어레이(404)는 전도층(440)과 층(450) 사이에서 연장되는 임의의 비아를 갖지 않을 수 있다. 일 실시예에서, 수평 어레이(404)는 전도층(440)으로부터 층(450)으로 직접 연장되는 임의의 비아를 갖지 않을 수 있다. 비아(310)를 제거하기 위해, MRAM 셀(302)은 CMP 프로세스를 통해 금속 상호연결부(412) 및 금속섬(426)에 연결될 수 있다. 이 방식으로, 수평 어레이(404)는 자성층(452)과 전도층(442) 사이에서 연장되는 임의의 비아를 갖지 않을 수 있다. 또한, MRAM 셀(302)은 CMP 프로세스를 통해 스트랩(406)에 연결될 수 있다. 이 방식으로, 수평 어레이(404)는 자성층(452)과 층(450) 사이에서 연장되는 임의의 비아를 갖지 않을 수 있다. 일 실시예에서, 수평 어레이(404)는 자성층(452)으로부터 전도층(442)으로 직접 연장되는 임의의 비아를 갖지 않을 수 있고, 자성층(452)으로부터 층(450)으로 직접 연장되는 임의의 비아를 갖지 않을 수 있다.
도 3 및 도 4를 참조하면, 수평 어레이(404)에서 필드 라인(318)과 MRAM 셀(302) 사이의 거리(420)는 수평 어레이(304)에서 필드 라인(318)과 MRAM 셀(302) 사이의 거리(320)에 비해 상대적으로 감소될 수 있다. 수평 어레이(304)에 포함된 비아(308)는 수평 어레이(404)에 존재하지 않기 때문에 거리(420)는 거리(320)에 비해 상대적으로 감소될 수 있다. 일 실시예에서, 거리(420)는 약 50㎚, 약 75㎚, 및 약 100㎚와 같이, 약 30㎚ 내지 약 100㎚ 까지의 범위에 존재할 수 있다. 반대로, 일 실시예에서, 거리(420)는 약 450㎚와 같이, 약 400㎚ 내지 약 500㎚ 까지의 범위에 존재할 수 있다. 필드 라인(318)은 수평 어레이(304) 보다 수평 어레이(404)에서 MRAM 셀(302)에 더 가깝기 때문에, MRAM 셀(302)을 구성하는데 충분히 큰 자기장을 생성하는데 필드 라인(318)을 통과하여 흐르는 전류를 덜 필요로 한다. 그 결과로, 수평 어레이(404)의 전력 소비 및 방열은 수평 어레이(304)에 비해 상대적으로 감소될 수 있다.
도 3 및 도 4를 참조하면, 비트 라인(414)은 필드 라인(318)에 측면으로 인접하기 보다는 필드 라인(318) 위에 위치될 수 있기 때문에 수평 어레이(404)의 풋프린트 크기는 수평 어레이(304)의 풋프린트 크기로부터 감소될 수 있다. 비트 라인(414)은 필드 라인(318)에 대해 실질적으로 수직이 될 수 있다. 또한, 도 3 및 도 4를 참조하면, 비아(310)가 부착될 수 있는 금속 상호연결부(412)에서의 압입(indentation) 또는 돌출(protrusion)을 형성할 필요가 없기 때문에, 수평 어레이(404)에서 비아(310)의 제거는 금속 상호연결부(412)의 형성을 단순화시킨다.
수평 어레이(404)의 다른 구현예가 고려된다. 예를 들어, 4개의 MRAM 셀(302a, 302b, 302c, 및 302d)가 도 4에서 도시되었지만, 더 많은 또는 더 적은 MRAM 셀(302)이 수평 어레이(404)에 포함될 수 있음이 고려된다. 다른 예시로서, 비트 라인(414)은 필드 라인(318)에 인접하게 배치될 수 있다(도 3에 도시된 비트 라인(314)과 유사함). 이 예시에서, 금속섬(426)은 비트 라인(414) 위에 측면으로 연장할 수 있고, 비아(422)는 비트 라인(414)으로부터 금속섬(426)의 연장된 부분으로 위로 연장할 수 있어서, 비트 라인(414)은 MRAM 셀(302)에 전기적으로 연결된다. 추가적인 예시로서, 하나 이상의 필드 라인(318a, 318b, 318c, 및 318d)은 다수의 수평 어레이를 거쳐 공유되는 공통 필드 라인으로서 역할을 할 수 있다. 추가 예시로서, 수평 어레이(404)는 도 2와 관련하여 설명된 수직 스택(204a)과 같이, MRAM 셀의 수직 스택과 조합하여, 및/또는 도 3과 관련하여 설명된 수평 스택(304)과 같이, MRAM 셀의 다른 수평 스택과 조합하여 구현될 수 있다.
도 5는 본 발명의 다른 실시예에 따라 구현되는 MRAM 디바이스(500)를 도시한다. 도 4 및 도 5를 참조하면, MRAM 디바이스(400) 및 MRAM 디바이스(500)는 대부분의 관점에서 유사하고, 차이점은 이하에서 설명된다. MRAM 디바이스(400)와는 다르게, MRAM 디바이스(500)에 포함된 수평 어레이(504)에 포함된 비트 라인(514)은 전도층(541)(금속(N-3)으로 표시됨)에 포함된다. 그렇지 않으면 전도층(541)은 전도층(441)과 유사하다. 비트 라인(514)은 금속섬(트레이스)(526), 비아(522), 및 비아(524)를 통해 전도층(542)(금속(N-1)로 표시됨)에 전기적으로 연결된다. 금속섬(526)은 전도층(540)(금속(N-2)로 표시됨)에 포함되고, 그렇지 않으면 전도층(440)과 유사하다. 금속 상호연결부(512)는 금속섬(426) 대신에 전도층(542)에 포함된다. 그렇지 않으면, 전도층(542)은 전도층(442)과 유사하다. 비아(522 및 524)는 또한 MRAM 디바이스(500)에 추가된다. 단일 포토마스크는 비아(424) 및 비아(522)를 형성하는데 사용될 수 있어서, 비아(522)는 또한 CMOS 비아(N-2)로 표시된다. 단일 포토마스크는 또한 비아(310e) 및 비아(524)를 형성하는데 사용될 수 있어서, 비아(524)는 또한 CMOS 비아(N-3)로 표시된다. 비아(422)는 MRAM 디바이스(400)에 존재하지 않는다.
도 4 및 도 5를 참조하면, 비트 라인(514)은 분리 전도층(444)(금속(N)) 대신에 전도층(541)(금속(N-3))에 포함될 수 있기 때문에, 수평 어레이(504)의 수직 크기(560)는 수평 어레이(404)의 수직 크기로부터 감소될 수 있다. 따라서 수평 어레이(404)는 전도층(444)을 포함하지 않는다. 비트 라인(514)은 필드 라인(318)에 대해 실질적으로 수직이 될 수 있다.
본 발명은 이의 특정 실시예를 참조하여 설명되었지만, 첨부된 청구항에 의해 정의된 바와 같은 본 발명의 참 사상 및 범위로부터 벗어남이 없이 다양한 변경이 이루어질 수 있고 동등한 것이 대체될 수 있음이 당업자에 의해 이해될 것이다. 또한, 본 발명의 목적, 사상 및 범위로 대상, 방법, 또는 프로세스의 특정 상황, 재료, 조성을 적응시키도록 많은 수정이 이루어질 수 있다. 모든 이러한 수정은 본원에 첨부된 청구항의 범위 내에 속하도록 의도된다. 특히, 본원에 개시된 방법은 특정 순서로 수행되는 특정 동작을 참조하여 설명되었지만, 이들 동작은 본 발명의 개시로부터 벗어남이 없이 동등한 방법을 형성하도록 조합, 세분, 또는 재배치될 수 있음이 이해될 것이다. 따라서, 본원에서 특별하게 나타내지 않는다면, 동작의 순서 및 그룹화는 본 발명의 제한사항이 아니다.
Claims (20)
- 자성층을 포함하는 개량 장치로서,
상기 자성층은,
복수의 자성 랜덤 액세스 메모리(magnetic random access memory, MRAM) 셀과,
상기 복수의 MRAM 셀에 전기적으로 연결되는 제 1 전도 부분을 포함하는 제 1 전도층, 및 상기 복수의 MRAM 셀 중 적어도 하나에 데이터를 기록하도록 구성된 제 1 필드 라인과,
제 1 비아와,
상기 제 1 비아로부터 상기 제 1 MRAM 셀로 연장되는 제 1 스트랩을 포함하는 층―상기 제 1 비아는 상기 제 1 전도 부분으로부터 상기 제 1 스트랩으로 연장됨―과,
상기 제 1 MRAM 셀과 상기 제 2 MRAM 셀 사이에서 연장되는 제 1 전도 상호연결부를 포함하는 제 2 전도층을 포함하고,
상기 개량 장치는,
상기 제 1 전도 부분으로부터 상기 제 2 전도층으로 연장되는 제 2 비아―상기 제 2 비아는 상기 제 1 비아를 대체함―와,
상기 제 1 MRAM 셀로부터 상기 제 2 비아로 연장되고 상기 제 1 스트랩을 바이패싱하는 제 2 전도 상호연결부―상기 제 2 전도 상호연결부는 상기 제 1 전도 상호연결부를 대체함―와,
상기 제 1 MRAM 셀로부터 상기 제 2 MRAM 셀로 연장되는 제 2 스트랩을 포함하고, 상기 제 2 스트랩은 상기 제 1 스트랩을 대체하는
개량 장치.
- 제 1 항에 있어서,
상기 개량 장치는 상기 제 1 필드 라인을 대체하는 제 2 필드 라인을 더 포함하고, 상기 제 2 필드 라인은 상기 제 1 필드 라인 보다 상기 층에 더 가깝게 배치되는
개량 장치.
- 제 1 항에 있어서,
상기 제 1 필드 라인에 대해 실질적으로 평행한 제 1 비트 라인을 더 포함하되, 상기 개량 장치는 상기 제 1 필드 라인에 대해 실질적으로 수직인 제 2 비트 라인을 더 포함하고, 상기 제 2 비트 라인은 상기 제 1 비트 라인을 대체하는
개량 장치.
- 제 3 항에 있어서,
상기 개량 장치는,
제 3 비아와,
상기 제 1 전도층에 포함되고 상기 복수의 MRAM 셀에 전기적으로 연결되는 제 2 전도 부분을 더 포함하되,
상기 제 3 비아는 상기 비트 라인으로부터 상기 제 2 전도 부분으로 연장되는
개량 장치.
- 제 3 항에 있어서,
상기 개량 장치는,
상기 제 2 비트 라인과 상기 제 1 필드 라인 사이에 배치되는 상기 복수의 MRAM 셀을 더 포함하는
개량 장치.
- 메모리 디바이스로서,
복수의 자성 랜덤 액세스 메모리(MRAM) 셀을 포함하는 자성층과,
상기 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 부분을 포함하는 제 1 전도층, 및 상기 복수의 MRAM 셀 중 적어도 하나에 데이터를 기록하도록 구성된 필드 라인과,
상기 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 상호연결부를 포함하는 제 2 전도층을 포함하되, 상기 자성층은 상기 제 1 전도층과 상기 제 2 전도층 사이에 배치되고,
상기 적어도 하나의 비아는 상기 제 1 전도층과 상기 제 2 전도층 사이에서 연장되고,
상기 자성층과 상기 제 1 전도층 사이에서 연장되는 임의의 비아 없이, 그리고 상기 자성층과 상기 제 2 전도층 사이에서 연장되는 임의의 비아 없이, 상기 자성층은 상기 적어도 하나의 비아를 통해 상기 제 1 전도층의 전도 부분에 전기적으로 연결되는
메모리 디바이스.
- 제 6 항에 있어서,
상기 복수의 MRAM 셀의 각각은 임의의 비아의 형성 없이 상기 제 2 전도층에 연결되는
메모리 디바이스.
- 제 6 항에 있어서,
상기 복수의 MRAM 셀에 포함된 MRAM 셀의 쌍을 연결하는 스트랩을 포함하는 층을 더 포함하되, 상기 층은 상기 자성층과 상기 제 1 전도층 사이에 배치되고, 상기 자성층은 상기 층과 상기 제 2 전도층 사이에 배치되는
메모리 디바이스.
- 제 8 항에 있어서,
상기 자성층으로부터 상기 제 1 전도층으로 연장되는 임의의 비아 없이, 그리고 상기 자성층으로부터 상기 제 2 전도층으로 연장되는 임의의 비아 없이, 상기 자성층은 상기 적어도 하나의 비아를 통해 상기 제 1 전도층의 전도 부분에 전기적으로 연결되는
메모리 디바이스.
- 제 9 항에 있어서,
상기 복수의 MRAM 셀의 각각은 임의의 비아의 형성 없이 상기 층에 연결되는
메모리 디바이스.
- 제 9 항에 있어서,
상기 층으로부터 상기 제 1 전도층으로 연장되는 임의의 비아 없이, 그리고 상기 층으로부터 상기 제 2 전도층으로 연장되는 임의의 비아 없이, 상기 층은 상기 자성층과 상기 제 1 전도층 사이에 배치되는
메모리 디바이스.
- 제 6 항에 있어서,
상기 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 비트 라인을 포함하는 제 3 전도층―상기 제 2 전도층은 상기 자성층과 상기 제 3 전도층 사이에 배치됨―과,
상기 제 3 전도층으로부터 상기 제 2 전도층으로 연장되는 비아를 더 포함하는
메모리 디바이스.
- 제 12 항에 있어서,
상기 비트 라인은 상기 필드 라인에 대해 실질적으로 수직인
메모리 디바이스.
- 제 6 항에 있어서,
상기 제 1 전도층은 상기 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 비트 라인을 포함하고, 상기 비트 라인은 상기 필드 라인에 대해 실질적으로 평행인
메모리 디바이스.
- 제 6 항에 있어서,
상기 적어도 하나의 비아는 상기 제 1 전도층으로부터 상기 제 2 전도층으로 연장되는
메모리 디바이스.
- 메모리 디바이스로서,
복수의 자성 랜덤 액세스 메모리(MRAM) 셀을 포함하는 자성층과,
상기 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 부분을 포함하는 제 1 전도층, 및 상기 복수의 MRAM 셀 중 적어도 하나에 데이터를 기록하도록 구성된 필드 라인과,
상기 복수의 MRAM 셀에 포함된 MRAM 셀을 연결하는 스트랩을 포함하는 층과,
상기 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 전도 상호연결부를 포함하는 제 2 전도층을 포함하되, 상기 자성층은 상기 제 1 전도층과 상기 제 2 전도층 사이에 배치되고,
상기 복수의 MRAM 셀 중 적어도 하나는 상기 제 2 전도층 및 상기 스트랩에 직접 부착되는
메모리 디바이스.
- 제 16 항에 있어서,
상기 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 비트 라인을 포함하는 제 3 전도층―상기 제 2 전도층은 상기 자성층과 상기 제 3 전도층 사이에 배치됨―과,
상기 제 3 전도층으로부터 상기 제 2 전도층으로 연장되는 비아를 더 포함하는
메모리 디바이스.
- 제 17 항에 있어서,
상기 비트 라인은 상기 필드 라인에 대해 실질적으로 수직인
메모리 디바이스.
- 제 16 항에 있어서,
상기 제 1 전도층은 상기 복수의 MRAM 셀 중 적어도 하나에 전기적으로 연결되는 비트 라인을 포함하고, 상기 비트 라인은 상기 필드 라인에 대해 실질적으로 평행인
메모리 디바이스.
- 제 16 항에 있어서,
적어도 하나의 비아는 상기 제 1 전도층으로부터 상기 제 2 전도층으로 연장되는
메모리 디바이스.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |