KR20150078767A - Method of manufacturing a Display devices - Google Patents

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Abstract

The present invention provides a display device which includes a main substrate; display panels which includes a gate and a data line which are formed in the upper part of the main substrate, interests with each other and define pixels, a switching device which is connected to the gate and data line, and a pad part which is connected to the gate line and the data line; and a test part which is connected to each pad part of the display panels through signal lines. The signal lines and an adjacent signal line are respectively formed on different layers.

Description

디스플레이 장치 및 그의 제조방법{Method of manufacturing a Display devices}[0001] The present invention relates to a display device and a manufacturing method thereof,

본 발명은 디스플레이 장치 및 그의 제조방법에 관한 것으로, 특히 테스트 배선이 서로 다른 층에 형성되는 디스플레이 장치 및 그의 제조방법에 관한 것이다.
The present invention relates to a display device and a method of manufacturing the same, and more particularly to a display device in which test wirings are formed on different layers and a method of manufacturing the same.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 디스플레이장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시장치(liquid crystal display: LCD), 플라즈마 표시장치(plasma display panel: PDP), 유기발광 디스플레이장치(organic light emitting diode: OLED)와 같은 여러 가지 평판 디스플레이장치(flat panel display: FPD)가 활용되고 있다.2. Description of the Related Art [0002] As an information-oriented society develops, there is an increasing demand for a display device for displaying images. Recently, a liquid crystal display (LCD), a plasma display panel (PDP) Various flat panel displays (FPDs) such as organic light emitting diodes (OLED) are being utilized.

이러한 디스플레이장치의 표시패널은 영상이 표시되는 표시영역과, 표시영역을 둘러싸는 비표시영역을 포함하며, 하나의 모기판(mother glass)에 다수 개 형성된다.The display panel of the display device includes a display area for displaying an image and a non-display area surrounding the display area, and a plurality of the display areas are formed on one mother glass.

이때, 표시패널은 내부에 다수의 게이트 배선 및 데이터 배선이 매트릭스 형태로 교차하며 다수의 화소영역을 정의하며, 각 화소영역은 스위칭 및 구동 박막트랜지스터, 스토리지 캐패시터 그리고 유기발광 다이오드 또는 액정층을 구비한다.At this time, a plurality of gate lines and data lines intersect each other in a matrix form and define a plurality of pixel regions, and each pixel region includes a switching and driving thin film transistor, a storage capacitor, and an organic light emitting diode or a liquid crystal layer .

이와 같은 일반적인 모기판은 내부에 형성된 다수의 표시패널의 정상동작 여부를 확인하기 위해 테스트 전극 및 테스트 배선을 구비한다.Such a general mother board includes a test electrode and a test wiring to check whether a plurality of display panels formed therein are operating normally.

이하 도면을 참조하여 일반적인 모기판의 테스트 전극 및 신호 배선을 설명한다.Hereinafter, a test electrode and a signal wiring of a general mother board will be described with reference to the drawings.

도 1은 일반적인 모기판의 일부를 도시한 평면도이고, 도 2는 도1 의 Ⅱ-Ⅱ을 따라 도시한 단면도이다.1 is a plan view showing a part of a general mother board; and Fig. 2 is a sectional view taken along line II-II in Fig.

도시한 바와 같이, 일반적인 모기판(10) 내부의 패널(미도시)의 일측에는 제1 내지 제6 패드전극(25a, 25b, 25c, 27a, 27b, 29a)과, 제1 내지 제6 패드전극(25a, 25b, 25c, 27a, 27b, 29a)에 전기적으로 연결되는 제1 내지 제6 링크배선(15a, 15b, 15c, 17a, 17b, 19a)이 형성된다.As shown in the drawing, first to sixth pad electrodes 25a, 25b, 25c, 27a, 27b and 29a are formed on one side of a panel (not shown) inside a general mother substrate 10, First to sixth link wirings 15a, 15b, 15c, 17a, 17b, and 19a are formed to be electrically connected to the first to sixth wiring lines 25a, 25b, 25c, 27a, 27b, 29a.

그리고, 모기판(10)에는 패널(14)에 영상을 표시하기 위한 신호를 인가하기 위한 제1 내지 제3 테스트 전원 전극(45a, 45b, 45c)과, 제1 내지 제2 테스트 신호전극(47a, 47b) 및 제1 테스트 공통전극(49a)이 형성된다.The mother substrate 10 is provided with first to third test power supply electrodes 45a, 45b and 45c for applying a signal for displaying an image on the panel 14 and first to second test signal electrodes 47a , 47b and a first test common electrode 49a are formed.

제1 내지 제3 테스트 전원 전극(45a, 45b, 45c)과, 제1 내지 제2 테스트 신호전극(47a, 47b) 및 제1 테스트 공통전극(49a) 각각은 제1 내지 제3 테스트 전원배선(35a, 35b, 35c)과, 제1 내지 제2 테스트 신호배선(37a, 37b) 및 제1 테스트 공통배선(39a)를 통해 제1 내지 제6 패드전극(25a, 25b, 25c, 27a, 27b, 29a)과 전기적으로 연결된다. The first to third test power supply electrodes 45a to 45c and the first to second test signal electrodes 47a and 47b and the first test common electrode 49a are connected to the first to third test power supply lines The first to sixth pad electrodes 25a, 25b, 25c, 27a, 27b, and 27b are electrically connected to each other through the first to third test signal lines 35a, 35b, and 35c and the first to second test signal lines 37a and 37b and the first test common line 39a. 29a.

이때, 제1 내지 제3 테스트 전원배선(35a, 35b, 35c)과, 제1 내지 제2 테스트 신호배선(37a, 37b) 및 제1 테스트 공통배선(39a)은 제1 내지 제6 신호배선(35a, 35b, 35c, 37a, 37b, 39a)이라 불릴 수 있으며, 인가되는 신호에 따라 분류된다.The first to third test power supply wirings 35a to 35c and the first to second test signal wirings 37a and 37b and the first test common wiring 39a are connected to the first to sixth signal wirings 35a, 35b, 35c, 37a, 37b, 39a and classified according to the applied signal.

한편, 설명의 편의를 위해 제1 내지 제3 테스트 전원 전극(45a, 45b, 45c)과, 제1 내지 제2 테스트 신호전극(47a, 47b) 및 제1 테스트 공통전극(49a)을 테스트 전극(45a, 45b, 45c, 47a, 47b, 49a)이라 한다.For convenience of explanation, the first to third test power supply electrodes 45a, 45b and 45c and the first and second test signal electrodes 47a and 47b and the first test common electrode 49a are connected to the test electrodes 45a, 45b, 45c, 47a, 47b, 49a.

도시하지 않았지만, 제1 내지 제6 패드전극(25a, 25b, 25c, 27a, 27b, 29a)과, 테스트 전극(45a, 45b, 45c, 47a, 47b, 49a)은 패널(14) 외측을 따라 다수 개 형성된다.Although not shown, the first to sixth pad electrodes 25a, 25b, 25c, 27a, 27b, 29a and the test electrodes 45a, 45b, 45c, 47a, 47b, Respectively.

그리고, 제1 내지 제6 패드전극(25a, 25b, 25c, 27a, 27b, 29a)은 제1 내지 제6 링크배선(15a, 15b, 15c, 17a, 17b, 19a)을 통해 패널(14) 내부의 게이트 배선(미도시) 또는 데이터 배선(미도시) 및 전원배선(미도시)과 전기적으로 연결된다.The first to sixth pad electrodes 25a, 25b, 25c, 27a, 27b and 29a are connected to the inside of the panel 14 through the first to sixth link wirings 15a, 15b, 15c, 17a, 17b, (Not shown) or a data wiring (not shown) and a power wiring (not shown).

이때, 제1 내지 제3 테스트 전원 전극(45a, 45b, 45c)에는 제1 전원전압이 인가되고, 제1 내지 제2 테스트 신호전극(47a, 47b)에는 데이터 신호 또는 제어신호가 인가되고, 제1 테스트 공통전극(49a)에는 제2 전원전압이 인가된다.At this time, a first power source voltage is applied to the first to third test power source electrodes 45a, 45b, and 45c, a data signal or a control signal is applied to the first and second test signal electrodes 47a and 47b, A second power supply voltage is applied to one test common electrode 49a.

이때, 제1 전원전압으로 전원전압(VDD)이 인가될 수 있으며, 제2 전원전압으로 기저전압(VSS)이 인가될 수 있다.At this time, the power supply voltage VDD may be applied to the first power supply voltage, and the ground voltage VSS may be applied to the second power supply voltage.

이에 따라, 모기판(10) 내부에 형성되는 패널(14)은 테스트 전극(45a, 45b, 45c, 47a, 47b, 49a)에 인가되는 신호에 따라 내부의 스위칭 소자(미도시)가 구동된다.Accordingly, the panel 14 formed inside the mother substrate 10 is driven with internal switching elements (not shown) according to signals applied to the test electrodes 45a, 45b, 45c, 47a, 47b, and 49a.

이를 통해 패널(14)의 정상동작유무를 검사할 수 있으며, 이후 정상 동작하는 패널을 절단공정으로 모기판(10)에서 분리한다.Thus, it is possible to check the normal operation of the panel 14, and then the normally operating panel is separated from the mother substrate 10 by the cutting process.

이때, 절단공정은 미세한 크랙(crack)으로 인한 패널의 파손 방지를 위해 그라인딩(grinding) 공정으로 절단한다.At this time, the cutting process is cut by a grinding process to prevent breakage of the panel due to a minute crack.

이때, 도 1의 절단선 Ⅱ-Ⅱ을 따라 그라인딩 공정을 진행하며, 그라인딩 공정 시 절단선 Ⅱ-Ⅱ에 위치하는 제1 내지 제3 테스트 전원배선(35a, 35b, 35c)과, 제1 내지 제2 테스트 신호배선(37a, 37b) 및 제1 테스트 공통배선(39a)이 그라인딩 휠(grinding wheel)로 인해 물리적으로 영향을 받는다.At this time, the grinding process is performed along the cutting line II-II in FIG. 1, and the first to third test power supply wirings 35a, 35b, 35c located at the cutting lines II-II during the grinding process, The two test signal lines 37a and 37b and the first test common line 39a are physically affected by the grinding wheel.

도 2에 도시한 바와 같이, 일반적인 모기판의 절단면은 기판(20) 상부에 제1 내지 제3 테스트 전원배선(35a, 35b, 35c)과, 제1 내지 제2 테스트 신호배선(37a, 37b) 및 제1 테스트 공통배선(39a)이 형성되며, 제1 내지 제3 테스트 전원배선(35a, 35b, 35c)과, 제1 내지 제2 테스트 신호배선(37a, 37b) 및 제1 테스트 공통배선(39a) 상부에는, 제1 절연막(30)이 형성된다.As shown in FIG. 2, the cut surface of a general mother board includes first to third test power supply wirings 35a, 35b and 35c, first and second test signal wirings 37a and 37b, 35b and 35c and first to second test signal lines 37a and 37b and a first test common line 39a are formed on the first test common wiring 39a and the first test common wiring 39a, 39a, a first insulating film 30 is formed.

이와 같은, 일반적인 모기판의 절단면에서는 그라인딩 공정으로 인해 제1 내지 제3 테스트 전원배선(35a, 35b, 35c)과, 제1 내지 제2 테스트 신호배선(37a, 37b) 및 제1 테스트 공통배선(39a) 중 일부가 물리적으로 영향을 받아 단락이 발생한다.In such a cut surface of a general mother substrate, the first to third test power supply wirings 35a, 35b and 35c and the first to second test signal wirings 37a and 37b and the first test common wirings 39a) are physically affected and a short circuit occurs.

이때, 제1 테스트 전원배선(35a)과 제1 테스트 신호배선(37a)의 단락이 발생하면, 제1 테스트 전원배선(35a) 및 제1 테스트 신호배선(37a)과 전기적으로 연결되는 제1 및 제4 패드전극(25a, 27a)과 제1 및 제4 링크배선(15a, 17a)에 인가되는 신호의 변동이 발생하여, 제1 및 제4 링크배선(15a, 17a)과 전기적으로 연결되는 데이터 배선(미도시) 또는 게이트 배선(미도시)에 신호가 제대로 인가되지 않아 데이터 배선(미도시) 또는 게이트 배선(미도시)이 연결된 화소의 계조가 제대로 표시되지 않는 선 결함(line defect) 또는, 제1 테스트 전원배선(35a)과 제1 테스트 신호배선(37a)의 단락으로 인한 소자의 번트(burnt)가 발생할 수 있다.At this time, if a short circuit occurs between the first test power supply wiring 35a and the first test signal wiring 37a, the first and second test power supply wirings 35a and 37a are electrically connected to the first test power supply wiring 35a and the first test signal wiring 37a, The signals applied to the fourth pad electrodes 25a and 27a and the first and fourth link wirings 15a and 17a are changed to generate data that is electrically connected to the first and fourth link wirings 15a and 17a A line defect in which the signal is not properly applied to the wiring (not shown) or the gate wiring (not shown) and the gradation of the pixel to which the data wiring (not shown) or the gate wiring (not shown) A burnt of the device may occur due to a short circuit between the first test power supply wiring 35a and the first test signal wiring 37a.

그리고, 제3 테스트 전원배선(35c)과 제1 테스트 공통배선(39a)의 단락이 발생하면, 제1 테스트 공통배선(39a)과 전기적으로 연결되는 제6 패드전극(29a)과 제6 링크배선(29a)에 인가되는 기저전압의 변동이 발생하여, 패널(14) 내부의 다수의 화소의 계조가 제대로 표시되지 않는 선 결함(line defect)이 다수 개 발생할 수 있다.When a short circuit occurs between the third test power supply wiring 35c and the first test common wiring 39a, the sixth pad electrode 29a and the sixth pad wiring 29a, which are electrically connected to the first test common wiring 39a, A variation in the base voltage applied to the panel 29a may occur to cause a plurality of line defects in which the gradation of a large number of pixels in the panel 14 is not displayed properly.

이와 같은, 선 결함 및 번트는 패널(14)에 표시되는 영상이 바르게 표시되지 않는 불량으로 영상을 표시하는 디스플레이 장치에 있어서 큰 문제이다.
Such a line defect and bunt are a big problem in a display device that displays an image with a defect that an image displayed on the panel 14 is not displayed correctly.

본 발명에서는 위와 같이 모기판의 절단공정 중 인접한 신호배선간 단락으로 인해 패널에 표시되는 영상이 바르게 표시되지 않는 불량이 발생하는 문제를 해결하고자 한다.
In the present invention, it is intended to solve such a problem that the image displayed on the panel is not correctly displayed due to a short circuit between neighboring signal lines during the cutting process of the mother board.

위와 같은 과제의 해결을 위해, 본 발명은, 기판과; 상기 기판 상부에 형성되는 게이트 및 데이터 배선과, 상기 게이트 및 데이터 배선과 연결되는 스위칭 소자와, 상기 게이트 배선 또는 상기 데이터 배선과 연결되는 패드부를 포함하고; 상기 패드부로부터 상기 기판의 절단면까지 연장되는 신호배선을 포함하고, 상기 신호배선은 인접한 신호배선이 서로 상이한 층에 형성되는 것을 포함하는 디스플레이 장치를 제공한다.In order to solve the above problems, the present invention provides a semiconductor device comprising: a substrate; A gate and a data line formed on the substrate, a switching element connected to the gate and the data line, and a pad portion connected to the gate line or the data line; And a signal wiring extending from the pad portion to a cut surface of the substrate, wherein the signal wiring includes adjacent signal wirings formed on different layers from each other.

이때, 상기 신호배선은, 상기 제1 전원전압이 인가되는 제1 내지 제3 신호배선과; 상기 제어신호 또는 데이터 신호가 인가되는 제4 및 제5 신호배선과; 상기 제2 전원전압이 인가되는 제6 신호배선을 포함한다.The signal line may include first to third signal lines to which the first power source voltage is applied; Fourth and fifth signal lines to which the control signal or the data signal is applied; And a sixth signal wiring to which the second power supply voltage is applied.

그리고, 제1 내지 제3 신호배선을 덮는 제1 절연막과; 상기 제1 절연막 상부로 형성되는 제4 및 제 5 신호배선과; 상기 제4 및 제5 신호배선을 덮는 제2 절연막과; 상기 제2 절연막 상부로 형성되는 제6 신호배선을 포함한다.A first insulating film covering the first to third signal lines; Fourth and fifth signal lines formed above the first insulating film; A second insulating film covering the fourth and fifth signal lines; And a sixth signal wiring formed above the second insulating film.

그리고, 상기 스위칭 소자와 전기적으로 연결되는 스토리지 캐패시터와; 상기 스위칭 소자 및 상기 스토리지 캐패시터와 연결되는 화소전극을 더 포함한다.A storage capacitor electrically connected to the switching element; And a pixel electrode connected to the switching element and the storage capacitor.

그리고, 상기 스위칭 소자와 연결되는 스토리지 캐패시터 및 구동 박막트랜지스터와; 상기 스토리지 캐패시터 및 상기 구동 박막트랜지스터와 연결되는 전원배선 및 유기발광 다이오드를 더 포함한다.A storage capacitor and a driving thin film transistor connected to the switching element; A power supply line connected to the storage capacitor and the driving thin film transistor, and an organic light emitting diode.

한편, 본 발명은 모기판 상부에 형성되는 신호배선을 포함하는 테스트 배선부와, 상기 테스트 배선부와 상기 신호배선을 통해 연결되는 패널부를 포함하는 디스플레이 장치 제조방법에 있어서, 상기 모기판 상의 상기 테스트 배선부에 다수의 제1 신호배선을 형성하는 단계와; 상기 다수의 제1 신호배선 상에 절연막을 형성하는 단계와; 상기 다수의 제1 신호배선과 교번되어 절연막 상에 다수의 제2 신호배선을 형성하는 단계와; 상기 제1 및 제2 신호배선을 포함하는 테스트 배선부를 절단하여 상기 모기판에서 상기 패널부을 분리하는 단계를 포함하는 디스플레이 장치 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a display device including a test wiring portion including a signal wiring formed on an upper portion of a mother substrate, and a panel portion connected to the test wiring portion through the signal wiring, Forming a plurality of first signal lines in the wiring portion; Forming an insulating film on the plurality of first signal wirings; Forming a plurality of second signal wirings on the insulating film alternately with the plurality of first signal wirings; And cutting the test wiring portion including the first and second signal wirings to separate the panel portion from the mother substrate.

이때, 상기 다수의 제2 신호배선 상에 보호막을 형성하는 단계 및; 상기 보호막 상에 제3 신호배선을 형성하는 단계를 포함한다.
Forming a protective film on the plurality of second signal wirings; And forming a third signal wiring on the protective film.

본 발명은 디스플레이 패널 제작 시, 인접한 신호배선을 서로 다른 층에 형성하여 단락발생을 방지하는 효과가 있다.
The present invention has the effect of preventing the occurrence of a short circuit by forming adjacent signal wirings in different layers when fabricating a display panel.

도 1은 일반적인 모기판의 일부를 도시한 평면도이다.
도 2는 도1 의 Ⅱ-Ⅱ을 따라 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 모기판을 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 모기판의 일부를 도시한 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ을 따라 도시한 단면도이다.1 is a plan view showing a part of a general mother board;
2 is a cross-sectional view taken along line II-II in FIG.
3 is a plan view showing a mother board according to an embodiment of the present invention.
4 is a plan view showing a part of a mother board according to an embodiment of the present invention.
5 is a cross-sectional view taken along line V-V in Fig.

이하, 도면을 참조하여 본 발명의 디스플레이 장치용 모기판에 대해 자세히 설명한다. Hereinafter, the mother substrate for a display device of the present invention will be described in detail with reference to the drawings.

이하 설명하는 신호배선은 테스트 배선, 게이트 및 데이터 배선, 전원배선 및 쇼팅바를 포함하며, 본 발명에서는 설명의 편의를 위해 테스트 배선으로 설명하였다.The signal wiring described below includes a test wiring, a gate and a data wiring, a power wiring, and a shorting bar. In the present invention, a test wiring is described for convenience of explanation.

도 3은 본 발명의 일 실시예에 따른 모기판을 도시한 평면도이고, 도 4는 본 발명의 일 실시예에 따른 모기판의 일부를 확대 도시한 평면도이다.FIG. 3 is a plan view showing a mother board according to an embodiment of the present invention, and FIG. 4 is an enlarged plan view showing a part of a mother board according to an embodiment of the present invention.

도시한 바와 같이, 본 발명의 일 실시예에 따른 모기판(110)은 대량 생산을 목적으로 내부에 다수의 표시패널(114)과 표시패널(114) 각각에 신호배선(TL)을 통해 전기적으로 연결되는 테스트 부(112)을 포함한다.As shown in the drawing, the mother board 110 according to the embodiment of the present invention is electrically connected to the plurality of display panels 114 and the display panel 114 via a signal line TL for the purpose of mass production. And a test unit 112 connected thereto.

그리고, 신호배선(TL)은 표시패널(114) 내부에 다수 개 형성된 패드전극(125a, 125b, 125c, 127a, 127b, 129a)에 전기적으로 연결된다.The signal line TL is electrically connected to the plurality of pad electrodes 125a, 125b, 125c, 127a, 127b, and 129a formed in the display panel 114.

한편, 다수의 표시패널(114) 각각은 내부에 서로 교차하여 다수의 화소영역을 정의하는 게이트 및 데이터 배선(GL, DL)과 전원배선(PL)을 구성한다.On the other hand, each of the plurality of display panels 114 intersects each other to form gate and data lines GL and DL and a power supply line PL defining a plurality of pixel regions.

이때, 게이트 및 데이터 배선(GL, DL)과 전원배선(PL)은 다수의 패드전극(125a, 125b, 125c, 127a, 127b, 129a)과 전기적으로 연결된다.At this time, the gate and data lines GL and DL and the power supply line PL are electrically connected to the plurality of pad electrodes 125a, 125b, 125c, 127a, 127b and 129a.

그리고, 각 화소영역은 스위칭 박막트랜지스터(Ts)와, 스위칭 박막트랜지스터(Ts)의 드레인 전극에 연결되는 구동 박막트랜지스터(Td)와, 스토리지 캐패시터(CS)와 구동 박막트랜지스터(Td)의 드레인 전극과 연결되는 유기발광 다이오드(E)를 구성한다.Each pixel region includes a switching thin film transistor Ts, a driving thin film transistor Td connected to the drain electrode of the switching thin film transistor Ts, a drain electrode of the storage capacitor CS and the driving thin film transistor Td, Thereby constituting an organic light emitting diode (E) to be connected.

이때, 스위칭 박막트랜지스터(Ts)의 게이트 전극은 게이트 배선(GL)과 연결되고, 소스 전극은 데이터 배선과 연결된다.At this time, the gate electrode of the switching thin film transistor Ts is connected to the gate line GL, and the source electrode thereof is connected to the data line.

그리고, 구동 박막트랜지스터(Td)의 소스 전극과 스토리지 캐패시터(CS)는 전원배선(PL)과 연결된다.The source electrode of the driving thin film transistor Td and the storage capacitor CS are connected to the power supply line PL.

이와 같은 표시패널(114)은 정상동작 여부를 확인하기 위해 신호배선(TL)을 통해 테스트 부(112)와 연결된다.The display panel 114 is connected to the test unit 112 via the signal line TL to check whether the display panel 114 is operating normally.

도 4를 참조하면, 테스트 부(112)는 내부에 제1 내지 제3 테스트 전원전극(145a, 145b, 145c)과, 제1 내지 제2 테스트 신호전극(147a, 147b) 및 제1 테스트 공통전극(149a)을 포함하며, 제1 내지 제3 테스트 전원전극(145a, 145b, 145c)과, 제1 내지 제2 테스트 신호전극(147a, 147b) 및 제1 테스트 공통전극(149a) 각각은 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)을 통해 표시패널(114)의 제1 내지 제6 패드전극(125a, 125b, 125c, 127a, 127b, 129a)과 전기적으로 연결된다.Referring to FIG. 4, the test unit 112 includes first through third test power electrodes 145a, 145b and 145c, first and second test signal electrodes 147a and 147b, The first to third test power electrodes 145a, 145b and 145c and the first to second test signal electrodes 147a and 147b and the first test common electrode 149a, 135b and 135c of the display panel 114 through the first to third test power supply lines 135a to 135c and the first to second test signal lines 137a and 137b and the first test common line 139a, And are electrically connected to the pad electrodes 125a, 125b, 125c, 127a, 127b, and 129a.

이때, 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)은 제1 내지 제6 신호배선(135a, 135b, 135c, 137a, 137b, 139a)이라 불릴 수 있으며, 제1 내지 제6 신호배선(135a, 135b, 135c, 137a, 137b, 139a)은 인가되는 신호에 따라 분류된다.그리고, 제1 내지 제6 패드전극(125a, 125b, 125c, 127a, 127b, 129a)은 제1 내지 제6 링크배선(115a, 115b, 115c, 117a, 117b, 119a)을 통해 게이트 및 데이터 배선(GL, DL)과 전기적으로 연결된다.The first to third test power supply wirings 135a to 135c and the first to second test signal wirings 137a and 137b and the first test common wirings 139a are connected to the first to sixth signal wirings The first to sixth signal wirings 135a, 135b, 135c, 137a, 137b, and 139a are classified according to signals to be applied, and the first to sixth signal wirings 135a, 135b, 135c, 137a, 137b, The sixth to sixth pad electrodes 125a to 125a are connected to the gate and data lines GL and DL through the first to sixth link wirings 115a to 115a and 115b to 115a, Respectively.

이때, 테스트 신호는 제1 및 제2 전원전압과 데이터 신호 또는 제어 신호 중 어느 하나 일 수 있으며, 외부의 테스트 전원(미도시)에서 제1 내지 제3 테스트 전원전극(145a, 145b, 145c)과, 제1 내지 제2 테스트 신호전극(147a, 147b) 및 제1 테스트 공통전극(149a)에 인가된다.In this case, the test signal may be any one of the first and second power supply voltages, the data signal, and the control signal, and the first to third test power supply electrodes 145a, 145b, and 145c may be connected to an external test power supply The first and second test signal electrodes 147a and 147b, and the first test common electrode 149a.

예를들어, 제1 내지 제3 테스트 전원전극(145a, 145b, 145c)에는 제1 전원전압이 인가되고, 제1 및 제2 테스트 신호전극(147a, 147b)에는 데이터 신호가 인가되고, 제1 테스트 공통전극(149a)에는 제2 전원전압이 인가될 수 있다.For example, a first power source voltage is applied to the first to third test power source electrodes 145a, 145b, and 145c, a data signal is applied to the first and second test signal electrodes 147a and 147b, A second power supply voltage may be applied to the test common electrode 149a.

이때, 제1 전원전압으로는 전원전압(VDD)이 인가될 수 있으며, 제2 전원전압으로는 기저전압(VSS)이 인가될 수 있다.At this time, the power supply voltage VDD may be applied to the first power supply voltage, and the ground voltage VSS may be applied to the second power supply voltage.

이와 같이, 테스트부(112)는 외부의 테스트 전원(미도시)을 공급받아 테스트 신호를 스위칭 및 구동박막트랜지스터(Ts, Td)에 신호를 인가하여 표시패널(114)에 테스트 영상을 표시할 수 있다.As described above, the test unit 112 receives an external test power source (not shown) and applies a signal to the switching and driving TFTs Td and Td to display a test image on the display panel 114 have.

즉, 모기판(110) 내부에 형성되는 패널(114)은 제1 내지 제3 테스트 전원전극(145a, 145b, 145c)과, 제1 내지 제2 테스트 신호전극(147a, 147b) 및 제1 테스트 공통전극(149a)에 인가되는 신호에 따라 내부의 스위칭 및 구동 박막트랜지스터(Ts, Td)가 구동되어 표시패널(114)에 영상이 표시된다.That is, the panel 114 formed inside the mother substrate 110 includes the first to third test power electrodes 145a, 145b and 145c, the first and second test signal electrodes 147a and 147b, The internal switching and driving thin film transistors Ts and Td are driven according to a signal applied to the common electrode 149a to display an image on the display panel 114. [

이때, 사용자는 테스트 영상을 확인하여 각 표시패널(114)의 정상 구동여부를 확인할 수 있으며, 정상 구동이 확인된 표시패널(114)은 모기판(110)에서 분리된다.At this time, the user can confirm whether or not the display panel 114 is normally driven by checking the test image, and the display panel 114 having the normal operation confirmed is separated from the mother board 110.

이때, 표시패널(114)은 절단공정을 통해 모기판(110)에서 분리되는데, 절단공정은 미세한 크랙(crack)으로 인한 표시패널(114)의 파손 방지를 위해 그라인딩(grinding) 공정으로 모기판(110)에서 표시패널(144)이 절단된다.At this time, the display panel 114 is separated from the mother substrate 110 through the cutting process. In order to prevent breakage of the display panel 114 due to a minute crack, The display panel 144 is cut off.

이때, 표시패널(144)의 비표시영역을 축소시키기 위해 신호배선(TL)이 절단되며 표시패널(144)과 전기적으로 연결된 테스트부(112)를 포함하는 모기판(110)에서 표시패널(144)이 분리된다.At this time, in order to reduce the non-display area of the display panel 144, the signal line TL is cut off and the display panel 144 (not shown) is cut from the mother substrate 110 including the test unit 112 electrically connected to the display panel 144 ) Are separated.

좀 더 상세하게 설명하면, 도 4의 절단선 Ⅴ-Ⅴ을 따라 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)을 가로지르며 그라인딩 공정이 진행되며, 그라인딩 공정 시 절단선 Ⅴ-Ⅴ에 위치하는 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)이 그라인딩 휠(grinding wheel)로 인해 물리적으로 영향을 받는다.In more detail, the first to third test power supply wirings 135a, 135b and 135c, the first and second test signal wirings 137a and 137b and the first The first to third test power supply wirings 135a, 135b and 135c located on the cutting line V-V during the grinding process and the first to second test power supply wirings 135a, The wirings 137a and 137b and the first test common wiring 139a are physically affected by the grinding wheel.

이때, 본 발명에 일 실시예에 따른 모기판(110)의 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a) 중 인접한 배선을 상이한 층에 형성하여 절단공정으로 인한 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a) 간의 단락을 방지할 수 있다.The first to third test power supply wirings 135a, 135b and 135c and the first and second test signal wirings 137a and 137b and the first test power supply wirings 135a and 135b of the mother substrate 110 according to an embodiment of the present invention, The adjacent wirings among the common wirings 139a are formed in different layers so that the first to third test power supply wirings 135a to 135c and the first to second test signal wirings 137a and 137b and It is possible to prevent a short circuit between one test common wiring 139a.

이하 도면을 참조하여 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)을 설명한다.
First to third test power supply wirings 135a, 135b and 135c and first to second test signal wirings 137a and 137b and a first test common wiring 139a will be described with reference to the drawings.

도 5는 도 4의 Ⅴ-Ⅴ을 따라 도시한 단면도이다.5 is a cross-sectional view taken along line V-V in Fig.

도시한 바와 같이, 본 발명의 일 실시예에 따른 모기판에서 표시패널(도 3의 114)을 절단공정으로 분리한 단면에는 기판(120)에서부터 차례로 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 절연막(130a)과, 제1 및 제2 테스트 신호배선(137a, 137b)과, 제2 절연막(130b)과, 제1 테스트 공통배선(129a)과, 제3 절연막(130c)이 형성된다.As shown in the drawing, in a cross-section of a mother board according to an embodiment of the present invention, in which a display panel (114 in FIG. 3) is separated by a cutting process, first through third test power supply wirings 135a and 135b First and second test signal lines 137a and 137b, a second insulating film 130b, a first test common line 129a, and a third insulating film 130c 130c are formed.

이와 같이 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)이 각각 제1 내지 제3 절연막(130a, 130b, 130c)으로 층이 나뉜 다층구조를 갖도록 형성하면, 인접한 배선의 단락을 방지하는 효과가 있다.The first to third test power supply wirings 135a to 135c and the first to second test signal wirings 137a and 137b and the first test common wiring 139a are formed on the first to third insulating films 130a, 130b, and 130c so as to have a multilayered structure, it is possible to prevent shorting of adjacent wirings.

즉, 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)은 그라인딩 공정과 같은 절단공정을 진행하여도 인접한 배선의 단락을 방지할 수 있다.That is, the first to third test power supply wirings 135a, 135b and 135c and the first to second test signal wirings 137a and 137b and the first test common wirings 139a perform a cutting process such as a grinding process It is possible to prevent shorting of adjacent wirings.

좀 더 상세하게 설명하면, 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a) 중 일부가 그라인딩 공정으로 인한 물리적으로 영향을 받아도 인접한 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a) 중 나머지는 다른 층에 위치하여 단락발생을 방지할 수 있다.More specifically, the first to third test power supply wirings 135a, 135b and 135c and the first and second test signal wirings 137a and 137b and the first test common wirings 139a are partially grounded The first to third test power supply wirings 135a, 135b and 135c and the first to the second test signal wirings 137a and 137b and the first test common wiring 139a which are physically affected by the process, Can be placed on different layers to prevent the occurrence of short circuits.

이때, 제1 내지 제3 테스트 전원전극(145a, 145b, 145c)에는 제1 전원전압이 인가될 수 있고, 제1 내지 제2 테스트 신호전극(147a, 147b)에는 데이터 신호가 인가될 수 있으며, 제1 테스트 공통전극(149a)에는 제2 전원전압이 인가될 수 있다.At this time, the first power source voltage may be applied to the first to third test power source electrodes 145a, 145b and 145c, the data signal may be applied to the first and second test signal electrodes 147a and 147b, A second power supply voltage may be applied to the first test common electrode 149a.

예를들어, 제1 전원전압으로는 전원전압(VDD)이 인가될 수 있으며, 제2 전원전압으로는 기저전압(VSS)이 인가될 수 있다.For example, the power supply voltage VDD may be applied to the first power supply voltage, and the ground voltage VSS may be applied to the second power supply voltage.

한편, 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a) 중 제1 및 제2 전원전압이 인가되는 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 테스트 공통배선(139a)은 내부에 인가되는 전압이 크기 때문에 인접한 배선의 단락 발생확률이 크다.On the other hand, the first and second test power supply lines 135a, 135b and 135c and the first and second test signal lines 137a and 137b and the first test common line 139a, Since the first to third test power supply wirings 135a, 135b and 135c and the first test common wirings 139a to be applied have a large voltage applied thereto, the probability of short-circuiting of adjacent wirings is large.

따라서, 제1 및 제2 전원전압이 인가되는 배선 사이에 제어신호 또는 데이터 신호가 인가되는 제1 내지 제2 테스트 신호배선(137a, 137b)을 배치하여 신호배선 간의 단락발생을 방지한다.Therefore, first and second test signal lines 137a and 137b to which a control signal or a data signal is applied are disposed between the lines to which the first and second power source voltages are applied, thereby preventing a short circuit between the signal lines.

이때, 제1 테스트 공통배선(139a)에는 제2 전원전압이 인가되는데, 제1 테스트 공통배선(139a)을 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b)보다 상층 또는 하층에 형성하여 제2 전원전압에 따른 단락 발생을 방지할 수 있는 효과가 있다.At this time, a second power supply voltage is applied to the first test common wiring 139a. The first test common wiring 139a is connected to the first to third test power supply wirings 135a, 135b and 135c, It is possible to prevent the occurrence of a short circuit due to the second power supply voltage by forming the upper layer or the lower layer of the test signal lines 137a and 137b.

그리고, 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)을 다층구조로 형성함에 따라 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)의 선 결함 및 번트를 방지할 수 있어, 표시패널(도 3의 114)에 표시되는 영상을 바르게 표시할 수 있는 장점이 있다.As the first to third test power supply wirings 135a to 135c and the first to second test signal wirings 137a and 137b and the first test common wirings 139a are formed in a multilayer structure, Line defects and bunting of the first to third test power supply lines 135a to 135c and the first to second test signal lines 137a and 137b and the first test common line 139a can be prevented, (114 in FIG. 3) can be displayed correctly.

그리고, 제1 테스트 공통배선(139a) 상부에 제3 절연막(130c)을 형성하여 기판(120) 상부에 형성되는 제1 내지 제3 테스트 전원배선(135a, 135b, 135c)과, 제1 내지 제2 테스트 신호배선(137a, 137b) 및 제1 테스트 공통배선(139a)을 3개의 절연막으로 보호할 수 있어 외부의 물리적인 자극 또는 전기적인 자극으로부터 절연할 수 있는 효과가 있다.The third insulating film 130c is formed on the first test common wiring 139a to form first to third test power supply wirings 135a, 135b and 135c formed on the substrate 120, The two test signal wirings 137a and 137b and the first test common wirings 139a can be protected by three insulating films and thus can be isolated from external physical stimulation or electrical stimulation.

이하 도면을 참조하여 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법을 설명한다.
Hereinafter, a method of manufacturing a display device according to an embodiment of the present invention will be described with reference to the drawings.

도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법을 단계별로 도시한 도면이다.6A to 6E are views showing steps of a method of manufacturing a display device according to an embodiment of the present invention.

이때, 본 발명의 일 실시예에 따른 디스플레이 장치의 기판(220) 상부에는 서로 교차하여 화소영역(P)을 정의하는 게이트 배선(도 4의 GL) 및 데이터 배선(도 4의 DL)이 형성된다.At this time, a gate line (GL in FIG. 4) and a data line (DL in FIG. 4) that define the pixel region P are formed on the substrate 220 of the display device according to an embodiment of the present invention .

그리고, 화소영역(P)에는 스위칭 박막 트랜지스터(도 4의 Ts)와 구동 박막 트랜지스터(도 4의 Td)가 형성된다.In the pixel region P, a switching thin film transistor (Ts in FIG. 4) and a driving thin film transistor (in FIG. 4, Td) are formed.

이때, 게이트 배선(도 4의 GL) 및 데이터 배선(도 4의 DL)은 스위칭 박막 트랜지스터(Ts)와 연결되고, 구동 박막 트랜지스터(Td)는 스위칭 박막 트랜지스터(Ts)와 연결된다.At this time, the gate wiring (GL in FIG. 4) and the data wiring (DL in FIG. 4) are connected to the switching thin film transistor Ts and the driving thin film transistor Td is connected to the switching thin film transistor Ts.

이하, 설명하는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법의 구동 박막 트랜지스터(Td)는 스위칭 박막 트랜지스터(Ts)와 그 구조나 형성하는 방법이 유사하다.Hereinafter, the driving thin film transistor Td of the method of manufacturing a display device according to an embodiment of the present invention is similar to the switching thin film transistor Ts in its structure and formation method.

도 6a에 도시한 바와 같이, 기판(220) 상부의 화소영역(P)에는 게이트 전극(230)을 형성하고, 신호배선부(TLS)에는 제1 테스트 배선(240)을 형성한다.6A, a gate electrode 230 is formed in the pixel region P above the substrate 220, and a first test wiring 240 is formed in the signal wiring portion TLS.

이때, 신호배선부(TLS)는 표시패널(114)과 테스트부(112)를 연결하는 신호배선(도 3의 TL)을 형성하는 영역으로, 제1 테스트 배선(240)은 제1 내지 제3 테스트 전원배선(도 4의 135a, 135b, 135c)에 대응된다.3) for connecting the display panel 114 and the test unit 112, and the first test wiring 240 is a region for forming the signal wiring (TL in FIG. 3) Corresponds to the test power supply wiring (135a, 135b, 135c in Fig. 4).

그 다음 도 6b에 도시한 바와 같이, 게이트 전극(230) 및 제1 테스트 배선(240) 상부로 기판(220) 전면에 게이트절연막(231)을 형성한다.Next, as shown in FIG. 6B, a gate insulating film 231 is formed on the entire surface of the substrate 220 over the gate electrode 230 and the first test wiring 240.

그리고, 게이트 절연막(231) 상부로, 게이트 전극(230)에 대응하여 순수 비정질 실리콘의 액티브층과 그 상부로 서로 이격하며 불순물 비정질 실리콘의 오믹콘택층(미도시)으로 구성된 반도체층(232)과, 반도체층(232) 상부로 서로 이격하는 소스 및 드레인 전극(234a 및 234b)을 형성한다.A semiconductor layer 232 composed of an active layer of pure amorphous silicon and an ohmic contact layer of impurity amorphous silicon (not shown) spaced apart from the active layer and corresponding to the gate electrode 230 is formed on the gate insulating layer 231, Source and drain electrodes 234a and 234b are formed on the semiconductor layer 232 and spaced apart from each other.

이때, 신호배선부(TLS)의 제1 테스트 배선(240)에 대응하는 게이트 절연막(231) 상부에는 제2 테스트 배선(244)을 형성한다.At this time, a second test wiring 244 is formed on the gate insulating film 231 corresponding to the first test wiring 240 of the signal wiring part TLS.

이때, 제2 테스트 배선(244)는 제1 내지 제2 테스트 신호배선(도 4의 137a, 137b)에 대응된다.At this time, the second test wiring 244 corresponds to the first and second test signal wirings (137a and 137b in FIG. 4).

한편, 소스 및 드레인 전극(234a 및 234b)과 제2 테스트 배선(244)은, 동일 물질, 동일 공정으로 형성될 수 있으며 도전성을 갖는 금속물질로 형성될 수 있다. On the other hand, the source and drain electrodes 234a and 234b and the second test wiring 244 may be formed of the same material, the same process, and a conductive metal material.

예를 들어, 소스 및 드레인 전극(234a 및 234b)과 제2 테스트 배선(244)은 알루미늄(Al), 알루미늄합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나 또는 둘 이상의 물질로 이루질 수 있다.For example, the source and drain electrodes 234a and 234b and the second test wiring 244 may be formed of aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo) ) Or a combination thereof.

좀 더 상세하게 설명하면, 소스 및 드레인 전극(234a 및 234b)과 제2 테스트 배선(244)은 도전성을 갖는 제1 금속물질층(미도시)을 기판(220) 전면에 증착하고, 패터닝하여 형성될 수 있다.More specifically, the source and drain electrodes 234a and 234b and the second test wiring 244 are formed by depositing a first metal material layer (not shown) having conductivity on the entire surface of the substrate 220, .

그 다음 도 6c를 참조하면, 소스 및 드레인 전극(234a 및 234b)과 제2 테스트 배선(244) 상부로 기판(220) 전면에 드레인 전극(234b)의 일부를 노출시키는 콘택홀(CH1)을 갖는 보호막(235)을 형성하고, 보호막(235) 상부에 형성되며, 콘택홀(CH1)을 통해 드레인 전극(234b)과 전기적으로 연결되는 제1 전극(236)을 형성한다.Referring to FIG. 6C, a contact hole CH1 exposing a part of the drain electrode 234b is formed on the entire surface of the substrate 220 over the source and drain electrodes 234a and 234b and the second test wiring 244 And a first electrode 236 formed on the passivation layer 235 and electrically connected to the drain electrode 234b through the contact hole CH1.

이때, 제1 전극(236)은 유기발광 다이오드의 애노드 전극의 역할을 하도록 일함수 값이 상대적으로 높은 금속물질로 이루어질 수 있다.At this time, the first electrode 236 may be made of a metal material having a relatively high work function value to serve as an anode electrode of the organic light emitting diode.

그리고, 신호배선부(TLS) 상부에는 제3 테스트 배선(246)을 형성한다.A third test wiring 246 is formed on the signal wiring portion TLS.

이때, 제3 테스트 배선(246)은 제1 테스트 공통배선(139a)에 대응된다.At this time, the third test wiring 246 corresponds to the first test common wiring 139a.

한편, 제1 전극(236)과 제3 테스트 배선(246)은 동일 물질, 동일 공정으로 형성될 수 있으며 도전성을 갖는 금속물질로 형성될 수 있다. Meanwhile, the first electrode 236 and the third test wiring 246 may be formed of the same material, the same process, and a conductive metal material.

예를들어, 제1 전극(236) 및 제3 테스트 배선(246)은 투명도전성물질로 이루어질 수 있는데, 예를 들어, ITO, IZO, GZO, IGZO 중 어느 하나로 형성될 수 있다.For example, the first electrode 236 and the third test wiring 246 may be made of a transparent conductive material, for example, ITO, IZO, GZO, or IGZO.

좀 더 상세하게 설명하면, 제1 전극(236) 및 제3 테스트 배선(246)은 ITO, IZO, GZO, IGZO 중 어느 하나로 형성되는 투명도전성을 갖는 제2 금속물질층(미도시)을 기판(220) 전면에 증착하고, 패터닝하여 형성될 수 있다.More specifically, the first electrode 236 and the third test wiring 246 may be formed by depositing a second metal material layer (not shown) having a transparent conductive property, which is formed of any one of ITO, IZO, GZO, and IGZO, 220, and patterned.

도시하지 않았지만, 제1 내지 제3 테스트 배선(240 내지 246)의 일측은 표시패널(도 3의 114) 내부의 패드부(미도시)와 연결되며, 제1 내지 제3 테스트 배선(240 내지 246)의 타측은 테스트부(도 3의 112)와 연결되어 테스트부(도 3의 112)에서 인가되는 제어신호 및 데이터 신호를 표시패널(도 3의 114)로 공급한다.Although not shown, one side of the first to third test wirings 240 to 246 is connected to a pad portion (not shown) inside the display panel (114 of FIG. 3), and the first to third test wirings 240 to 246 Is connected to a test unit (112 in FIG. 3) to supply a control signal and a data signal applied from a test unit (112 in FIG. 3) to a display panel (114 in FIG. 3).

그 다음 도 6d를 참조하면, 기판(220) 전면으로 보호막(235) 상부에 뱅크층(237)이 형성된다.Referring to FIG. 6D, a bank layer 237 is formed on the protective film 235 on the front surface of the substrate 220.

이때, 뱅크층(237)은 각 화소영역(P)을 둘러싸는 형태로 제1 전극(236)의 테두리와 중첩하도록 형성되어 제1 전극(236)의 중앙부를 노출한다.At this time, the bank layer 237 is formed so as to overlap the rim of the first electrode 236 surrounding the respective pixel regions P to expose the central portion of the first electrode 236.

그리고, 제1 전극(236) 상부로 뱅크층(237) 일부와 중첩되는 유기 발광층(238)을 형성한다.An organic light emitting layer 238 is formed on the first electrode 236 to overlap with a part of the bank layer 237.

그리고, 유기발광층(238) 상부로 기판(220) 전면에 제2 전극(239)을 형성한다.A second electrode 239 is formed on the entire surface of the substrate 220 above the organic light emitting layer 238.

이때, 제2 전극(215)은 유기발광 다이오드의 캐소드 전극 역할을 하도록 일함수 값이 상대적으로 낮은 금속물질로 이루어질 수 있으며, 가시광에 대하여 투과특성을 갖도록 상대적으로 얇은 두께로 형성된다.At this time, the second electrode 215 may be made of a metal material having a relatively low work function value to serve as a cathode electrode of the organic light emitting diode, and is formed to have a relatively thin thickness so as to have a transmission characteristic with respect to visible light.

이와 같은 구조를 갖는 본 발명의 디스플레이 장치는, 테스트 부(도 3의 112)와 연결된 제1 내지 제3 테스트 배선(240 내지 246)을 통해 제어신호 및 데이터 신호를 인가 받아 디스플레이 장치를 테스트 할 수 있다.The display device of the present invention having such a structure can receive a control signal and a data signal through the first to third test wirings 240 to 246 connected to the test portion (112 in FIG. 3) have.

한편, 본 발명의 일 실시예에 따른 디스플레이 장치는, 모기판(도 3의 110)에서 절단선V-V를 따라 절단되어 완성된다.Meanwhile, the display device according to the embodiment of the present invention is completed by cutting along the cutting line V-V in the mother board (110 in FIG. 3).

도 6e를 참조하면, 절단된 본 발명의 일 실시예에 따른 디스플레이 장치는, 절단선V-V를 따라 테스트부(TL)의 제1 내지 제3 테스트 배선(240 내지 246)의 일부가 절단되어 형성된다.Referring to FIG. 6E, a display device according to an embodiment of the present invention is formed by cutting a part of first to third test wirings 240 to 246 of a test unit TL along a cut line VV .

좀 더 상세하게는 본 발명의 일 실시예에 따른 디스플레이 장치는 미세한 크랙(crack)으로 인한 패널의 파손 방지를 위해 그라인딩(grinding) 공정으로 절단될 수 있다.More specifically, the display device according to an exemplary embodiment of the present invention may be cut by a grinding process to prevent breakage of the panel due to minute cracks.

이때, 제1 내지 제3 테스트 배선(240 내지 246)은 기판(220) 상부로 각각 게이트 절연막(231) 및 보호막(235) 상부로 각각 다른 층에 형성되어 그라인딩 공정 시, 서로 영향을 미치는 것을 방지할 수 있다.At this time, the first to third test wirings 240 to 246 are formed on the upper part of the substrate 220 on the gate insulating layer 231 and the protective layer 235, respectively, and are prevented from affecting each other during the grinding process can do.

즉, 제3 테스트 배선(246)을 제1 및 제2 테스트 배선(240, 244) 보다 상층 또는 하층에 형성하고, 제2 테스트 배선(244)을 제1 테스트 배선(240) 보다 상층 또는 하층에 형성하여 절단공정에 따른 단락발생을 방지할 수 있는 효과가 있다.That is, the third test wiring 246 may be formed on the upper or lower layer of the first and second test wirings 240 and 244 and the second test wiring 244 may be formed on the upper or lower layer So that it is possible to prevent the occurrence of a short circuit due to the cutting process.

한편, 제1 테스트 배선(240)은 제1 내지 제3 테스트 전원배선(도 3의 135a, 135b, 135c)에 대응되고, 제2 테스트 배선(244)은 제1 내지 제2 테스트 신호배선(도3의 137a, 137b)에 대응되며, 제3 테스트 배선(246)은 제1 테스트 공통배선(도 3의 139a)에 대응된다.On the other hand, the first test wiring 240 corresponds to the first to third test power supply wirings (135a, 135b and 135c in Fig. 3), and the second test wirings 244 correspond to the first to second test signal wirings 3, and the third test wiring 246 corresponds to the first test common wiring (139a in FIG. 3).

즉, 제1 내지 제3 테스트 배선(240 내지 246)은 상층과 하층으로 나눠져 있을 뿐 아니라 좌, 우로도 이격하여 형성된다.That is, the first to third test wirings 240 to 246 are not only divided into an upper layer and a lower layer, but also formed to be spaced left and right.

따라서, 제1 내지 제3 테스트 배선(240 내지 246)의 선 결함 및 번트를 방지할 수 있어, 표시패널(도 3의 114)에 표시되는 영상이 바르게 표시할 수 있는 장점이 있다.Therefore, the line defect and the bunching of the first to third test wirings 240 to 246 can be prevented, and the image displayed on the display panel (114 of FIG. 3) can be correctly displayed.

전술한 제1 내지 제 3 테스트 배선은 신호배선이라 할 수 있으며, 설명의 편의를 위해 테스트 배선이라 하였지만, 신호배선은 테스트 배선, 게이트 및 데이터 배선, 전원배선 및 쇼팅바를 포함한다.The first to third test wirings described above can be referred to as signal wirings and are referred to as test wirings for convenience of explanation. However, the signal wirings include test wirings, gates and data wirings, power supply wirings, and shorting bars.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It can be understood that

120 : 기판 130a : 제1 절연막
130b : 제2 절연막 130c : 제3 절연막
135a : 제1 테스트 전원배선 135b : 제2 테스트 전원배선
135c : 제3 테스트 전원배선 137a : 제1 테스트 신호배선
137b : 제2 테스트 신호배선 139c : 제1 테스트 공통배선 120: substrate 130a: first insulating film
130b: second insulating film 130c: third insulating film
135a: first test power supply wiring 135b: second test power supply wiring
135c: third test power wiring 137a: first test signal wiring
137b: second test signal wiring 139c: first test common wiring

Claims (7)

기판과;
상기 기판 상부에 형성되는 게이트 및 데이터 배선과, 상기 게이트 및 데이터 배선과 연결되는 스위칭 소자와, 상기 게이트 배선 또는 상기 데이터 배선과 연결되는 패드부를 포함하고;
상기 패드부로부터 상기 기판의 절단면까지 연장되는 신호배선을 포함하고,
상기 신호배선은 인접한 신호배선이 서로 상이한 층에 형성되는 것
을 포함하는 디스플레이 장치.
Claims [1]
A gate and a data line formed on the substrate, a switching element connected to the gate and the data line, and a pad portion connected to the gate line or the data line;
And a signal wiring extending from the pad portion to a cut surface of the substrate,
Wherein the signal wiring is formed in a layer in which adjacent signal wirings are different from each other
.
제 1 항에 있어서,
상기 신호배선은,
제1 전원전압이 인가되는 제1 내지 제3 신호배선과;
제어신호 또는 데이터 신호가 인가되는 제4 및 제5 신호배선과;
제2 전원전압이 인가되는 제6 신호배선을 포함하는 디스플레이 장치.
The method according to claim 1,
Wherein:
First to third signal lines to which a first power supply voltage is applied;
Fourth and fifth signal lines to which a control signal or a data signal is applied;
And a sixth signal line to which a second power supply voltage is applied.
제 2 항에 있어서,
제1 내지 제3 신호배선을 덮는 제1 절연막과;
상기 제1 절연막 상부로 형성되는 제4 및 제 5 신호배선과;
상기 제4 및 제5 신호배선을 덮는 제2 절연막과;
상기 제2 절연막 상부로 형성되는 제6 신호배선을 포함하는 디스플레이 장치.
3. The method of claim 2,
A first insulating film covering the first to third signal lines;
Fourth and fifth signal lines formed above the first insulating film;
A second insulating film covering the fourth and fifth signal lines;
And a sixth signal wiring formed above the second insulating film.
제 1 항에 있어서,
상기 스위칭 소자와 전기적으로 연결되는 스토리지 캐패시터와;
상기 스위칭 소자 및 상기 스토리지 캐패시터와 연결되는 화소전극을 더 포함하는 디스플레이 장치.
The method according to claim 1,
A storage capacitor electrically connected to the switching element;
And a pixel electrode connected to the switching element and the storage capacitor.
제 1 항에 있어서,
상기 스위칭 소자와 연결되는 스토리지 캐패시터 및 구동 박막트랜지스터와;
상기 스토리지 캐패시터 및 상기 구동 박막트랜지스터와 연결되는 전원배선 및 유기발광 다이오드를 더 포함하는 디스플레이 장치.
The method according to claim 1,
A storage capacitor and a driving thin film transistor connected to the switching element;
And a power supply line and an organic light emitting diode connected to the storage capacitor and the driving thin film transistor.
모기판 상부에 형성되는 신호배선을 포함하는 테스트 배선부와, 상기 테스트 배선부와 상기 신호배선을 통해 연결되는 패널부를 포함하는 디스플레이 장치 제조방법에 있어서,
상기 모기판 상의 상기 테스트 배선부에 다수의 제1 신호배선을 형성하는 단계와;
상기 다수의 제1 신호배선 상에 절연막을 형성하는 단계와;
상기 다수의 제1 신호배선과 교번되어 절연막 상에 다수의 제2 신호배선을 형성하는 단계와;
상기 제1 및 제2 신호배선을 포함하는 테스트 배선부를 절단하여 상기 모기판에서 상기 패널부을 분리하는 단계
를 포함하는 디스플레이 장치 제조방법.
A method of manufacturing a display device including a test wiring section including a signal wiring formed on a top of a mother substrate, and a panel section connected to the test wiring section through the signal wiring,
Forming a plurality of first signal lines on the test wiring portion on the mother substrate;
Forming an insulating film on the plurality of first signal wirings;
Forming a plurality of second signal wirings on the insulating film alternately with the plurality of first signal wirings;
Separating the panel portion from the mother substrate by cutting a test wiring portion including the first and second signal lines;
And a display device.
제 6 항에 있어서,
상기 다수의 제2 신호배선 상에 보호막을 형성하는 단계 및;
상기 보호막 상에 제3 신호배선을 형성하는 단계를 포함하는 디스플레이 장치 제조방법.
The method according to claim 6,
Forming a protective film on the plurality of second signal lines;
And forming a third signal wiring on the protective film.
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