KR20150073240A

KR20150073240A - 액정표시장치 및 그 제조방법

Info

Publication number: KR20150073240A
Application number: KR1020130160031A
Authority: KR
Inventors: 김진수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-20
Filing date: 2013-12-20
Publication date: 2015-07-01
Also published as: KR102085857B1

Abstract

본 발명은 액정표시장치 및 그 제조방법을 개시한다. 개시된 본 발명의 액정표시장치는, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자; 상기 게이트 라인과 평행하면서 상기 데이터 라인과 교차하는 공통전압 라인; 상기 화소 영역에 배치된 공통 전극; 및 상기 공통 전극 상에 보호막을 사이에 두고 중첩되도록 배치된 화소 전극을 포함하고, 상기 공통전압 라인은 상기 화소 영역에서 박막 트랜지스터의 게이트 전극과 일부가 중첩되도록 형성된 것을 특징으로 한다.
본 발명의 액정표시장치 및 그 제조방법은, 화소 영역에 형성되는 공통전압 라인을 공통전극 상의 비표시영역에 위치시켜, 공정을 단순화하고, 화소 개구율을 향상시킨 효과가 있다.

Description

액정표시장치 및 그 제조방법{Liquid Crystal Display Device and METHOD FOR FABRICATING THE SAME}

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 공통전극과 전기적으로 연결되는 공통전압 라인을 화소 비표시영역으로 시프트 시킴으로써 화소 투과율을 개선한 액정표시장치 및 그 제조방법에 관한 것이다.

통상적으로 액정표시장치(Liquid Crystal Display)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정표시장치는 주로 컬러필터 어레이가 형성되는 컬러필터 기판과 박막 트랜지스터(TFT: Thin Film Transistor) 어레이가 형성되는 박막 트랜지스터 어레이 기판이 액정을 사이에 두고 합착된다.

최근에는 액정표시장치의 협소한 시야각 문제를 해결하기 위해 여러가지 새로운 방식을 채용한 액정표시장치가 개발되고 있다. 광시야각 특성을 갖는 액정표시장치는 횡전계 방식(IPS:in-plane switching mode), OCB 방식(optically compensated birefrigence mode) 및 FFS(Fringe Field Swithching) 방식 등이 있다.

이중 상기 횡전계 방식 액정표시장치는 화소 전극과 공통 전극을 동일한 기판 상에 배치하여 전극들 간에 수평 전계가 발생하도록 한다. 이로 인하여 액정 분자들의 장축이 기판에 대해서 수평 방향으로 배열되어 종래 TN(Twisted Nematic) 방식 액정표시장치에 비해 광시야각 특성이 있다.

또한, 액정표시장치는 다수의 화소들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널의 게이트 라인을 구동하는 게이트 드라이버와, 액정표시패널의 데이터 라인을 구동하는 데이터 드라이버 등을 포함한다.

액정표시패널의 각 화소는 데이터 신호에 따라 광투과율을 조절하는 적(R), 녹(G), 청(B) 서브 화소의 조합으로 원하는 색을 구현한다. 각 서브 화소는 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터, 박막 트랜지스터와 접속된 액정 커패시터를 구비한다. 액정 커패시터는 박막 트랜지스터를 통해 화소 전극에 공급된 데이터 신호와, 공통전극에 공급된 공통 전압과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다.

도 1은 종래 기술에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 도면이고, 도 2는 상기 도 1의 Ⅰ-Ⅰ'선과 Ⅱ-Ⅱ'선을 절단한 단면도이다.

도 1 및 도 2를 참조하면, 종래 횡전계 방식 액정표시장치는, 다수개의 게이트 라인(11)과 데이터 라인(13)이 교차 배열되어 화소 영역들을 정의하고, 상기 게이트 라인(11)과 데이터 라인(13)의 교차 영역에는 스위칭 소자인 박막 트랜지스터(TFT: Thin Film Transistor)가 배치된다.

상기 화소 영역에는 공통전극(7)과 화소 전극(9)이 제2 보호막(29)을 사이에 두고 서로 중첩되도록 배치되어 있다. 상기 화소 전극(9)은 게이트 라인(11)과 평행한 제1 화소전극부(9a)와 상기 제1 화소전극부(9a)로부터 상기 데이터 라인(13)과 평행하게 복수개의 바(bar) 타입으로 배치된 제2 화소전극부(9b)를 포함한다.

또한, 박막트랜지스터(TFT)는 기판(10) 상에 게이트 전극(31), 게이트 절연막(22), 채널층(24), 소스전극(25a) 및 드레인전극(25b)으로 구성된다. 상기 박막트랜지스터의 드레인전극(25b)은 제1 콘택홀(C1)을 통하여 제1 화소전극부(9a)와 전기적으로 연결된다. 상기 박막트랜지스터가 완성되면, 상기 박막트랜지스터 상에는 제1 보호막(27)과, 유기물질로된 층간절연막(28)이 형성된다.

또한, 상기 화소 영역을 정의하는 게이트 라인(11)과 인접한 화소 영역의 상측, 즉 화소 영역의 상기 게이트 라인(11)과 인접하도록 인접한 화소 영역에는 공통전압라인(21)이 형성된다. 상기 공통전압라인(21)은 제2 콘택홀(C2)을 통해, 상기 층간절연막(28) 상에 형성된 공통전극(7)과 전기적으로 연결된다.

도면에 도시된 바와 같이, 종래 횡전계 방식 액정표시장치는 게이트 라인(11)과 평행하게 인접한 화소 영역에 공통전압 라인(21)이 배치되고, 공통전극(7)은 제2 콘택홀(C2) 영역에서 상기 공통전압 라인(21)보다 넓은 폭으로 형성된 콘택부와 전기적으로 연결된다.

이와 같이, 종래 횡전계 방식 액정표시장치는 공통전압 라인(21)을 게이트 라인(11)과 동일층에 형성하고, 게이트 라인(11)과 대응되는 화소 영역과 인접한 화소 영역의 상측에 형성되기 때문에 화소 영역의 비표시영역이 증가하는 문제가 있다.

도면에 도시된 바와 같이, 화소 영역과 대응되는 게이트 라인(11) 영역의 블랙매트릭스(BM:Black Matrix) 영역은 화소 영역의 박막 트랜지스터 영역으로부터 게이트라인 및 공통전압 라인까지 넓은 제1 블랙매트릭스(BM1) 영역을 갖기 때문에 화소 개구율이 좁다.

또한, 종래 기술에서는 공통전극(7)과 공통전압 라인(21)을 전기적으로 연결하기 위해 별도의 마스크 공정을 진행해야 하기 때문에 공정이 복잡한 단점이 있다.

본 발명은, 화소 영역에 형성되는 공통전압 라인을 공통전극 상의 비표시영역에 위치시켜, 공정을 단순화하고, 화소 개구율을 향상시킨 액정표시장치 및 그 제조방법을 제공하는데 그 목적이 있다.

또한, 본 발명은, 공통전극의 저항을 보상하기 위해 형성되는 공통전압 라인을 박막 트랜지스터 영역과 중첩되도록 형성하여, 화소 투과율을 개선한 액정표시장치 및 그 제조방법을 제공하는데 다른 목적이 있다.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 액정표시장치는, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자; 상기 게이트 라인과 평행하면서 상기 데이터 라인과 교차하는 공통전압 라인; 상기 화소 영역에 배치된 공통 전극; 및 상기 공통 전극 상에 보호막을 사이에 두고 중첩되도록 배치된 화소 전극을 포함하고, 상기 공통전압 라인은 상기 화소 영역에서 박막 트랜지스터의 게이트 전극과 일부가 중첩되도록 형성된 것을 특징으로 한다.

또한, 본 발명의 액정표시장치 제조방법은, 기판을 제공하는 단계; 상기 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 게이트 전극, 게이트 라인을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막, 채널층, 소스 전극 및 드레인 전극을 형성하여, 박막 트랜지스터를 완성하고, 상기 게이트 라인과 교차하여 화소 영역을 정의하도록 데이터 라인을 형성하는 단계; 상기 박막 트랜지스터가 형성된 기판 상에 제1 보호막 및 층간절연막을 형성하고, 상기 층간절연막 상에 제1 및 제2 금속막을 순차적으로 형성하는 단계; 상기 제1 및 제2 금속막이 형성된 기판 상에 하프톤 마스크 또는 회절 마스크를 이용하여 공통 전극 및 공통전극 상에 형성된 공통전압 라인을 형성하는 단계; 및 상기 공통전압 라인과 공통 전극이 형성된 기판 상에 제2 보호막을 형성하고, 화소 영역에 상기 공통 전극과 중첩되도록 화소 전극을 형성하는 단계를 포함한다.

본 발명의 액정표시장치 및 그 제조방법은, 화소 영역에 형성되는 공통전압 라인을 공통전극 상의 비표시영역에 위치시켜, 공정을 단순화하고, 화소 개구율을 향상시킨 효과가 있다.

또한, 본 발명의 액정표시장치 및 그 제조방법은, 공통전극의 저항을 보상하기 위해 형성되는 공통전압 라인을 박막 트랜지스터 영역과 중첩되도록 형성하여, 화소 투과율을 개선한 효과가 있다.

도 1은 종래 기술에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 도면이다.
도 2는 상기 도 1의 Ⅰ-Ⅰ'선과 Ⅱ-Ⅱ'선을 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 도면이다.
도 4a 내지 도 4d는 상기 도 3의 Ⅲ-Ⅲ'선을 따라 횡전계 방식 액정표시장치 제조방법을 도시한 도면이다.
도 5는 본 발명의 제2 실시예에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 도면이다.

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 3은 본 발명의 제1 실시예에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 도면이고, 도 4a 내지 도 4d는 상기 도 3의 Ⅲ-Ⅲ'선을 따라 횡전계 방식 액정표시장치 제조방법을 도시한 도면이다.

도 3 내지 도 4d를 참조하면, 본 발명의 제1 실시예에 따른 횡전계 방식 액정표시장치는, 다수개의 게이트 라인(101)과 데이터 라인(103)의 교차 배열되어 다수의 화소 영역들을 정의하고, 상기 게이트 라인(101)과 데이터 라인(103)이 교차되는 영역에는 스위칭 소자인 박막 트랜지스터(TFT)가 배치된다.

상기 화소 영역에는 공통전극(150)과 화소 전극(129)이 제2 보호막(172)을 사이에 두고 서로 중첩되도록 배치되어 있다. 상기 화소 전극(129)은 상기 게이트 라인(101)과 평행한 제1 화소전극부(129a)와 상기 제1 화소전극부(129a)로부터 상기 데이터 라인(103)과 평행하게 복수개의 바(bar) 타입으로 형성된 제2 화소전극부(129b)를 포함한다.

또한, 본 발명에서는 화소 영역의 개구율을 향상시키기 위해 상기 공통전극(150) 상에 공통전압 라인(121)을 형성하고, 상기 공통전압 라인(121)의 적어도 일부가 박막 트랜지스터의 게이트 전극(131)과 중첩되거나, 화소 영역으로 돌출 형성된 게이트 전극(131) 가장자리에서 게이트 라인(101) 사이에 위치하도록 형성하였다.

따라서, 본 발명의 화소 영역의 비표시 영역과 대응되는 블랙매트릭스 영역은 도 3에 도시된 바와 같이, 제2 블랙매트릭스 영역(BM2)을 갖는다. 상기 제2 블랙매트릭스 영역(BM2)는 화소 영역의 박막 트랜지스터 영역과 게이트 라인 영역의 폭으로써, 종래 기술보다 블랙매트릭스 영역이 좁아진 것을 볼 수 있다.

이와 같이, 상기 공통전압 라인(121)을 화소 영역의 비표시영역인 박막 트랜지스터 영역에 위치시킴으로써, 화소 영역의 개구율(투과율)을 향상시켰다. 상기 공통전압 라인(121)은 게이트 라인(101)과 함께 상기 데이터 라인(103)과 교차되면서 상기 게이트 라인(101)과 평행하게 배치된다.

또한, 각각의 화소 영역에 형성된 박막 트랜지스터는 기판(100) 상에 형성된 화소 전극(129)과 전기적으로 연결된다. 상기 박막 트랜지스터의 드레인 전극(135b)은 상기 화소 전극(129)의 제1 화소전극부(129a)와 제2 콘택홀(232)을 통해 전기적으로 연결된다.

상기 공통 전극(150)은 박막 트랜지스터 상부의 층간절연막(171) 상에 배치되고, 박막 트랜지스터와 게이트 라인(101) 및 화소 영역에 형성된다. 상기 박막 트랜지스터와 대응되는 영역에서는 공통전극(150)의 일부는 제거된 구조로 되어 있다.

또한, 액정표시장치의 패드 영역에는 게이트 라인(101)으로부터 연장된 게이트 패드(110), 상기 데이터 라인(103)으로부터 연장된 데이터 패드(120) 및 공통전압 라인(121)으로부터 연장된 공통전압 패드(130)가 형성된다.

상기 게이트 패드(110)는 제1 콘택홀(231)을 통해 게이트 콘택전극(310)과 전기적으로 연결되고, 상기 데이터 패드(120)는 제3 콘택홀(233)을 통해 데이터 콘택전극(320)과 전기적으로 연결되며, 상기 공통전압 패드(130)는 제4 콘택홀(234)을 통해 공통전압 콘택전극(330)과 전기적으로 연결된다.

본 발명에서는 공통전압 라인(121)을 공통전극(150)과 직접 콘택되도록 형성하면서, 화소 영역의 비표시 영역인 박막 트랜지스터 영역에 위치시켜, 화소 개구율을 향상시켰다.

본 발명의 공통전압 라인(121)은 각각의 화소 영역마다 형성될 수도 있고, 수직한 방향으로 두 개 또는 그 이상의 화소 영역마다 형성될 수 있다.

-----액정표시장치 제조방법----------

도 1 및 도 4a 내지 도 4d를 참조하면, 본 발명의 액정표시장치의 제조방법은, 투명성 절연물질로 된 기판(100) 상에 금속막을 스퍼터링 방식으로 증착한 다음, 마스크 공정에 따라 식각 공정을 진행한다.

마스크 공정에서는 기판(100) 상에 증착된 금속막 상에 감광성 물질인 포토레지스트를 형성한 다음, 투과 영역과 비투과 영역을 갖는 마스크를 이용하여 노광 및 현상 공정을 진행하여 포토레지스트 패턴을 형성한다.

그런 다음, 상기 포토레지스트 패턴을 마스크로 이용하여 금속막을 식각하여, 기판(100) 상에 게이트 전극(131) 및 게이트 라인(101)을 형성한다.

상기 게이트 전극(131) 및 게이트 라인(101)을 형성하기 위한 금속막은, 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 또는 투명성 도전물질인 ITO, IZO 및 ITZO 중 적어도 하나 이상을 적층하여 형성할 수 있다.

상기와 같이, 게이트 전극(131) 등이 기판(100) 상에 형성되면, 게이트 절연막(132), 비정질 실리콘막 및 도핑된 비정질 실리콘막(n+ 또는 p+)으로 구성된 반도체층을 형성한 다음, 마스크 공정에 따라 채널층(134)을 형성한다. 상기 채널층은 산화물 반도체층(IGZO)으로 형성될 수 있다.

그런 다음, 상기 기판(100) 상에 소스/드레인 금속막을 순차적으로 형성한 다음, 마스크 공정에 따라 채널층(134)과 접촉하는 소스/드레인 전극(135a, 135b)을 형성하여, 박막 트랜지스터(TFT)를 완성한다.

이때, 상기 게이트 절연막(132) 상에는 소스 전극(135a)과 일체로 형성된 데이터 라인(103)이 형성된다.

상기 소스/드레인 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 또한, 도면에서는 단일 금속막으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속막들을 적층하여 형성할 수 있다.

상기와 같이, 소스/드레인 전극(135a, 135b)이 기판(100) 상에 형성되면, 상기 기판(100) 전면에 제1 보호막(170)과 유기물질로된 층간절연막(171)을 형성하고, 마스크 공정을 진행하여, 상기 드레인 전극(135b)의 일부를 제거하는 제2 콘택홀(232)을 형성한다.

상기와 같이, 기판(100)의 전면에 층간절연막(171)이 형성되면, 기판(100) 상에 투명성 도전물질(ITO, IZO, ITZO)로된 제1 금속막과 불투명 금속으로된 제 2 금속막을 순차적으로 형성한다. 상기 제 1 금속막 상에 적층되는 제 2 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금일 수 있다.

상기와 같이, 기판(100)의 층간절연막(171) 상에 제 1 및 제 2 금속막이 형성되면, 회절마스크 또는 하프톤 마스크를 이용한 마스크 공정에 따라 식각 공정을 진행하여, 화소 영역과 비표시 영역을 덮는 공통전극(150)과 상기 공통전극(150)과 직접 콘택된 공통전압 라인(121)을 형성한다.

상기 공통전압 라인(121)은 박막 트랜지스터의 게이트 전극(131)과 일부 중첩되거나, 게이트 전극(131)의 가장자리로부터 게이트 라인(101) 사이에 형성될 수 있다. 즉, 화소 영역의 비표시영역인 박막 트랜지스터 영역 및 게이트 라인 영역에 공통전압 라인(121)이 형성될 수 있다.

또한, 상기 공통전압 라인(121)은 각각의 화소 영역마다 형성될 수 있고, 적어도 두 개 이상의 화소 영역마다 선택적으로 형성될 수 있다.

상기 공통전압 라인(121)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금과 같이 저저항 금속으로 형성되기 때문에 화소 영역까지 공통 전압이 안정적으로 공급될 수 있다.

상기와 같이, 기판(100) 상에 공통 전극(150)과 공통전압 라인(121)이 형성되면, 도 4d에 도시한 바와 같이, 기판(100)의 전면에 제2 보호막(172)을 형성하고, 마스크 공정에 따라 제2 콘택홀(232) 영역의 드레인 전극(135b)을 노출시킨다.

상기 제2 콘택홀(232)는 공통 전극(150)과 공통전압 라인(121) 형성시 함께 형성할 수 있는데, 이때, 하프톤 마스크 또는 회절 마스크를 이용하여, 제2 콘택홀(232), 공통 전극(150) 및 공통전압 라인(121)을 형성한다.

본 발명에서는 층간절연막(171)을 형성한 후, 제2 콘택홀(232)을 형성하였지만, 이것은 고정된 것이 아니다. 따라서, 제2 보호막(172)을 형성한 후, 제2 보호막(172), 층간절연막(171) 및 제1 보호막(170)을 순차적으로 식각하여 상기 드레인 전극(135b)을 노출하는 제2 콘택홀(232)을 형성할 수 있다.

그런 다음, 상기 기판(100) 전면에 투명성 도전물질(ITO, IZO, ITZO)로된 금속막을 형성한 다음, 마스크 공정에 따라 상기 제 2 보호막(172) 상에 화소 전극(129)을 형성한다. 상기 화소 전극(129)은 상기 게이트 라인(101)과 평행한 제1 화소전극부(129a)와 상기 데이터 라인(103) 평행한 제2 화소전극부(129b)로 구성될 수 있다.

상기 제1 화소전극부(129a)와 제2 화소전극부(129b)는 일체로 형성되고, 상기 제1 화소전극부(129a)는 제2 콘택홀(232)을 통해 드레인 전극(235b)과 전기적으로 연결된다. 또한, 상기 제2 화소전극부(129b)는 다수개의 바(bar) 타입 구조로 형성되어 있어, 화소 영역에서 일정한 간격을 두고 배치된다.

이와 같이, 종래 기술에서는 게이트 라인과 대응되는 화소 영역의 인접한 화소 영역에 공통전압 라인을 형성함으로써, 화소 영역의 비표시영역(게이트 BM 영역)이 증가하였으나, 본 발명에서는 공통전압 라인을 공통전극 상의 박막 트랜지스터 영역에 배치함으로써, 화소 개구율을 향상시켰다.

또한, 본 발명에서는 공통전압 라인을 공통전극 상에 형성하고, 단일 마스크 공정으로 형성함으로써, 공정을 단순화한 이점이 있다.

도 5는 본 발명의 제2 실시예에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 도면이다.

도 5는 본 발명의 제1 실시예에서 공통전압 라인에 절곡부를 형성하여, 공통전압 라인이 박막트랜지스터와 게이트 라인과 대응되는 비표시 영역에 위치하도록 하여 화소 개구율을 개선한 것이다.

따라서, 도 3과 동일한 도면 부호는 동일한 구성부를 지칭하는 것이므로 이하 구별되는 부분을 중심으로 설명한다.

도 5를 참조하면, 본 발명의 제2 실시예에 따른 횡전계 방식 액정표시장치는, 다수개의 게이트 라인(101)과 데이터 라인(103)의 교차 배열되어 다수의 화소 영역들을 정의하고, 상기 게이트 라인(101)과 데이터 라인(103)이 교차되는 영역에는 스위칭 소자인 박막 트랜지스터(TFT)가 배치된다.

상기 화소 영역에는 공통전극(150)과 화소 전극(129)이 배치된다. 상기 공통전극(150)과 화소전극(129)은 제1 실시예에서 설명한 바와 같이, 보호막을 사이에 두고 서로 중첩되어 있다.

상기 화소 전극(129)은 상기 게이트 라인(101)과 평행한 제1 화소전극부(129a)와 상기 제1 화소전극부(129a)로부터 상기 데이터 라인(103)과 평행하게 복수개의 바(bar) 타입으로 배치된 제2 화소전극부(129b)를 포함한다.

또한, 본 발명의 제2 실시예에서는 화소 영역의 개구율을 향상시키기 위해 상기 공통전극(150) 상에 공통전압 라인(421)을 형성하고, 상기 공통전압 라인(421)은 박막 트랜지스터 영역에서는 게이트 전극(131)과 중첩되거나, 화소 영역으로 돌출 형성된 게이트 전극(131) 가장자리로부터 게이트 라인(101) 사이에 위치하도록 형성할 수 있다.

또한, 본 발명의 제2 실시예에서는 상기 공통전압 라인(421)이 드레인 전극과 제1 화소전극부(129a)가 전기적으로 연결되는 콘택영역에서 게이트 라인(101) 방향으로 절곡된 절곡부(421a)를 구비한다. 따라서, 상기 드레인 전극 영역에서 게이트 라인(101)과 평행한 제1 화소전극부(129a) 영역에서는 공통전압 라인(421)이 박막 트랜지스터 영역에서보다 게이트 라인(101)에 인접하게 배치된다.

따라서, 제1 실시예의 횡전계 방식 액정표시장치의 화소 영역의 개구율 보다 더 넓은 화소 개구율을 갖는다. 왜냐하면, 제2 실시예에서는 공통전압 라인(421)이 박막트랜지스터와 게이트 라인과 대응되는 제3 블랙매트릭스(BM3) 영역에 위치하기 때문에 게이트 라인(101)과 대응되는 화소 영역의 개구율이 제1 실시예보다 크게 된다.

100: 기판 101: 게이트 라인
134: 채널층 135a: 소스 전극
135b: 드레인 전극 150: 공통전극
129: 화소 전극 121, 421: 공통전압 라인
170: 제1 보호막 171: 층간절연막
172: 제2 보호막

Claims

기판;
상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인;
상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자;
상기 게이트 라인과 평행하면서 상기 데이터 라인과 교차하는 공통전압 라인;
상기 화소 영역에 배치된 공통 전극; 및
상기 공통 전극 상에 보호막을 사이에 두고 중첩되도록 배치된 화소 전극을 포함하고,
상기 공통전압 라인은 상기 화소 영역에서 박막 트랜지스터의 게이트 전극과 일부가 중첩되도록 형성된 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 공통전압 라인과 상기 공통 전극은 직접 콘택되는 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 공통전압 라인은 적어도 두 개 이상의 화소 영역마다 선택적으로 형성된 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 공통전압 라인은 상기 박막 트랜지스터의 게이트 전극가장자리로부터 상기 게이트 라인 사이 범위에서 일부가 중첩되는 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 공통전압 라인은 박막 트랜지스터 영역에서와 게이트 라인 영역에서 상기 게이트 라인과의 거리가 서로 다른 것을 특징으로 하는 액정표시장치.
제5항에 있어서, 상기 공통전압 라인은 박막 트랜지스터의 드레인 전극 영역에서 상기 게이트 라인 방향으로 꺾인 절곡부를 포함하는 액정표시장치.
기판을 제공하는 단계;
상기 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 게이트 전극, 게이트 라인을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막, 채널층, 소스 전극 및 드레인 전극을 형성하여, 박막 트랜지스터를 완성하고, 상기 게이트 라인과 교차하여 화소 영역을 정의하도록 데이터 라인을 형성하는 단계;
상기 박막 트랜지스터가 형성된 기판 상에 제1 보호막 및 층간절연막을 형성하고, 상기 층간절연막 상에 제1 및 제2 금속막을 순차적으로 형성하는 단계;
상기 제1 및 제2 금속막이 형성된 기판 상에 하프톤 마스크 또는 회절 마스크를 이용하여 공통 전극 및 공통전극 상에 형성된 공통전압 라인을 형성하는 단계; 및
상기 공통전압 라인과 공통 전극이 형성된 기판 상에 제2 보호막을 형성하고, 화소 영역에 상기 공통 전극과 중첩되도록 화소 전극을 형성하는 단계를 포함하는 액정표시장치 제조방법.
제7항에 있어서, 상기 공통전압 라인은 상기 공통 전극과 직접 접촉된 것을 특징으로 하는 액정표시장치 제조방법.
제7항에 있어서, 상기 공통전압 라인은 적어도 두 개 이상의 화소 영역마다 선택적으로 형성된 것을 특징으로 하는 액정표시장치 제조방법.
제7항에 있어서, 상기 공통전압 라인은 상기 박막 트랜지스터의 게이트 전극가장자리로부터 상기 게이트 라인 사이 범위에서 일부가 중첩되는 것을 특징으로 하는 액정표시장치 제조방법.
제7항에 있어서, 상기 공통전압 라인은 박막 트랜지스터 영역에서와 게이트 라인 영역에서 상기 게이트 라인과의 거리가 서로 다른 것을 특징으로 하는 액정표시장치 제조방법.
제11항에 있어서, 상기 공통전압 라인은 박막 트랜지스터의 드레인 전극 영역에서 상기 게이트 라인 방향으로 꺾인 절곡부를 포함하는 액정표시장치 제조방법.