KR20150071375A - Thin film transistor array substrate and manufacturing method of the same - Google Patents
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Abstract
Description
본원은 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치에 포함되는 박막트랜지스터 어레이 기판에 관한 것으로, 특히, 구동 중에 발생된 열을 용이하게 방출할 수 있는 구조의 박막트랜지스터를 포함한 박막트랜지스터 어레이 기판 및 그를 제조하는 방법에 관한 것이다.The present invention relates to a thin film transistor array substrate included in a display device of an active matrix driving mode (Active Matrix Driving Mode), and more particularly to a thin film transistor array substrate including a thin film transistor array substrate including a thin film transistor And a method for producing the same.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.As the era of informationization becomes full-scale, the display field for visually displaying electrical information signals is rapidly developing. Accordingly, studies have been continuing to develop performance such as thinning, lightening, and low power consumption for various flat display devices.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다. Typical examples of such flat panel display devices include a liquid crystal display device (LCD), a plasma display panel (PDP), a field emission display (FED) An electroluminescence display device (ELD), an electro-wetting display device (EWD), and an organic light emitting display device (OLED).
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.Such flat panel display devices commonly include flat panel display panels for realizing images. A flat panel display panel is a structure in which a pair of substrates sandwiching a unique light emitting material or a polarizing material are face-to-face bonded.
그리고, 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치인 경우, 한 쌍의 기판 중 어느 하나는 박막트랜지스터 어레이 기판이다.In the case of a display device of an active matrix driving method (Active Matrix Driving Mode) in which a plurality of pixels are individually driven, any one of the pair of substrates is a thin film transistor array substrate.
박막트랜지스터 어레이 기판은 복수의 화소영역이 정의되도록 상호 교차하는 방향으로 형성되는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하여, 게이트라인과 데이터라인 사이의 교차영역에 형성되는 복수의 박막트랜지스터를 포함한다.The thin film transistor array substrate includes a gate line and a data line formed in a direction crossing each other such that a plurality of pixel regions are defined, and a plurality of thin film transistors formed in an intersection region between the gate line and the data line, .
각 박막트랜지스터는 게이트전극, 게이트전극의 적어도 일부와 오버랩하는 액티브층, 액티브층의 양측 상에 접하는 소스 및 드레인전극을 포함한다. Each thin film transistor includes a gate electrode, an active layer overlapping at least part of the gate electrode, and source and drain electrodes in contact with both sides of the active layer.
여기서, 게이트전극은 액티브층 아래에 배치될 수 있고, 또는 액티브층 상측에 배치될 수도 있다. Here, the gate electrode may be disposed below the active layer, or may be disposed above the active layer.
게이트전극이 액티브층 상측에 배치되는 경우, 게이트전극에 의해 상측으로부터 입사된 광에 의한 누설전류를 방지할 수 있는 장점이 있다. 그러나, 게이트전극이 액티브층보다 기판으로부터 이격된 평면 상에 배치되고, 액티브층이 절연재료로 둘러싸이므로, 채널영역을 통해 이동중인 캐리어(carrier)로 인한 열이 액티브층에 축적되는 단점이 있다.When the gate electrode is disposed on the active layer, there is an advantage that leakage current due to light incident from above by the gate electrode can be prevented. However, since the gate electrode is disposed on a plane separated from the substrate from the active layer, and the active layer is surrounded by the insulating material, there is a disadvantage that heat due to the carrier moving through the channel region is accumulated in the active layer.
특히, 액티브층이 캐리어의 이동도가 높은 반도체 재료로 형성되는 경우, 그만큼 발열속도가 더욱 커지므로, 구동중인 박막트랜지스터에 짧은 시간 동안 높은 온도의 열이 축적됨에 따라, 박막트랜지스터가 더욱 빠르게 열화되고 신뢰도가 저하되는 문제점이 있다.Particularly, when the active layer is formed of a semiconductor material having a high mobility of carriers, the heat generation rate becomes greater, and therefore, as the high temperature heat is accumulated in the thin film transistor being driven for a short time, There is a problem that reliability is lowered.
이와 같이, 구동중인 박막트랜지스터에서 열이 용이하게 방출되지 않으면, 박막트랜지스터의 고속구동, 및 박막트랜지스터의 신뢰도와 수명이 트레이드 오프(trade off) 관계가 되어, 박막트랜지스터 어레이 기판의 신뢰도, 수명 및 구동속도가 임계 이상으로 향상되기 어려운 문제점이 있다.As described above, if heat is not easily emitted from the thin film transistor being driven, the high speed driving of the thin film transistor and the reliability and lifetime of the thin film transistor are in a trade off relationship, There is a problem that the speed is not easily improved beyond the critical value.
본원은 구동 중에 발생된 열을 용이하게 방출시킬 수 있는 박막트랜지스터를 포함한 박막트랜지스터 어레이 기판 및 그의 제조방법을 제공하기 위한 것이다.The present invention provides a thin film transistor array substrate including a thin film transistor capable of easily emitting heat generated during driving, and a method of manufacturing the thin film transistor array substrate.
이와 같은 과제를 해결하기 위하여, 본원은 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판에 있어서, 상기 각 박막트랜지스터는 채널영역 및 상기 채널영역 양측의 소스영역과 드레인영역을 포함하는 액티브층; 상기 채널영역을 덮도록 형성되는 게이트절연층; 상기 게이트절연층 상에 형성되는 게이트전극; 상기 액티브층, 상기 게이트절연층 및 상기 게이트전극을 덮도록 형성되는 층간절연막; 상기 층간절연막 상에 형성되고, 상기 소스영역과 연결되는 소스전극; 및 상기 층간절연막 상에 형성되고, 상기 드레인영역과 연결되는 드레인전극을 포함하는 박막트랜지스터 어레이 기판을 제공한다.According to an aspect of the present invention, there is provided a thin film transistor array substrate including a plurality of thin film transistors corresponding to a plurality of pixel regions, wherein each of the thin film transistors has a channel region and a source region and a drain region on both sides of the channel region An active layer comprising; A gate insulating layer formed to cover the channel region; A gate electrode formed on the gate insulating layer; An interlayer insulating film formed to cover the active layer, the gate insulating layer, and the gate electrode; A source electrode formed on the interlayer insulating film and connected to the source region; And a drain electrode formed on the interlayer insulating film and connected to the drain region.
그리고 본원은 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 기판 상에 차광층을 형성하는 단계; 상기 기판 상에, 상기 차광층을 덮는 버퍼층을 형성하는 단계; 상기 버퍼층 상에, 상기 차광층과 적어도 일부 오버랩하는 액티브층을 형성하는 단계; 상기 액티브층을 상기 차광층에 대응하는 채널영역 및 상기 채널영역 양측의 소스영역과 드레인영역으로 구분하고, 상기 액티브층의 채널영역 상에 게이트절연층을 형성하며, 상기 게이트절연층 상에 게이트전극을 형성하는 단계; 상기 버퍼층 상에, 상기 액티브층, 상기 게이트절연층 및 상기 게이트전극을 덮는 층간절연막을 형성하는 단계; 상기 층간절연막을 패터닝하여, 상기 소스영역의 적어도 일부를 노출하는 제 1 콘택홀, 및 상기 드레인영역의 적어도 일부를 노출하는 제 2 콘택홀을 형성하는 단계; 및 상기 층간절연막 상에, 상기 제 1 콘택홀을 통해 상기 소스영역과 연결되는 소스전극, 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 더 제공한다.The present invention also provides a method of manufacturing a thin film transistor array substrate including a plurality of thin film transistors corresponding to a plurality of pixel regions, the method comprising: forming a light shielding layer on a substrate; Forming a buffer layer covering the light-shielding layer on the substrate; Forming an active layer on the buffer layer at least partially overlapping the light shielding layer; The active layer is divided into a channel region corresponding to the light shielding layer and a source region and a drain region on both sides of the channel region, a gate insulating layer is formed on the channel region of the active layer, ; Forming an interlayer insulating film covering the active layer, the gate insulating layer, and the gate electrode on the buffer layer; Patterning the interlayer insulating film to form a first contact hole exposing at least a portion of the source region and a second contact hole exposing at least a portion of the drain region; And forming a source electrode connected to the source region through the first contact hole and a drain electrode connected to the drain region through the second contact hole on the interlayer insulating film, ≪ / RTI >
여기서, 상기 소스영역은 제 1 너비로 형성되고, 상기 드레인영역은 상기 제 1 너비보다 큰 제 2 너비로 형성된다.Here, the source region is formed to have a first width, and the drain region is formed to have a second width that is larger than the first width.
그리고, 상기 각 박막트랜지스터는 상기 소스영역의 적어도 일부를 노출하도록 상기 층간절연막을 관통하는 제 1 콘택홀; 및 상기 드레인영역의 적어도 일부를 노출하도록 상기 층간절연막을 관통하는 제 2 콘택홀을 더 포함한다.Each of the thin film transistors includes: a first contact hole penetrating the interlayer insulating film to expose at least a part of the source region; And a second contact hole penetrating the interlayer insulating film to expose at least a part of the drain region.
여기서, 상기 소스전극은 상기 제 1 콘택홀을 통해 상기 소스영역과 연결되고, 상기 드레인전극은 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되며, 상기 소스영역 중 상기 제 1 콘택홀에 의해 노출되는 일부는 상기 채널영역으로부터 제 1 이격거리로 이격되고, 상기 드레인영역 중 상기 제 2 콘택홀에 의해 노출되는 일부는 상기 채널영역으로부터 상기 제 1 이격거리보다 긴 제 2 이격거리로 이격된다.Wherein the source electrode is connected to the source region through the first contact hole and the drain electrode is connected to the drain region through the second contact hole, And a portion of the drain region exposed by the second contact hole is spaced from the channel region by a second spacing distance that is longer than the first spacing distance.
본원의 일 실시예에 따르면, 액티브층 중 드레인영역이 소스영역보다 넓은 너비로 형성된다. 그리고, 소스영역 중 제 1 콘택홀에 의해 노출되는 일부는 채널영역으로부터 제 1 이격거리로 이격되고, 드레인영역 중 제 2 콘택홀에 의해 노출되는 일부는 채널영역으로부터 제 1 이격거리보다 큰 제 2 이격거리로 이격된다. According to one embodiment of the invention, the drain region of the active layer is formed wider than the source region. A portion of the source region exposed by the first contact hole is spaced apart from the channel region by a first spacing distance, and a portion of the drain region exposed by the second contact hole is spaced apart from the channel region by a second distance It is separated by the separation distance.
이로써, 화소전극과 연결되는 드레인영역에 소스영역보다 높은 온도의 열이 축적되는 것을 방지할 수 있다.As a result, it is possible to prevent accumulation of heat at a temperature higher than the source region in the drain region connected to the pixel electrode.
그리고, 액티브층 주위는 SiNx, SiOy 등과 같은 무기절연재료보다 높은 열전도율을 띠는 산화알루미늄(Al2O3)으로 둘러싸임으로써, 액티브층의 열이 더욱 빠르게 확산될 수 있다.Then, an active layer around by being enclosed by SiNx, SiOy a higher thermal conductivity than the inorganic insulating material is strip-like aluminum oxide (Al 2 O 3), the heat in the active layer can be spread more quickly.
이와 같이, 구동중인 박막트랜지스터의 방열이 용이해지므로, 박막트랜지스터 및 그를 포함하는 박막트랜지스터 어레이 기판의 신뢰도, 수명 및 구동속도가 향상될 수 있다.As described above, since the heat radiation of the thin film transistor being driven is facilitated, the reliability, lifetime and driving speed of the thin film transistor and the thin film transistor array substrate including the thin film transistor can be improved.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 등가회로도이다.
도 2는 본원의 일 실시예에 따른 도 1의 박막트랜지스터를 나타낸 평면도이다.
도 3은 도 2의 I-I'를 나타낸 단면도이다.
도 4는 소스영역과 드레인영역 각각에서 채널영역으로부터 이격된 거리(ΔG) 대비 발열속도(Heating)와 방열속도(Cooling)를 예시적으로 나타낸 것이다.
도 5 및 도 6은 도 2의 게이트전극에 관한 다른 예시를 나타낸 평면도이다.
도 7은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 8a 내지 도 8g는 도 7의 각 단계를 나타낸 공정도이다.1 is an equivalent circuit diagram illustrating a thin film transistor array substrate according to an embodiment of the present invention.
2 is a plan view of the thin film transistor of FIG. 1 according to one embodiment of the present invention.
3 is a cross-sectional view showing I-I 'of FIG.
FIG. 4 exemplarily shows a heating rate and a cooling rate (cooling rate) with respect to a distance (? G) away from a channel region in each of a source region and a drain region.
5 and 6 are plan views showing another example of the gate electrode of FIG.
7 is a flowchart illustrating a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention.
8A to 8G are process drawings showing respective steps of FIG.
이하, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.Hereinafter, a thin film transistor array substrate and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 6을 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.1 to 6, a thin film transistor array substrate according to an embodiment of the present invention will be described.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 등가회로도이다. 도 2는 본원의 일 실시예에 따른 도 1의 박막트랜지스터를 나타낸 평면도이고, 도 3은 도 2의 I-I'를 나타낸 단면도이다. 도 4는 소스영역과 드레인영역 각각에서 채널영역으로부터 이격된 거리(ΔG) 대비 발열속도(Heating)와 방열속도(Cooling)를 예시적으로 나타낸 것이다. 그리고, 도 5 및 도 6은 도 2의 게이트전극에 관한 다른 예시를 나타낸 평면도이다.1 is an equivalent circuit diagram illustrating a thin film transistor array substrate according to an embodiment of the present invention. FIG. 2 is a plan view of the thin film transistor of FIG. 1 according to one embodiment of the present invention, and FIG. 3 is a cross-sectional view of the thin film transistor taken along line I-I 'of FIG. FIG. 4 exemplarily shows a heating rate and a cooling rate (cooling rate) with respect to a distance (? G) away from a channel region in each of a source region and a drain region. 5 and 6 are plan views showing another example of the gate electrode of FIG. 2. FIG.
도 1에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 복수의 화소영역(PA)이 정의되도록 상호 교차하여 형성되는 게이트라인(GL)과 데이터라인(DL), 및 복수의 화소영역(PA)에 대응하여 게이트라인(GL)과 데이터라인(DL) 사이의 교차영역에 형성되는 복수의 박막트랜지스터(TFT)를 포함한다. 1, the thin film
그리고, 도 1에 상세히 도시되어 있지 않으나, 박막트랜지스터 어레이 기판(100)은 복수의 화소영역(PA)에 대응하고 복수의 박막트랜지스터(TFT)에 연결되는 복수의 화소전극(미도시)을 더 포함한다. 예시적으로, 액정표시장치인 경우, 화소전극(미도시)은 액정 방향을 변경시키기 위한 전계를 형성하기 위한 것이다. 또는, 유기발광표시장치인 경우, 화소전극(미도시)은 유기발광층에 각 화소영역에 대응한 구동전류를 공급하기 위한 것이다.1, the thin film
도 2에 도시한 바와 같이, 각 박막트랜지스터(TFT)는, 채널영역(CA)과 그 양측의 소스영역(SA) 및 드레인영역(DA)을 포함하는 액티브층(ACT), 액티브층(ACT)의 채널영역(CA)에 오버랩하는 게이트전극(GE), 액티브층(ACT)의 소스영역(SA)과 드레인영역(DA)에 오버랩하는 소스전극(SE)과 드레인전극(DE)을 포함한다. 2, each thin film transistor TFT includes an active layer ACT including a channel region CA, a source region SA and a drain region DA on both sides thereof, an active layer ACT, And a source electrode SE and a drain electrode DE overlapping with the source region SA and the drain region DA of the active layer ACT and the gate electrode GE overlapping the channel region CA of the active layer ACT.
그리고, 각 박막트랜지스터(TFT)는 소스영역(SA)과 소스전극(SE) 사이를 연결하도록, 소스영역(SA)과 소스전극(SE) 사이의 중첩영역 중 일부에 대응하여 형성되는 제 1 콘택홀(CT1), 및 드레인영역(DA)과 드레인전극(DE) 사이를 연결하도록, 드레인영역(DA)과 드레인전극(DE) 사이의 중첩영역 중 일부에 대응하여 형성되는 제 2 콘택홀(CT2)을 더 포함한다.Each of the thin film transistors TFT is formed to correspond to a part of the overlapping region between the source region SA and the source electrode SE so as to connect between the source region SA and the source electrode SE, Hole CT1 and a second contact hole CT2 formed corresponding to a part of the overlapping region between the drain region DA and the drain electrode DE so as to connect between the drain region DA and the drain electrode DE, ).
액티브층(ACT)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.The active layer ACT may be formed of any one of an oxide semiconductor, polysilicon, and amorphous silicon (a-Si: amorphous silicon).
특히, 액티브층(ACT)은 결정질실리콘(poly Silicon)에 비해 저온분위기에서 형성 가능하고, 비정질실리콘(a-Si)에 비해 높은 캐리어 이동도 및 안정적인 정전특성을 갖는 산화물반도체(Oxide Semiconductor)로 형성될 수 있다.In particular, the active layer (ACT) can be formed in a low-temperature atmosphere as compared with a crystalline silicon (silicon), and can be formed into an oxide semiconductor having higher carrier mobility and stable electrostatic characteristics than amorphous silicon .
예시적으로, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나일 수 있다.Illustratively, the oxide semiconductor is selected from the group consisting of Zn, Cd, Ga, In, Sn, Hf, and Zr, where AxByCzO (x, y, z? Illustratively, the oxide semiconductor may be any one of IGZO (In-Ga-Zn-Oxide), ITZO (In-Sn-Zn-Oxide), and IGO (In-Ga-Oxide).
그리고, 액티브층(ACT) 중 소스영역(SA)과 드레인영역(DA)은 캐리어의 이동도를 더욱 증가시키기 위하여, 채널영역(CA)에 비해 불순물이 더 도핑된 영역일 수 있다.The source region SA and the drain region DA of the active layer ACT may be regions doped with more impurities than the channel region CA in order to further increase the carrier mobility.
더불어, 드레인전극(DE)을 통해 화소전극(미도시)에 연결되는 드레인영역(DA)은 소스전극(SA)에 비해 더 많은 양의 캐리어가 이동됨에 따라, 더 높은 온도의 열이 발생된다.In addition, the drain region DA connected to the pixel electrode (not shown) through the drain electrode DE generates a higher temperature heat as a larger amount of carriers are moved than the source electrode SA.
이에, 본원의 일 실시예에 따르면, 적어도 일측 방향(도 2에서 "좌우방향"임)에서, 소스영역(SA)은 제 1 너비(W1)로 형성되는 반면, 드레인전극(DE)을 통해 화소전극(미도시)에 연결되는 드레인영역(DA)은 제 1 너비(W1)보다 큰 제 2 너비(W2)로 형성된다. 이와 같이 하면, 드레인영역(DA)에서 발생된 높은 온도의 열이 더 넓은 너비의 영역으로 확산될 수 있어, 높은 온도의 열이 집중되는 것이 방지될 수 있다.Thus, according to the embodiment of the present invention, the source region SA is formed with the first width W1 in at least one direction (the "left-right direction" in FIG. 2) A drain region DA connected to an electrode (not shown) is formed with a second width W2 larger than the first width W1. By doing so, the high temperature heat generated in the drain region DA can be diffused into a wider area, so that high temperature heat can be prevented from being concentrated.
또한, 본원의 일 실시예에 따르면, 적어도 일측 방향(도 2에서 "좌우방향"임)에서, 소스영역(SA) 중 제 1 콘택홀(CT1)에 의해 노출되는 일부는 채널영역(CA)으로부터 제 1 이격거리(G1)로 이격된다. 이때, 제 1 콘택홀(CT1) 및 이에 연결된 소스전극(SE)을 히트싱크(heat sink)로 이용한 소스영역(SA)의 방열속도가 소스영역(SA)의 발열속도 이상이 되도록 한다.In addition, according to one embodiment of the present invention, a portion of the source region SA exposed by the first contact hole CT1 at least in one direction (in the "lateral direction" And is separated by the first separation distance G1. At this time, the heat radiation rate of the source region SA using the first contact hole CT1 and the source electrode SE connected thereto as a heat sink is equal to or higher than the heat generation rate of the source region SA.
그리고, 적어도 일측 방향(도 2에서 "좌우방향"임)에서, 드레인영역(DA) 중 제 2 콘택홀(CT2)에 의해 노출되는 일부는 채널영역(CA)으로부터 제 1 이격거리(G1)보다 긴 제 2 이격거리(G2)로 이격된다. 이때, 제 2 콘택홀(CT2) 및 이에 연결된 드레인전극(DE)을 히트싱크(heat sink)로 이용한 드레인영역(DA)의 방열속도가 드레인영역(DA)의 발열속도 이상이 되도록 한다. 2, a portion of the drain region DA exposed by the second contact hole CT2 is larger than the first distance G1 from the channel region CA. In other words, And is separated by a long second separation distance G2. At this time, the heat dissipation rate of the drain region DA using the second contact hole CT2 and the drain electrode DE connected thereto as a heat sink is equal to or higher than the heat generation rate of the drain region DA.
이와 같이 하면, 소스영역(SA)보다 높은 온도의 열이 더 빠른 속도로 발생되는 드레인영역(DA)에서도 열이 집중되는 것을 방지할 수 있다.In this manner, heat can be prevented from concentrating even in the drain region DA where the heat of the temperature higher than the source region SA is generated at a higher speed.
이에 대해서는 도 4를 참조하여 이하에서 더 상세히 설명하기로 한다.This will be described in more detail below with reference to FIG.
도 3에 도시한 바와 같이, 박막트랜지스터 어레이 기판(100)은 기판(101), 기판(101) 상에 적어도 채널영역(CA)과 대응하도록 형성되는 차광층(110), 및 기판(101) 상에 차광층(110)을 덮도록 형성되는 버퍼층(120)을 더 포함한다. 그리고, 각 박막트랜지스터(TFT)는 버퍼층(120) 상에 형성된다.3, the thin film
차광층(110)은 광을 흡수 또는 반사하는 광차단물질로 형성된다. 이러한 차광층(110)은 기판(101)을 통해 입사된 광에 의한 박막트랜지스터(TFT)의 누설전류를 방지하기 위한 것이다. The
이에, 차광층(110)은 적어도 채널영역(CA)과 중첩되도록 형성된다. 예시적으로, 차광층(110)은 각 화소영역(PA)의 박막트랜지스터(TFT)와 중첩되거나, 박막트랜지스터(TFT) 중 액티브층(ACT)과 중첩되거나, 액티브층(ACT)의 채널영역(CA)과 중첩되도록 형성될 수 있다.Accordingly, the
또는, 차광층(110)은 게이트라인(도 1의 GL) 및 데이터라인(도 1의 DL)과 같이 각 화소영역(PA)의 외곽에 배치된 금속패턴에 더 중첩되도록 형성될 수도 있다. 이와 같이 하면, 금속패턴의 시인성이 감소되어, 표시장치의 화질이 향상될 수 있다.Alternatively, the
버퍼층(120)은 박막트랜지스터(TFT)와 차광층(110) 사이를 절연시키기 위한 것이다. 이러한 버퍼층(120)은 기판(101) 상의 전면에 절연재료의 단일층으로 형성될 수 있고, 또는 서로 다른 재료 또는 서로 다른 두께로 이루어진 절연재료들의 다중층으로 형성될 수도 있다.The
특히, 버퍼층(120) 중 액티브층(ACT) 하부에 접하는 제 1 버퍼층(121)은 산화알루미늄(Al2O3)으로 형성된다. In particular, the
즉, 버퍼층(120)은 산화알루미늄(Al2O3)의 제 1 버퍼층(121) 만을 포함한 단일층, 또는 도 3의 도시와 같이, 적어도 산화알루미늄(Al2O3)의 제 1 버퍼층(121)을 포함한 다중층으로 형성될 수 있다. 이때, 버퍼층(120) 중 제 1 버퍼층(121)과 기판(101) 사이에 배치된 다른 절연층(122)은 SiNx, SiOy 등과 같은 무기절연재료로 형성될 수 있다.That is, the
이와 같이 하면, SiNx, SiOy 등과 같은 무기절연재료보다 높은 열전도율을 갖는 산화알루미늄(Al2O3)으로 이루어진 제 1 버퍼층(121)에 의해, 액티브층(ACT)에서 발생된 열이 버퍼층(120) 측으로 더 빠르게 확산될 수 있다.The heat generated in the active layer ACT is absorbed by the
앞서 언급한 바와 같이, 각 박막트랜지스터(TFT)는 버퍼층(120) 상에 형성되고, 액티브층(ACT), 게이트전극(GE), 소스 및 드레인전극(SE, DE)을 포함한다.As described above, each thin film transistor (TFT) is formed on the
액티브층(ACT)은 버퍼층(120) 상에 형성되고, 채널영역(CA) 및 그 양측의 소스영역(SA)과 드레인영역(DA)을 포함한다. The active layer ACT is formed on the
게이트절연층(130)은 버퍼층(120) 상에 액티브층(ACT)의 채널영역(CA)을 덮도록 형성된다.A
게이트절연층(130)은 액티브층(ACT)의 채널영역(CA) 상에 절연재료의 단일층으로 형성될 수 있고, 또는 서로 다른 재료 또는 서로 다른 두께로 이루어진 절연재료들의 다중층으로 형성될 수도 있다.The
특히, 게이트절연층(130) 중 액티브층(ACT)의 채널영역(CA) 상부에 접하는 제 1 게이트절연층(131)은 산화알루미늄(Al2O3)으로 형성된다.Particularly, the first
즉, 게이트절연층(130)은 산화알루미늄(Al2O3)의 제 1 게이트절연층(131) 만을 포함한 단일층, 또는 도 3의 도시와 같이, 적어도 산화알루미늄(Al2O3)의 제 1 게이트절연층(131)을 포함한 다중층으로 형성될 수 있다. 이때, 게이트절연층(130) 중 제 1 게이트절연층(131) 상에 배치된 다른 절연층(132)은 SiNx, SiOy 등과 같은 무기절연재료로 형성될 수 있다.That is, the
이와 같이 하면, SiNx, SiOy 등과 같은 무기절연재료보다 높은 열전도율을 갖는 산화알루미늄(Al2O3)으로 이루어진 제 1 게이트절연층(131)에 의해, 액티브층(ACT)에서 발생된 열이 게이트전극(GE) 측으로 더 빠르게 확산될 수 있다.In this manner, SiNx, the heat generated in an active layer (ACT) by a first
게이트전극(GE)은 게이트절연층(130) 상에 형성된다. 이에, 게이트전극(GE)은 게이트절연층(130)을 사이에 두고 채널영역(CA)과 오버랩된다.A gate electrode (GE) is formed on the gate insulating layer (130). Thus, the gate electrode GE overlaps the channel region CA with the
이러한 액티브층(ACT), 게이트절연층(130) 및 게이트전극(GE)은, 버퍼층(120) 상의 전면에 형성되는 층간절연층(140)으로 덮인다.The active layer ACT, the
층간절연층(140)은 소스 및 드레인전극(SE, DE)을 게이트전극(GE)으로부터 절연시키기 위한 것이다. 이러한 층간절연층(140)은 버퍼층(120) 상의 전면에 절연재료의 단일층으로 형성될 수 있고, 또는 서로 다른 재료 또는 서로 다른 두께로 이루어진 절연재료들의 다중층으로 형성될 수도 있다.The interlayer insulating
특히, 층간절연층(140) 중 소스영역(SA) 및 드레인영역(DA) 각각의 상부에 접하는 제 1 층간절연층(141)은 산화알루미늄(Al2O3)으로 형성된다.Particularly, the first
즉, 층간절연층(140)은 산화알루미늄(Al2O3)의 제 1 층간절연층(141) 만을 포함한 단일층, 또는 도 3의 도시와 같이, 적어도 산화알루미늄(Al2O3)의 제 1 층간절연층(141)을 포함한 다중층으로 형성될 수 있다. 이때, 층간절연층(140) 중 제 1 층간절연층(141) 상에 배치된 다른 절연층(142)은 SiNx, SiOy 등과 같은 무기절연재료로 형성될 수 있다.That is, the
이와 같이 하면, SiNx, SiOy 등과 같은 무기절연재료보다 높은 열전도율을 갖는 산화알루미늄(Al2O3)으로 이루어진 제 1 층간절연층(141)에 의해, 액티브층(ACT)에서 발생된 열이 소스 및 드레인전극(SE, DE) 측으로 더 빠르게 확산될 수 있다.In this manner, heat generated in the active layer ACT is absorbed by the first
제 1 콘택홀(CT1)은 소스영역(SA)의 적어도 일부를 노출하도록 층간절연막(140)을 관통한다.The first contact hole CT1 penetrates the
제 2 콘택홀(CT2)은 드레인영역(DA)의 적어도 일부를 노출하도록 층간절연막(140)을 관통한다.The second contact hole CT2 penetrates the
소스전극(SE)은 제 1 콘택홀(CT1)을 통해 액티브층(ACT)의 소스영역(SA)과 전기적으로 연결된다. The source electrode SE is electrically connected to the source region SA of the active layer ACT via the first contact hole CT1.
드레인전극(DE)은 제 2 콘택홀(CT2)을 통해 액티브층(ACT)의 드레인영역(DA)과 전기적으로 연결된다.The drain electrode DE is electrically connected to the drain region DA of the active layer ACT via the second contact hole CT2.
이러한 제 1 및 제 2 콘택홀(CT1, CT2)과 소스 및 드레인전극(SE, DE) 각각은 액티브층(ACT)의 방열을 위한 히트싱크(Heat sink)가 된다.Each of the first and second contact holes CT1 and CT2 and the source and drain electrodes SE and DE becomes a heat sink for dissipating heat of the active layer ACT.
앞서 언급한 바와 같이, 구동중인 박막트랜지스터(TFT)에서, 드레인영역(DA)에서의 열이 소스영역(SA)에서의 열보다 더 높은 온도로 발생된다. 이는, 화소전극(미도시) 측으로 더 많은 캐리어가 이동하기 때문이다.As mentioned above, in the thin film transistor (TFT) being driven, the heat in the drain region DA is generated at a higher temperature than the heat in the source region SA. This is because more carriers move toward the pixel electrode (not shown).
만일, 드레인전극(DE)이 아니라, 소스전극(SE)이 화소전극(미도시)에 연결되는 경우, 소스영역(SA)에서의 열이 드레인영역(DA)에서의 열보다 더 높은 온도로 발생될 것이다.If the source electrode SE is connected to the pixel electrode (not shown) instead of the drain electrode DE, the heat in the source region SA is generated at a higher temperature than the heat in the drain region DA Will be.
그리고, 액티브층(ACT) 중 영역 별 발열속도는 액티브층(ACT) 내 캐리어의 이동도(mobility), 이동중인 캐리어의 양 및 채널영역(CA)으로부터의 거리에 대응한다.The heat generation rate per region in the active layer ACT corresponds to the mobility of carriers in the active layer ACT, the amount of carriers in motion, and the distance from the channel region CA.
도 4에 도시한 바와 같이, 소스 및 드레인영역(SA, DA) 각각에서, 채널영역(CA)으로부터 더 긴 이격거리(ΔG)로 이격된 영역일수록, 발열속도(Heating_SA, Heating_DA, 도 4에서 얇은 실선 및 얇은 점선으로 도시함)는 감소되고, 방열속도(Cooling, 도 4에서 굵은 실선으로 도시함)는 증가한다. 그리고, 채널영역(CA)으로부터 임계 이격거리(Gth1, Gth2) 이상으로 이격된 영역에서, 방열속도(Cooling)는 발열속도(Heating_SA, Heating_DA)보다 커진다.As shown in Fig. 4, in each of the source and drain regions SA and DA, the region spaced apart from the channel region CA by a longer separation distance? G has a higher heating rate (Heating_SA, Heating_DA, The solid line and the thin dotted line) is decreased, and the heat radiating speed (Cooling, shown by a thick solid line in Fig. 4) increases. Then, in a region spaced apart from the channel region CA by more than the critical spacing distance Gth1, Gth2, the heat radiation rate Cooling becomes larger than the heat generation rate Heating_SA, Heating_DA.
이에, 제 1 및 제 2 콘택홀(CT1, CT2)과 그에 연결된 소스 및 드레인전극(SE, DE)이 액티브층(ACT)의 방열에 더욱 효과적인 히트싱크(Heat sink)로 이용되기 위하여, 제 1 및 제 2 콘택홀(CT1, CT2)에 의해 노출되는 소스 및 드레인영역(SA, DA) 각각의 일부는 채널영역(CA)으로부터 임계 이격거리(Gth1, Gth2) 이상으로 이격된다.In order that the first and second contact holes CT1 and CT2 and the source and drain electrodes SE and DE connected thereto are used as a heat sink which is more effective in dissipating the active layer ACT, And a portion of each of the source and drain regions SA and DA exposed by the second contact holes CT1 and CT2 is spaced apart from the channel region CA by more than the critical spacing distance Gth1 and Gth2.
구체적으로, 소스영역(SA) 중 제 1 콘택홀(CT1)에 의해 노출되는 일부는 채널영역(CA)으로부터 제 1 임계 이격거리(Gth1) 이상의 이격거리로 이격된다. 즉, 소스영역(SA) 중 채널영역(CA)으로부터 제 1 임계 이격거리(Gth1) 이상의 이격거리로 이격되어 방열속도(Cooling)가 발열속도(Heating_SA, 도 4에서 얇은 점선으로 도시함)보다 높은 영역에, 제 1 콘택홀(CT1) 및 그를 통해 소스영역(SA)의 일부와 연결되는 소스전극(SE)이 형성된다. Specifically, a portion of the source region SA exposed by the first contact hole CT1 is spaced from the channel region CA by a distance equal to or larger than the first critical gap distance Gth1. That is, a distance from the channel region CA of the source region SA by a distance equal to or greater than the first critical gap distance Gth1 such that the heat radiation rate Cooling is higher than the heating rate (Heating_SA, shown by a thin dotted line in FIG. 4) A source electrode SE is formed which is connected to the first contact hole CT1 and a part of the source region SA through the first contact hole CT1.
이로써, 제 1 콘택홀(CT1) 및 그를 통해 소스영역(SA)의 일부와 연결되는 소스전극(SE)이 소스영역(SA)의 방열에 효과적인 히트싱크로 이용될 수 있어, 소스영역(SA)에 열이 축적되는 것을 방지할 수 있다.Thereby, the source electrode SE connected to the first contact hole CT1 and a part of the source region SA through the first contact hole CT1 can be used as an effective heat sink for dissipating the source region SA, It is possible to prevent accumulation of heat.
이와 마찬가지로, 드레인영역(DA) 중 제 2 콘택홀(CT2)에 의해 노출되는 일부는 채널영역(CA)으로부터 제 2 임계 이격거리(Gth2) 이상의 이격거리로 이격된다. 즉, 드레인영역(DA) 중 채널영역(CA)으로부터 제 2 임계 이격거리(Gth2) 이상의 이격거리로 이격되어 방열속도(Cooling)가 발열속도(Heating_DA, 도 4에서 얇은 실선으로 도시함)보다 높은 영역에, 제 2 콘택홀(CT2) 및 그를 통해 드레인영역(DA)의 일부와 연결되는 드레인전극(DE)이 형성된다.Likewise, a portion of the drain region DA exposed by the second contact hole CT2 is spaced from the channel region CA by a distance greater than or equal to the second threshold distance Gth2. That is, a distance from the channel region CA of the drain region DA by a distance equal to or greater than the second critical gap distance Gth2, so that the heat radiation rate Cooling is higher than the heating rate (Heating_DA, shown by a thin solid line in FIG. 4) A drain electrode DE connected to the second contact hole CT2 and a part of the drain region DA through the second contact hole CT2 is formed.
이로써, 제 2 콘택홀(CT2) 및 그를 통해 드레인영역(DA)의 일부와 연결되는 드레인전극(DE)이 드레인영역(DA)의 방열에 효과적인 히트싱크로 이용될 수 있어, 드레인영역(DA)에 열이 축적되는 것을 방지할 수 있다.As a result, the drain electrode DE connected to the second contact hole CT2 and a part of the drain region DA through the second contact hole CT2 can be used as an effective heat sink for dissipating heat in the drain region DA, It is possible to prevent accumulation of heat.
더불어, 앞서 언급한 바와 같이, 드레인영역(DA)은 화소전극(미도시)과 연결되어, 소스영역(SA)보다 더 많은 양의 캐리어가 이동된다. 이에, 채널영역(CA)으로부터의 이격거리(ΔG)가 동일하더라도, 드레인영역(DA)의 발열속도(Heating_DA)는 소스영역(SA)의 발열속도(Heating_SA)보다 높다. 즉, 드레인영역(DA)의 제 2 임계 이격거리(Gth2)는 소스영역(SA)의 제 1 임계 이격거리(Gth1)보다 크다.In addition, as mentioned above, the drain region DA is connected to the pixel electrode (not shown), so that a larger amount of carrier is moved than the source region SA. Therefore, even if the separation distance? G from the channel region CA is the same, the heat generation rate Heating_DA of the drain region DA is higher than the heat generation rate Heating_SA of the source region SA. That is, the second critical distance Gth2 of the drain region DA is larger than the first critical distance Gth1 of the source region SA.
그러므로, 소스영역(SA) 중 제 1 콘택홀(CT1)에 의해 노출되는 일부가 채널영역(CA)으로부터 제 1 임계 이격거리(Gth1) 이상의 제 1 이격거리(G1)로 이격되고, 드레인영역(DA) 중 제 2 콘택홀(CT2)에 의해 노출되는 일부가 채널영역(CA)으로부터 제 2 임계 이격거리(Gth2) 이상의 제 2 이격거리(G2)로 이격되는 경우, 제 2 이격거리(G2)는 제 1 이격거리(G1)보다 길다.A portion of the source region SA exposed by the first contact hole CT1 is spaced apart from the channel region CA by a first gap distance G1 equal to or larger than the first critical gap distance Gth1, A second gap G2 is formed between the first contact hole CT1 and the second contact hole CT2 so that a part of the second contact hole CT2 is spaced apart from the channel region CA by a second gap distance G2 greater than the second critical gap distance Gth2. Is longer than the first separation distance G1.
달리 설명하면, 제 2 콘택홀(CT2)는 제 1 콘택홀(CT1)보다 채널영역(CA)으로부터 더 멀리 이격된다.In other words, the second contact hole CT2 is further away from the channel region CA than the first contact hole CT1.
이와 같이 하면, 화소전극(미도시)과 연결되는 드레인영역(DA)이 소스영역(SA)보다 더 높은 발열속도로 발열하더라도, 소스영역(SA)과 동일 또는 유사한 방열속도로 방열될 수 있어, 액티브층(ACT) 내에 열이 축적되는 것을 방지할 수 있다.In this manner, even if the drain region DA connected to the pixel electrode (not shown) generates heat at a higher heat generation rate than the source region SA, it can be dissipated at the same or similar heat dissipation rate as the source region SA, It is possible to prevent accumulation of heat in the active layer ACT.
이상과 같이, 본원의 일 실시예에 따르면, 화소전극(미도시)에 연결되는 드레인영역(DA)에서 소스영역(SA)보다 높은 온도의 열이 발생되는 점을 고려하여, 드레인영역(DA)은 소스영역(SA)보다 넓은 너비로 형성되고, 드레인영역(DA)과 드레인전극(DE) 사이를 연결하는 제 2 콘택홀(CT2)은 소스영역(SA)과 소스전극(SE) 사이를 연결하는 제 1 콘택홀(CT1)보다 채널영역(CA)으로부터 더 멀리 이격된다. 그러므로, 드레인영역(DA)에 소스영역(SA)보다 높은 온도의 열이 축적되는 것을 방지할 수 있다.As described above, according to one embodiment of the present invention, the drain region DA connected to the pixel electrode (not shown) generates heat at a higher temperature than the source region SA, And the second contact hole CT2 connecting between the drain region DA and the drain electrode DE is formed between the source region SA and the source electrode SE, The first contact hole CT1 is farther away from the channel region CA than the first contact hole CT1. Therefore, accumulation of heat at a temperature higher than the source region SA in the drain region DA can be prevented.
또한, 본원의 일 실시예에 따르면, 액티브층(ACT)을 둘러싸는 제 1 버퍼층(121), 제 1 게이트절연층(131) 및 제 1 층간절연층(141) 각각은 SiNx, SiOy 등과 같은 무기절연재료보다 높은 열전도율을 띠는 산화알루미늄(Al2O3)으로 형성됨으로써, 액티브층(ACT) 내에 발생된 열이 주위로 더 빠르게 확산될 수 있다.According to an embodiment of the present invention, the
이로써, 구동중인 박막트랜지스터(TFT)의 방열이 용이해지므로, 박막트랜지스터(TFT) 및 그를 포함하는 박막트랜지스터 어레이 기판(100)의 신뢰도, 수명 및 구동속도가 향상될 수 있다.This facilitates the heat dissipation of the thin film transistor (TFT) being driven, so that the reliability, lifetime and driving speed of the thin film transistor (TFT) and the thin film
한편, 도 2는 게이트전극(GE)의 평면 형태가 액티브층(ACT)의 채널영역(CA)을 가로지르는 바형(bar-shaped)인 것을 도시하고 있으나, 본원의 일 실시예는 이에 국한되지 않는다.2 shows that the planar shape of the gate electrode GE is bar-shaped across the channel region CA of the active layer ACT, but one embodiment of the present disclosure is not limited thereto .
즉, 도 5에 도시한 바와 같이, 게이트전극(GE')의 평면 형태는 액티브층(ACT)의 채널영역(CA)을 가로지르는 제 1 바(bar)와, 제 1 바(bar)의 일측로부터 분기되고 바(bar)에 교차하는 방향으로 확장된 제 2 바를 포함하는 T형(T-shaped)일 수 있다.5, the planar shape of the gate electrode GE 'includes a first bar that crosses the channel region CA of the active layer ACT and a second bar that extends from one side of the first bar Shaped bar including a second bar that extends from the first bar and extends in a direction that intersects the bar.
또는, 도 6에 도시한 바와 같이, 게이트전극(GE")의 평면 형태는 액티브층(ACT)의 채널영역(CA)을 가로지르는 제 1 바(bar)와, 제 1 바(bar)의 양측으로부터 분기되고 바(bar)에 교차하는 방향으로 확장된 제 2 및 제 3 바를 포함하는 I형(I-shaped)일 수도 있다.6, the planar shape of the gate electrode GE "includes a first bar across the channel region CA of the active layer ACT, and a second bar across the channel region CA of the active layer ACT. Shaped bar including a second bar and a third bar extending in a direction crossing the bar.
이와 같이, 게이트전극(GE', GE")의 평면형태가 T형 또는 I형이 되면, 바형인 경우보다, 게이트전극(GE)의 표면적이 넓어질 수 있으므로, 게이트전극(GE)에 의한 방열이 용이해질 수 있다. When the planar shape of the gate electrodes GE 'and GE' is set to T or I, the surface area of the gate electrode GE can be widened as compared with the case of the bar shape. Therefore, Can be facilitated.
즉, 채널영역(CA)의 폭을 증가시키면, 박막트랜지스터(TFT)의 문턱전압이 커지므로, 게이트전극(GE)의 평면형태가 바형인 경우, 게이트전극(GE)의 표면적이 증가하는 데에는 한계가 있다. 그러나, 게이트전극(GE', GE")이 T형 또는 I형이 되면, 채널영역(CA)의 폭을 증가시키지 않고 박막트랜지스터(TFT)에 할당된 영역의 너비가 큰 폭으로 증가되지 않더라도, 게이트전극(GE', GE")의 표면적이 다소 증가될 수 있다. 이로써, 박막트랜지스터(TFT)의 문턱전압 증가, 및 박막트랜지스터(TFT)에 의한 개구율 저하를 방지하면서도, 게이트전극(GE)이 액티브층(ACT)의 방열에 더욱 효과적인 히트싱크(Heat sink)로 이용될 수 있다.That is, when the width of the channel region CA is increased, the threshold voltage of the thin film transistor TFT is increased. Therefore, when the planar shape of the gate electrode GE is bar-shaped, . However, if the gate electrodes GE 'and GE "are of T type or I type, even if the width of the area allocated to the thin film transistor TFT is not greatly increased without increasing the width of the channel area CA, The surface area of the gate electrodes GE ' and GE ' ' may be somewhat increased. This prevents the gate electrode GE from being used as a heat sink which is more effective in dissipating the active layer ACT while preventing the increase of the threshold voltage of the thin film transistor TFT and the lowering of the aperture ratio by the thin film transistor TFT .
다음, 도 7 및 도 8a 내지 도 8g를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 설명한다.Next, a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention will be described with reference to Figs. 7 and 8A to 8G.
도 7은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 8a 내지 도 8g는 도 7의 각 단계를 나타낸 공정도이다.FIG. 7 is a flowchart illustrating a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention, and FIGS. 8A to 8G are process drawings showing respective steps of FIG.
도 7에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터의 제조방법은 기판(101) 상에 차광층(110)을 형성하는 단계(S110), 기판(101) 상에 차광층(110)을 덮는 버퍼층(120)을 형성하는 단계(S120), 버퍼층(120) 상에 차광층(110)과 적어도 일부 오버랩하는 액티브층(ACT')을 형성하는 단계(S130), 액티브층(ACT)을 차광층(110)에 대응하는 채널영역(CA) 및 그 양측의 소스영역(SA)과 드레인영역(DA)으로 구분하고, 액티브층(ACT)의 채널영역(CA) 상에 게이트절연막(130)과 게이트전극(GE)을 형성하는 단계(S140), 버퍼층(120) 상에 액티브층(ACT), 게이트절연막(130) 및 게이트전극(GE)을 덮는 층간절연막(140)을 형성하는 단계(S150), 층간절연막(140)을 패터닝하여 소스영역(SA)의 일부를 노출하는 제 1 콘택홀(CT1), 및 드레인영역(DA)의 일부를 노출하는 제 2 콘택홀(CT2)을 형성하는 단계(S160), 및 층간절연층(140) 상에 소스 및 드레인전극(SE, DE)을 형성하는 단계(S170)를 포함한다.7, a method of manufacturing a thin film transistor according to an embodiment of the present invention includes forming a
도 8a에 도시한 바와 같이, 기판(101) 상에 차광층(110)을 형성하고 (S110), 기판(101) 상의 전면에 절연물질을 적층하여 버퍼층(120)을 형성한다. (S120).8A, a
차광층(110)은 각 화소영역(PA)의 일부에 대응하여, 채널영역(CA) 또는 박막트랜지스터(TFT)를 가리도록 형성된다. 또는, 차광층(110)은 각 화소영역(PA)의 외곽에 더 대응하여, 게이트라인(도 1의 GL)과 데이터라인(도 1의 DL)을 더 가리도록 형성될 수 있다.The
버퍼층(120)은 단일층 또는 다중층으로 형성된다. 이때, 버퍼층(120) 중 버퍼층(120)의 상부에 형성될 액티브층(ACT)과 접하는 제 1 버퍼층(121)은 산화알루미늄(Al2O3)으로 형성된다.The
즉, 버퍼층(120)은 산화알루미늄(Al2O3)의 제 1 버퍼층(121) 만을 포함한 단일층, 또는 산화알루미늄(Al2O3)의 제 1 버퍼층(121)과 SiNx, SiOy 등과 같은 무기절연재료로 이루어진 제 2 버퍼층(122)을 포함하는 다중층으로 형성될 수 있다.That is, the weapon, such as the
도 8b에 도시한 바와 같이, 버퍼층(120) 상에 적층된 반도체물질층을 패터닝하여, 액티브층(ACT')을 형성한다. (S130)As shown in FIG. 8B, a layer of semiconductor material stacked on the
이때, 액티브층(ACT')은 결정질실리콘(poly Silicon)에 비해 저온분위기에서 형성 가능하고, 비정질실리콘(a-Si)에 비해 높은 캐리어 이동도 및 안정적인 정전특성을 갖는 산화물반도체(Oxide Semiconductor)로 형성될 수 있다.At this time, the active layer ACT 'can be formed in a low-temperature atmosphere as compared with the crystalline silicon, and can be formed into an oxide semiconductor having higher carrier mobility and stable electrostatic characteristics than amorphous silicon (a-Si) .
예시적으로, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나일 수 있다.Illustratively, the oxide semiconductor is selected from the group consisting of Zn, Cd, Ga, In, Sn, Hf, and Zr, where AxByCzO (x, y, z? Illustratively, the oxide semiconductor may be any one of IGZO (In-Ga-Zn-Oxide), ITZO (In-Sn-Zn-Oxide), and IGO (In-Ga-Oxide).
이어서, 버퍼층(120) 상의 전면에 순차 형성된 적어도 하나의 절연물질막(도 8c의 131', 132') 및 금속막(도 8c의 133)을 패터닝하여, 게이트절연층(130) 및 게이트전극(GE)을 형성하고, 액티브층(ACT)을 채널영역(CA), 소스영역(SA) 및 드레인영역(DA)으로 구분한다. (S140)Subsequently, at least one insulating material film (131 ', 132' in FIG. 8C) and a metal film (133 in FIG. 8C) sequentially formed on the entire surface of the
즉, 도 8c에 도시한 바와 같이, 버퍼층(120) 상의 전면에 액티브층(ACT')을 덮는 적어도 하나의 절연물질막(131', 132') 및 금속막(133)을 형성한다. That is, as shown in FIG. 8C, at least one insulating material film 131 ', 132' and a
이때, 적어도 하나의 절연물질막(131', 132') 중 금속막(133)과 접하는 막(132')은 산화알루미늄(Al2O3)으로 이루어진다.At this time, among the at least one insulating material film 131 ', 132', the film 132 'in contact with the
도 8d에 도시한 바와 같이, 적어도 하나의 절연물질막(131', 132') 및 금속막(133)을 동시에 패터닝하여, 액티브층(ACT)의 채널영역(CA)을 덮는 게이트절연층(130) 및 게이트절연층(130) 상의 게이트전극(GE)을 형성한다. The gate insulating layer 130 (not shown) covering the channel region CA of the active layer ACT is formed by simultaneously patterning at least one insulating material film 131 ', 132' and the
이와 동시에, 액티브층(ACT)은 게이트절연층(130)을 사이에 두고 게이트전극(GE)과 오버랩하는 채널영역(CA)과, 채널영역(CA) 양측의 소스영역(SA) 및 드레인영역(DA)으로 구분된다. 여기서, 소스영역(SA)은 제 1 너비(W1)로 형성되고, 드레인영역(DA)은 제 1 너비(W1)보다 큰 제 2 너비(W2)로 형성된다.At the same time, the active layer ACT has a channel region CA overlapping the gate electrode GE with the
그리고, 도 2, 도 5 및 도 6에 도시한 바와 같이, 게이트전극(GE)의 평면형태는 바형(bar-shaped), T형(T-shaped) 및 I형(I-shaped) 중 어느 하나일 수 있다. As shown in FIGS. 2, 5 and 6, the planar shape of the gate electrode GE may be any one of bar-shaped, T-shaped, and I-shaped Lt; / RTI >
또한, 게이트절연층(130)은 산화알루미늄(Al2O3)의 제 1 게이트절연층(131) 만을 포함한 단일층, 또는 산화알루미늄(Al2O3)의 제 1 게이트절연층(131)과 SiNx, SiOy 등과 같은 무기절연재료로 이루어진 제 2 게이트절연층(132)을 포함한 다중층으로 형성될 수 있다.The
이어서, 게이트절연층(130)과 게이트전극(GE)을 마스크로 이용하여, 액티브층(ACT) 중 노출된 소스영역(SA)과 드레인영역(DA)에 불순물을 더 주입할 수 있다. Impurities may be further implanted into the exposed source region SA and the drain region DA of the active layer ACT using the
다음, 도 8e에 도시한 바와 같이, 버퍼층(120) 상에 적어도 하나의 절연물질을 적층하여, 액티브층(ACT), 게이트절연층(130) 및 게이트전극(GE)을 덮는 층간절연층(140)을 형성한다. (S150)8E, at least one insulating material is stacked on the
층간절연층(140)은 산화알루미늄(Al2O3)의 제 1 층간절연층(141) 만을 포함한 단일층, 또는 산화알루미늄(Al2O3)의 제 1 층간절연층(141)과 SiNx, SiOy 등과 같은 무기절연재료로 이루어진 제 2 층간절연층(142)을 포함한 다중층으로 형성될 수 있다.An interlayer insulating
도 8f에 도시한 바와 같이, 층간절연층(140)을 패터닝하여, 소스영역(SA)의 일부를 노출하는 제 1 콘택홀(CT1)과, 드레인영역(DA)의 일부를 노출하는 제 2 콘택홀(CT2)을 형성한다. (S160)The interlayer insulating
이때, 소스영역(SA) 중 제 1 콘택홀(CT1)에 의해 노출되는 일부는 채널영역(CA)으로부터 제 1 이격거리(G1)으로 이격되고, 드레인영역(DA) 중 제 2 콘택홀(CT2)에 의해 노출되는 일부는 채널영역(CA)으로부터 제 1 이격거리(G1)보다 긴 제 2 이격거리(G2)로 이격된다.At this time, a portion of the source region SA exposed by the first contact hole CT1 is spaced apart from the channel region CA by a first distance G1, and the second contact hole CT2 Is spaced from the channel region CA by a second gap distance G2 that is longer than the first gap distance G1.
도 8g에 도시한 바와 같이, 층간절연층(140) 상의 금속막(미도시)을 패터닝하여, 제 1 콘택홀(CT1)을 통해 소스영역(SA)과 연결되는 소스전극(SE)과, 제 2 콘택홀(CT2)을 통해 드레인영역(DA)과 연결되는 드레인전극(DE)을 형성한다. (S170)A metal film (not shown) on the
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of.
100: 박막트랜지스터 어레이 기판
GL: 게이트라인
DL: 데이터라인
TFT: 박막트랜지스터
ACT: 액티브층
CA: 채널영역
SA: 소스영역
DA: 드레인영역
CT1, CT2: 제 1 및 제 2 콘택홀
W1: 소스영역의 너비
W2: 드레인영역의 너비
G1, G2: 채널영역(CA)으로부터의 이격거리
GE, GE', GE": 게이트전극
SE: 소스전극
DE: 드레인전극
101: 기판
110: 차광층
120: 버퍼층
130: 게이트절연층
140: 층간절연층
Heating_SA: 소스영역에서의 발열속도
Heating_DA: 드레인영역에서의 발열속도
Cooling: 방열속도100: thin film transistor array substrate
GL: gate line DL: data line
TFT: Thin film transistor
ACT: active layer CA: channel region
SA: source region DA: drain region
CT1, CT2: first and second contact holes
W1: Width of the source region W2: Width of the drain region
G1, G2: Distance from the channel area (CA)
GE, GE ', GE ": gate electrode
SE: source electrode DE: drain electrode
101: substrate 110: shielding layer
120: buffer layer 130: gate insulating layer
140: interlayer insulating layer
Heating_SA: Heating rate in the source region
Heating_DA: Heating rate in the drain region
Cooling: Heat dissipation rate
Claims (14)
상기 각 박막트랜지스터는
채널영역 및 상기 채널영역 양측의 소스영역과 드레인영역을 포함하는 액티브층;
상기 채널영역을 덮도록 형성되는 게이트절연층;
상기 게이트절연층 상에 형성되는 게이트전극;
상기 액티브층, 상기 게이트절연층 및 상기 게이트전극을 덮도록 형성되는 층간절연막;
상기 층간절연막 상에 형성되고, 상기 소스영역과 연결되는 소스전극; 및
상기 층간절연막 상에 형성되고, 상기 드레인영역과 연결되는 드레인전극을 포함하고,
상기 소스영역은 제 1 너비로 형성되고, 상기 드레인영역은 상기 제 1 너비보다 큰 제 2 너비로 형성되는 박막트랜지스터 어레이 기판.A thin film transistor array substrate comprising a plurality of thin film transistors corresponding to a plurality of pixel regions,
Each of the thin film transistors
An active layer including a channel region and source and drain regions on both sides of the channel region;
A gate insulating layer formed to cover the channel region;
A gate electrode formed on the gate insulating layer;
An interlayer insulating film formed to cover the active layer, the gate insulating layer, and the gate electrode;
A source electrode formed on the interlayer insulating film and connected to the source region; And
And a drain electrode formed on the interlayer insulating film and connected to the drain region,
Wherein the source region is formed to have a first width and the drain region is formed to have a second width that is larger than the first width.
상기 각 박막트랜지스터는
상기 소스영역의 적어도 일부를 노출하도록 상기 층간절연막을 관통하는 제 1 콘택홀; 및
상기 드레인영역의 적어도 일부를 노출하도록 상기 층간절연막을 관통하는 제 2 콘택홀을 더 포함하고,
상기 소스전극은 상기 제 1 콘택홀을 통해 상기 소스영역과 연결되며,
상기 드레인전극은 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되고,
상기 소스영역 중 상기 제 1 콘택홀에 의해 노출되는 일부는 상기 채널영역으로부터 제 1 이격거리로 이격되며,
상기 드레인영역 중 상기 제 2 콘택홀에 의해 노출되는 일부는 상기 채널영역으로부터 상기 제 1 이격거리보다 긴 제 2 이격거리로 이격되는 박막트랜지스터 어레이 기판.The method according to claim 1,
Each of the thin film transistors
A first contact hole penetrating the interlayer insulating film to expose at least a part of the source region; And
And a second contact hole penetrating the interlayer insulating film to expose at least a part of the drain region,
The source electrode is connected to the source region through the first contact hole,
The drain electrode is connected to the drain region through the second contact hole,
Wherein a portion of the source region exposed by the first contact hole is spaced a first distance from the channel region,
Wherein a portion of the drain region exposed by the second contact hole is spaced apart from the channel region by a second spacing distance that is longer than the first spacing distance.
상기 게이트전극의 평면 형태는 바형(bar-shaped), T형(T-shaped) 및 I형(I-shaped) 중 어느 하나인 박막트랜지스터 어레이 기판.The method according to claim 1,
Wherein the planar shape of the gate electrode is any one of a bar-shaped, a T-shaped, and an I-shaped.
기판;
상기 기판 상에 적어도 상기 채널영역에 대응하도록 형성되는 차광층; 및
상기 기판 상의 전면에 상기 차광층을 덮도록 형성되는 버퍼층을 더 포함하고,
상기 액티브층은 상기 버퍼층 상에 형성되는 박막트랜지스터 어레이 기판.The method according to claim 1,
Board;
A light shielding layer formed on the substrate so as to correspond to at least the channel region; And
Further comprising a buffer layer formed on the front surface of the substrate so as to cover the light shielding layer,
Wherein the active layer is formed on the buffer layer.
상기 버퍼층은 상기 액티브층 하부에 접하고 산화알루미늄(Al2O3)으로 이루어진 제 1 버퍼층을 포함하는 단일층, 또는 적어도 상기 제 1 버퍼층을 포함하는 다중층으로 형성되는 박막트랜지스터 어레이 기판.5. The method of claim 4,
Wherein the buffer layer is formed of a single layer including a first buffer layer made of aluminum oxide (Al 2 O 3 ) which is in contact with the lower portion of the active layer, or a multilayer including at least the first buffer layer.
상기 게이트절연층은 상기 채널영역 상부에 접하고 산화알루미늄(Al2O3)으로 이루어진 제 1 게이트절연층을 포함하는 단일층, 또는 적어도 상기 제 1 게이트절연층을 포함하는 다중층으로 형성되는 박막트랜지스터 어레이 기판.The method according to claim 1,
Wherein the gate insulating layer is formed of a single layer including a first gate insulating layer which is in contact with the upper portion of the channel region and is made of aluminum oxide (Al 2 O 3 ), or a multilayer including at least the first gate insulating layer Array substrate.
상기 층간절연막은 상기 소스영역 및 상기 드레인영역 각각의 상부에 접하고 산화알루미늄(Al2O3)으로 이루어진 제 1 층간절연막을 포함하는 단일층, 또는 적어도 상기 제 1 층간절연막을 포함하는 다중층으로 형성되는 박막트랜지스터 어레이 기판.The method according to claim 1,
The interlayer insulating film is formed as a single layer including a first interlayer insulating film which is in contact with the upper portions of the source region and the drain region and made of aluminum oxide (Al 2 O 3 ), or at least a multilayer including the first interlayer insulating film Gt; substrate < / RTI >
기판 상에 차광층을 형성하는 단계;
상기 기판 상에, 상기 차광층을 덮는 버퍼층을 형성하는 단계;
상기 버퍼층 상에, 상기 차광층과 적어도 일부 오버랩하는 액티브층을 형성하는 단계;
상기 액티브층을 상기 차광층에 대응하는 채널영역 및 상기 채널영역 양측의 소스영역과 드레인영역으로 구분하고, 상기 액티브층의 채널영역 상에 게이트절연층을 형성하며, 상기 게이트절연층 상에 게이트전극을 형성하는 단계;
상기 버퍼층 상에, 상기 액티브층, 상기 게이트절연층 및 상기 게이트전극을 덮는 층간절연막을 형성하는 단계;
상기 층간절연막을 패터닝하여, 상기 소스영역의 적어도 일부를 노출하는 제 1 콘택홀, 및 상기 드레인영역의 적어도 일부를 노출하는 제 2 콘택홀을 형성하는 단계; 및
상기 층간절연막 상에, 상기 제 1 콘택홀을 통해 상기 소스영역과 연결되는 소스전극, 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 형성하는 단계를 포함하고,
상기 액티브층을 상기 채널영역, 상기 소스영역 및 상기 드레인영역으로 구분하는 단계에서, 상기 소스영역은 제 1 너비로 형성되고, 상기 드레인영역은 상기 제 1 너비보다 큰 제 2 너비로 형성되는 박막트랜지스터 어레이 기판의 제조방법.A method of manufacturing a thin film transistor array substrate including a plurality of thin film transistors corresponding to a plurality of pixel regions,
Forming a light-shielding layer on the substrate;
Forming a buffer layer covering the light-shielding layer on the substrate;
Forming an active layer on the buffer layer at least partially overlapping the light shielding layer;
The active layer is divided into a channel region corresponding to the light shielding layer and a source region and a drain region on both sides of the channel region, a gate insulating layer is formed on the channel region of the active layer, ;
Forming an interlayer insulating film covering the active layer, the gate insulating layer, and the gate electrode on the buffer layer;
Patterning the interlayer insulating film to form a first contact hole exposing at least a portion of the source region and a second contact hole exposing at least a portion of the drain region; And
Forming a source electrode connected to the source region through the first contact hole and a drain electrode connected to the drain region through the second contact hole on the interlayer insulating film,
Wherein the source region is formed to have a first width and the drain region is formed to have a second width larger than the first width in the dividing the active layer into the channel region, the source region, and the drain region. A method of manufacturing an array substrate.
상기 제 1 및 제 2 콘택홀을 형성하는 단계에서,
상기 소스영역 중 상기 제 1 콘택홀에 의해 노출되는 일부는 상기 채널영역으로부터 제 1 이격거리로 이격되고,
상기 드레인영역 중 상기 제 2 콘택홀에 의해 노출되는 일부는 상기 채널영역으로부터 상기 제 1 이격거리보다 긴 제 2 이격거리로 이격되는 박막트랜지스터 어레이 기판의 제조방법.9. The method of claim 8,
In the step of forming the first and second contact holes,
A portion of the source region exposed by the first contact hole is spaced apart from the channel region by a first distance,
Wherein a portion of the drain region exposed by the second contact hole is spaced apart from the channel region by a second spacing distance that is longer than the first spacing distance.
상기 게이트전극을 형성하는 단계에서,
상기 게이트전극의 평면 형태는 바형(bar-shaped), T형(T-shaped) 및 I형(I-shaped) 중 어느 하나인 박막트랜지스터 어레이 기판의 제조방법.9. The method of claim 8,
In the step of forming the gate electrode,
Wherein the planar shape of the gate electrode is any one of a bar-shaped, a T-shaped, and an I-shaped.
상기 버퍼층을 형성하는 단계에서,
상기 버퍼층은 산화알루미늄(Al2O3)으로 이루어진 제 1 버퍼층을 포함하는 단일층, 또는 적어도 상기 제 1 버퍼층을 포함하는 다중층으로 형성되고,
상기 제 1 버퍼층은 상기 액티브층 하부에 접하는 박막트랜지스터 어레이 기판의 제조방법.9. The method of claim 8,
In the step of forming the buffer layer,
Wherein the buffer layer is formed of a single layer including a first buffer layer made of aluminum oxide (Al 2 O 3 ), or a multilayer including at least the first buffer layer,
Wherein the first buffer layer is in contact with the lower portion of the active layer.
상기 게이트절연층을 형성하는 단계에서,
상기 게이트절연층은 산화알루미늄(Al2O3)으로 이루어진 제 1 게이트절연층을 포함하는 단일층, 또는 적어도 상기 제 1 게이트절연층을 포함하는 다중층으로 형성되고,
상기 제 1 게이트절연층은 상기 채널영역 상부에 접하는 박막트랜지스터 어레이 기판의 제조방법.9. The method of claim 8,
In the step of forming the gate insulating layer,
Wherein the gate insulating layer is formed of a single layer including a first gate insulating layer made of aluminum oxide (Al 2 O 3 ), or a multilayer including at least the first gate insulating layer,
Wherein the first gate insulating layer is in contact with an upper portion of the channel region.
상기 게이트절연층을 형성하는 단계는
상기 버퍼층 상의 전면에 상기 산화알루미늄(Al2O3)의 절연재료막과, 금속막을 적층하는 단계;
상기 절연재료막과 상기 금속막을 패터닝하여, 상기 액티브층의 상기 채널영역에 대응하고 상기 제 1 게이트절연층을 포함하는 상기 게이트절연층과, 상기 게이트절연층 상의 상기 게이트전극을 형성하는 단계; 및
상기 게이트절연층과 상기 게이트전극을 마스크로 이용하여, 상기 액티브층 중 상기 채널영역 양측으로 노출된 일부를 상기 소스영역과 상기 드레인영역으로 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.13. The method of claim 12,
The step of forming the gate insulating layer
Laminating an insulating material film of aluminum oxide (Al 2 O 3 ) and a metal film on the entire surface of the buffer layer;
Patterning the insulating material film and the metal film to form the gate insulating layer corresponding to the channel region of the active layer and including the first gate insulating layer and the gate electrode on the gate insulating layer; And
Forming a source region and a drain region in the active layer, the source region and the drain region being exposed to both sides of the channel region using the gate insulating layer and the gate electrode as masks.
상기 층간절연막을 형성하는 단계에서,
상기 층간절연막은 산화알루미늄(Al2O3)으로 이루어진 제 1 층간절연막을 포함하는 단일층, 또는 적어도 상기 제 1 층간절연막을 포함하는 다중층으로 형성되고,
상기 제 1 층간절연막은 상기 소스영역 및 상기 드레인영역 각각의 상부에 접하는 박막트랜지스터 어레이 기판의 제조방법.9. The method of claim 8,
In the step of forming the interlayer insulating film,
Wherein the interlayer insulating film is formed of a single layer including a first interlayer insulating film made of aluminum oxide (Al 2 O 3 ), or a multilayer including at least the first interlayer insulating film,
Wherein the first interlayer insulating film is in contact with an upper portion of each of the source region and the drain region.
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