KR20150068876A - 반도체 칩 및 이를 포함하는 전자 시스템 - Google Patents

반도체 칩 및 이를 포함하는 전자 시스템 Download PDF

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Abstract

반도체 칩은 제1 회로층 및 제1 열전층을 포함한다. 제1 회로층은 복수의 능동 소자들 및 복수의 수동 소자들을 구비한다. 제1 열전층은 제1 회로층의 일면 상에 형성되고, 제1 회로층의 제1 영역에서 발생하는 열을 제1 회로층의 제2 영역으로 수평적으로 분산시키는 수평적 열 분산 기능을 수행하는 적어도 하나의 제1 온-다이(on-die) 열전 소자를 구비한다.

Description

반도체 칩 및 이를 포함하는 전자 시스템{SEMICONDUCTOR CHIP AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 반도체 칩 및 상기 반도체 칩을 포함하는 전자 시스템에 관한 것이다.
반도체 칩의 집적도가 향상됨에 따라 더 많은 부품들이 하나의 칩에 집적되고 반도체 칩의 동작 속도도 점진적으로 증가하는 추세이다. 집적도와 동작 속도가 증가할수록 반도체 칩의 내부에서 상대적으로 많은 열이 발생할 수 있으며, 동작 조건에 따라 반도체 칩의 내부에서 국부적으로 온도 차이가 발생할 수 있다. 따라서 최근에는 반도체 칩의 성능을 향상시키기 위하여 반도체 칩에 대한 열 관리(thermal management)가 요구되고 있다.
본 발명의 일 목적은 내부에서 발생되는 열을 효과적으로 분산시킬 수 있는 반도체 칩을 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 칩을 포함하는 전자 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 칩은 제1 회로층 및 제1 열전층을 포함한다. 상기 제1 회로층은 복수의 능동 소자들 및 복수의 수동 소자들을 구비한다. 상기 제1 열전층은 상기 제1 회로층의 일면 상에 형성되고, 상기 제1 회로층의 제1 영역에서 발생하는 열을 상기 제1 회로층의 제2 영역으로 수평적으로 분산시키는 수평적 열 분산 기능을 수행하는 적어도 하나의 제1 온-다이(on-die) 열전 소자를 구비한다.
일 실시예에서, 상기 적어도 하나의 제1 온-다이 열전 소자는, 상기 제1 회로층의 제1 영역에서 발생하는 상기 열에 기초하여 상기 복수의 능동 소자들 및 상기 복수의 수동 소자들을 구동하기 위한 전력을 발생하는 에너지 생성 기능을 더 수행할 수 있다.
상기 적어도 하나의 제1 온-다이 열전 소자는, 제1 동작 모드에서 상기 수평적 열 분산 기능을 수행하고 제2 동작 모드에서 상기 에너지 생성 기능을 수행할 수 있다.
상기 제1 동작 모드는 상기 제1 회로층의 제1 영역의 온도가 기준 온도를 초과하거나 상기 반도체 칩이 미리 정해진 기준 워크로드(workload)보다 많은 작업을 수행하는 경우에 활성화되며, 상기 제2 동작 모드는 상기 제1 동작 모드가 비활성화되는 경우에 활성화될 수 있다.
일 실시예에서, 상기 반도체 칩은 제어부를 더 포함할 수 있다. 상기 제어부는 상기 수평적 열 분산 기능을 수행하도록 상기 적어도 하나의 제1 온-다이 열전 소자에 제1 전압을 공급하고, 상기 에너지 생성 기능을 수행하여 발생되는 상기 전력을 수집할 수 있다.
상기 제어부는 온도 관리부, 냉각부 및 충전부를 포함할 수 있다. 상기 온도 관리부는 상기 제1 회로층의 제1 영역 및 제2 영역의 온도들에 기초하여 제1 제어 신호 및 제2 제어 신호를 발생할 수 있다. 상기 냉각부는 상기 제1 제어 신호에 기초하여 상기 적어도 하나의 제1 온-다이 열전 소자에 상기 제1 전압을 공급할 수 있다. 상기 충전부는 상기 제2 제어 신호에 기초하여 상기 에너지 생성 기능을 수행하여 발생되는 상기 전력을 수집할 수 있다.
상기 에너지 생성 기능을 수행하여 발생되는 상기 전력에 기초하여 외부의 배터리가 충전될 수 있다.
일 실시예에서, 상기 반도체 칩은 상기 제1 회로층과 상기 제1 열전층 사이에 형성되는 제1 절연층을 더 포함할 수 있다.
일 실시예에서, 상기 제1 열전층은 적어도 하나의 제2 온-다이 열전 소자를 더 구비할 수 있다. 상기 적어도 하나의 제2 온-다이 열전 소자는 상기 제1 회로층의 제1 영역에서 발생하는 상기 열에 기초하여 상기 복수의 능동 소자들 및 상기 복수의 수동 소자들을 구동하기 위한 전력을 발생하는 에너지 생성 기능을 수행할 수 있다.
상기 반도체 칩은 냉각부 및 충전부를 더 포함할 수 있다. 상기 냉각부는 상기 수평적 열 분산 기능을 수행하도록 상기 적어도 하나의 제1 온-다이 열전 소자에 제1 전압을 공급할 수 있다. 상기 충전부는 상기 적어도 하나의 제2 온-다이 열전 소자에서 발생되는 상기 전력을 수집할 수 있다.
일 실시예에서, 상기 반도체 칩은 제2 열전층을 더 포함할 수 있다. 상기 제2 열전층은 상기 제1 열전층의 일면 상에 형성되고, 상기 수평적 열 분산 기능을 수행하는 적어도 하나의 제2 온-다이 열전 소자를 구비할 수 있다.
일 실시예에서, 상기 제1 온-다이 열전 소자는 제1 전극, 제2 전극, 제3 전극, 제1 반도체 영역 및 제2 반도체 영역을 포함할 수 있다. 상기 제1 전극은 상기 제1 회로층의 제1 영역에 상응하도록 형성될 수 있다. 상기 제2 전극은 상기 제1 회로층의 제2 영역에 상응하도록 형성될 수 있다. 상기 제3 전극은 상기 제1 회로층의 제2 영역에 상응하고 상기 제2 전극과 이격하여 형성될 수 있다. 상기 제1 반도체 영역은 상기 제1 전극과 상기 제2 전극 사이에 형성될 수 있다. 상기 제2 반도체 영역은 상기 제1 전극과 상기 제3 전극 사이에 형성될 수 있다.
상기 제2 영역은 상기 제1 회로층 내에서 상기 제1 영역과 가장 멀리 떨어진 영역일 수 있다.
상기 반도체 칩은 어플리케이션 프로세서(Application Processor; AP), 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 전자 시스템은 프로세서 및 메모리 장치를 포함한다. 상기 프로세서는 미리 정해진 연산 또는 태스크들을 실행한다. 상기 메모리 장치는 상기 프로세서에 의해 처리되는 데이터를 저장한다. 상기 프로세서는 반도체 칩의 형태로 구현되며, 상기 반도체 칩은 제1 회로층 및 제1 열전층을 포함한다. 상기 제1 회로층은 복수의 능동 소자들 및 복수의 수동 소자들을 구비한다. 상기 제1 열전층은 상기 제1 회로층의 일면 상에 형성되고, 상기 제1 회로층의 제1 영역에서 발생하는 열을 상기 제1 회로층의 제2 영역으로 수평적으로 분산시키는 수평적 열 분산 기능을 수행하는 적어도 하나의 제1 온-다이(on-die) 열전 소자를 구비한다.
상기와 같은 본 발명의 실시예들에 따른 반도체 칩은, 반도체 칩 내에 집적되는 적어도 하나의 온-다이 열전 소자를 포함할 수 있다. 상기 온-다이 열전 소자는 열전 현상을 기초로 수평적 열 분산 기능 및 에너지 생성 기능을 선택적으로 수행함으로써, 반도체 칩의 두께 및 제조 비용의 증가 없이 반도체 칩 내의 핫 스팟을 효과적으로 제거할 수 있으며 반도체 칩의 에너지 효율이 향상될 수 있다.
도 1a 및 1b는 본 발명의 실시예들에 따른 반도체 칩을 나타내는 도면들이다.
도 2, 3a, 3b 및 4는 도 1a 및 1b의 반도체 칩의 동작을 설명하기 위한 도면들이다.
도 5는 도 1a 및 1b의 반도체 칩의 일 예를 나타내는 도면이다.
도 6은 도 5의 반도체 칩에 포함되는 제어부의 일 예를 나타내는 블록도이다.
도 7은 도 6의 제어부의 동작을 설명하기 위한 순서도이다.
도 8은 도 1a 및 1b의 반도체 칩의 다른 예를 나타내는 도면이다.
도 9는 도 8의 반도체 칩에 포함되는 제어부의 일 예를 나타내는 블록도이다.
도 10은 도 9의 제어부의 동작을 설명하기 위한 순서도이다.
도 11은 도 1a 및 1b의 반도체 칩의 또 다른 예를 나타내는 단면도이다.
도 12는 도 1a 및 1b의 반도체 칩의 또 다른 예를 나타내는 평면도이다.
도 13은 도 1a 및 1b의 반도체 칩의 또 다른 예를 나타내는 평면도이다.
도 14a 및 14b는 본 발명의 실시예들에 따른 반도체 칩을 나타내는 도면들이다.
도 15는 본 발명의 실시예들에 따른 반도체 칩을 나타내는 평면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 칩을 포함하는 메모리 시스템을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 칩을 포함하는 디스플레이 시스템을 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 칩을 포함하는 이미지 센서를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 반도체 칩을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 칩을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1a 및 1b는 본 발명의 실시예들에 따른 반도체 칩을 나타내는 도면들이다. 도 1a는 상기 반도체 칩을 나타내는 평면도이며, 도 1b는 도 1a의 I-I' 라인에 의해 절단된 단면도이다.
도 1a 및 1b를 참조하면, 반도체 칩(100)은 제1 회로층(120) 및 제1 열전층(140)을 포함한다.
제1 회로층(120)은 복수의 능동 소자들(AE) 및 복수의 수동 소자들(PE)을 포함한다. 복수의 능동 소자들(AE) 및 수동 소자들(PE)은 반도체 칩(100)이 미리 정해진 기능을 수행하도록 동작할 수 있다. 예를 들어, 복수의 능동 소자들(AE)은 복수의 트랜지스터들을 포함하고, 복수의 수동 소자들(PE)은 복수의 저항들 및/또는 복수의 커패시터들을 포함할 수 있다.
제1 회로층(120)은 제1 영역(A1) 및 제2 영역(A2)을 포함한다. 복수의 능동 소자들(AE) 및 수동 소자들(PE) 중에서 제1 영역(A1)에 배치된 소자들의 개수가 제2 영역(A2)에 배치된 소자들의 개수가 더 많을 수 있으며, 따라서 반도체 칩(100)이 구동되는 경우에 제1 영역(A1)의 온도가 제2 영역(A2)의 온도보다 높을 수 있다. 예를 들어, 제1 영역(A1)은 반도체 칩(100) 내에서 국부적으로 가장 많은 열이 발생되는 핫 스팟(hot spot)을 포함할 수 있다. 제2 영역(A2)은 제1 회로층(120) 내에서 제1 영역(A1)과 가장 멀리 떨어진 영역일 수 있다.
도시하지는 않았지만, 제1 회로층(120)은 제1 반도체 기판을 포함하며, 복수의 능동 소자들(AE) 및 수동 소자들(PE)과 다층의 금속 배선들이 상기 제1 반도체 기판 상에 형성될 수 있다.
제1 열전층(140)은 제1 회로층(120)의 일면 상에 형성된다. 예를 들어, 도 1b에 도시된 것처럼 제1 회로층(120)의 상부에 제1 열전층(140)이 형성될 수도 있고, 도시하지는 않았지만 제1 회로층(120)의 하부에 제1 열전층(140)이 형성될 수도 있다.
제1 열전층(140)은 반도체 칩(100) 내에 집적되는 적어도 하나의 제1 온-다이(on-die) 열전 소자(142)를 구비한다. 제1 온-다이 열전 소자(142)는 제1 회로층(120)의 제1 영역(A1)에서 발생하는 열을 제1 회로층(120)의 제2 영역(A2)으로 수평적으로 분산시키는 수평적 열 분산 기능을 수행한다. 이에 대해서는 도 2, 3a 및 3b를 참조하여 후술하도록 한다.
도시하지는 않았지만, 제1 열전층(140)은 제2 반도체 기판을 포함하며, 제1 온-다이 열전 소자(142)는 상기 제2 반도체 기판 상에 및/또는 상기 제2 반도체 기판 내에 형성될 수 있다.
일 실시예에서, 제1 온-다이 열전 소자(142)는 제1 회로층(120)의 제1 영역(A1)에서 발생하는 상기 열에 기초하여 복수의 능동 소자들(AE) 및 수동 소자들(PE)을 구동하기 위한 전력을 발생하는 에너지 생성 기능을 더 수행할 수 있다. 이에 대해서는 도 4를 참조하여 후술하도록 한다.
일 실시예에서, 제1 온-다이 열전 소자(142)는 제1 전극(M1), 제2 전극(M2), 제3 전극(M3), 제1 반도체 영역(N1) 및 제2 반도체 영역(P1)을 포함할 수 있다. 제1 전극(M1)은 제1 회로층(120)의 제1 영역(A1)에 상응하도록 제1 열전층(140) 내에 형성되고, 제2 및 제3 전극들(M2, M3)은 제1 회로층(120)의 제2 영역(A2)에 상응하도록 제1 열전층(140) 내에 형성될 수 있다. 제2 및 제3 전극들(M2, M3)은 서로 이격하여 형성될 수 있다. 제1 반도체 영역(N1)은 제1 전극(M1)과 제2 전극(M2) 사이에 형성되어 제1 전극(M1)과 제2 전극(M2)을 연결하고, 제2 반도체 영역(P1)은 제1 전극(M1)과 제3 전극(M3) 사이에 형성되어 제1 전극(M1)과 제3 전극(M3)을 연결할 수 있다. 제1 내지 제3 전극들(M1, M2, M3)은 각각 금속 전극이고, 제1 반도체 영역(N1)은 N형 반도체를 포함하며, 제2 반도체 영역(P1)은 P형 반도체를 포함할 수 있다. 온-다이 열전 소자의 다양한 실시예들에 대해서는 도 12, 13, 14a 및 14b 등을 참조하여 후술하도록 한다.
본 발명의 실시예들에 따른 반도체 칩(100)은 반도체 칩(100) 내에 집적되는 온-다이 열전 소자(142)를 포함함으로써, 반도체 칩(100)의 두께 및 제조 비용의 증가 없이 반도체 칩(100) 내의 핫 스팟을 효과적으로 제거할 수 있으며 반도체 칩(100)의 에너지 효율이 향상될 수 있다.
도 2, 3a, 3b 및 4는 도 1a 및 1b의 반도체 칩의 동작을 설명하기 위한 도면들이다. 도 2는 상기 수평적 열 분산 기능을 설명하기 위한 평면도이고, 도 3a 및 3b는 상기 수평적 열 분산 기능에 따른 반도체 칩의 온도 변화를 나타내는 평면도들이며, 도 4는 상기 에너지 생성 기능을 설명하기 위한 평면도이다. 도 3a 및 3b에서 DR은 다크 레드, R은 레드, O는 오렌지, Y는 옐로우, G는 그린, B는 블루, DB는 다크 블루를 나타내며, 색깔이 레드에 가까울수록 높은 온도를 가지는 영역을 나타내고 색깔이 블루에 가까울수록 낮은 온도를 가지는 영역을 나타낼 수 있다.
도 2를 참조하면, 상기 수평적 열 분산 기능을 수행하기 위하여, 제1 온-다이 열전 소자(142)에 제1 전압(V1)이 공급될 수 있다. 예를 들어, 제1 노드(NO1) 및 제2 노드(NO2)를 통하여 제2 전극(M2) 및 제3 전극(M3)에 전압이 인가될 수 있으며, 제1 노드(NO1)와 제2 노드(NO2) 사이의 전위차가 제1 전압(V1)에 상응할 수 있다.
제1 전압(V1)에 기초하여 전류(i1)가 발생할 수 있다. 예를 들어, 제1 반도체 영역(N1) 내에서는 제1 전압(V1)에 기초하여 전자들이 제1 전극(M1)에서 제2 전극(M2)으로 향하는 방향으로 이동하고, 제2 반도체 영역(P1) 내에서는 제1 전압(V1)에 기초하여 정공들이 제1 전극(M1)에서 제3 전극(M3)으로 향하는 방향으로 이동하며, 이에 따라 제1 온-다이 열전 소자(142)를 통하여 전류(i1)가 흐를 수 있다. 전류(i1)에 기초하여 전기 에너지가 열 에너지로 변환되는 열전 현상(thermoelectric effect)이 수행될 수 있으며, 상기 수평적 열 분산 기능이 수행될 수 있다. 구체적으로 제1 전극(M1) 주변(예를 들어, 도 1b의 제1 영역(A1))의 열이 흡수되어 제2 및 제3 전극들(M2, M3) 주변(예를 들어, 도 1b의 제2 영역(A2))으로 방출될 수 있다.
도 3a를 참조하면, 상기 수평적 열 분산 기능이 수행되기 이전에는, 핫 스팟을 포함하는 상기 제1 영역(예를 들어, 좌측 하단 영역)은 상대적으로 높은 온도를 가지고 상기 제2 영역(예를 들어, 우측 상단 영역)은 상대적으로 낮은 온도를 가질 수 있다. 즉, 상기 제1 영역과 상기 제2 영역의 온도 차이가 상대적으로 클 수 있다. 한편, 도 2를 참조하여 상술한 상기 수평적 열 분산 기능이 수행됨에 따라서, 상기 제1 영역에서 발생한 열이 제1 방향(D1)을 따라서 상기 제2 영역으로 전달될 수 있다.
도 3b를 참조하면, 상기 수평적 열 분산 기능이 수행된 이후에는, 상기 제1 영역과 상기 제2 영역의 온도 차이가 상대적으로 작을 수 있다. 즉, 상기 제1 영역의 온도는 도 3a와 비교하여 감소되며, 상기 제2 영역의 온도는 도 3a와 비교하여 증가될 수 있다. 다만, 상기와 같은 수평적 열 분산 기능은 반도체 칩 내부에서 열을 이동시키는 것이므로, 반도체 칩의 전체적인 평균 온도는 상기 수평적 열 분산 기능이 수행되기 이전과 수행된 이후가 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따른 반도체 칩(100)은, 제1 회로층(120)에 대한 상기 수평적 열 분산 기능을 수행하기 위해 반도체 칩(100) 내의 제1 회로층(120) 상에 집적되는 온-다이 열전 소자(142)를 포함하여 구현된다. 따라서, 반도체 칩(100)의 전체적인 평균 온도는 변화가 없더라도, 핫 스팟에 상응하는 제1 회로층(120)의 제1 영역(A1)의 온도가 감소될 수 있으며, 반도체 칩(100)의 국부 온도(예를 들어, 상기 제1 영역(A1)의 온도)가 반도체 칩(100)의 성능 감소를 유발하는 온도인 한계 온도를 넘는 현상이 줄어들 수 있다. 특히 상기와 같은 핫 스팟은 반도체 칩(100)에 대한 설계 시에 및/또는 검증 시에 미리 알 수 있으며, 이에 따라 반도체 칩(100)에 대한 열 관리가 효과적으로 수행될 수 있다.
도 4를 참조하면, 제1 전극(M1) 주변(예를 들어, 도 1b의 제1 영역(A1))에서 발생되는 열에 기초하여 열 에너지가 전기 에너지로 변환되는 열전 현상이 수행될 수 있으며, 상기 에너지 생성 기능이 수행될 수 있다. 예를 들어, 제1 반도체 영역(N1) 내에서는 상기 제1 전극(M1) 주변과 제2 전극(M2) 주변(예를 들어, 도 1b의 제2 영역(A2))의 온도 차이에 기초하여 전자들이 제1 전극(M1)에서 제2 전극(M2)으로 향하는 방향으로 이동하고, 제2 반도체 영역(P1) 내에서는 상기 제1 전극(M1) 주변과 제3 전극(M3) 주변(예를 들어, 도 1b의 제2 영역(A2))의 온도 차이에 기초하여 정공들이 제1 전극(M1)에서 제3 전극(M3)으로 향하는 방향으로 이동하며, 이에 따라 제1 온-다이 열전 소자(142)를 통하여 전류(i2)가 흐를 수 있다. 전류(i2)에 기초하여 제2 전압(V2)이 유기되며, 제1 노드(NO1)와 제2 노드(NO2) 사이의 전위차가 제2 전압(V2)에 상응할 수 있다. 후술하는 바와 같이, 제2 전압(V2)에 기초하여 제1 회로층(120)에 포함되는 복수의 능동 소자들(AE) 및 수동 소자들(PE)을 구동하기 위한 전력을 발생하거나 외부의 배터리가 충전될 수 있다.
본 발명의 실시예들에 따른 반도체 칩(100)에 포함되는 온-다이 열전 소자(142)는 상기 에너지 생성 기능을 더 수행할 수 있다. 따라서, 반도체 칩(100)의 에너지 효율이 향상될 수 있다.
도 5는 도 1a 및 1b의 반도체 칩의 일 예를 나타내는 도면이다.
도 5를 참조하면, 반도체 칩(100a)은 적어도 하나의 제1 온-다이 열전 소자(142)를 포함하며, 제어부(150a)를 더 포함할 수 있다.
도 1a 및 1b를 참조하여 상술한 것처럼, 반도체 칩(100a)은 제1 회로층(120) 및 제1 회로층(120)의 일면 상에 형성되는 제1 열전층(140)을 포함하며, 제1 온-다이 열전 소자(142)는 제1 열전층(140) 내에 형성될 수 있다.
제1 온-다이 열전 소자(142)는 제1 동작 모드에서 상기 수평적 열 분산 기능을 수행하고, 제2 동작 모드에서 상기 에너지 생성 기능을 수행할 수 있다. 예를 들어, 상기 제1 동작 모드는 제1 회로층(120)의 제1 영역(A1)의 온도(T1)가 기준 온도(예를 들어, 한계 온도)를 초과하는 경우에 활성화되며, 상기 제2 동작 모드는 제1 영역(A1)의 온도(T1)가 상기 기준 온도를 넘지 않는 경우, 즉 상기 제1 동작 모드가 비활성화되는 경우에 활성화될 수 있다. 반도체 칩(100a)은 제1 영역(A1)의 온도(T1)를 측정하는 제1 온도 센서(TS1) 및 제2 영역(A2)의 온도(T2)를 측정하는 제2 온도 센서(TS2)를 더 포함할 수 있다. 상기 기준 온도는 실시예에 따라서 다양하게 변경될 수 있다.
제어부(150a)는 반도체 칩(100a)의 동작 모드를 제어할 수 있다. 예를 들어, 제어부(150a)는 상기 수평적 열 분산 기능을 수행하도록 제1 및 제2 노드들(NO1, NO2)을 통하여 제1 온-다이 열전 소자(142)에 제1 전압을 공급하고, 상기 에너지 생성 기능을 수행하여 발생되는 상기 전력을 제1 및 제2 노드들(NO1, NO2)을 통하여 수집할 수 있다.
도 6은 도 5의 반도체 칩에 포함되는 제어부의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 제어부(150a)는 온도 관리부(152a), 냉각부(154) 및 충전부(156)를 포함할 수 있다.
온도 관리부(152a)는 제1 온도(T1) 및 제2 온도(T2)에 기초하여 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 발생할 수 있다. 제1 온도(T1)는 제1 온도 센서(도 5의 TS1)에 의해 측정되는 제1 회로층(120)의 제1 영역(A1)의 온도이며, 제2 온도(T2)는 제2 온도 센서(도 5의 TS2)에 의해 측정되는 제1 회로층(120)의 제2 영역(A2)의 온도일 수 있다.
냉각부(154)는 제1 제어 신호(CS1)에 기초하여 제1 온-다이 열전 소자(142)에 제1 전압(V1)을 공급할 수 있다. 예를 들어, 제1 전압(V1)은 외부의 배터리(158)로부터 공급되고, 제1 및 제2 노드들(NO1, NO2)을 통하여 제1 온-다이 열전 소자(142)의 제2 및 제3 전극들(M2, M3)에 제공될 수 있다.
충전부(156)는 제2 제어 신호(CS2)에 기초하여 상기 에너지 생성 기능을 수행하여 발생되는 상기 전력을 수집할 수 있다. 예를 들어, 충전부(156)는 제1 및 제2 노드들(NO1, NO2)을 통하여 상기 전력에 상응하는 제2 전압(V2)을 수신하며, 제2 전압(V2)에 기초하여 외부의 배터리(158)가 충전될 수 있다. 한편 도시하지는 않았지만, 충전부(156)는 제2 전압(V2)을 제1 회로층(120)에 포함되는 복수의 능동 소자들(AE) 및 수동 소자들(PE)에 직접 제공할 수도 있다.
도 7은 도 6의 제어부의 동작을 설명하기 위한 순서도이다.
도 6 및 7을 참조하면, 온도 관리부(152a)는 제1 영역(A1)의 온도(T1)와 상기 기준 온도를 비교할 수 있다(단계 S110a). 제1 영역(A1)의 온도(T1)가 상기 기준 온도보다 큰 경우에(단계 S110a: 예), 온도 관리부(152a)는 제1 제어 신호(CS1)를 활성화시킬 수 있다(단계 S120). 활성화된 제1 제어 신호(CS1)에 기초하여 냉각부(154)가 활성화되며, 반도체 칩(100a)은 상기 제1 동작 모드로 동작할 수 있다. 구체적으로, 적어도 하나의 제1 온-다이 열전 소자(142)는 제1 영역(A1)에서 발생하는 열을 제2 영역(A2)으로 수평적으로 분산시키는 상기 수평적 열 분산 기능을 수행할 수 있다(단계 S130). 상기 수평적 열 분산 기능은 도 2, 3a 및 3b를 참조하여 상술한 것처럼 수행될 수 있다.
제1 영역(A1)의 온도(T1)가 상기 기준 온도보다 작거나 같은 경우에(단계 S110a: 아니오), 온도 관리부(152a)는 제2 제어 신호(CS2)를 활성화시킬 수 있다(단계 S140). 활성화된 제2 제어 신호(CS2)에 기초하여 충전부(156)가 활성화되며, 반도체 칩(100a)은 상기 제2 동작 모드로 동작할 수 있다. 구체적으로, 적어도 하나의 제1 온-다이 열전 소자(142)는 제1 영역(A1)에서 발생하는 열에 기초하여 상기 전력을 발생하는 상기 에너지 생성 기능을 수행할 수 있다(단계 S150). 상기 에너지 생성 기능은 도 4를 참조하여 상술한 것처럼 수행될 수 있다.
도 8은 도 1a 및 1b의 반도체 칩의 다른 예를 나타내는 도면이다.
도 8을 참조하면, 반도체 칩(100b)은 적어도 하나의 제1 온-다이 열전 소자(142)를 포함하며, 제어부(150b)를 더 포함할 수 있다.
도 1a 및 1b를 참조하여 상술한 것처럼, 반도체 칩(100b)은 제1 회로층(120) 및 제1 회로층(120)의 일면 상에 형성되는 제1 열전층(140)을 포함하며, 제1 온-다이 열전 소자(142)는 제1 열전층(140) 내에 형성될 수 있다.
제1 온-다이 열전 소자(142)는 제1 동작 모드에서 상기 수평적 열 분산 기능을 수행하고, 제2 동작 모드에서 상기 에너지 생성 기능을 수행할 수 있다. 예를 들어, 상기 제1 동작 모드는 트리거 신호(TRG)가 활성화되는 경우에 활성화되며, 상기 제2 동작 모드는 트리거 신호(TRG)가 비활성화되는 경우, 즉 상기 제1 동작 모드가 비활성화되는 경우에 활성화될 수 있다. 트리거 신호(TRG)는 반도체 칩(100b)이 과열될 가능성이 있는 경우, 예를 들어 반도체 칩(100b)이 미리 정해진 기준 워크로드(workload)보다 많은 작업을 수행하는 경우에 활성화될 수 있다.
제어부(150b)는 반도체 칩(100b)의 동작 모드를 제어할 수 있다. 예를 들어, 제어부(150b)는 상기 수평적 열 분산 기능을 수행하도록 제1 및 제2 노드들(NO1, NO2)을 통하여 제1 온-다이 열전 소자(142)에 제1 전압을 공급하고, 상기 에너지 생성 기능을 수행하여 발생되는 상기 전력을 제1 및 제2 노드들(NO1, NO2)을 통하여 수집할 수 있다.
도 9는 도 8의 반도체 칩에 포함되는 제어부의 일 예를 나타내는 블록도이다.
도 9를 참조하면, 제어부(150b)는 온도 관리부(152b), 냉각부(154) 및 충전부(156)를 포함할 수 있다.
온도 관리부(152b)는 트리거 신호(TRG)에 기초하여 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 발생할 수 있다. 냉각부(154)는 제1 제어 신호(CS1)에 기초하여 제1 온-다이 열전 소자(142)에 제1 전압(V1)을 공급할 수 있다. 예를 들어, 제1 전압(V1)은 외부의 배터리(158)로부터 공급되고, 제1 및 제2 노드들(NO1, NO2)을 통하여 제1 온-다이 열전 소자(142)의 제2 및 제3 전극들(M2, M3)에 제공될 수 있다. 충전부(156)는 제2 제어 신호(CS2)에 기초하여 상기 에너지 생성 기능을 수행하여 발생되는 상기 전력을 수집할 수 있다. 예를 들어, 충전부(156)는 제1 및 제2 노드들(NO1, NO2)을 통하여 상기 전력에 상응하는 제2 전압(V2)을 수신하며, 제2 전압(V2)에 기초하여 외부의 배터리(158)가 충전될 수 있다. 도 9의 냉각부(154) 및 충전부(156)는 도 6의 냉각부(154) 및 충전부(156)와 각각 실질적으로 동일할 수 있다.
도 10은 도 9의 제어부의 동작을 설명하기 위한 순서도이다.
도 9 및 10을 참조하면, 온도 관리부(152b)는 트리거 신호(TRG)의 활성화 여부를 판단할 수 있다(단계 S110b). 트리거 신호(TRG)가 활성화된 경우에(단계 S110b: 예), 온도 관리부(152b)는 제1 제어 신호(CS1)를 활성화시키고(단계 S120), 활성화된 제1 제어 신호(CS1)에 기초하여 냉각부(154)가 활성화되며, 제1 온-다이 열전 소자(142)는 상기 수평적 열 분산 기능을 수행할 수 있다(단계 S130). 트리거 신호(TRG)가 비활성화된 경우에(단계 S110b: 아니오), 온도 관리부(152b)는 제2 제어 신호(CS2)를 활성화시키고(단계 S140), 활성화된 제2 제어 신호(CS2)에 기초하여 충전부(156)가 활성화되며, 제1 온-다이 열전 소자(142)는 상기 에너지 생성 기능을 수행할 수 있다(단계 S150). 도 10의 단계 S120, S130, S140 및 S150은 도 7의 단계 S120, S130, S140 및 S150과 각각 실질적으로 동일할 수 있다.
실시예에 따라서, 도 5 및 8을 참조하여 상술한 예들을 조합하여 반도체 칩의 동작 모드가 전환될 수도 있다. 구체적으로, 상기 제어부는 제1 영역(A1)의 온도(T1)가 상기 기준 온도를 초과하는 경우(도 5의 예) 또는 상기 반도체 칩이 미리 정해진 기준 워크로드보다 많은 작업을 수행하는 경우(도 8의 예)에 상기 제1 동작 모드를 활성화시키고, 상기 제1 동작 모드가 비활성화되는 경우에 상기 제2 동작 모드를 활성화시킬 수 있다. 한편, 반도체 칩의 동작 모드를 전환하기 위한 기준은 실시예에 따라서 다양하게 변경될 수 있다.
도시하지는 않았지만, 제어부들(150a, 150b)은 제1 회로층(120) 내에 형성되거나 또는 제1 열전층(140) 내에 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 칩들(100a, 100b)은 제어부들(150a, 150b)의 제어에 기초하여 상기 수평적 열 분산 기능 및 에너지 생성 기능을 교번적으로 수행할 수 있다. 구체적으로, 반도체 칩들(100a, 100b)은 제1 영역(A1)의 온도를 낮출 필요가 있을 경우에만 상기 수평적 열 분산 기능을 수행하며, 그 밖의 경우에는 상기 에너지 생성 기능을 수행하여 전력을 수집할 수 있다. 따라서, 에너지의 과도한 낭비 없이 반도체 칩들(100a, 100b)에 대한 열 관리가 효과적으로 수행될 수 있으며, 반도체 칩들(100a, 100b)을 모바일 기기에 용이하게 적용할 수 있다.
도 11은 도 1a 및 1b의 반도체 칩의 또 다른 예를 나타내는 단면도이다.
도 11을 참조하면, 반도체 칩(100c)은 제1 회로층(120) 및 제1 열전층(140)을 포함하며, 제1 절연층(130)을 더 포함할 수 있다.
제1 회로층(120)은 복수의 능동 소자들(AE) 및 복수의 수동 소자들(PE)을 포함한다. 제1 열전층(140)은 제1 회로층(120)의 일면 상에 형성되며, 반도체 칩(100c) 내에 집적되는 적어도 하나의 제1 온-다이 열전 소자(142)를 구비한다. 도 11의 제1 회로층(120), 제1 절연층(140) 및 제1 온-다이 열전 소자(142)는 도 1a 및 1b의 제1 회로층(120), 제1 절연층(140) 및 제1 온-다이 열전 소자(142)와 각각 실질적으로 동일할 수 있다.
제1 절연층(130)은 제1 회로층(120)과 제1 열전층(140) 사이에 형성될 수 있다. 제1 회로층(120)과 제1 열전층(140)은 제1 절연층(130)에 의해 전기적으로 분리될 수 있다. 예를 들어, 제1 절연층(130)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 실리콘 질화물(SiNx), 게르마늄 산질화물(GeOxNy), 게르마늄 실리콘 산화물(GeSixOy) 또는 고유전율을 갖는 물질을 사용하여 형성될 수 있다. 한편, 이러한 고유전율 물질로는 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 실리케이트(HfSix), 지르코늄 실리케이트(ZrSix) 등을 들 수 있다. 또한, 제1 절연층(130)은 전술한 물질들 중에서 2 이상의 선택된 물질로 이루어진 다층 구조로 형성될 수도 있다.
도 12는 도 1a 및 1b의 반도체 칩의 또 다른 예를 나타내는 평면도이다.
도 12를 참조하면, 반도체 칩(100d)은 적어도 하나의 제1 온-다이 열전 소자(143)를 포함한다.
도 1a 및 1b를 참조하여 상술한 것처럼, 반도체 칩(100d)은 제1 회로층(120) 및 제1 회로층(120)의 일면 상에 형성되는 제1 열전층(140)을 포함하며, 제1 온-다이 열전 소자(143)는 제1 열전층(140) 내에 형성될 수 있다.
제1 온-다이 열전 소자(143)는 제1 동작 모드에서 상기 수평적 열 분산 기능을 수행하고, 제2 동작 모드에서 상기 에너지 생성 기능을 수행할 수 있다. 제1 온-다이 열전 소자(143)는 제1 전극(M1), 제2 전극(M2), 제3 전극(M3), 복수의 제1 반도체 영역들(N1a, N1b, ..., N1n) 및 복수의 제2 반도체 영역들(P1a, P1b, ..., P1n)을 포함할 수 있다. 제1 전극(M1)은 제1 회로층(120)의 제1 영역(A1)에 상응하도록 제1 열전층(140) 내에 형성되고, 제2 및 제3 전극들(M2, M3)은 제1 회로층(120)의 제2 영역(A2)에 상응하도록 제1 열전층(140) 내에 형성될 수 있다. 제2 및 제3 전극들(M2, M3)은 서로 이격하여 형성될 수 있다. 복수의 제1 반도체 영역들(N1a, N1b, ..., N1n) 각각은 제1 전극(M1)과 제2 전극(M2) 사이에 형성되어 제1 전극(M1)과 제2 전극(M2)을 연결할 수 있다. 복수의 제2 반도체 영역들(P1a, P1b, ..., P1n) 각각은 제1 전극(M1)과 제3 전극(M3) 사이에 형성되어 제1 전극(M1)과 제3 전극(M3)을 연결할 수 있다. 제1 내지 제3 전극들(M1, M2, M3)은 각각 금속 전극이고, 복수의 제1 반도체 영역들(N1a, N1b, ..., N1n)은 N형 반도체를 포함하며, 복수의 제2 반도체 영역들(P1a, P1b, ..., P1n)은 P형 반도체를 포함할 수 있다.
도 12에 도시된 것처럼, 제1 전극(M1)과 제2 전극(M2) 사이에 복수의 제1 반도체 영역들(N1a, N1b, ..., N1n)을 형성하고 제1 전극(M1)과 제3 전극(M3) 사이에 복수의 제2 반도체 영역들(P1a, P1b, ..., P1n)을 형성함으로써, 상기 수평적 열 분산 기능 및 상기 에너지 생성 기능에 대한 효율이 향상될 수 있다.
도 13은 도 1a 및 1b의 반도체 칩의 또 다른 예를 나타내는 평면도이다.
도 13을 참조하면, 반도체 칩(100e)은 제1 온-다이 열전 소자들(142, 144)을 포함한다.
도 1a 및 1b를 참조하여 상술한 것처럼, 반도체 칩(100e)은 제1 회로층(120) 및 제1 회로층(120)의 일면 상에 형성되는 제1 열전층(140)을 포함하며, 제1 온-다이 열전 소자들(142, 144)은 제1 열전층(140) 내에 형성될 수 있다.
제1 온-다이 열전 소자들(142, 144)은 제1 동작 모드에서 상기 수평적 열 분산 기능을 수행하고, 제2 동작 모드에서 상기 에너지 생성 기능을 수행할 수 있다. 제1 온-다이 열전 소자들(142, 144)은 서로 직렬 연결될 수 있다. 온-다이 열전 소자(142)는 제1 전극(M1), 제2 전극(M2), 제3 전극(M3), 제1 반도체 영역(N1) 및 제2 반도체 영역(P1)을 포함하며, 도 1a의 제1 온-다이 열전 소자(142)와 실질적으로 동일할 수 있다. 온-다이 열전 소자(144)는 제3 전극(M3), 제4 전극(M4), 제5 전극(M5), 제3 반도체 영역(N2) 및 제4 반도체 영역(P2)을 포함할 수 있다. 제4 전극(M4)은 제1 회로층(120)의 제1 영역(A1)에 상응하도록 제1 열전층(140) 내에 형성되고, 제3 및 제5 전극들(M3, M5)은 제1 회로층(120)의 제2 영역(A2)에 상응하도록 제1 열전층(140) 내에 형성될 수 있다. 제3 및 제5 전극들(M3, M5)은 서로 이격하여 형성될 수 있다. 제3 반도체 영역(N2)은 제3 전극(M3)과 제4 전극(M4) 사이에 형성되어 제3 전극(M3)과 제4 전극(M4)을 연결하고, 제4 반도체 영역(P2)은 제4 전극(M4)과 제5 전극(M5) 사이에 형성되어 제4 전극(M4)과 제5 전극(M5)을 연결할 수 있다. 제3 내지 제5 전극들(M3, M4, M5)은 각각 금속 전극이고, 제3 반도체 영역(N2)은 N형 반도체를 포함하며, 제4 반도체 영역(P2)은 P형 반도체를 포함할 수 있다.
도 13에 도시된 것처럼, 제1 온-다이 열전 소자들(142, 144)을 직렬 연결하여 형성함으로써, 상기 수평적 열 분산 기능 및 상기 에너지 생성 기능에 대한 효율이 향상될 수 있다.
실시예에 따라서, 도 12 및 13을 참조하여 상술한 예들을 조합하여 온-다이 열전 소자들이 구현될 수도 있다. 구체적으로, 복수의 온-다이 열전 소자들이 직렬 연결되고 동시에 상기 직렬 연결된 온-다이 열전 소자들에 포함되는 전극들 사이에 복수의 반도체 영역들이 형성되도록 구현될 수 있다.
도 14a 및 14b는 본 발명의 실시예들에 따른 반도체 칩을 나타내는 도면들이다. 도 14a는 상기 반도체 칩을 나타내는 평면도이며, 도 14b는 도 14a의 I-I' 라인에 의해 절단된 단면도이다.
도 14a 및 14b를 참조하면, 반도체 칩(100f)은 제1 회로층(120) 및 제1 열전층(140)을 포함하며, 제2 열전층(160)을 더 포함할 수 있다.
제1 회로층(120)은 복수의 능동 소자들(AE) 및 복수의 수동 소자들(PE)을 포함한다. 제1 열전층(140)은 제1 회로층(120)의 일면 상에 형성되며, 반도체 칩(100f) 내에 집적되는 적어도 하나의 제1 온-다이 열전 소자(142)를 구비한다. 도 14a 및 14b의 제1 회로층(120), 제1 절연층(140) 및 제1 온-다이 열전 소자(142)는 도 1a 및 1b의 제1 회로층(120), 제1 절연층(140) 및 제1 온-다이 열전 소자(142)와 각각 실질적으로 동일할 수 있다.
제2 열전층(160)은 제1 열전층(140)의 일면 상에 형성될 수 있다. 제2 열전층(160)은 반도체 칩(100f) 내에 집적되는 적어도 하나의 제2 온-다이 열전 소자(162)를 구비할 수 있다. 제2 온-다이 열전 소자(162) 또한 제1 온-다이 열전 소자(142)와 마찬가지로 상기 수평적 열 분산 기능을 수행하며, 상기 에너지 생성 기능을 더 수행할 수 있다.
제2 온-다이 열전 소자(162)는 제4 전극(M6), 제5 전극(M7), 제6 전극(M8), 제3 반도체 영역(N3) 및 제4 반도체 영역(P3)을 포함할 수 있다. 제4 전극(M6)은 제1 회로층(120)의 제1 영역(A1)에 상응하도록 제2 열전층(160) 내에 형성되고, 제5 및 제6 전극들(M7, M8)은 제1 회로층(120)의 제2 영역(A2)에 상응하도록 제2 열전층(160) 내에 형성될 수 있다. 제5 및 제6 전극들(M7, M8)은 서로 이격하여 형성될 수 있다. 제3 반도체 영역(N3)은 제4 전극(M6)과 제5 전극(M7) 사이에 형성되어 제4 전극(M6)과 제5 전극(M7)을 연결하고, 제4 반도체 영역(P3)은 제4 전극(M6)과 제6 전극(M8) 사이에 형성되어 제4 전극(M6)과 제6 전극(M8)을 연결할 수 있다. 제4 내지 제6 전극들(M6, M7, M8)은 각각 금속 전극이고, 제3 반도체 영역(N3)은 N형 반도체를 포함하며, 제4 반도체 영역(P3)은 P형 반도체를 포함할 수 있다.
실시예에 따라서, 본 발명의 실시예들에 따른 반도체 칩은 적층되어 형성되는 복수의 열전층들을 포함할 수 있다. 실시예에 따라서, 제1 및 제2 온-다이 열전 소자들(142, 162)은 도 12를 참조하여 상술한 예 또는 도 13을 참조하여 상술한 예에 기초하여 구현되거나 또는 도 12 및 13을 참조하여 상술한 예들을 조합하여 구현될 수도 있다. 실시예에 따라서, 제1 회로층(120)과 제1 열전층(140) 사이에 제1 절연층이 형성될 수도 있고, 제1 열전층(140)과 제2 열전층(160) 사이에 제2 절연층이 형성될 수도 있다.
도 15는 본 발명의 실시예들에 따른 반도체 칩을 나타내는 평면도이다.
도 15를 참조하면, 반도체 칩(100g)은 적어도 하나의 제1 온-다이 열전 소자(146)를 포함하며, 적어도 하나의 제2 온-다이 열전 소자(147)를 더 포함할 수 있다.
도 1a 및 1b를 참조하여 상술한 것처럼, 반도체 칩(100g)은 제1 회로층(120) 및 제1 회로층(120)의 일면 상에 형성되는 제1 열전층(140)을 포함하며, 제1 온-다이 열전 소자(146) 및 제2 온-다이 열전 소자(147)는 제1 열전층(140) 내에 형성될 수 있다.
제1 온-다이 열전 소자(146) 및 제2 온-다이 열전 소자(147)는 서로 이격되어 형성될 수 있다. 또한, 제1 온-다이 열전 소자(146)는 상기 수평적 열 분산 기능만을 수행하고, 제2 온-다이 열전 소자(147)는 상기 에너지 생성 기능만을 수행할 수 있다.
제1 온-다이 열전 소자(146)는 제1 전극(MA), 제2 전극(MB), 제3 전극(MC), 제1 반도체 영역(NA) 및 제2 반도체 영역(PA)을 포함할 수 있다. 제1 전극(M1)은 제1 회로층(120)의 제1 영역(A1)에 상응하도록 제1 열전층(140) 내에 형성되고, 제2 및 제3 전극들(MB, MC)은 제1 회로층(120)의 제2 영역(A2)에 상응하도록 제1 열전층(140) 내에 형성될 수 있다. 제2 및 제3 전극들(MB, MC)은 서로 이격하여 형성될 수 있다. 제1 반도체 영역(NA)은 제1 전극(MA)과 제2 전극(MB) 사이에 형성되고, 제2 반도체 영역(PA)은 제1 전극(MA)과 제3 전극(MC) 사이에 형성될 수 있다. 제1 내지 제3 전극들(MA, MB, MC)은 각각 금속 전극이고, 제1 반도체 영역(NA)은 N형 반도체를 포함하며, 제2 반도체 영역(PA)은 P형 반도체를 포함할 수 있다.
제2 온-다이 열전 소자(147)는 제4 전극(MD), 제5 전극(ME), 제6 전극(MF), 제3 반도체 영역(NB) 및 제4 반도체 영역(PB)을 포함할 수 있다. 제4 전극(MD)은 제1 회로층(120)의 제1 영역(A1)에 상응하도록 제1 열전층(140) 내에 형성되고, 제5 및 제6 전극들(ME, MF)은 제1 회로층(120)의 제2 영역(A2)에 상응하도록 제1 열전층(140) 내에 형성될 수 있다. 제2 및 제3 전극들(ME, MF)은 서로 이격하여 형성될 수 있다. 제3 반도체 영역(NB)은 제4 전극(MD)과 제5 전극(ME) 사이에 형성되고, 제4 반도체 영역(PB)은 제4 전극(MD)과 제6 전극(MF) 사이에 형성될 수 있다. 제4 내지 제6 전극들(MD, ME, MF)은 각각 금속 전극이고, 제3 반도체 영역(NB)은 N형 반도체를 포함하며, 제4 반도체 영역(PB)은 P형 반도체를 포함할 수 있다.
일 실시예에서, 반도체 칩(100g)은 냉각부(154) 및 충전부(156)를 더 포함할 수 있다. 냉각부(154)는 상기 수평적 열 분산 기능을 수행하도록 제1 온-다이 열전 소자(146)에 제1 전압(V1)을 공급할 수 있다. 충전부(156)는 제2 온-다이 열전 소자(147)에서 발생되는 제2 전압(V2)을 수신함으로써, 상기 에너지 생성 기능을 수행하여 발생되는 전력을 수집할 수 있다. 도 15의 냉각부(154) 및 충전부(156)는 도 6 및 9의 냉각부(154) 및 충전부(156)와 각각 유사할 수 있다. 도시하지는 않았지만, 제1 전압(V1)은 외부의 배터리(도 6 및 9의 158)로부터 공급되고, 제2 전압(V2)에 기초하여 외부의 배터리(도 6 및 9의 158)가 충전될 수 있다.
도 15에 도시된 것처럼, 상기 수평적 열 분산 기능을 수행하는 제1 온-다이 열전 소자(146) 및 상기 에너지 생성 기능을 수행하는 제2 온-다이 열전 소자(147)를 별도로 형성함으로써, 상기 수평적 열 분산 기능 및 상기 에너지 생성 기능에 대한 효율이 향상될 수 있다.
실시예에 따라서, 제1 및 제2 온-다이 열전 소자들(146, 147)은 도 12를 참조하여 상술한 예 또는 도 13을 참조하여 상술한 예에 기초하여 구현되거나 또는 도 12 및 13을 참조하여 상술한 예들을 조합하여 구현될 수도 있다.
본 발명의 실시예들에 따른 반도체 칩은 상대적으로 복잡한 구조로 구현되는 칩일 수 있다. 예를 들어, 본 발명의 실시예들에 따른 반도체 칩은 어플리케이션 프로세서(Application Processor; AP), 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 본 발명의 실시예들에 기초하여 구현된 반도체 칩들(예를 들어, 프로세서, 타이밍 컨트롤러, AP 등)을 포함하는 다양한 시스템들을 도 16 내지 20을 참조하여 후술하도록 한다.
도 16은 본 발명의 실시예들에 따른 반도체 칩을 포함하는 메모리 시스템을 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 장치(1330)를 포함한다. 메모리 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.
메모리 장치(1330)는 복수의 메모리 모듈들(1334) 및 메모리 모듈들(1334)을 제어하기 위한 메모리 컨트롤러(1332)를 포함한다. 메모리 모듈들(1334)은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 적어도 하나의 휘발성 메모리 또는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 적어도 하나의 비휘발성 메모리를 포함하며, 메모리 컨트롤러(1332)는 시스템 컨트롤러(1320)에 포함될 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.
프로세서(1310)는 본 발명의 실시예들에 따른 반도체 칩의 형태로 구현될 수 있다. 예를 들어, 프로세서(1310)는 온-다이 열전 소자(1312)를 포함하며, 도 1a, 1b, 5, 8, 11, 12, 13, 14a, 14b 및 15를 참조하여 상술한 예들과 같이 구현될 수 있다. 온-다이 열전 소자(1312)가 프로세서 칩 내에 집적되어 수평적 열 분산 기능 및 에너지 생성 기능을 선택적으로 수행함으로써, 프로세서 칩의 두께 증가 없이 프로세서 칩 내의 핫 스팟이 효과적으로 제거될 수 있으며 프로세서 칩의 에너지 효율이 향상될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 칩을 포함하는 디스플레이 시스템을 나타내는 블록도이다.
도 17을 참조하면, 디스플레이 시스템(1400)은 디스플레이 패널(1410) 및 디스플레이 구동 집적 회로(Display Driver Integrated Circuit; DDI)(1420)를 포함한다.
디스플레이 패널(1410)은 복수의 게이트 라인들과 복수의 데이터 라인들을 포함하며, 각 게이트 라인과 각 데이터 라인이 교차하는 영역에 정의되는 복수의 화소(pixel)들을 포함한다. 상기 복수의 화소들은 매트릭스 형태로 배열되어 화소 어레이를 형성할 수 있다. 디스플레이 패널(1410)은 LCD(Liquid Crystal Display) 패널, LED(Light Emitting Diode) 패널, OLED(Organic LED) 패널, FED(Field Emission Display) 패널 등을 포함할 수 있다.
DDI(1420)는 디스플레이 패널(1410)의 구동을 제어한다. DDI(1420)는 타이밍 컨트롤러(1430), 게이트 드라이버(1440) 및 데이터 드라이버(1450)를 포함할 수 있다.
타이밍 컨트롤러(1430)는 GPU와 같은 외부 장치로부터 수신된 영상 데이터 신호 및 시스템 제어 신호에 기초하여, 게이트 드라이버 제어 신호, 데이터 드라이버 제어 신호 및 데이터를 발생한다. 게이트 드라이버(1440)는 상기 게이트 드라이버 제어 신호를 기초로 디스플레이 패널(1410)의 상기 게이트 라인들을 선택적으로 활성화하여 상기 화소 어레이의 행을 선택한다. 데이터 드라이버(1450)는 상기 데이터 드라이버 제어 신호 및 상기 데이터에 기초하여 디스플레이 패널(1410)의 상기 데이터 라인들에 복수의 구동 전압들을 인가한다. 디스플레이 패널(1410)은 상기와 같은 게이트 드라이버(1440) 및 데이터 드라이버(1450)의 동작에 의하여 구동되며, 상기 영상 데이터 신호에 상응하는 이미지를 표시할 수 있다.
타이밍 컨트롤러(1430)는 본 발명의 실시예들에 따른 반도체 칩의 형태로 구현될 수 있다. 예를 들어, 타이밍 컨트롤러(1430)는 온-다이 열전 소자(1432)를 포함하며, 도 1a, 1b, 5, 8, 11, 12, 13, 14a, 14b 및 15를 참조하여 상술한 예들과 같이 구현될 수 있다. 온-다이 열전 소자(1432)가 타이밍 컨트롤러 칩 내에 집적되어 수평적 열 분산 기능 및 에너지 생성 기능을 선택적으로 수행함으로써, 타이밍 컨트롤러 칩의 두께 증가 없이 타이밍 컨트롤러 칩 내의 핫 스팟이 효과적으로 제거될 수 있으며 타이밍 컨트롤러 칩의 에너지 효율이 향상될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 칩을 포함하는 이미지 센서를 나타내는 블록도이다.
도 18을 참조하면, 이미지 센서(1500)는 픽셀 어레이(1510) 및 신호 처리부(1520)를 포함한다.
픽셀 어레이(1510)는 입사광을 변환하여 전기 신호를 발생한다. 픽셀 어레이(1510)는 매트릭스 형태로 배치된 복수의 단위 픽셀들을 포함할 수 있다. 상기 복수의 단위 픽셀들은 컬러 영상 정보를 제공하는 컬러 픽셀들 및/또는 피사체(미도시)까지의 거리 정보를 제공하는 거리 픽셀들을 포함할 수 있다. 픽셀 어레이(1510)가 상기 거리 픽셀들을 포함하는 경우에, 이미지 센서(1500)는 상기 피사체에 광을 조사하는 광원부(미도시)를 더 포함할 수 있다.
신호 처리부(1520)는 상기 전기 신호를 처리하여 이미지 데이터를 발생한다. 신호 처리부(1520)는 로우 드라이버(RD)(1530), 아날로그-디지털 변환기(ADC)(1540), 디지털 신호 처리기(DSP)(1550) 및 타이밍 컨트롤러(1560)를 포함할 수 있다.
로우 드라이버(1530)는 픽셀 어레이(1510)의 각 로우에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성할 수 있다. ADC(1540)는 픽셀 어레이(1510)의 각 컬럼에 연결되고, 픽셀 어레이(1510)로부터 출력되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 실시예에 따라서, ADC(1540)는 유효 신호 성분을 추출하기 위한 상관 이중 샘플링(CDS)부를 포함할 수 있다. 상기 CDS부는 아날로그 더블 샘플링을 수행하거나, 디지털 더블 샘플링을 수행하거나, 아날로그 및 디지털 더블 샘플링을 모두 수행하는 듀얼 상관 이중 샘플링을 수행할 수 있다. DSP(1550)는 ADC(1540)로부터 출력된 디지털 신호를 수신하고, 상기 디지털 신호에 대하여 이미지 데이터 처리를 수행할 수 있다. 타이밍 컨트롤러(1560)는 로우 구동부(1530), ADC(1540) 및 DSP(1550)를 제어하기 위한 제어 신호들을 공급할 수 있다.
DSP(1550) 및 타이밍 컨트롤러(1560)는 본 발명의 실시예들에 따른 반도체 칩의 형태로 구현될 수 있다. 예를 들어, DSP(1550) 및 타이밍 컨트롤러(1560)는 온-다이 열전 소자들(1552, 1562)을 각각 포함하며, 도 1a, 1b, 5, 8, 11, 12, 13, 14a, 14b 및 15를 참조하여 상술한 예들과 같이 구현될 수 있다. 온-다이 열전 소자들(1552, 1562)이 DSP 칩 및 타이밍 컨트롤러 칩 내에 집적되어 수평적 열 분산 기능 및 에너지 생성 기능을 선택적으로 수행함으로써, DSP 칩 및 타이밍 컨트롤러 칩의 두께 증가 없이 DSP 칩 및 타이밍 컨트롤러 칩 내의 핫 스팟이 효과적으로 제거될 수 있으며 DSP 칩 및 타이밍 컨트롤러 칩의 에너지 효율이 향상될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 칩을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(2100)은 어플리케이션 프로세서(AP)(2110), 통신(Connectivity)부(2120), 휘발성 메모리 장치(2130), 비휘발성 메모리 장치(2140), 사용자 인터페이스(2150) 및 파워 서플라이(2160)를 포함한다. 실시예에 따라서, 모바일 시스템(2100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
AP(2110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라서, AP(2110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, AP(2110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라서, AP(2110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(2120)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(2120)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(2120)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(2130)는 AP(2110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(2130)는 DRAM, SRAM, 모바일 DRAM, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 또는 이와 유사한 메모리로 구현될 수 있다.
비휘발성 메모리 장치(2140)는 모바일 시스템(2100)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(2140)는 EEPROM, 플래시 메모리, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(2150)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(2160)는 모바일 시스템(2100)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라서, 모바일 시스템(2100)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
AP(2110)는 본 발명의 실시예들에 따른 반도체 칩의 형태로 구현될 수 있다. 예를 들어, AP(2110)는 온-다이 열전 소자(2112)를 포함하며, 도 1a, 1b, 5, 8, 11, 12, 13, 14a, 14b 및 15를 참조하여 상술한 예들과 같이 구현될 수 있다. 온-다이 열전 소자(2112)가 AP 칩 내에 집적되어 수평적 열 분산 기능 및 에너지 생성 기능을 선택적으로 수행함으로써, AP 칩의 두께 증가 없이 AP 칩 내의 핫 스팟이 효과적으로 제거될 수 있으며 AP 칩의 에너지 효율이 향상될 수 있다.
모바일 시스템(2100) 또는 모바일 시스템(2100)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 칩을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(2200)은 프로세서(2210), 입출력 허브(2220), 입출력 컨트롤러 허브(2230), 적어도 하나의 메모리 모듈(2240) 및 그래픽 카드(2250)를 포함한다. 실시예에 따라서, 컴퓨팅 시스템(2200)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더(Camcoder), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(2210)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2210)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라서, 프로세서(2210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 또한, 실시예에 따라서, 컴퓨팅 시스템(2200)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(2210)는 내부 또는 외부에 위치한 캐시 메모리를 더 포함할 수 있다.
프로세서(2210)는 메모리 모듈(2240)의 동작을 제어하는 메모리 컨트롤러(2211)를 포함할 수 있다. 프로세서(2210)에 포함된 메모리 컨트롤러(2211)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(2211)와 메모리 모듈(2240) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(2240)이 연결될 수 있다. 실시예에 따라서, 메모리 컨트롤러(2211)는 입출력 허브(2220) 내에 위치할 수 있다. 메모리 컨트롤러(2211)를 포함하는 입출력 허브(2220)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다. 메모리 모듈(2240)은 메모리 컨트롤러(2211)로부터 제공된 데이터를 저장하는 복수의 휘발성 또는 비휘발성 메모리들을 포함할 수 있다.
입출력 허브(2220)는 그래픽 카드(2250)와 같은 장치들과 프로세서(2210) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2220)는 다양한 방식의 인터페이스를 통하여 프로세서(2210)에 연결될 수 있다. 예를 들어, 입출력 허브(2220)와 프로세서(2210)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 실시예에 따라서, 컴퓨팅 시스템(2200)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(2220)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2220)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(2250)는 AGP 또는 PCIe를 통하여 입출력 허브(2220)와 연결될 수 있다. 그래픽 카드(2250)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(2250)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라서, 입출력 허브(2220)는, 입출력 허브(2220)의 외부에 위치한 그래픽 카드(2250)와 함께, 또는 그래픽 카드(2250) 대신에 입출력 허브(2220)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(2220)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2220)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(2230)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2230)는 내부 버스를 통하여 입출력 허브(2220)와 연결될 수 있다. 예를 들어, 입출력 허브(2220)와 입출력 컨트롤러 허브(2230)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(2230)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2230)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
프로세서(2210)는 본 발명의 실시예들에 따른 반도체 칩의 형태로 구현될 수 있다. 예를 들어, 프로세서(2210)는 온-다이 열전 소자(2212)를 포함하며, 도 1a, 1b, 5, 8, 11, 12, 13, 14a, 14b 및 15를 참조하여 상술한 예들과 같이 구현될 수 있다. 온-다이 열전 소자(2212)가 프로세서 칩 내에 집적되어 수평적 열 분산 기능 및 에너지 생성 기능을 선택적으로 수행함으로써, 프로세서 칩의 두께 증가 없이 프로세서 칩 내의 핫 스팟이 효과적으로 제거될 수 있으며 프로세서 칩의 에너지 효율이 향상될 수 있다.
실시예에 따라서, 프로세서(2210), 입출력 허브(2220) 및 입출력 컨트롤러 허브(2230)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(2210), 입출력 허브(2220) 또는 입출력 컨트롤러 허브(2230) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 반도체 칩 및 이를 포함하는 임의의 장치 및 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 능동 소자들 및 복수의 수동 소자들을 구비하는 제1 회로층; 및
    상기 제1 회로층의 일면 상에 형성되고, 상기 제1 회로층의 제1 영역에서 발생하는 열을 상기 제1 회로층의 제2 영역으로 수평적으로 분산시키는 수평적 열 분산 기능을 수행하는 적어도 하나의 제1 온-다이(on-die) 열전 소자를 구비하는 제1 열전층을 포함하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 제1 온-다이 열전 소자는, 상기 제1 회로층의 제1 영역에서 발생하는 상기 열에 기초하여 상기 복수의 능동 소자들 및 상기 복수의 수동 소자들을 구동하기 위한 전력을 발생하는 에너지 생성 기능을 더 수행하는 것을 특징으로 하는 반도체 칩.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 제1 온-다이 열전 소자는, 제1 동작 모드에서 상기 수평적 열 분산 기능을 수행하고 제2 동작 모드에서 상기 에너지 생성 기능을 수행하고,
    상기 제1 동작 모드는 상기 제1 회로층의 제1 영역의 온도가 기준 온도를 초과하거나 상기 반도체 칩이 미리 정해진 기준 워크로드(workload)보다 많은 작업을 수행하는 경우에 활성화되며, 상기 제2 동작 모드는 상기 제1 동작 모드가 비활성화되는 경우에 활성화되는 것을 특징으로 하는 반도체 칩.
  4. 제 2 항에 있어서,
    상기 수평적 열 분산 기능을 수행하도록 상기 적어도 하나의 제1 온-다이 열전 소자에 제1 전압을 공급하고, 상기 에너지 생성 기능을 수행하여 발생되는 상기 전력을 수집하는 제어부를 더 포함하는 것을 특징으로 하는 반도체 칩.
  5. 제 4 항에 있어서, 상기 제어부는,
    상기 제1 회로층의 제1 영역 및 제2 영역의 온도들에 기초하여 제1 제어 신호 및 제2 제어 신호를 발생하는 온도 관리부;
    상기 제1 제어 신호에 기초하여 상기 적어도 하나의 제1 온-다이 열전 소자에 상기 제1 전압을 공급하는 냉각부; 및
    상기 제2 제어 신호에 기초하여 상기 에너지 생성 기능을 수행하여 발생되는 상기 전력을 수집하는 충전부를 포함하는 것을 특징으로 하는 반도체 칩.
  6. 제 1 항에 있어서,
    상기 제1 회로층과 상기 제1 열전층 사이에 형성되는 제1 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제 1 항에 있어서, 상기 제1 열전층은,
    상기 제1 회로층의 제1 영역에서 발생하는 상기 열에 기초하여 상기 복수의 능동 소자들 및 상기 복수의 수동 소자들을 구동하기 위한 전력을 발생하는 에너지 생성 기능을 수행하는 적어도 하나의 제2 온-다이 열전 소자를 더 구비하는 것을 특징으로 하는 반도체 칩.
  8. 제 1 항에 있어서,
    상기 제1 열전층의 일면 상에 형성되고, 상기 수평적 열 분산 기능을 수행하는 적어도 하나의 제2 온-다이 열전 소자를 구비하는 제2 열전층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  9. 제 1 항에 있어서, 상기 제1 온-다이 열전 소자는,
    상기 제1 회로층의 제1 영역에 상응하도록 형성되는 제1 전극;
    상기 제1 회로층의 제2 영역에 상응하도록 형성되는 제2 전극;
    상기 제1 회로층의 제2 영역에 상응하고 상기 제2 전극과 이격하여 형성되는 제3 전극;
    상기 제1 전극과 상기 제2 전극 사이에 형성되는 제1 반도체 영역; 및
    상기 제1 전극과 상기 제3 전극 사이에 형성되는 제2 반도체 영역을 포함하는 것을 특징으로 하는 반도체 칩.
  10. 미리 정해진 연산 또는 태스크들을 실행하는 프로세서; 및
    상기 프로세서에 의해 처리되는 데이터를 저장하는 메모리 장치를 포함하고,
    상기 프로세서는 반도체 칩의 형태로 구현되며, 상기 반도체 칩은,
    복수의 능동 소자들 및 복수의 수동 소자들을 구비하는 제1 회로층; 및
    상기 제1 회로층의 일면 상에 형성되고, 상기 제1 회로층의 제1 영역에서 발생하는 열을 상기 제1 회로층의 제2 영역으로 수평적으로 분산시키는 수평적 열 분산 기능을 수행하는 적어도 하나의 제1 온-다이(on-die) 열전 소자를 구비하는 제1 열전층을 포함하는 전자 시스템.
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