KR20150052678A - Analog to Digital Converter using Automatic Calibration of Clock - Google Patents
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Abstract
Description
본 실시예는 클록의 자동 켈리브레이션을 이용한 아날로그 신호를 디지털 신호로 변환하는 방법 및 장치에 관한 것이다.The present embodiment relates to a method and apparatus for converting an analog signal into a digital signal using automatic calibration of a clock.
이하에 기술되는 내용은 단순히 본 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아님을 밝혀둔다.It should be noted that the following description merely provides background information related to the present embodiment and does not constitute the prior art.
아날로그 디지털 변환기(Analog to Digital Converter)는 아날로그 신호를 디지털 신호로 변환시키는 장치로서, 연속적으로 측정되는 온도, 압력, 음성, 영상, 전압 등의 신호를 수신하여 디지털화하는 장치이다.An analog to digital converter is an apparatus that converts an analog signal into a digital signal and receives the signals of temperature, pressure, voice, image, voltage and the like continuously measured and digitizes it.
현재까지 다양한 타입의 ADC들이 제안되었다. 예를 들어, 플래시 ADC(Flash ADC), 파이프라인 ADC(Pipeline ADC) 및 연속 근사 ADC(Successive Approximation Register ADC, 이하 SAR ADC) 등이 제안되었으며, 각각의 특성에 맞는 응용분야에서 사용되고 있다. 플래시 ADC는 비교적 빠르게 동작하나, 정밀도에 따라 면적이 급격히 증가하는 단점이 있다. 파이프라인 ADC는 빠른 동작 특성 및 높은 정밀도를 지원하나, 각 단마다 증폭기의 사용으로 인해 전력소모가 큰 단점이 있다. 연속 근사 ADC는 회로의 낮은 전력 소모율을 갖고 회로 구성이 간단하나, 비교적 느리게 동작한다는 단점이 있다. To date, various types of ADCs have been proposed. For example, a flash ADC, a pipeline ADC, and a successive approximation register ADC (SAR ADC) have been proposed, and they are used in applications suited to their respective characteristics. Flash ADCs operate relatively fast, but they have the disadvantage that their area increases rapidly with accuracy. Pipelined ADCs support fast operation characteristics and high precision, but each stage has the disadvantage of power consumption due to the use of amplifiers. A successive approximation ADC has a drawback that it has a low power consumption rate of the circuit and a simple circuit configuration but operates relatively slowly.
한편, 아날로그 디지털 변환기의 다른 일 예로, 디지털 출력 비트 수의 증가에 따라 지수적으로 늘어나는 비교기의 수를 줄이기 위해, 인터폴레이션(Interpolation)기법을 적용한 ADC가 있다. 이러한 인터폴레이션 기법을 적용하면, 비교기의 개수를 줄이면서도 앞에 설명된 플래시 ADC와 동일한 정밀도를 구현할 수 있다. 하지만 비교기에서 정적 전류(static current)가 흐르기 때문에 비교기의 갯수를 줄이더라도 여전히 전력 소모가 크다.Another example of an analog-to-digital converter is an ADC that uses an interpolation technique to reduce the number of exponentially increasing comparators as the number of digital output bits increases. By applying this interpolation technique, the same precision as the flash ADC described above can be realized while reducing the number of comparators. However, since the static current flows in the comparator, the power consumption is still high even if the number of comparators is reduced.
이런 문제점을 해결하기 위해 고안된 ADC중의 하나로 비교기를 동적 전류(dynamic current)를 사용할 수 있는 래치를 이용하여 구성한다. 각 래치는 클록 신호에 따라 출력값을 출력하는데 정확한 시점에 클록 신호를 입력하는데 문제점이 있다. One of the ADCs designed to solve this problem is a comparator using a latch capable of using a dynamic current. Each latch outputs an output value in accordance with a clock signal, which is a problem in inputting a clock signal at an accurate timing.
본 실시예는 아날로그 디지털 변환기에서 사용자가 외부에서 AD변환기를 구동하는 클록 신호의 타이밍을 조절하지 않고 내부에서 자동으로 클록 신호의 타이밍을 조절해서 정확한 AD변환기의 출력 값을 얻고자 하는데에 주된 목적이 있다.The main purpose of the present embodiment is to obtain the output value of an accurate A / D converter by adjusting the timing of the clock signal in the analogue digital converter without internally controlling the timing of the clock signal driving the AD converter from the outside have.
본 실시예의 일 측면에 의하면, 기설정 기울기의 램프 신호를 생성하는 램프 신호 생성부; 복수개의 제 1 래치를 구비하고, 각 제 1 래치는 상기 아날로그 신호에 대응되는 아날로그 입력 전압 및 각 기준 전압을 입력받고 제 1 클록에 따라 두 전압 차이를 증폭하여 제 1 차동 (+)출력과 제 1 차동 (-)출력을 출력하는 제 1 래치단; 복수 개의 제 2 래치를 구비하고, 하나의 제 1 래치의 차동출력을 각각 (+),(-)입력단으로 입력받는 제 2 래치 및 어느 하나의 제 1 래치의 제 1 차동 (-)출력과 상기 제 1 래치의 기준전압과 인접한 낮은 기준전압을 수신하는 인접 제 1 래치의 제 1 차동 (+)출력을 각각 (+),(-)단자로 입력받는 제 2 래치를 포함하는 제 2 래치단; 입력받은 상기 램프 신호를 기준으로 복수개의 제 2 차동 출력 신호를 동일한 길이의 복수개 구간으로 나누고 기설정 주파수의 클록 신호를 생성하여 각 제 2 차동 출력이 변하는 시점 사이의 간격이 일정한지 여부를 확인하는 클록 신호 확인부; 및 상기 클록 신호 확인부에서 클록 개수 확인 값을 수신하고 상기 제 1 클록에 대비하여 상기 제 2 클록의 지연시간 값을 반복 조절해서 상기 제 2 클록을 생성하는 제 2 클록 위상 변화부를 포함하는 아날로그 디지털 변환기를 제공한다.According to an aspect of the present embodiment, there is provided a liquid crystal display comprising: a ramp signal generator for generating a ramp signal of a predetermined slope; The first latch includes a plurality of first latches, each of the first latches receives an analog input voltage corresponding to the analog signal and each reference voltage, amplifies two voltage differences according to the first clock to generate a first differential (+ A first latch stage for outputting a first differential (-) output; A second latch having a plurality of second latches and receiving the differential outputs of one first latch at the (+) and (-) input terminals, a first differential (-) output of any one of the first latches, A second latch stage including a second latch receiving a first differential (+) output of a first adjacent latch receiving a low reference voltage adjacent to a reference voltage of the first latch to the (+) and (-) terminals, respectively; A plurality of second differential output signals are divided into a plurality of sections having the same length based on the received ramp signal and a clock signal having a predetermined frequency is generated to check whether the interval between the times when the respective second differential outputs are changed is constant A clock signal verifying unit; And a second clock phase changing unit for receiving the clock count confirmation value from the clock signal checking unit and generating the second clock by repeatedly adjusting the delay time value of the second clock with respect to the first clock, Converter.
이상에서 설명한 바와 같이 본 실시예에 의하면, 본 실시예는 아날로그 디지털 변환기에서 사용자가 외부에서 AD변환기를 구동하는 클록 신호의 타이밍을 조절하지 않고 내부에서 자동으로 클록 신호의 타이밍을 조절해서 정확한 AD변환기의 출력 값을 얻을 수 있는 효과가 있다. As described above, according to the present embodiment, according to the present embodiment, in the analog-to-digital converter, the timing of the clock signal for driving the AD converter from the outside is not adjusted by the user, It is possible to obtain an output value of the output signal.
도 1은 인터폴레이션 기법을 사용한 아날로그 디지털 변환기(100)를 나타낸 도면이다.
도 2는 래치의 출력 특성을 나타낸 도면이다.
도 3은 켈리브레이션 아날로그 디지털 변환기(300)에 대해 설명하기 위한 도면이다.
도 4는 램프 신호 생성부(310)의 동작에 대해 설명하기 위한 도면이다.
도 5는 제 2 래치단에 추가된 래치에 대해 설명하기 위한 도면이다.
도 6은 켈리브레이션이 제대로 완료 된 상태에서 아날로그 디지털 변환부(320)의 입력단에 램프 신호를 연결했을 때 제 2 래치(531, 532, 533, 534, 535)의 출력을 나타낸 도면이다.
도 7은 클록 신호를 생성하고 생성된 클록 신호를 이용해서 제 2 차동 출력 신호를 출력하기 위한 방법을 설명한 도면이다.
도 8은 제 2 클록 신호(550)의 지연시간 값을 정하기 위한 방법을 설명한 도면이다.1 is a diagram illustrating an analog-
2 is a diagram showing output characteristics of the latch.
3 is a diagram for explaining the calibration analog-to-digital converter 300. As shown in FIG.
4 is a diagram for explaining the operation of the
5 is a diagram for describing a latch added to the second latch stage.
FIG. 6 is a diagram showing outputs of the
7 is a diagram illustrating a method for generating a clock signal and outputting a second differential output signal using the generated clock signal.
FIG. 8 is a diagram for explaining a method for determining the delay time value of the
이하, 본 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에든 그 상세한 설명은 생략한다.Hereinafter, the present embodiment will be described in detail with reference to the accompanying drawings. It should be noted that, in adding reference numerals to the constituent elements of the drawings, the same constituent elements are denoted by the same reference numerals even though they are shown in different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the constituent elements from other constituent elements, and the terms do not limit the nature, order or order of the constituent elements. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected to or connected to the other component, It should be understood that an element may be "connected," "coupled," or "connected."
도 1은 인터폴레이션 기법을 사용한 아날로그 디지털 변환기를 나타낸 도면이다.1 is a diagram illustrating an analog-to-digital converter using an interpolation technique.
인터폴레이션 기법을 사용한 아날로그 디지털 변환기(100)는 기준 전압 생성부(110), 제 1 래치열(120)및 제 2 래치열(130)을 포함한다.The analog
도 1에서 (a)부분을 제외한 나머지 부분은 (a)부분과 동일한 방식으로 동작되므로 인터폴레이션 기법을 사용한 아날로그 디지털 변환기(100)의 (a)부분만 설명한다.1, only the part (a) of the analog-to-
기준 전압 생성부(110)는 기준 전압(V1, V2)을 생성하고, 제 1 래치(121, 122)의 (-)입력 단자로 기준 전압(V1, V2)을 입력한다. 이때, 기준 전압 생성부(110)는 두 전압 Vrefp, Vrefn을 각각 공급하는 전원 사이에 직렬로 연결되어 있는 복수개의 저항(R1, R2)을 포함할 수 있다. 제 1 래치(121, 122)의 (-)입력 단자로 입력되는 기준 전압 (V1, V2)은 Vrefp, Vrefn 두 전압 사이를 복수의 저항(R1, R2)을 사용하여 나누어진 전압에 해당된다. 여기서, Vrefp, Vrefn 두 전압은 모두 양의 전압일 수 있고, Vrefp, Vrefn 두 전압 중 Vrefp는 양의 전압이고 Vrefn은 음의 전압일 수 있다. 또한 Vrefp, Vrefn 두 전압 중 하나는 접지 전압일 수 있다.The reference
제 1 래치열(120)은 복수개의 제 1 래치(121, 122)를 포함한다. 복수개의 제 1 래치(121, 122)는 기준 전압(V1, V2)과 아날로그 신호에 대응되는 아날로그 입력 전압(Vin)의 차이를 증폭해서 출력한다. 제 1 래치(121, 122)는 기준 전압(V1, V2)과 아날로그 입력 전압(Vin)을 입력받는다. 여기서 기준 전압(V1, V2)은 각 제 1 래치(121, 122)의 (-)입력 단자로 입력되고 아날로그 입력 전압(Vin)은 각 제 1 래치(121, 122)의 (+)입력 단자로 입력된다. 제 1 클록(140)에 따라 기준 전압(V1, V2)과 아날로그 입력 전압(Vin)의 차를 각각 증폭하여 차동 형태의 신호{(A1+, A1-), (A2+, A2-)}를 출력한다. 여기서, 차동 형태의 신호{(A1+, A1-), (A2+, A2-)}는 각각 제 1 차동 출력 신호쌍이라고 할 수 있다.The
제 2 래치열(130)은 복수개의 제 2 래치(131, 132, 133)를 포함한다.The
제 1 래치열(120) 제 1 래치(121, 122)의 제 1 차동 출력 신호쌍{(A1+, A1-), (A2+, A2-)}은 각각 제 2 래치열(130) 복수개 제 2래치(131, 132, 133)의 (+),(-)입력 단자로 입력된다. 제 1 래치열(120) 제 1 래치(121)의 제 1 차동 출력 신호쌍 중 (+)출력(A1+)은 제 2 래치(131)의 (+)입력 단자로 입력되고 제 1 차동 출력 신호쌍 중 (-)출력(A1-)은 제 2 래치(131)의 (-)입력 단자로 입력된다. 제 1 래치열(120) 제 1 래치(122)의 제 1 차동 출력 신호쌍 중 (+)출력(A2+)은 제 2 래치(133)의 (+)입력 단자로 입력되고 제 1 차동 출력 신호쌍 중 (-)출력(A2-)은 제 2 래치(133)의 (-)입력 단자로 입력된다. 제 1 래치(121)의 제 1 차동 출력 신호쌍 중 (-)출력(A1-)는 제 2 래치열의 제 2 래치(132)의 (-)입력 단자로 입력되고, 제 1 래치(122)의 제 1 차동 출력 신호쌍 중 (+)출력(A2+)은 제 2 래치열의 제 2 래치(132)의 (+)입력 단자로 입력된다. 복수의 제 2 래치(131, 132, 133)는 제 2 클록(150)에 따라 제 1 래치(121, 122)에서 입력받은 두 전압의 차이를 증폭하여 차동 형태의 신호{(L1+, L1-), (L2+, L2-), (L3+, L3-)}를 각각 출력한다. 여기서, 차동 형태의 신호{(L1+, L1-), (L2+, L2-), (L3+, L3-)}는 제 2 차동 출력 신호쌍이라고 할 수 있다.The first differential output signal pairs {(A1 + , A1 - ), (A2 + , A2 - )} of the
도 2는 래치의 출력 특성을 나타낸 도면이다.2 is a diagram showing output characteristics of the latch.
도 2의 (a)를 보면, 도 1의 제 1 래치(121, 122)는 (+),(-)두 입력 단자로 입력되는 신호의 전압 차이에 따라 출력이 발생하는 데 걸리는 시간이 달라진다. 예컨대 아날로그 입력 전압(Vin)의 크기가 V1과 V2 사이에 위치하고, 아날로그 입력 전압(Vin)과 기준 전압(V1)의 차이가 아날로그 입력 전압(Vin)과 기준 전압(V2)의 차이보다 작은 경우, 제 1 래치(121, 122)의 차동 출력 신호쌍{(A1+, A1-), (A2+, A2-)}은 도 2의 (a)와 같은 형태를 가진다. 즉, 아날로그 입력 전압(Vin)과 기준 전압(V1)의 차이가 아날로그 입력 전압(Vin)과 기준 전압(V2)의 차이보다 작으므로, 차동 출력 신호쌍(A1+, A1-)이 디지털 레벨로 변화하는데 걸리는 시간이 차동 출력 신호쌍(A2+, A2-)이 디지털 레벨로 변화하는 데 걸리는 시간보다 길어진다. 제 1 래치(121)는 입력 전압(Vin)보다 기준 전압(V1)이 높으므로 래치(121)의 출력 신호(A1+)는 낮은 레벨을 갖는 출력이 발생하고 제 1 래치(121)의 출력 신호(A1-)는 높은 레벨을 갖는 출력이 발생한다. 반면에 제 1 래치(122)는 입력 전압(Vin)보다 기준 전압(V2)이 낮으므로 제 1 래치(122)의 출력 신호(A2+)는 높은 레벨을 갖는 출력이 발생하고 제 1 래치(122)의 출력 신호(A2-)는 낮은 레벨을 갖는 출력이 발생한다.Referring to FIG. 2 (a), the
도 2의 (b)를 보면, 예컨대 아날로그 입력 전압(Vin)의 크기가 V1과 V2 사이에 위치하고, 아날로그 입력 전압(Vin)과 기준 전압(V1)의 차이가 아날로그 입력 전압(Vin)과 기준 전압(V2)의 차이보다 큰 경우, 제 1 래치(121, 122)의 차동 출력 신호쌍{(A1+, A1-), (A2+, A2-)}은 도 2의 (b)와 같은 형태를 가진다. 즉, 아날로그 입력 전압(Vin)과 기준 전압(V1)의 차이가 아날로그 입력 전압(Vin)과 기준 전압(V2)의 차이보다 크므로, 차동 출력 신호쌍(A1+, A1-)이 출력을 발생하는 데 걸리는 시간이 차동 출력 신호쌍(A2+, A2-)이 디지털 레벨로 변화하는 데 걸리는 시간보다 짧아진다. 제 1 래치(121)는 입력 전압(Vin)보다 기준 전압(V1)이 높으므로 제 1 래치(121)의 출력 신호(A1+)는 낮은 레벨을 갖는 출력이 발생하고 제 1 래치(121)의 출력 신호(A1-)는 높은 레벨을 갖는 출력이 발생한다. 반면에 제 1 래치(122)는 입력 전압(Vin)보다 기준 전압(V2)이 낮으므로 제 1 래치(122)의 출력 신호(A2+)는 높은 레벨을 갖는 출력이 발생하고 제 1 래치(122)의 출력 신호(A2-)는 낮은 레벨을 갖는 출력이 발생한다.2B, for example, when the magnitude of the analog input voltage Vin is located between V1 and V2 and the difference between the analog input voltage Vin and the reference voltage V1 is larger than the difference between the analog input voltage Vin and the reference voltage V1, (A1 + , A1 - ), (A2 + , A2 - )} of the
일반적으로 래치는 정상상태의 출력값으로는 인터폴레이션 기법을 적용할 수 없다. 그러나, 래치가 정상상태의 출력을 생성하는 데 걸리는 시간이 (+),(-)입력 단자로 입력되는 신호의 전압 차이에 비례하는 특징을 이용하면 특정 시간 구간(T1)에서 인터폴레이션이 가능하다.In general, the latch can not apply the interpolation method to the output of the steady state. However, interpolation is possible in a specific time interval (T1) by using a characteristic in which the time required for the latch to generate the output in the normal state is proportional to the voltage difference of the signal input to the (+) and (-) input terminals.
도 3은 아날로그 디지털 변환기 켈리브레이션(300)에 대해 설명하기 위한 도면이다.FIG. 3 is a diagram for explaining the analog-to-digital converter calibration 300. FIG.
본 실시예에 따른 아날로그 디지털 변환기 켈리브레이션(300)은 램프 신호 생성부(310), 아날로그 디지털 변환부(320), 클록 신호 확인부(330) 및 제 2 클록 위상 변화부(340)로 구성된다.The analog-to-digital converter calibration 300 according to the present embodiment includes a
램프 신호 생성부(310)는 기설정 기울기의 램프 신호를 생성한다. 램프 신호 생성부(310)는 다양한 방법으로 램프 신호를 생성할 수 있지만 여기서는 커패시터와 스위치를 이용해서 램프 신호를 생성한다. The ramp
도 4는 램프 신호 생성부(310)의 동작에 대해 설명하기 위한 도면이다.4 is a diagram for explaining the operation of the
도 4를 보면, 제 1 스위치가 닫힌 상태이면 커패시터(C1)가 전류원 I1에 의해 충전되면서 일정 기울기로 전압이 증가한다. 여기서, 램프 신호 생성부(310)는 일정 기울기로 증가하는 커패시터(C1)의 전압을 아날로그 디지털 변환부(320)에 제공한다. 램프 신호 생성부(310)는 켈리브레이션 동작을 수행할 때 램프신호를 생성해서 아날로그 디지털 변환부(320)에 램프신호를 제공하고 켈리브레이션 동작이 완료되면 램프신호를 제공하지 않는다.Referring to FIG. 4, when the first switch is closed, the capacitor C1 is charged by the current source I1, and the voltage increases at a predetermined slope. Here, the
아날로그 디지털 변환부(320)는 기준 전압과 아날로그 입력 전압의 차이를 증폭해서 출력한다.The analog-to-
도 5는 제 2 래치단에 추가된 래치에 대해 설명하기 위한 도면이다.5 is a diagram for describing a latch added to the second latch stage.
도 5를 보면 아날로그 디지털 변환부(320)는 기준 전압 생성부(510), 제 1 래치단(520) 및 제 2 래치단(530)을 포함한다.Referring to FIG. 5, the analog-to-
기준 전압 생성부(510)는 기준 전압(V1, V2)을 생성하고, 제 1 래치단(520) 제 1 래치(521, 522)의 (-)입력 단자로 기준 전압 (V1, V2)을 입력한다. 기준 전압(V1, V2)은 Vrefp, Vrefn 두 전압 사이를 직렬연결된 복수개의 저항을 사용하여 나눈 전압에 해당된다.The reference
제 1 래치단(520)은 복수개의 제 1 래치(521, 522)를 포함한다. 복수개의 제 1 래치(521, 522)는 기준 전압(V1, V2)과 아날로그 신호에 대응되는 아날로그 입력 전압(Vin)을 입력받고 제 1 클록(540)에 따라 두 접압의 차이를 증폭해서 제 1 차동 (+)출력과 제 1 차동 (-)출력을 출력한다. 여기서 기준 전압(V1, V2)은 각 제 1래치(521, 522)의 (-)입력 단자로 입력되고 아날로그 입력 전압(Vin)은 각 제 1래치(521, 522)의 (+)입력 단자로 입력된다. 제 1 래치단(520) 제 1 래치(521)는 기준 전압(V1)과 아날로그 입력 전압(Vin)을 입력받고 제 1 클록(540)에 따라 두 전압의 차를 증폭하여 차동 형태의 신호{(A1+, A1-)}를 출력한다. 제 1 래치단(520) 제 1 래치(522)는 기준 전압(V2)과 아날로그 입력 전압(Vin)을 입력받고 제 1 클록(540)에 따라 두 전압의 차를 증폭하여 차동 형태의 신호{(A2+, A2-)}를 출력한다. 여기서, 차동 형태의 신호{(A1+, A1-), (A2+, A2-)}는 제 1 차동 출력 신호쌍이라고 할 수 있다.The
제 2 래치단(530)은 복수개의 제 2 래치(531, 532, 533, 534, 535)를 포함한다. 하나의 제 1 래치의 차동 출력을 각각 (+),(-)입력단으로 입력받는 제 2 래치 및 어느 하나의 제 1 래치의 제 1 차동 (-)출력과 어느 하나의 제 1 래치의 기준전압과 인접한 낮은 기준전압을 수신하는 인접 제 1 래치의 제 1 차동 (+)출력을 각각 (+),(-)단자로 입력받는 제 2 래치를 포함한다. The
제 1 래치단(520) 제 1 래치(521, 522)의 제 1 차동 출력 신호쌍{(A1+, A1-), (A2+, A2-)}은 각각 제 2 래치단(530) 복수개의 제 2 래치(531, 532, 533, 534, 535)의 (+),(-)입력 단자로 입력된다. 제 1 래치단(520) 제 1 래치(521)의 제 1 차동 출력 신호쌍 중 (+)출력(A1+)은 제 2 래치단 제 2 래치(531)의 (+)입력 단자로 입력되고 제 1 차동 출력 신호쌍 중 (-)출력(A1-)은 제 2 래치단 제 2 래치(531)의 (-)입력 단자로 입력된다. 제 1 래치단(520) 제 1 래치(522)의 제 1 차동 출력 신호쌍 중 (+)출력(A2+)은 제 2 래치단 제 2 래치(535)의 (+)입력 단자로 입력되고 제 1 차동 출력 신호쌍 중 (-)출력(A2-)은 제 2 래치단 제 2 래치(535)의 (-)입력 단자로 입력된다. 제 1 래치단(520)의 제 1 래치(521)의 제 1 차동 출력 신호쌍 중 (-)출력(A1-)은 제 2 래치단(530)의 제 2 래치(532, 533, 534)의 (+)입력 단자로 입력되고, 제 1 래치(522)의 제 1 차동 출력 신호쌍 중 (+)출력(A2+)은 제 2 래치(532, 533, 534)의 (-)입력 단자로 입력된다. 복수의 제 2 래치(531, 532, 533, 534 ,535)는 제 2 클록(550)에 따라 제 1 래치(521, 522)에서 입력받은 두 전압의 차이를 증폭하여 차동 형태의 신호{(L1+, L1-), (L2+, L2-), (L3+, L3-), (L4+, L4-), (L5+, L5-)}를 각각 출력한다. 여기서 차동 형태의 신호{(L1+, L1-), (L2+, L2-), (L3+, L3-), (L4+, L4-), (L5+, L5-)}는 제 2 차동 출력 신호쌍이라고 할 수 있다. A plurality of the respective
도 5를 보면 제 2 래치단(530)은 도 1의 제 2 래치열(150) 제 2 래치 사이마다 제 2 래치를 더 추가하여 세분화된 전압레벨의 구분이 가능하다. 이때 추가된 복수개의 제 2 래치(532, 534)는 제 1 래치단(520) 제 1 래치(521)의 차동 출력 신호쌍 중 (-)출력(A1-)에 연결되는 (+)입력단과 제 1 래치단(520) 제 1 래치(522)의 차동 출력 신호쌍 중 (+)출력(A2+)에 연결되는 (-)입력단 트랜지스터의 단면적의 비율을 조정해서 전압레벨을 나눌 수 있다. 예컨대 제 1 래치단(520)의 출력에 연결되는 제 2 래치(531)의 (+)입력단 트랜지스터의 단면적과 (-)입력단에 연결되는 트랜지스터의 단면적의 비율을 1:1, 제 2 래치(532)의 (+)입력단 트랜지스터의 단면적과 (-)입력단 트랜지스터의 단면적의 비율을 1:α, 제 2 래치(533)의 (+)입력단 트랜지스터의 단면적과 (-)입력단에 연결되는 트랜지스터의 단면적의 비율을 1:1, 제 2 래치(534)의 (+)입력단트랜지스터의 단면적과 (-)입력단 트랜지스터의 단면적의 비율을 α:1, 제 2 래치(535)의 (+)입력단 트랜지스터의 단면적과 (-)입력단 트랜지스터의 단면적의 비율을 1:1로 조정해서 구성할 수 있다. 여기서, 트랜지스터의 단면적 비율을 나타낸 α는 1을 제외한 2,3,4 등의 양의 정수일 수 있다. 여기서, 제 2 래치단(530)에 제 2 래치의 개수를 늘리면 전력 소모를 줄이면서 높은 정밀도를 구현할 수 있다. 즉, 제 1 래치단(520)의 제 1 래치의 수는 디지털레벨의 정밀도 n비트에 대해 n이 증가함에 따라 2n 개의 지수 함수에 비례하여 증가하기 때문에 높은 정밀도를 구현하기 위해서는 제 1 래치의 수가 많아야 된다. 하지만 입력 트랜지스터 단면적의 비율을 조절한 복수개의 제 2 래치를 제 2 래치단(530)에 추가하면 앞의 제 1 래치단(520)의 추가되는 제 1 래치의 갯수를 최소화하면서 높은 정밀도를 구현할 수 있다.Referring to FIG. 5, the
도 6은 켈리브레이션이 제대로된 상태에서 아날로그 디지털 변환부(320)의 입력단에 램프 신호를 연결했을 때 제 2 래치(531, 532, 533, 534, 535)의 출력을 나타낸 도면이다.FIG. 6 is a diagram showing outputs of the
도 6을 보면 제 2 래치단(530)의 제 2 차동 출력 신호는 5개이고, L5은 제 2 래치단의 래치(531)의 출력 신호 값, L4는 제 2 래치단의 래치(532)의 출력 신호 값, L3는 제 2 래치단의 래치(533)의 출력 신호 값, L2는 제 2 래치단의 래치(534)의 출력 신호 값, L1는 제 2 래치단의 래치(535)의 출력 신호 값이다. 여기서 사용하는 제 2 차동 출력 신호는 모든 제 2 래치의 (+)출력을 사용한다.6, the second differential output signal of the
클록 신호 확인부(330)는 입력받은 램프 신호를 기준으로 5개의 제 2 차동 출력 신호를 동일한 길이의 복수개 구간으로 나누고 기설정 주파수의 클록 신호를 생성하여 각 제 2 차동 출력이 변하는 시점 사이의 간격이 일정한지 여부를 확인한다. 생성된 클록 신호는 동일한 간격으로 '1'과 '0'을 반복한다. 클록 신호 확인부(330)는 생성된 클록 신호를 이용해서 제 2 래치단(530)의 하나의 출력 신호 레벨이 변하는 지점에서 바로 다음 출력 신호 레벨이 변하는 지점까지의 클록의 갯수를 측정한다. 예컨대, 클록 신호 확인부(330)는 L5와 L4출력이 변하는 지점 사이의 클록의 갯수, L4와 L3출력이 변하는 지점 사이의 클록의 갯수, L3와 L2출력이 변하는 지점 사이의 클록의 갯수, L2와 L1출력이 변하는 지점 사이의 클록의 갯수를 각각 측정할 수 있다. 클록 신호 확인부(330)의 동작은 도 7을 참고한다.The clock
도 7은 클록 신호를 생성하고 생성된 클록 신호를 이용해서 제 2 차동 출력 신호를 출력하기 위한 방법을 설명한 도면이다.7 is a diagram illustrating a method for generating a clock signal and outputting a second differential output signal using the generated clock signal.
클록 신호 확인부(330)는 일정 기울기를 가진 램프 신호 입력에 대해서 각 제 2 래치단(530)의 각 차동 출력 신호 레벨이 변하는 시점을 각각 t1, t2, t3, t4, t5로 설정한다. t1, t2, t3, t4, t5로 시점을 설정하면 t1 ~ t2 사이는 sec1, t2 ~ t3 사이는 sec2, t3 ~ t4 사이는 sec3, t4 ~ t5 사이는 sec4로 시간 간격이 구분된다. 여기서, 클록 신호 확인부(330)는 sec1, sec2, sec3, sec4의 길이가 서로 동일한지 여부를 확인하여 각 길이가 서로 동일한 경우 정확한 제 2 차동 출력 신호가 출력된 것을 확인할 수 있다.The clock
클록 신호 확인부(330)는 각 제 2 차동 출력이 변하는 시점 사이의 간격을 기설정 주파수 클록 신호의 갯수로 측정한다. 클록 신호 확인부(330)는 생성한 클록 신호를 이용해서 C1의 값이 변하는 지점 t1에서 L3의 값이 변하는 지점 t3까지의 클록 신호의 개수의 절반과 L5의 값이 변하는 지점 t1에서 L4의 값이 변하는 지점 t2까지의 클록 신호의 갯수를 측정한다. 클록 신호 확인부(330)에서 측정한 클록 신호의 갯수가 동일하면 제대로된 아날로그 디지털 변환기라고 볼 수 있다. 여기서, 제 2 래치단(530)의 출력값인 L5, L4, L3, L2, L1의 값이 변하는 지점은 제 1 클록(540)과 제 2 클록(550) 사이의 지연시간의 길이에 따라 바뀔수 있다. The clock
제 2 클록 위상 변화부(340)는 제 1 클록(540)의 발생시점과 제 2 클록(550)의 발생시점 사이의 위상차를 점점 크도록 조절하거나 점점 작아지도록 조절한다. 제 2 클록 위상 변화부(340)는 제 1 래치단(520)의 차동 출력 신호를 제 2 래치단(530)에 입력할 때 적합한 시점에 입력할 수 있도록 제 2 클록 신호(550)의 입력 시점을 조절한다. 또한, 제 2 클록 위상 변화부(340)는 클록 신호 확인부(330)의 결과값을 받아서 제 2 클록(550) 입력 시점을 조절한다. 제 2 클록 위상 변화부(340)의 동작은 도 8을 참고한다.The second clock
도 8은 제 2 클록 신호(550)의 지연시간 값을 정하기 위한 방법을 설명한 도면이다.FIG. 8 is a diagram for explaining a method for determining the delay time value of the
제 2 클록 위상 변화부(340)는 클록 신호 확인부(330)의 결과값을 받아서 동작한다. 제 2 클록 위상 변화부(340)는 클록 신호 확인부(330)의 결과값에 따라 sec1, sec2, sec3, sec4의 길이가 서로 동일한지 여부를 확인해서 동일하면 그대로 제 2 클록 신호(550)을 출력하고 동일하지 않다면 도 8의 과정을 통해 제 2 클록 신호(550)의 입력시간을 조절한다.The second clock
도 8을 보면, 제 2 클록 위상 변화부(340)는 제 1 클록(540)이 생성된 시점에서 제 2 클록(550)이 생성되기 전까지 지연시간을 길게(810) 하면 제 2 래치단(530)의 래치(532)의 출력값 L4가 제 2 래치단(530) 래치(532)의 출력 신호 레벨이 변하는 시점 t2보다 더 빠르게 변하게 된다. 또한 제 2 래치단(530) 래치(534)의 출력값 L2가 제 2 래치단(530)의 래치(534)의 출력 신호 레벨이 변하는 시점 t4보다 더 늦게 변하게 된다. 여기서 L4와 L2의 동작은 L3을 중심으로 대칭적으로 변한다.Referring to FIG. 8, when the
제 2 클록 위상 변화부(340)는 제 1 클록 신호(540)가 생성된 시점에서 제 2 클록 신호(550)가 생성되기 전까지 지연시간을 짧게(820)하면 제 2 래치단(530)의 래치(532)의 출력값 L4가 제 2 래치단(530) 래치(532)의 출력 신호 레벨이 변하는 시점 t2보다 더 늦게 변하게 된다. 또한 제 2 래치단(530) 래치(534)의 출력값 L2가 제 2 래치단(530)의 래치(534)의 출력 신호 레벨이 변하는 시점 t4보다 더 빠르게 변하게 된다. 여기서 L4와 L2의 동작은 L3을 중심으로 대칭적으로 변한다.The second clock
제 2 클록 위상 변화부(340)는 제 1 클록 신호가(540) 생성된 시점에서 제 2 클록 신호(550)가 생성되기 전까지 지연시간을 길게 잡았다가 짧게 줄여가면서 하나의 제 2 차동 출력 신호가 발생하는 시작 지점과 바로 다음 제 2 차동 출력 신호가 발생하는 지점까지의 거리가 동일하도록 조절한다. 즉, 제 2 클록 위상 변화부(340)는 클록 신호 확인부(330)에서 생성한 클록 신호를 이용하여 L5값이 변하는 지점, L4 값이 변하는 지점, L3 값이 변하는 지점, L2 값이 변하는 지점, L1 값이 변하는 지점 사이의 클록 신호의 개수가 동일하도록 제 1 클록 신호(540)가 생성된 시점에서 제 2 클록 신호(550)가 생성되는 시점 사이의 지연시간을 길게 잡았다가 짧게 줄여가면서 조절한다. 위의 과정을 반복적으로 수행하면서 가장 적합한 지연 시간을 찾을 수 있다.The second clock
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The foregoing description is merely illustrative of the technical idea of the present embodiment, and various modifications and changes may be made to those skilled in the art without departing from the essential characteristics of the embodiments. Therefore, the present embodiments are to be construed as illustrative rather than restrictive, and the scope of the technical idea of the present embodiment is not limited by these embodiments. The scope of protection of the present embodiment should be construed according to the following claims, and all technical ideas within the scope of equivalents thereof should be construed as being included in the scope of the present invention.
110 : 기준 전압 생성부 120 : 제 1 래치열
130 : 제 2 래치열 140 : 제 1 클록
150 : 제 2 클록 310 : 램프신호 생성부
320 : 아날로그 디지털 변환부 330 : 클록 신호 확인부
340 : 제 2 클록 위상 변화부 510 : 기준 전압 생성부
520 : 제 1 래치단 530 : 제 2 래치단
540 : 제 1 클록 신호 550 : 제 2 클록 신호110: Reference voltage generator 120:
130: second latch column 140: first clock
150: second clock 310: ramp signal generator
320: analog-to-digital conversion unit 330: clock signal verification unit
340: second clock phase changing unit 510: reference voltage generating unit
520: first latch stage 530: second latch stage
540: first clock signal 550: second clock signal
Claims (3)
기설정 기울기의 램프 신호를 생성하는 램프 신호 생성부;
복수개의 제 1 래치를 구비하고, 각 제 1 래치는 상기 아날로그 신호에 대응되는 아날로그 입력 전압 및 각 기준 전압을 입력받고 제 1 클록에 따라 두 전압 차이를 증폭하여 제 1 차동 (+)출력과 제 1 차동 (-)출력을 출력하는 제 1 래치단;
복수 개의 제 2 래치를 구비하고, 하나의 제 1 래치의 차동출력을 각각 (+),(-)입력단으로 입력받는 제 2 래치 및 어느 하나의 제 1 래치의 제 1 차동 (-)출력과 상기 제 1 래치의 기준전압과 인접한 낮은 기준전압을 수신하는 인접 제 1 래치의 제 1 차동 (+)출력을 각각 (+),(-)단자로 입력받는 제 2 래치를 포함하는 제 2 래치단;
입력받은 상기 램프 신호를 기준으로 복수개의 제 2 차동 출력 신호를 동일한 길이의 복수개 구간으로 나누고 기설정 주파수의 클록 신호를 생성하여 각 제 2 차동 출력이 변하는 시점 사이의 간격이 일정한지 여부를 확인하는 클록 신호 확인부; 및
상기 클록 신호 확인부에서 클록 개수 확인 값을 수신하고 상기 제 1 클록에 대비하여 상기 제 2 클록의 지연시간 값을 반복 조절해서 상기 제 2 클록을 생성하는 제 2 클록 위상 변화부
를 포함하는 아날로그 디지털 변환기.An apparatus for converting an analog signal into a digital signal,
A ramp signal generator for generating a ramp signal of a predetermined slope;
The first latch includes a plurality of first latches, each of the first latches receives an analog input voltage corresponding to the analog signal and each reference voltage, amplifies two voltage differences according to the first clock to generate a first differential (+ A first latch stage for outputting a first differential (-) output;
A second latch having a plurality of second latches and receiving the differential outputs of one first latch at the (+) and (-) input terminals, a first differential (-) output of any one of the first latches, A second latch stage including a second latch receiving a first differential (+) output of a first adjacent latch receiving a low reference voltage adjacent to a reference voltage of the first latch to the (+) and (-) terminals, respectively;
A plurality of second differential output signals are divided into a plurality of sections having the same length based on the received ramp signal and a clock signal having a predetermined frequency is generated to check whether the interval between the times when the respective second differential outputs are changed is constant A clock signal verifying unit; And
And a second clock phase change unit for receiving the clock count confirmation value from the clock signal check unit and generating the second clock by repeatedly adjusting the delay time value of the second clock with respect to the first clock,
/ RTI >
상기 클록 신호 확인부는 상기 제 2 차동 출력이 변하는 시점 사이의 간격을 상기 생성한 클록 신호의 개수로 측정하는것을 특징으로 포함하는 아날로그 디지털 변환기. The method according to claim 1,
Wherein the clock signal verifying unit measures the interval between the time when the second differential output changes and the number of the clock signals generated.
상기 제 2 클록 위상 변화부는 상기 제 1 클록의 발생시점과 상기 제 2 클록의 발생시점 사이의 위상차를 점점 크도록 조절하거나 점점 작아지도록 조절하는것을 특징으로 포함하는 아날로그 디지털 변환기.
The method according to claim 1,
Wherein the second clock phase changing unit adjusts the phase difference between the generation point of the first clock and the generation point of the second clock so as to be gradually increased or decreased.
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