KR20150049712A - Package substrate having vertical interposer, method of fabricating the same, and stack package using the package substrate - Google Patents

Package substrate having vertical interposer, method of fabricating the same, and stack package using the package substrate Download PDF

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Abstract

The package substrate comprises: a substrate body; an upper wiring layer disposed on the upper side of the substrate body; and a plurality of vertical interposers spaced apart from each other on the wiring layer. Each of the vertical interposers includes: an interposer body; and a conductive layer penetrating the interposer body in the vertical direction.

Description

수직 인터포저를 갖는 패키지 기판과 그 제조방법 및 이를 이용한 스택 패키지{Package substrate having vertical interposer, method of fabricating the same, and stack package using the package substrate}[0001] The present invention relates to a package substrate having a vertical interposer, a manufacturing method thereof, and a stack package using the same,

본 출원은 반도체 패키지에 관한 것으로서, 특히 수직 인터포저를 갖는 패키지 기판과 그 제조방법 및 이를 이용한 스택 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a package substrate having a vertical interposer, a manufacturing method thereof, and a stack package using the package substrate.

최근 전자 제품의 소형화, 고성능화, 및 휴대용 모바일 제품의 수요 증가에 따라 초소형 대용량이 반도체 메모리에 대한 요구가 증대되고 있다. 일반적으로 반도체 메모리의 저장 용량을 증대시키는 방법으로서, 반도체 메모리 칩의 집적도를 증가시키는 방법과, 하나의 반도체 패키지 내에부에 여러개의 반도체 메모리 칩들을 실장하여 조립하는 방법이 있다. 전자의 경우 많은 노력, 자본, 및 시간이 소요되지만, 후자의 경우는 패키징(packaging)하는 방법만을 변경하여 손쉽게 구현할 수 있다. 또한 후자의 경우 전자보다 소요 자본, 연구 개발의 노력, 및 개발 시간 측면에서 많은 장점들이 있다. 이에 따라 하나의 반도체 패키지에 여러개의 반도체 칩들을 실장하는 멀티 칩 패키지(MCP; Multi Chip Package)에 대한 적용 범위가 점점 넓어지고 있는 추세이다.BACKGROUND ART [0002] With the recent miniaturization of electronic products, high performance, and demand for portable mobile products, demand for ultra-small and large-capacity semiconductor memories is increasing. In general, as a method of increasing the storage capacity of a semiconductor memory, there is a method of increasing the degree of integration of the semiconductor memory chip and a method of assembling and mounting a plurality of semiconductor memory chips in one semiconductor package. In the former case, it takes a lot of effort, capital, and time, but in the latter case, it can be easily implemented by changing only the packaging method. In the latter case, there are many advantages over the former in terms of required capital, R & D effort, and development time. Accordingly, the application range of a multi chip package (MCP) for mounting a plurality of semiconductor chips in one semiconductor package is increasing.

하나의 반도체 패키지 내부에 복수개의 반도체 칩들을 실장하는 방법은 다양하게 있을 수 있지만, 소형화를 추구하는 전자 제품의 특성으로 인하여 대부분의 반도체 메모리 제조업체들은 반도체 칩들을 수직으로 쌓아서 패키징하는 스택 패키지(stack package) 형태를 선호하고 있다. 스택 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산의 용이함 등의 이점이 있다.There are various ways to mount a plurality of semiconductor chips in one semiconductor package. However, due to the characteristics of electronic products that are pursuing miniaturization, most semiconductor memory manufacturers stack packages vertically stacking semiconductor chips ). Stack package technology is a simplified process that can lower the manufacturing cost of a package and has advantages such as ease of mass production.

일반적으로 이와 같은 스택 패키지 형성을 위해 기판 위에 수직 방향으로 적층되는 반도체 칩들은 반도체 칩의 활성층 표면이 상방을 향하는 페이스-업(face-up) 형태로 배치된다. 이에 따라 본딩 패드는 반도체 칩의 상부면에 배치되고, 이 본딩 패드에 접속되는 와이어를 통해 반도체 칩은 다른 반도체 칩 또는 기판에 전기적으로 연결된다. 그런데 이 경우 얇은 두께의 반도체 칩들이 적층됨에 따라 상방으로의 휘어짐이 가중되고, 그 결과 반도체 칩들이 적층된 구조물 전체가 위로 휘어지는 문제가 발생된다. 이로 인해 와이어가 노출되거나 상부에 배치되는 반도체 칩들 손상될 수 있는데, 이와 같은 현상을 억제하기 위해서는 몰드층이 충분한 두께로 형성되어야 한다. 이와 같은 몰드층의 두께 제약으로 인해 스택 패키지의 전체 두께를 감소시키는데 한계가 있다.Generally, in order to form such a stack package, semiconductor chips stacked in a vertical direction on a substrate are disposed in a face-up form in which the active layer surface of the semiconductor chip faces upward. Accordingly, the bonding pads are disposed on the upper surface of the semiconductor chip, and the semiconductor chip is electrically connected to another semiconductor chip or substrate through the wire connected to the bonding pads. However, in this case, as the thin semiconductor chips are stacked, the upward warping is increased, and as a result, the entire structure in which the semiconductor chips are laminated is bent upward. As a result, the wires may be exposed or the semiconductor chips disposed thereon may be damaged. To suppress such a phenomenon, the mold layer must be formed to a sufficient thickness. Such a limitation of the thickness of the mold layer has a limitation in reducing the overall thickness of the stack package.

본 발명이 해결하고자 하는 과제는, 기판과 반도체 칩들 사이의 전기적 연결을 위한 수직 인터포저를 갖는 패키지 기판 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a package substrate having a vertical interposer for electrical connection between a substrate and semiconductor chips and a manufacturing method thereof.

본 발명이 해결하고자 하는 다른 과제는, 이와 같은 패키지 기판을 이용하여 반도체 칩의 휘어지더라도 전체 두께를 감소시킬 수 있는 스택 패키지를 제공하는 것이다.Another object of the present invention is to provide a stack package capable of reducing the overall thickness even when the semiconductor chip is bent using such a package substrate.

일 예에 다른 패키지 기판은, 기판 몸체와, 기판 몸체의 상부면에 배치되는 상부 배선층과, 그리고 배선층 위에서 상호 이격되도록 배치되는 복수개의 수직 인터포저들을 포함하며, 복수개의 수직 인터포저들의 각각은, 인터포저 바디와, 인터포저 바디를 수직 방향으로 관통하는 도전층을 포함한다.In one example, the other package substrate comprises a substrate body, an upper wiring layer disposed on an upper surface of the substrate body, and a plurality of vertical interposers spaced apart from each other on the wiring layer, An interposer body, and a conductive layer vertically penetrating the interposer body.

일 예에서, 복수개의 수직 인터포저들은 서로 다른 높이를 가질 수 있다.In one example, the plurality of vertical interposers may have different heights.

일 예에서, 인터포저 바디는 실리콘 재질로 이루어질 수 있다.In one example, the interposer body may be made of a silicon material.

일 예에서, 인터포저 바디는 사각 단면을 갖는 기둥 형태로 이루어질 수 있다.In one example, the interposer body may be in the form of a column with a square cross section.

일 예에서, 도전층은 적어도 하나의 금속층을 포함할 수 있다.In one example, the conductive layer may comprise at least one metal layer.

일 예에서, 도전층은 원형의 단면을 갖는 기둥 형태로 이루어질 수 있다.In one example, the conductive layer may be in the form of a column having a circular cross section.

일 예에서, 기판 몸체 위에 배치되는 더미 칩을 더 포함할 수 있다. 이 경우 수직 인터포저들 중 더미 칩에 가장 가까운 수직 인터포저의 높이는, 수직 인터포저의 상부면의 수평 레벨이 더미 칩의 상부면의 수평 레벨보다 적어도 같거나 더 아래에 위치하는 높이일 수 있다.In one example, it may further comprise a dummy chip disposed over the substrate body. In this case, the height of the vertical interposer closest to the dummy chip in the vertical interposers may be a height at which the horizontal level of the upper surface of the vertical interposer is at least equal to or lower than the horizontal level of the upper surface of the dummy chip.

일 예에서, 복수개의 수직 인터포저들 중 상호 인접한 수직 인터포저들의 높이 차이는 적층되는 칩의 두께와 실질적으로 동일할 수 있다.In one example, the height difference between adjacent vertical interposers of the plurality of vertical interposers may be substantially equal to the thickness of the stacked chips.

일 예에서, 복수개의 수직 인터포저들 중 상호 인접한 수직 인터포저들의 높이 차이는 적층되는 칩의 두께보다 작을 수 있다.In one example, the height difference of mutually adjacent vertical interposers among the plurality of vertical interposers may be less than the thickness of the stacked chips.

일 예에 따른 패키지 기판 제조방법은, 상부면에 상부 배선층을 갖는 기판 몸체를 준비하는 단계와, 인터포저 바디와, 인터포저 바디를 수직 방향으로 관통하는 도전층으로 이루어지는 복수개의 수직 인터포저들을 준비하는 단계와, 그리고 복수개의 수직 인터포저들을 상부 배선층에 부착시키는 단계를 포함한다.A method of manufacturing a package substrate according to an exemplary embodiment includes preparing a substrate body having an upper wiring layer on an upper surface thereof, preparing a plurality of vertical interposers including an interposer body and a conductive layer vertically penetrating the interposer body And attaching a plurality of vertical interposers to the upper wiring layer.

일 예에서, 복수개의 수직 인터포저들을 준비하는 단계는, 실리콘 웨이퍼를 관통하는 도전층들을 형성하는 단계와, 도전층들이 형성된 실리콘 웨이퍼를 경사지게 그라인딩하는 단계와, 그리고 그라인딩된 실리콘 웨이퍼를 구획별로 분리하여 도전층들 중 적어도 하나가 내재된 수직 인터포저를 형성하는 단계를 포함한다.In one example, the step of preparing a plurality of vertical interposers comprises the steps of forming conductive layers through the silicon wafer, tilting the silicon wafer with the conductive layers formed thereon, and grinding the ground silicon wafer Thereby forming a vertical interposer in which at least one of the conductive layers is embedded.

일 예에서, 기판 몸체 위에 더미 칩을 부착시키는 단계를 더 포함할 수 있다. 이 경우 복수개의 수직 인터포저들을 상부 배선층에 부착시키는 단계는, 더미 칩에 가까울수록 가장 작은 높이의 수직 인터포저를 부착시키고, 더미 칩에서 멀어질수록 점점 큰 높이의 수직 인터포저들을 부착시켜 수행할 수 있다.In one example, the method may further include attaching a dummy chip on the substrate body. In this case, the step of attaching the plurality of vertical interposers to the upper wiring layer may be performed by attaching the vertical interposer having the smallest height as the dummy chip is closer to the dummy chip and attaching vertical interposers having a height as increasingly farther from the dummy chip .

일 예에 따른 스택 패키지는, 상부면에 상부 배선층을 갖는 기판 몸체 위에 인터포저 바디와, 인터포저 바디를 수직 방향을 관통하는 도전층으로 이루어지는 수직 인터포저가 복수개 배치된 패키지 기판과, 기판 몸체 위에서 수직 방향으로 적층되되, 페이스 다운 방식으로 적층되어 아래 방향을 향해 노출되는 패드가 수직 인터포저의 도전층과 전기적으로 연결되도록 배치되는 복수개의 칩들과, 그리고 패키지 기판 위에서 복수개의 칩들을 덮는 몰딩층을 포함한다.A stack package according to an exemplary embodiment includes a package substrate on which a plurality of vertical interposers each comprising an interposer body and a conductive layer penetrating the interposer body in a vertical direction are disposed on a substrate body having an upper wiring layer on an upper surface thereof, A plurality of chips stacked in a vertical direction, stacked in a face down manner and arranged such that a pad exposed downward is electrically connected to a conductive layer of a vertical interposer, and a molding layer covering a plurality of chips on the package substrate .

일 예에서, 복수개의 칩들은 계단 형태로 적층될 수 있다.In one example, a plurality of chips may be stacked in a stepped fashion.

일 예에서, 기판 몸체 위에 배치되는 더미 칩을 더 포함하고, 복수개의 칩들은 더미 칩 위에서 수직 방향으로 적층될 수 있다. 이 경우 수직 인터포저들 중 더미 칩에 가장 가까운 수직 인터포저의 높이는, 수직 인터포저의 상부면의 수평 레벨이 더미 칩의 상부면의 수평 레벨보다 적어도 같거나 더 아래에 위치하는 높이일 수 있다.In one example, the device further includes a dummy chip disposed on the substrate body, wherein the plurality of chips can be stacked vertically on the dummy chip. In this case, the height of the vertical interposer closest to the dummy chip in the vertical interposers may be a height at which the horizontal level of the upper surface of the vertical interposer is at least equal to or lower than the horizontal level of the upper surface of the dummy chip.

일 예에서, 복수개의 수직 인터포저들은 서로 다른 높이를 가질 수 있다.In one example, the plurality of vertical interposers may have different heights.

일 예에서, 패드와 수직 인터포저의 도전층은 직접 컨택될 수 있다.In one example, the conductive layer of the pad and the vertical interposer can be directly contacted.

본 예에 따르면, 칩들을 페이스 다운 형식으로 적층하여 칩의 휘어짐이 하부 방향을 향하도록 하고 와이어가 아닌 패드와 수직 인터포저를 이용한 전기적 신호 통로를 형성함으로써, 최상부 칩 위의 몰드층의 두께를 칩의 휘어짐이나 와이어와 관계 없이 충분히 얇은 두께로 형성하여 전체 패키지 두께를 감소시킬 수 있다는 이점이 제공된다.According to this example, by stacking chips in face-down fashion so that the warp of the chip is directed downward, and an electrical signal path is formed by using a pad and a vertical interposer instead of a wire, It is possible to reduce the thickness of the entire package by forming a sufficiently thin thickness irrespective of the warp or the wire.

도 1은 일 예에 따른 수직 인터포저를 갖는 패키지 기판을 나타내 보인 단면도이다.
도 2는 도 1의 수직 인터포저를 나타내 보인 사시도이다.
도 3은 도 2의 선 III-III'를 따라 절단하여 나타내 보인 사시도이다.
도 4 내지 도 8은 도 1의 수직 인터포저를 갖는 패키지 기판의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
도 9는 일 예에 따른 스택 패키지를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a package substrate having a vertical interposer according to an example.
2 is a perspective view of the vertical interposer of FIG.
3 is a perspective view cut along the line III-III 'of FIG.
FIGS. 4 to 8 are views for explaining a method of manufacturing a package substrate having the vertical interposer of FIG.
9 is a cross-sectional view illustrating a stack package according to an example.

도 1은 일 예에 따른 수직 인터포저를 갖는 패키지 기판을 나타내 보인 단면도이다. 그리고 도 2는 도 1의 수직 인터포저를 나타내 보인 사시도이며, 도 3은 도 2의 선 III-III'를 따라 절단하여 나타내 보인 사시도이다. 먼저 도 1을 참조하면, 패키지 기판(100)은, 상부면(111) 및 하부면(112)을 갖는 기판 몸체(110)를 포함한다. 기판 몸체(110)의 상부면에는 상부 배선층(120) 및 절연층(130)이 배치된다. 본 예에서 상부 배선층(120)은 기판 몸체(110)의 양 측면에 상호 이격되게 배치되지만, 이는 단지 하나의 예로서 적층되는 칩의 구조나 적층되는 구조에 따라 다양한 형태로 배치될 수 있다. 상부 배선층(120)은 기판 몸체(110)를 관통하는 비아(150)를 통해 하부 배선층(140)과 전기적으로 연결된다. 비록 도면에 나타내지는 않았지만 기판 몸체(110) 내에는 복수개의 연결 배선층들 및 비아들이 배치되어, 이 연결 배선층들 및 비아들을 통해 상부 배선층(120)과 하부 배선층(140)이 전기적으로 연결될 수도 있다. 기판 몸체(110)의 일정 영역 위에 배치되는 절연층(130) 위에는 더미 칩(160)이 부착된다. 더미 칩(160)은 접착제(162)에 의해 절연층(130)에 부착된다. 더미 칩(160)은 적층되는 칩들의 높이를 조절하기 위한 것이다.1 is a cross-sectional view illustrating a package substrate having a vertical interposer according to an example. FIG. 2 is a perspective view showing the vertical interposer of FIG. 1, and FIG. 3 is a perspective view of the vertical interposer taken along the line III-III 'of FIG. Referring first to FIG. 1, a package substrate 100 includes a substrate body 110 having an upper surface 111 and a lower surface 112. An upper wiring layer 120 and an insulating layer 130 are disposed on the upper surface of the substrate body 110. In this example, the upper wiring layers 120 are disposed to be spaced apart from each other on both sides of the substrate body 110, but they may be arranged in various forms depending on the structure of the stacked chips or the stacked structure as an example. The upper wiring layer 120 is electrically connected to the lower wiring layer 140 through the vias 150 passing through the substrate body 110. Although not shown in the drawing, a plurality of interconnecting wiring layers and vias may be disposed in the substrate body 110, and the upper interconnect layer 120 and the lower interconnect layer 140 may be electrically connected through the interconnecting interconnect layers and the vias. A dummy chip 160 is attached on the insulating layer 130 disposed on a certain region of the substrate body 110. The dummy chip 160 is attached to the insulating layer 130 by an adhesive 162. The dummy chip 160 is for adjusting the height of the chips to be stacked.

상부 배선층(120) 위에는 제1 수직 인터포저 그룹(210) 및 제2 수직 인터포저 그룹(220)이 배치된다. 구체적으로 도면에서 우측에 배치되는 상부 배선층(120) 위에는 서로 다른 높이의 제1 수직 인터포저들(211, 212, 213, 214)로 이루어지는 제1 수직 인터포저 그룹(210)이 배치된다. 일 예에서 제1 수직 인터포저들(211, 212, 213, 214)은 수평 방향으로 상호 일정 간격 이격되도록 배치된다. 제1 수직 인터포저들(211, 212, 213, 214)의 수평 방향으로의 이격 간격은 적층되는 칩들의 크기 또는 그 적층 구조에 따라 결정될 수 있다. 다른 예에서 제1 수직 인터포저들(211, 212, 213, 214)은 수평 방향으로 그 측면이 상호 접촉되도록 배치될 수도 있다. 제1 수직 인터포저들(211, 212, 213, 214)은 서로 다른 높이를 갖는다. 제1 수직 인터포저들(211, 212, 213, 214) 중 더미 칩(160)에서 가장 가까운 제1 수직 인터포저(211)의 높이가 가장 낮다. 그리고 더미 칩(160)으로부터 멀어질수록 제1 수직 인터포저들의 높이는 점점 높아져서 더미 칩(160)에서 가장 먼 제1 수직 인터포저(214)는 가장 큰 높이를 갖는다. 가장 낮은 높이의 제1 수직 인터포저(211)의 높이는, 제1 수직 인터포저(211)의 상부면의 수평 레벨이 더미 칩(160)의 상부면의 수평 레벨보다 적어도 같거나 더 아래에 위치하는 높이이다. 나머지 제1 수직 인터포저들(212, 213, 214)의 각각의 높이는 적층되는 칩의 두께에 따라 결정될 수 있다. 일 예에서 제1 수직 인터포저들(211, 212, 213, 214)의 각각의 높이 차이는 적층되는 칩의 두께와 실질적으로 일치하거나, 적층되는 칩의 두께보다 작을 수도 있다.On the upper wiring layer 120, a first vertical interposer group 210 and a second vertical interposer group 220 are disposed. Specifically, a first vertical interposer group 210 including first vertical interposers 211, 212, 213, and 214 having different heights is disposed on the upper wiring layer 120 disposed on the right side in the drawing. In one example, the first vertical interposers 211, 212, 213, and 214 are spaced apart from each other in the horizontal direction. The horizontal spacing of the first vertical interposers 211, 212, 213, 214 may be determined according to the size of the chips to be stacked or the stacking structure thereof. In another example, the first vertical interposers 211, 212, 213, 214 may be arranged such that their sides are in mutual contact in the horizontal direction. The first vertical interposers 211, 212, 213, 214 have different heights. The height of the first vertical interposer 211 closest to the dummy chip 160 among the first vertical interposers 211, 212, 213, and 214 is the lowest. As the distance from the dummy chip 160 increases, the height of the first vertical interposers gradually increases, and the first vertical interposer 214 farthest from the dummy chip 160 has the largest height. The height of the first vertical interposer 211 of the lowest height is such that the horizontal level of the upper surface of the first vertical interposer 211 is at least equal to or lower than the horizontal level of the upper surface of the dummy chip 160 Height. The height of each of the remaining first vertical interposers 212, 213, and 214 may be determined according to the thickness of the chips to be stacked. In one example, the height difference of each of the first vertical interposers 211, 212, 213, 214 may be substantially equal to or less than the thickness of the stacked chip.

도면에서 좌측에 배치되는 상부 배선층(120) 위에는 서로 다른 높이의 제2 수직 인터포저들(221, 222, 223, 224)로 이루어지는 제2 수직 인터포저 그룹(220)이 배치된다. 일 예에서 제2 수직 인터포저들(221, 222, 223, 224)은 수평 방향으로 상호 일정 간격 이격되도록 배치된다. 제2 수직 인터포저들(221, 222, 223, 224)의 수평 방향으로의 이격 간격은 적층되는 칩들의 크기 또는 그 적층 구조에 따라 결정될 수 있다. 다른 예에서 제2 수직 인터포저들(221, 222, 223, 224)은 수평 방향으로 그 측면이 상호 접촉되도록 배치될 수도 있다. 제2 수직 인터포저들(221, 222, 223, 224)은 서로 다른 높이를 갖는다. 제2 수직 인터포저들(221, 222, 223, 224) 중 더미 칩(160)에서 가장 가까운 제2 수직 인터포저(221)의 높이가 가장 낮다. 그리고 더미 칩(160)으로부터 멀어질수록 그 높이는 점점 높아져서 더미 칩(160)에서 가장 먼 제2 수직 인터포저(224)는 가장 큰 높이를 갖는다. 가장 낮은 높이의 제2 수직 인터포저(221)의 높이는, 제2 수직 인터포저(221)의 상부면의 수평 레벨이 가장 높은 제1 수직 인터포저(214)의 상부면의 수평 레벨보다 위에 위치하는 높이이다. 나머지 제2 수직 인터포저들(222, 223, 224)의 각각의 높이는 적층되는 칩의 두께에 따라 결정될 수 있다. 일 예에서 제2 수직 인터포저들(221, 222, 223, 224)의 각각의 높이 차이는 적층되는 칩의 두께와 실질적으로 일치하거나, 적층되는 칩의 두께보다 작을 수도 있다.A second vertical interposer group 220 including second vertical interposers 221, 222, 223, and 224 having different heights is disposed on the upper wiring layer 120 disposed on the left side in the drawing. In one example, the second vertical interposers 221, 222, 223, and 224 are spaced apart from each other in the horizontal direction. The horizontal spacing distance of the second vertical interposers 221, 222, 223, and 224 may be determined according to the size of the chips to be stacked or the stacking structure thereof. In another example, the second vertical interposers 221, 222, 223, and 224 may be arranged such that their sides are in mutual contact in the horizontal direction. The second vertical interposers 221, 222, 223, and 224 have different heights. The height of the second vertical interposer 221 closest to the dummy chip 160 among the second vertical interposers 221, 222, 223, and 224 is the lowest. The height of the second vertical interposer 224, which is farthest from the dummy chip 160, becomes the highest as the distance from the dummy chip 160 increases. The height of the second vertical interposer 221 of the lowest height is higher than the horizontal level of the upper surface of the first vertical interposer 214 where the horizontal level of the upper surface of the second vertical interposer 221 is the highest Height. The height of each of the remaining second vertical interposers 222, 223, and 224 may be determined according to the thickness of the chips to be stacked. In one example, the height difference of each of the second vertical interposers 221, 222, 223, and 224 may be substantially equal to or less than the thickness of the stacked chip.

도 2 및 도 3에 나타낸 바와 같이, 제1 수직 인터포저(214)는, 사각 기둥 형태의 인터포저 바디(202) 내부에 원기둥 형태로 도전층(204)이 배치되는 구조를 갖는다. 나머지 제1 수직 인터포저들(212, 213, 214)의 각각과 제2 수직 인터포저들(221, 222, 223, 224)의 각각은 제1 수직 인터포저(214)와 동일한 내부 구조를 가지며, 따라서 나머지 수직 인터포저들의 내부 구조에 대한 중복된 설명은 생략하기로 한다. 본 예에서 인터포저 바디(202)는 사각 단면을 갖는 기둥 형태이지만, 이는 단지 일 예로서 사각이 아닌 다른 형상의 단면을 갖는 기둥 형태일 수도 있다. 일 예에서 인터포저 바디(202)는 실리콘 재질로 이루어지지만 이에 한정되는 것은 아니다. 도전층(204)은 인터포저 바디(202)의 상부면으로부터 하부면까지 인터포저 바디(202)를 관통하며, 이에 따라 도전층(204)의 상부 단면 및 하부 단면은 인터포저 바디(202)의 상부면 및 하부면에서 각각 노출된다. 도전층(204)은 전기적 신호의 이동 경로를 제공하기 위한 것이며, 이에 따라 적어도 하나의 금속층을 포함할 수 있다. 일 예에서 도전층(204)은 구리(Cu)층을 포함할 수 있다. 본 예에서 도전층(204)은 원형의 단면을 갖는 기둥 형태이지만, 이는 단지 일 예로서 원형이 아닌 다른 형상의 단면을 갖는 기둥 형태일 수도 있다. 비록 도면에 나타내지는 않았지만, 도전층(204)과 인터포저 바디(202)의 접합 부분에는 절연층 및 배리어층 중 적어도 어느 하나가 배치될 수도 있다.2 and 3, the first vertical interposer 214 has a structure in which the conductive layer 204 is arranged in a cylindrical shape inside the interposer body 202 in the shape of a quadrangular prism. Each of the remaining first vertical interposers 212, 213 and 214 and each of the second vertical interposers 221, 222, 223 and 224 has the same internal structure as the first vertical interposer 214, Therefore, redundant description of the internal structure of the remaining vertical interposers will be omitted. In this example, the interposer body 202 is in the form of a column with a square cross-section, but it may also be in the form of a column having a cross-section other than a square, for example. In one example, the interposer body 202 is made of silicon but is not limited thereto. The conductive layer 204 passes through the interposer body 202 from the top surface to the bottom surface of the interposer body 202 such that the top and bottom cross- And exposed on the upper surface and the lower surface, respectively. The conductive layer 204 is intended to provide a path for electrical signal travel and may thus comprise at least one metal layer. In one example, the conductive layer 204 may comprise a copper (Cu) layer. In this example, the conductive layer 204 is in the form of a column having a circular cross-section, but it may be in the form of a column having a cross-section other than a circular shape as an example. Although not shown in the drawing, at least one of the insulating layer and the barrier layer may be disposed at a junction between the conductive layer 204 and the interposer body 202. [

도 4 내지 도 8은 일 예에 따른 수직 인터포저를 갖는 패키지 기판의 제조방법을 설명하기 위해 나타내 보인 도면들이다. 도 6 및 도 8은 각각 도 5 및 도 7의 선 VI-VI' 및 IIX-IIX'를 따라 절단하여 나타내 보인 단면도들이다. 먼저 도 4에 나타낸 바와 같이, 상부 배선층(120), 하부 배선층(140), 및 더미 칩(160)이 기판 몸체(110)에 형성된 구조체를 형성한다. 이와 같은 구조체를 형성하기 위한 방법의 일 예로서, 먼저 상부면(111) 및 하부면(112)을 갖는 기판 몸체(110) 내에 기판 몸체(110)를 수직 방향으로 관통하는 비아(150)를 형성한다. 기판 몸체(110)의 상부면(111) 위에 절연층(130)을 형성한다. 절연층(130)의 일부를 제거하여 기판 몸체(110)의 상부면(111) 일부와 비아(150)의 상부면을 노출시키는 개구부를 형성한다. 절연층(130)이 갖는 개구부 내에 상부 배선층(120)을 형성한다. 비아(150)의 하부면에는 하부 배선층(140)을 형성한다. 절연층(130) 위에는 접착제(162)를 이용하여 더미 칩(160)을 부착시킨다.FIGS. 4 to 8 are views illustrating a method of manufacturing a package substrate having a vertical interposer according to an exemplary embodiment of the present invention. FIGS. 6 and 8 are cross-sectional views taken along lines VI-VI 'and IIX-IIX' of FIGS. 5 and 7, respectively. The upper wiring layer 120, the lower wiring layer 140, and the dummy chip 160 are formed on the substrate body 110, as shown in FIG. As an example of a method for forming such a structure, a via 150 for vertically penetrating the substrate body 110 is first formed in a substrate body 110 having an upper surface 111 and a lower surface 112 do. An insulating layer 130 is formed on the upper surface 111 of the substrate body 110. A portion of the insulating layer 130 is removed to form an opening exposing a portion of the upper surface 111 of the substrate body 110 and the upper surface of the via 150. The upper wiring layer 120 is formed in the opening of the insulating layer 130. A lower wiring layer 140 is formed on the lower surface of the via 150. On the insulating layer 130, a dummy chip 160 is attached using an adhesive 162.

다음에 도 5 및 도 6에 나타낸 바와 같이, 서로 다른 높이를 갖는 복수개의 수직 인터포저들을 준비하기 위해, 인터포저 바디(510)에 실리콘 웨이퍼(510)를 관통하는 도전층(520)들을 형성한다. 일 예에서 인터포저 바디(510)는 실리콘 웨이퍼일 수 있다. 인터포저 바디(510)는 제1 두께(H1)를 갖는다. 일 예에서 도전층(520)의 형성은 관통전극(TSV; Through Silicon Via) 형성방법을 사용하여 형성할 수 있다. 이 과정의 일 예를 설명하면, 먼저 제1 두께(H1)보다 두꺼운 실리콘 웨이퍼에 제1 두께(H1)보다 큰 깊이의 트랜치들을 형성한다. 다음에 트랜치들 내부를 금속층으로 채워 상부면이 노출된 도전층(520)을 형성한다. 이때 도전층(520)들은, 도면에서 점선으로 나타낸 바와 같이, 실리콘 웨이퍼의 표면에서 매트릭스 형태로 배열되도록 한다. 다음에 도전층(520)의 하부면이 노출되도록 실리콘 웨이퍼의 하부를 제거하여 실리콘 웨이퍼가 제1 두께(H1)를 갖도록 한다. 실리콘 웨이퍼 하부의 제거는 그라인딩(grinding) 과정을 통해 수행할 수 있다.Next, as shown in FIGS. 5 and 6, conductive layers 520 are formed through the silicon wafer 510 in the interposer body 510 to prepare a plurality of vertical interposers having different heights . In one example, the interposer body 510 may be a silicon wafer. The interposer body 510 has a first thickness H1. In one example, the conductive layer 520 may be formed using a through silicon via (TSV) method. An example of this process is as follows: First, trenches having a depth larger than the first thickness H1 are formed on a silicon wafer having a thickness larger than the first thickness H1. Next, the inside of the trenches is filled with a metal layer to form a conductive layer 520 having an exposed upper surface. At this time, the conductive layers 520 are arranged in a matrix form on the surface of the silicon wafer, as indicated by the dotted line in the drawing. Next, the lower portion of the silicon wafer is removed so that the lower surface of the conductive layer 520 is exposed so that the silicon wafer has the first thickness H1. Removal of the bottom portion of the silicon wafer can be performed through a grinding process.

다음에 도 7 및 도 8에 나타낸 바와 같이, 인터포저 바디(510)의 한쪽 단부에서 반대쪽 단부 쪽으로 가로 방향을 따라 경사지도록 그라인딩을 수행한다. 이에 따라 인터포저 바디(510)의 한쪽 단부는 상대적으로 큰 제1 높이(H1)를 갖는 반면, 인터포저 바디(510)의 반대쪽 단부는 상대적으로 작은 제2 높이(H2)를 갖는다. 그리고 인터포저 바디(510)의 한쪽 단부에서 반대쪽 단부로 갈수록 그 높이는 점점 작아진다. 다음에 도면에서 실선으로 나타낸 바와 같이, 하나의 구역 내에 적어도 하나의 도전층(520)이 포함되도록 구역을 분할하는 분할 라인(530)을 설정한다. 도전층(520)이 매트릭스 형태로 형성되어 있으므로 분할 라인(530)에 의해 분할되는 구역 또한 매트릭스 형태가 된다. 다음에 이 분할 라인(530)을 따라 인터포저 바디(510)를 수직방향으로 절단한다. 이에 따라 도 7에서 세로 방향으로는 인터포저 바디(510) 내부에 도전층(520)이 관통되는 수직 인터포저들이 동일한 높이를 가지면서 만들어진다. 반면에 도 7에서 가로 방향을 따라서는 인터포저 바디(510) 내부에 도전층(520)이 관통되는 수직 인터포저들이 서로 다른 높이를 가지면서 만들어진다. 이와 같이 서로 다른 높이를 갖는 수직 인터포저들이 준비되면, 필요한 높이의 수직 인터포저들을 선정하여 도 4를 참조하여 설명한 구조체의 상부 배선층(120) 상에 부착시킨다. 이때 수직 인터포저들이 배치되는 구조는 도 1을 참조하여 설명한 바와 동일하다.Next, as shown in Figs. 7 and 8, grinding is performed so as to be inclined along the transverse direction from one end to the opposite end of the interposer body 510. Fig. Thus, one end of the interposer body 510 has a relatively large first height H1, while the opposite end of the interposer body 510 has a relatively small second height H2. And the height decreases from one end of the interposer body 510 to the opposite end. Next, as shown by the solid lines in the drawing, the dividing line 530 is set to divide the region so that at least one conductive layer 520 is included in one region. Since the conductive layer 520 is formed in the form of a matrix, the region divided by the dividing line 530 is also in the form of a matrix. Next, the interposer body 510 is cut along the dividing line 530 in the vertical direction. Accordingly, in FIG. 7, the vertical interposers through which the conductive layer 520 penetrates in the interposer body 510 are made to have the same height in the longitudinal direction. On the other hand, in FIG. 7, the vertical interposers through which the conductive layer 520 penetrates in the interposer body 510 along the transverse direction are made to have different heights. When the vertical interposers having different heights are prepared as described above, the vertical interposers having the required height are selected and attached on the upper wiring layer 120 of the structure described with reference to FIG. The structure in which the vertical interposers are disposed is the same as that described with reference to Fig.

도 9는 일 예에 따른 스택 패키지를 나타내 보인 단면도이다. 도 9를 도 1과 함께 참조하면, 본 예에 따른 스택 패키지(900)는, 수직 인터포저를 갖는 패키지 기판(도 1의 100) 위에 복수개의 칩들이 적층되고, 그 위를 몰딩층(950)인 덮는 구조로 이루어진다. 패키지 기판(도 1의 100)은 도 1 내지 도 3을 참조하여 설명한 바와 동일하며, 이에 따라 중복된 설명은 생략하기로 한다. 복수개의 칩들은 더미 칩(160) 위에 수직 방향을 따라 순차적으로 배치된다. 구체적으로 일 방향, 예컨대 도면에서 우측 방향을 따라 계단 형태로 배치되는 제1 칩 그룹(910)의 칩들(911, 912, 913, 914)이 더미 칩(160) 위에서 계단 형태로 배치된다. 제1 칩 그룹(910)의 칩들(911, 912, 913, 914)의 각각은 활성층 표면이 하방을 향하는 페이스-다운(face-down) 형태로 배치된다. 이에 따라 제1 칩 그룹(910)의 최하부에 배치되는 칩(911)의 활성층 표면에 배치되는 패드(931)는 더미 칩(160) 옆에서 아래 방향을 향해 노출된다. 칩(911) 위에 배치되는 칩(912)의 활성층 표면에 배치되는 패드(932)는 칩(911) 옆에서 아래 방향을 향해 노출된다. 마찬가지로 칩(912) 위에 배치되는 칩(913)의 활성층 표면에 배치되는 패드(933)는 칩(912) 옆에서 아래 방향을 향해 노출된다. 최상부에 배치되는 칩(914)의 활성층 표면에 배치되는 패드(934) 또한 칩(913) 옆에서 아래 방향을 향해 노출된다.9 is a cross-sectional view illustrating a stack package according to an example. 9, with reference to FIG. 1, a stack package 900 according to the present example includes a plurality of chips stacked on a package substrate (100 in FIG. 1) having a vertical interposer, As shown in FIG. The package substrate (100 in FIG. 1) is the same as that described with reference to FIGS. 1 to 3, and a duplicated description thereof will be omitted. The plurality of chips are sequentially disposed along the vertical direction on the dummy chips 160. [ Specifically, chips 911, 912, 913, and 914 of the first chip group 910 arranged in a stepwise manner along one direction, for example, the rightward direction in the drawing, are arranged in a stepped shape on the dummy chip 160. Each of the chips 911, 912, 913, and 914 of the first chip group 910 is disposed in a face-down fashion with the active layer surface facing downward. The pads 931 disposed on the active layer surface of the chip 911 disposed at the lowermost part of the first chip group 910 are exposed downward by the dummy chip 160. [ The pad 932 disposed on the active layer surface of the chip 912 disposed on the chip 911 is exposed downward beside the chip 911. [ Similarly, a pad 933 disposed on the active layer surface of the chip 913 disposed on the chip 912 is exposed downward from the side of the chip 912. The pad 934 disposed on the top surface of the active layer of the chip 914 is also exposed downward by the chip 913. [

이 패드들(931, 932, 933, 934)의 각각은 제1 수직 인터포저 그룹(210)의 제1 수직 인터포저들(211, 212, 213, 214)을 구성하는 도전층(204)의 상부면에 부착된다. 이때 패드들(931, 932, 933, 934)은 제1 수직 인터포저들(211, 212, 213, 214)을 구성하는 도전층(204) 상부면에 직접 컨택될 수 있거나, 또는 범프(bump)와 같은 접속 수단을 통해 부착될 수도 있다. 도 1을 참조하여 설명한 바와 같이, 제1 수직 인터포저들(211, 212, 213, 214) 중 더미 칩(160)에 가장 가까운 제1 수직 인터포저(211)부터 가장 먼 제1 수직 인터포저(214)에 이르기까지 인접한 제1 수직 인터포저들의 높이 차이는 칩의 두께와 실질적으로 일치하거나, 적층되는 칩의 두께보다 작을 수도 있다. 따라서 최하부에 위치하는 칩(911)의 패드(931)는 가장 낮은 높이의 제1 수직 인터포저(211) 상부면에 부착되고, 그 위의 칩(912)의 패드(932)는 제1 수직 인터포저(211)에 인접한 제1 수직 인터포저(212) 상부면에 부착된다. 마찬가지로 그 위의 칩(913)의 패드(933)는 제1 수직 인터포저(212)에 인접한 제1 수직 인터포저(213) 상부면에 부착되고, 최상부의 칩(914)의 패드(934)는 가장 높은 제1 수직 인터포저(214) 상부면에 부착된다.Each of the pads 931, 932, 933 and 934 is connected to the upper part of the conductive layer 204 constituting the first vertical interposers 211, 212, 213 and 214 of the first vertical interposer group 210 . At this time, the pads 931, 932, 933 and 934 can be directly contacted to the upper surface of the conductive layer 204 constituting the first vertical interposers 211, 212, 213 and 214, Or may be attached via a connection means such as a cable. The first vertical interposer 211 closest to the dummy chip 160 among the first vertical interposers 211, 212, 213 and 214, which is the farthest from the first vertical interposer 211, 214 may be substantially equal to the thickness of the chip or may be less than the thickness of the stacked chip. The pad 931 of the chip 911 located at the lowermost part is attached to the upper surface of the first vertical interposer 211 of the lowest height and the pad 932 of the chip 912 thereon is attached to the first vertical interposer 211, And is attached to the upper surface of the first vertical interposer 212 adjacent to the pores 211. [ The pad 933 of the chip 913 on the top is attached to the top surface of the first vertical interposer 213 adjacent to the first vertical interposer 212 and the pad 934 of the top chip 914 is attached And is attached to the upper surface of the highest first vertical interposer 214.

제1 칩 그룹(910)의 칩들(911, 912, 913, 914)의 각각의 두께가 얇아서 칩 적층 과정에서 칩들(911, 912, 913, 914)은 휘어질 수 있다. 칩들을 페이스 다운 방식으로 적층시킴에 따라 칩은 아래 방향으로 휘어진다. 이와 같은 칩의 휘어짐 현상은 적층되는 칩들의 개수가 많을수록 더욱 심하게 나타난다. 이 경우 더미 칩(160)에 가장 가까운 제1 수직 인터포저(211)부터 가장 먼 제1 수직 인터포저(214)에 이르기까지 인접한 제1 수직 인터포저들의 높이 차이를 적층되는 칩의 두께보다 작게 함으로써 칩이 다소 휘어지더라도 칩과 칩의 부착 상태에 영향을 주지 않고 칩의 패드와 제1 수직 인터포저의 도전층을 전기적으로 연결시킬 수 있다. 더욱이 더미 칩(160)에 가장 가까운 제1 수직 인터포저(211)부터 가장 먼 제1 수직 인터포저(214)에 이르기까지 인접한 제1 수직 인터포저들의 높이 차이를 적층되는 칩의 두께와 실질적으로 일치되게 하는 경우에는 제1 수직 인터포저가 지지대 역할을 수행하여 휘어진 칩을 복원시키는 작용도 유발시킨다.The chips 911, 912, 913 and 914 of the first chip group 910 are thin, so that the chips 911, 912, 913 and 914 can be bent in the chip stacking process. As the chips are stacked face down, the chip bends downward. Such a warping phenomenon of the chip becomes more severe as the number of stacked chips increases. In this case, by making the height difference of the adjacent first vertical interposers from the first vertical interposer 211 closest to the dummy chip 160 to the first vertical interposer 214 farthest from the dummy chip 160 smaller than the thickness of the stacked chips It is possible to electrically connect the pad of the chip and the conductive layer of the first vertical interposer without affecting the attachment state of the chip and the chip even if the chip is slightly bent. The height difference of the adjacent first vertical interposers from the first vertical interposer 211 closest to the dummy chip 160 to the first vertical interposer 214 farthest from the dummy chip 160 is substantially equal to the thickness of the stacked chips The first vertical interposer also acts as a support to restore the curved chip.

반대 방향, 예컨대 도면에서 좌측 방향을 따라 계단 형태로 배치되는 제2 칩 그룹(920)의 칩들(921, 922, 923, 924)은 제1 칩 그룹(920)의 최상부 칩(914) 위에서 계단 형태로 배치된다. 제2 칩 그룹(920)의 칩들(921, 922, 923, 924)의 각각도 활성층 표면이 하방을 향하는 페이스-다운(face-down) 형태로 배치된다. 이에 따라 제2 칩 그룹(920)의 최하부에 배치되는 칩(921)의 활성층 표면에 배치되는 패드(941)는 제1 칩 그룹(920)의 최상부 칩(914) 옆에서 아래 방향을 향해 노출된다. 칩(921) 위에 배치되는 칩(922)의 활성층 표면에 배치되는 패드(942)는 칩(921) 옆에서 아래 방향을 향해 노출된다. 마찬가지로 칩(922) 위에 배치되는 칩(923)의 활성층 표면에 배치되는 패드(943)는 칩(922) 옆에서 아래 방향을 향해 노출된다. 최상부에 배치되는 칩(924)의 활성층 표면에 배치되는 패드(944) 또한 칩(923) 옆에서 아래 방향을 향해 노출된다.The chips 921, 922, 923 and 924 of the second chip group 920 arranged in a stepwise manner in the opposite direction, for example, in the left direction in the figure, are arranged in a stepped shape on the top chip 914 of the first chip group 920 . Each of the chips 921, 922, 923, and 924 of the second chip group 920 is also arranged in face-down fashion with the active layer surface facing downward. The pads 941 disposed on the active layer surface of the chip 921 disposed at the lowermost portion of the second chip group 920 are exposed downward beside the topmost chip 914 of the first chip group 920 . The pad 942 disposed on the active layer surface of the chip 922 disposed on the chip 921 is exposed downward by the chip 921. [ Similarly, a pad 943 disposed on the active layer surface of the chip 923 disposed on the chip 922 is exposed downward by the chip 922. The pad 944 disposed on the top surface of the active layer of the chip 924 is also exposed downward by the chip 923.

이 패드들(941, 942, 943, 944)의 각각은 제2 수직 인터포저 그룹(220)의 제2 수직 인터포저들(221, 222, 223, 224)을 구성하는 도전층(204)의 상부면에 부착된다. 이때 패드들(941, 942, 943, 944)은 제2 수직 인터포저들(221, 222, 223, 224)을 구성하는 도전층(204) 상부면에 직접 컨택될 수 있거나, 또는 범프(bump)와 같은 접속 수단을 통해 부착될 수도 있다. 도 1을 참조하여 설명한 바와 같이, 제2 수직 인터포저들(221, 222, 223, 224) 중 더미 칩(160)에 가장 가까운 제2 수직 인터포저(221)부터 가장 먼 제2 수직 인터포저(224)에 이르기까지 인접한 제2 수직 인터포저들의 높이 차이는 칩의 두께와 실질적으로 일치하거나, 적층되는 칩의 두께보다 작을 수도 있다. 따라서 최하부에 위치하는 칩(921)의 패드(941)는 가장 낮은 높이의 제2 수직 인터포저(221) 상부면에 부착되고, 그 위의 칩(922)의 패드(942)는 제2 수직 인터포저(221)에 인접한 제2 수직 인터포저(222) 상부면에 부착된다. 마찬가지로 그 위의 칩(923)의 패드(943)는 제2 수직 인터포저(222)에 인접한 제2 수직 인터포저(223) 상부면에 부착되고, 최상부의 칩(924)의 패드(944)는 가장 높은 제2 수직 인터포저(224) 상부면에 부착된다.Each of the pads 941, 942, 943 and 944 is connected to the upper part of the conductive layer 204 constituting the second vertical interposers 221, 222, 223 and 224 of the second vertical interposer group 220 . At this time, the pads 941, 942, 943, and 944 may be directly contacted with the upper surface of the conductive layer 204 constituting the second vertical interposers 221, 222, 223, and 224, Or may be attached via a connection means such as a cable. As described with reference to FIG. 1, the second vertical interposer 221, which is the furthest from the second vertical interposer 221 closest to the dummy chip 160 among the second vertical interposers 221, 222, 223, and 224 224 may be substantially the same as the thickness of the chip or may be less than the thickness of the stacked chip. The pad 941 of the chip 921 located at the lowermost part is attached to the upper surface of the second vertical interposer 221 of the lowest height and the pad 942 of the chip 922 thereon is attached to the second vertical interposer 221, Is attached to the upper surface of the second vertical interposer (222) adjacent to the pore (221). The pad 943 of the chip 923 on it is attached to the top surface of the second vertical interposer 223 adjacent to the second vertical interposer 222 and the pad 944 of the top chip 924 is attached And is attached to the upper surface of the highest second vertical interposer 224.

제2 칩 그룹(920)의 칩들(921, 922, 923, 924)의 각각의 두께가 얇아서 칩 적층 과정에서 칩들(921, 922, 923, 924)은 휘어질 수 있다. 칩들을 페이스 다운 방식으로 적층시킴에 따라 칩은 아래 방향으로 휘어진다. 이와 같은 칩의 휘어짐 현상은 적층되는 칩들의 개수가 많을수록 더욱 심하게 나타난다. 이 경우 더미 칩(160)에 가장 가까운 제2 수직 인터포저(221)부터 가장 먼 제2 수직 인터포저(224)에 이르기까지 인접한 제2 수직 인터포저들의 높이 차이를 적층되는 칩의 두께보다 작게 함으로써 칩이 다소 휘어지더라도 칩과 칩의 부착 상태에 영향을 주지 않고 칩의 패드와 제2 수직 인터포저의 도전층을 전기적으로 연결시킬 수 있다. 더욱이 더미 칩(160)에 가장 가까운 제2 수직 인터포저(221)부터 가장 먼 제2 수직 인터포저(224)에 이르기까지 인접한 제1 수직 인터포저들의 높이 차이를 적층되는 칩의 두께와 실질적으로 일치되게 하는 경우에는 제1 수직 인터포저가 지지대 역할을 수행하여 휘어진 칩을 복원시키는 작용도 유발시킨다.The chips 921, 922, 923 and 924 of the second chip group 920 are thin, so that the chips 921, 922, 923 and 924 can be bent in the chip stacking process. As the chips are stacked face down, the chip bends downward. Such a warping phenomenon of the chip becomes more severe as the number of stacked chips increases. In this case, by making the height difference between adjacent second vertical interposers from the second vertical interposer 221 closest to the dummy chip 160 to the second vertical interposer 224 farthest from the dummy chip 160 smaller than the thickness of the stacked chips It is possible to electrically connect the pad of the chip and the conductive layer of the second vertical interposer without affecting the attachment state of the chip and the chip even if the chip is slightly bent. The height difference of the adjacent first vertical interposers from the second vertical interposer 221 closest to the dummy chip 160 to the second vertical interposer 224 farthest from the dummy chip 160 is substantially equal to the thickness of the stacked chips The first vertical interposer also acts as a support to restore the curved chip.

패키지 기판과, 그 위에 적층되는 제1 칩 그룹(910)의 제1 칩들(911, 912, 913, 914) 및 제2 칩 그룹(920)의 제2 칩들(921, 922, 923, 924)은 몰딩층(950)으로 모두 덮인다. 적층되는 칩들을 페이스 다운 방식으로 적층함에 따라 적층 과정에서 칩들의 휘어짐이 아래 방향을 향해 발생되며, 이에 따라 적층되는 칩들 중 최상부에 배치되는 제2 칩(924)의 상부면 위에 몰딩층의 두께(D)는 충분히 얇은 두께, 예컨대 150㎛보다 작게 할 수 있다.The first chips 911, 912, 913 and 914 of the first chip group 910 and the second chips 921, 922, 923 and 924 of the second chip group 920, which are stacked on the package substrate, All covered with a molding layer 950. The stacking of the stacked chips in a face down manner results in the downward deflection of the chips in the stacking process so that the thickness of the molding layer on the top surface of the second chip 924 disposed at the top of the stacked chips D) can be made sufficiently thin, for example, smaller than 150 mu m.

100...패키지 기판 110...기판 몸체
120...상부 배선층 130...절연층
140...하부 배선층 150...비아
160...더미 칩
210...제1 수직 인터포저 그룹
211, 212, 213, 214...제1 수직 인터포저
220...제2 수직 인터포저 그룹
221, 222, 223, 224...제2 수직 인터포저100 ... package substrate 110 ... substrate body
120 ... upper wiring layer 130 ... insulating layer
140 ... lower wiring layer 150 ... via
160 ... dummy chip
210 ... first vertical interposer group
211, 212, 213, 214 ... first vertical interposer
220 ... second vertical interposer group
221, 222, 223, 224 ... second vertical interposer

Claims (20)

기판 몸체;
상기 기판 몸체의 상부면에 배치되는 상부 배선층; 및
상기 배선층 위에서 상호 이격되도록 배치되는 복수개의 수직 인터포저들을 포함하며,
상기 복수개의 수직 인터포저들의 각각은,
인터포저 바디와, 상기 인터포저 바디를 수직 방향으로 관통하는 도전층을 포함하는 패키지 기판.A substrate body;
An upper wiring layer disposed on an upper surface of the substrate body; And
And a plurality of vertical interposers spaced apart from each other on the wiring layer,
Wherein each of the plurality of vertical interposers comprises:
An interposer body, and a conductive layer vertically penetrating the interposer body. 제1항에 있어서,
상기 복수개의 수직 인터포저들은 서로 다른 높이를 갖는 패키기 기판.The method according to claim 1,
Wherein the plurality of vertical interposers have different heights. 제1항에 있어서,
상기 인터포저 바디는 실리콘 재질로 이루어지는 패키지 기판.The method according to claim 1,
Wherein the interposer body is made of a silicon material. 제1항에 있어서,
상기 인터포저 바디는 사각 단면을 갖는 기둥 형태로 이루어지는 패키지 기판.The method according to claim 1,
Wherein the interposer body is in the form of a column having a rectangular cross section. 제1항에 있어서,
상기 도전층은 적어도 하나의 금속층을 포함하는 패키지 기판.The method according to claim 1,
Wherein the conductive layer comprises at least one metal layer. 제1항에 있어서,
상기 도전층은 원형의 단면을 갖는 기둥 형태로 이루어지는 패키지 기판.The method according to claim 1,
Wherein the conductive layer is in the form of a column having a circular cross section. 제1항에 있어서,
상기 기판 몸체 위에 배치되는 더미 칩을 더 포함하는 패키지 기판.The method according to claim 1,
And a dummy chip disposed on the substrate body. 제7항에 있어서,
상기 수직 인터포저들 중 상기 더미 칩에 가장 가까운 수직 인터포저의 높이는, 상기 수직 인터포저의 상부면의 수평 레벨이 상기 더미 칩의 상부면의 수평 레벨보다 적어도 같거나 더 아래에 위치하는 높이인 패키지 기판.8. The method of claim 7,
Wherein the height of the vertical interposer closest to the dummy chip is a height at which the horizontal level of the upper surface of the vertical interposer is at least equal to or lower than the horizontal level of the upper surface of the dummy chip, Board. 제1항에 있어서,
상기 복수개의 수직 인터포저들 중 상호 인접한 수직 인터포저들의 높이 차이는 적층되는 칩의 두께와 실질적으로 동일한 패키지 기판.The method according to claim 1,
Wherein a height difference of mutually adjacent vertical interposers among the plurality of vertical interposers is substantially equal to a thickness of a stacked chip. 1항에 있어서,
상기 복수개의 수직 인터포저들 중 상호 인접한 수직 인터포저들의 높이 차이는 적층되는 칩의 두께보다 작은 패키지 기판.The method according to claim 1,
Wherein a height difference of mutually adjacent vertical interposers among the plurality of vertical interposers is smaller than a thickness of a chip to be stacked. 상부면에 상부 배선층을 갖는 기판 몸체를 준비하는 단계;
인터포저 바디와, 상기 인터포저 바디를 수직 방향으로 관통하는 도전층으로 이루어지는 복수개의 수직 인터포저들을 준비하는 단계; 및
상기 복수개의 수직 인터포저들을 상기 상부 배선층에 부착시키는 단계를 포함하는 패키지 기판 제조방법.Preparing a substrate body having an upper wiring layer on an upper surface thereof;
Preparing a plurality of vertical interposers comprising an interposer body and a conductive layer vertically penetrating the interposer body; And
And attaching the plurality of vertical interposers to the upper wiring layer. 제11항에 있어서, 상기 복수개의 수직 인터포저들을 준비하는 단계는,
실리콘 웨이퍼를 관통하는 도전층들을 형성하는 단계;
상기 도전층들이 형성된 실리콘 웨이퍼를 경사지게 그라인딩하는 단계; 및
상기 그라인딩된 실리콘 웨이퍼를 구획별로 분리하여 상기 도전층들 중 적어도 하나가 내재된 수직 인터포저를 형성하는 단계를 포함하는 패키지 기판 제조방법.12. The method of claim 11, wherein preparing the plurality of vertical interposers comprises:
Forming conductive layers through the silicon wafer;
Obliquely grinding the silicon wafer on which the conductive layers are formed; And
And dividing the ground silicon wafer into sections to form a vertical interposer having at least one of the conductive layers therein. 제11항에 있어서,
상기 기판 몸체 위에 더미 칩을 부착시키는 단계를 더 포함하는 패키지 기판 제조방법.12. The method of claim 11,
Further comprising attaching a dummy chip on the substrate body. 제13항에 있어서,
상기 복수개의 수직 인터포저들을 상기 상부 배선층에 부착시키는 단계는, 상기 더미 칩에 가까울수록 가장 작은 높이의 수직 인터포저를 부착시키고, 상기 더미 칩에서 멀어질수록 점점 큰 높이의 수직 인터포저들을 부착시켜 수행하는 패키지 기판 제조방법.14. The method of claim 13,
The step of attaching the plurality of vertical interposers to the upper wiring layer may include attaching a vertical interposer having a lowest height as the dummy chip is closer to the vertical interposers, The method comprising the steps of: 상부면에 상부 배선층을 갖는 기판 몸체 위에 인터포저 바디와, 상기 인터포저 바디를 수직 방향을 관통하는 도전층으로 이루어지는 수직 인터포저가 복수개 배치된 패키지 기판;
상기 기판 몸체 위에서 수직 방향으로 적층되되, 페이스 다운 방식으로 적층되어 아래 방향을 향해 노출되는 패드가 상기 수직 인터포저의 도전층과 전기적으로 연결되도록 배치되는 복수개의 칩들; 및
상기 패키지 기판 위에서 상기 복수개의 칩들을 덮는 몰딩층을 포함하는 스택 패키지.A package substrate on which a plurality of vertical interposers, each of which is composed of an interposer body and a conductive layer penetrating through the interposer body in a vertical direction, are arranged on a substrate body having an upper wiring layer on an upper surface thereof;
A plurality of chips stacked in a vertical direction on the substrate body such that pads stacked in a face down manner and exposed in a downward direction are electrically connected to conductive layers of the vertical interposer; And
And a molding layer covering the plurality of chips on the package substrate. 제15항에 있어서,
상기 복수개의 칩들은 계단 형태로 적층되는 스택 패키지.16. The method of claim 15,
Wherein the plurality of chips are stacked in a step-like manner. 제15항에 있어서,
상기 기판 몸체 위에 배치되는 더미 칩을 더 포함하고, 상기 복수개의 칩들은 상기 더미 칩 위에서 수직 방향으로 적층되는 스택 패키지.16. The method of claim 15,
Further comprising a dummy chip disposed on the substrate body, wherein the plurality of chips are vertically stacked on the dummy chip. 제17항에 있어서,
상기 수직 인터포저들 중 상기 더미 칩에 가장 가까운 수직 인터포저의 높이는, 상기 수직 인터포저의 상부면의 수평 레벨이 상기 더미 칩의 상부면의 수평 레벨보다 적어도 같거나 더 아래에 위치하는 높이인 패키지 기판.18. The method of claim 17,
Wherein the height of the vertical interposer closest to the dummy chip is a height at which the horizontal level of the upper surface of the vertical interposer is at least equal to or lower than the horizontal level of the upper surface of the dummy chip, Board. 제15항에 있어서,
상기 복수개의 수직 인터포저들은 서로 다른 높이를 갖는 스택 패키지.16. The method of claim 15,
Wherein the plurality of vertical interposers have different heights. 제15항에 있어서,
상기 패드와 상기 수직 인터포저의 도전층은 직접 컨택되는 스택 패키지.16. The method of claim 15,
Wherein the pad and the conductive layer of the vertical interposer are in direct contact.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR101675737B1 (en) * 2015-06-04 2016-11-14 주식회사 에스에프에이반도체 stacking method of thin type chip
KR20190058463A (en) * 2016-10-01 2019-05-29 인텔 코포레이션 Electronic device package
US10804209B2 (en) 2018-10-18 2020-10-13 SK Hynix Inc. Semiconductor packages including a supporting block supporting an upper chip stack

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