KR20150048221A - Method for etching semiconductor substrate and method for manufacturing semiconductor element - Google Patents
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Abstract
인산 화합물과, 규소 함유 화합물과, 물을 포함하는 에칭액을 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)이 노출된 기판에 적용해서 실리콘 질화막을 선택적으로 제거하는데 있어서, 에칭액을 비등시킨 후 에칭액을 토출해서 기판에 접촉시키는 반도체 기판의 에칭 방법.The etching solution containing a phosphoric acid compound, a silicon-containing compound and water is applied to a substrate on which a silicon nitride film (SiN) and a silicon oxide film (SiO 2 ) are exposed to selectively remove the silicon nitride film, And the semiconductor substrate is ejected and brought into contact with the substrate.
Description
본 발명은 반도체 기판의 에칭 방법 및 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of etching a semiconductor substrate and a method of manufacturing a semiconductor device.
실리콘 질화막(SiN)은 LOCOS(Local Oxidation of Silicon) 구조로 알려진 규소(Si)의 선택 산화막을 형성하는 마스크재로서 사용된다. 이것은 선택 산화법에 의해 아이솔레이션 구조를 형성하는 것이며, MOS(Metal Oxide Semiconductor)형 커패시터의 제조 기술로서 널리 응용되고 있다. 구체적으로 이 기술에 있어서는 우선 실리콘 기판에 열 산화막을 형성한다. 또한 이것을 덮도록 CVD(Chemical Vapor Deposition)를 이용해서 실리콘 질화막을 형성한다. 이 상태에서 실리콘 질화막을 패터닝하고, 거기서 노출된 실리콘 산화막을 더 열 처리해서 그 영역을 선택적으로 산화시킨다. 그 후에 패터닝에 사용한 실리콘 질화막을 제거한다. 이렇게 해서 MOS형 커패시터의 기초가 되는 실리콘 산화막의 두께에 차이를 둔 LOCOS 구조가 얻어진다. The silicon nitride film (SiN) is used as a mask material for forming a selective oxide film of silicon (Si) known as a Local Oxidation of Silicon (LOCOS) structure. This is to form an isolation structure by a selective oxidation method and is widely applied as a manufacturing technique of a MOS (Metal Oxide Semiconductor) type capacitor. Specifically, in this technique, a thermal oxide film is first formed on a silicon substrate. A silicon nitride film is formed by CVD (Chemical Vapor Deposition) so as to cover this. In this state, the silicon nitride film is patterned, and the exposed silicon oxide film is further subjected to heat treatment to selectively oxidize the region. Thereafter, the silicon nitride film used for patterning is removed. In this way, a LOCOS structure with a difference in the thickness of the silicon oxide film as the basis of the MOS type capacitor is obtained.
최근에는 STI(Shallow Trench Isolation) 기술이 더 개발되고, 거기에서도 실리콘 질화막이 사용되고 있다. 이 기술에 있어서도 실리콘 기판의 상면에 실리콘 산화막이 형성되고, 그것을 덮도록 실리콘 질화막이 CVD에 의해 실시된다. 그 후, 포토레지스트막을 부설해서 이것을 패터닝하고, SiN, SiO2, Si의 순서로 에칭해서 트렌치를 형성한다. 이어서, 이 트렌치에 산화 실리콘을 메워 넣는다. 이 때, 트렌치 이외에도 산화 실리콘의 막(SiO2)이 형성되게 되기 때문에 이것을 CMP(Chemical Mechanical Polishing)로 연삭해서 제거한다. 이 CMP 공정에서 슬러리에 SiN을 침범하지 않는 약액을 사용하고, 실리콘 질화막(SiN)을 스토퍼로서 기능시켜 잉여의 산화 실리콘을 제거한다. 최후에 실리콘 질화막을 웨트 에칭에 의해 제거해서 소망의 아이솔레이션 구조를 얻을 수 있다.In recent years, STI (Shallow Trench Isolation) technology has been further developed, and a silicon nitride film is also used there. Also in this technique, a silicon oxide film is formed on the upper surface of the silicon substrate, and a silicon nitride film is formed by CVD to cover the silicon oxide film. Thereafter, a photoresist film is deposited, patterned, and etched in the order of SiN, SiO 2 , and Si to form trenches. Then, the trench is filled with silicon oxide. At this time, since a silicon oxide film (SiO 2 ) is formed in addition to the trench, it is ground and removed by CMP (Chemical Mechanical Polishing). In this CMP process, a chemical solution not involving SiN is used in the slurry, and a silicon nitride film (SiN) functions as a stopper to remove surplus silicon oxide. Finally, the silicon nitride film is removed by wet etching to obtain a desired isolation structure.
상기한 바와 같이 요즘의 반도체 제조에 있어서 실리콘 질화막은 불가결한 마스크 재료로서 이용되고 있다. 한편으로, 이 재료는 소자 중에는 포함되지 않고 소정의 가공 후는 적확히 제거될 필요가 있다. 특히, 기판 내부에 남겨지는 실리콘 산화막은 손상되지 않고 선택적으로 실리콘 질화막만을 제거하는 것이 요망된다. As described above, silicon nitride films are used as indispensable mask materials in semiconductor manufacturing today. On the other hand, this material is not included in the device and needs to be reliably removed after a predetermined process. Particularly, it is desired to selectively remove only the silicon nitride film without damaging the silicon oxide film remaining inside the substrate.
상기 요망을 감안하여 실리콘 질화막(SiN)을 선택적으로 제거하는 약액(에칭액)으로서 예를 들면, 인산과 헥사플루오로규산을 포함하는 에칭액이 제안되고 있다(특허문헌 1, 2 참조). 또한 상기 성분을 포함하는 에칭액을 150℃~180℃로 가열하여 그 선택성을 높이는 것이 제안되고 있다.There has been proposed an etching solution containing, for example, phosphoric acid and hexafluorosilicic acid as a chemical solution (etching solution) for selectively removing a silicon nitride film (SiN) in view of the above requirements (see
상기 특허문헌 1~3에서 나타내어진 처방의 약액에 의하면 실리콘 산화막(SiO2)에 대한 실리콘 질화막(SiN)의 선택적인 에칭을 달성할 수 있다. 또한, 특허문헌 3에서 제안되어 있는 바와 같이 약액의 온도를 높이는 것은 그 선택성을 개선하는 점에서 효과를 발휘할 수 있다. 그러나, 본 발명자의 확인에 의하면 단지 상기 처방의 약액을 가열해서 적용하면 한번 용해한 산화 실리콘이 석출되어 실리콘 산화막 상에 막을 형성하는 경우가 있는 것을 알게 되었다(도 3 참조).According to the prescription chemical liquids disclosed in
그래서 본 발명은 실리콘 산화막에 대한 실리콘 질화막의 양호한 에칭 선택성을 발휘하고, 또한 실리콘 산화막 상에의 산화 실리콘의 석출을 억제 또는 방지할 수 있는 반도체 기판의 에칭 방법 및 이것을 이용한 반도체 소자의 제조 방법의 제공을 목적으로 한다.Therefore, an object of the present invention is to provide a method of etching a semiconductor substrate that can exhibit good etching selectivity of a silicon nitride film to a silicon oxide film and can suppress or prevent precipitation of silicon oxide on a silicon oxide film, and a method of manufacturing a semiconductor device using the method .
본 발명자들은 상기 과제 인식 아래 실리콘 산화막에 대한 실리콘 질화막의 선택적 제거에 있어서의 특정 처방의 약액을 적용했을 때의 거동에 대해서 상세히 분석했다. 여러가지 조건이나 처방으로 그 해석을 행한 결과, 단지 가열해서 약액을 적용하는 것은 아니고 한번 약액을 비등시켜 적용하면 실리콘 질화막의 선택적인 에칭 성능은 유지하고, 실리콘 산화막 상의 산화 실리콘의 석출이 억제되는 것을 알 수 있었다. 이것은 비점 이하의 소정의 온도에서 기판에 적용했을 때에 현저한 차로서 나타나고, 동일 온도에서 기판을 처리하고 있음에도 불구하고 한번 비등 상태를 경험한 약액만이 상기 산화 실리콘의 석출 방지 효과를 발휘하는 것을 알 수 있었다. 본 발명은 상기 지견에 의거하여 이루어진 것이며, 이하의 수단을 갖는다.The inventors of the present invention analyzed in detail the behavior when the chemical liquid of a specific prescription was applied in the selective removal of the silicon nitride film to the silicon oxide film under the above-described problem recognition. As a result of the analysis under various conditions and prescriptions, it was found that the selective etching performance of the silicon nitride film was maintained and the precipitation of silicon oxide on the silicon oxide film was suppressed, I could. It is seen that this appears as a remarkable difference when applied to a substrate at a predetermined temperature below the boiling point and that even though the substrate is treated at the same temperature, only the chemical solution once experiencing the boiling state exerts the effect of preventing precipitation of the silicon oxide there was. The present invention is based on the above knowledge, and has the following means.
〔1〕인산 화합물과, 규소 함유 화합물과, 물을 포함하는 에칭액을 준비하고, 상기 에칭액을 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)이 노출된 기판에 적용해서 실리콘 질화막을 선택적으로 제거하는데 있어서, 에칭액을 비등시킨 후 에칭액을 토출하여 기판에 접촉시키는 것을 특징으로 하는 반도체 기판의 에칭 방법.[1] An etching solution containing a phosphoric acid compound, a silicon-containing compound and water is prepared and the etching solution is applied to a substrate on which a silicon nitride film (SiN) and a silicon oxide film (SiO 2 ) are exposed to selectively remove the silicon nitride film Wherein the etching solution is boiled and then the etching solution is discharged to contact the substrate.
〔2〕〔1〕에 있어서,[2] The method according to [1]
에칭액은 그 토출 전후에 냉각되는 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the etching liquid is cooled before and after the ejection of the etching liquid.
〔3〕〔1〕 또는 〔2〕에 있어서,[3] The method according to [1] or [2]
에칭액의 기판과의 접촉 온도는 비등의 온도보다 0℃ 초과 20℃ 이하의 범위로 낮은 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the contact temperature of the etching liquid with the substrate is lower than the boiling temperature in the range of 0 占 폚 to 20 占 폚.
〔4〕〔1〕 내지 〔3〕 중 어느 한 항에 있어서,[4] The method according to any one of [1] to [3]
에칭액을 노즐로부터 토출하고, 적하 또는 유하시켜 기판과 접촉시키는 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the etching solution is ejected from a nozzle and dropped or dropped to contact the substrate.
〔5〕 〔1〕 내지 〔4〕 중 어느 한 항에 있어서,[5] The method according to any one of [1] to [4]
에칭액은 0.5~3L/min의 속도로 토출되는 것을 특징으로 하는 반도체 기판의 에칭 방법.And the etching liquid is discharged at a rate of 0.5 to 3 L / min.
〔6〕〔1〕 내지 〔5〕 중 어느 한 항에 있어서,[6] The method according to any one of [1] to [5]
에칭액의 비점은 110~180℃인 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the etching solution has a boiling point of 110 to 180 占 폚.
〔7〕〔1〕 내지 〔6〕 중 어느 한 항에 있어서,[7] The method according to any one of [1] to [6]
에칭액을 그 토출 전에 유지하는 탱크 내에서 비등시키고, 그 후 유로를 통해 노즐에 이행시켜 노즐로부터 에칭액을 기판을 향해 토출하는 것을 특징으로 하는 반도체 기판의 에칭 방법.The etching liquid is boiled in a tank for holding the liquid before the ejection, and then the liquid is transferred to the nozzle through the flow path, and the etching liquid is ejected from the nozzle toward the substrate.
〔8〕 〔1〕 내지 〔7〕 중 어느 한 항에 있어서,[8] The method according to any one of [1] to [7]
규소 함유 화합물은 H2SiF6, (NH4)2SiF6, 또는 Na2SiF6인 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the silicon-containing compound is H 2 SiF 6 , (NH 4 ) 2 SiF 6 , or Na 2 SiF 6 .
〔9〕 〔1〕 내지 〔7〕 중 어느 한 항에 있어서,[9] The method according to any one of [1] to [7]
규소 함유 화합물은 하기 식(1) 또는 (2)으로 나타내어지는 화합물인 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the silicon-containing compound is a compound represented by the following formula (1) or (2).
식(1): R2Si(OR3)3 (1): R 2 Si (OR 3 ) 3
식(2): Si(OR4)4 Equation (2): Si (OR 4 ) 4
[R2는 탄소수 1~12개의 알킬기를 나타낸다. R3은 탄소수 1~24개의 알킬기를 나타낸다. R4는 탄소수 1~20개의 알킬기이다][R 2 represents an alkyl group having 1 to 12 carbon atoms] R 3 represents an alkyl group having 1 to 24 carbon atoms. And R < 4 > is an alkyl group having 1 to 20 carbon atoms]
〔10〕 〔1〕 내지 〔9〕 중 어느 한 항에 있어서,[10] The method according to any one of [1] to [9]
에칭액의 자비 시간은 5분 이상 24시간 이하인 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the etchant has a residence time of 5 minutes or more and 24 hours or less.
〔11〕 〔1〕 내지 〔10〕 중 어느 한 항에 있어서,[11] The method according to any one of [1] to [10]
에칭액은 규소 함유 화합물을 0.01~1질량%로 포함하는 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the etching solution contains a silicon-containing compound in an amount of 0.01 to 1% by mass.
〔12〕 〔1〕 내지 〔11〕 중 어느 한 항에 있어서,[12] The method according to any one of [1] to [11]
에칭액은 인산 화합물을 60~95질량%로 포함하는 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the etching solution contains 60 to 95 mass% of a phosphoric acid compound.
〔13〕 〔1〕 내지 〔12〕 중 어느 한 항에 있어서,[13] The method according to any one of [1] to [12]
상기 에칭액의 pH는 -2 이상 2 이하인 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the etching solution has a pH of not less than -2 but not more than 2.
〔14〕 〔1〕 내지 〔13〕 중 어느 한 항에 있어서,[14] The method according to any one of [1] to [13]
실리콘 질화막의 에칭 레이트[R1]와 실리콘 산화막의 에칭 레이트[R2]의 속도비([R1]/[R2])는 50 이상인 것을 특징으로 하는 반도체 기판의 에칭 방법.(R1 / R2) of the etching rate [R1] of the silicon nitride film and the etching rate [R2] of the silicon oxide film is 50 or more.
〔15〕 〔1〕 내지 〔14〕 중 어느 한 항에 있어서,[15] A method according to any one of [1] to [14]
상기 인산 화합물은 오르토 인산, 메타 인산, 및 피로인산으로 이루어지는 군으로부터 선택되는 적어도 1종인 것을 특징으로 하는 반도체 기판의 에칭 방법.Wherein the phosphoric acid compound is at least one selected from the group consisting of orthophosphoric acid, metaphosphoric acid, and pyrophosphoric acid.
〔16〕 〔1〕 내지 〔15〕 중 어느 한 항에 기재된 반도체 기판의 에칭 방법에 의해 실리콘 질화막을 제거해서 남겨진 기판으로부터 반도체 소자를 제조하는 것을 특징으로 하는 반도체 소자의 제조 방법.[16] A method for manufacturing a semiconductor device, wherein a semiconductor device is manufactured from a substrate remaining after removing a silicon nitride film by an etching method of a semiconductor substrate according to any one of [1] to [15].
〔17〕실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)이 노출된 기판에 적용해서 실리콘 질화막을 선택적으로 제거하는 에칭액으로서,[17] An etching solution for selectively removing a silicon nitride film applied to a substrate on which a silicon nitride film (SiN) and a silicon oxide film (SiO 2 ) are exposed,
인산 화합물과, 규소 함유 화합물과, 물을 포함하고, 가열에 의한 비등 처리가 실시된 것을 특징으로 하는 반도체 기판의 에칭액.An etching solution containing a phosphoric acid compound, a silicon-containing compound, and water and subjected to boiling treatment by heating.
〔18〕 〔17〕에 있어서,[18] The method according to [17]
상기 규소 함유 화합물은 하기 식(1) 또는 (2)으로 나타내어지는 화합물인 것을 특징으로 하는 반도체 기판의 에칭액.Wherein the silicon-containing compound is a compound represented by the following formula (1) or (2).
식(1): R2Si(OR3)3 (1): R 2 Si (OR 3 ) 3
식(2): Si(OR4)4 Equation (2): Si (OR 4 ) 4
[R2는 탄소수 1~12개의 알킬기를 나타낸다. R3은 탄소수 1~24개의 알킬기를 나타낸다. R4는 탄소수 1~20개의 알킬기이다][R 2 represents an alkyl group having 1 to 12 carbon atoms] R 3 represents an alkyl group having 1 to 24 carbon atoms. And R < 4 > is an alkyl group having 1 to 20 carbon atoms]
〔19〕 〔17〕 또는 〔18〕에 있어서, [19] The method according to [17] or [18]
상기 에칭액은 규소 함유 화합물을 0.01~1질량%로 포함하는 것을 특징으로 하는 반도체 기판의 에칭액.Wherein the etching solution contains 0.01 to 1% by mass of a silicon-containing compound.
〔20〕 〔17〕 또는 〔18〕에 있어서, [20] The method according to [17] or [18]
상기 에칭액은 인산 화합물을 60~95질량%로 포함하는 것을 특징으로 하는 반도체 기판의 에칭액.Wherein the etching solution contains 60 to 95% by mass of a phosphoric acid compound.
(발명의 효과)(Effects of the Invention)
본 발명의 방법에 의하면 실리콘 산화막에 대한 실리콘 질화막의 양호한 에칭 선택성을 발휘하여 효율적으로 실리콘 질화막을 제거할 수 있고, 또한 실리콘 산화막 상에의 산화 실리콘의 석출을 억제 또는 방지할 수 있다. 또한, 본 발명의 방법에 의하면 자비 상태를 유지해서 에칭을 행할 필요는 없고, 오히려 이것보다 낮은 온도에서 에칭액을 기판에 적용할 수 있기 때문에 약액을 토출해서 기판에 적용하는 매양(枚樣)식 장치에 의한 처리에 특히 적합하여 제조 효율 및 제조 적성, 제조 품질의 양호화에 공헌할 수 있다.According to the method of the present invention, it is possible to efficiently remove the silicon nitride film by exhibiting good etching selectivity of the silicon nitride film to the silicon oxide film, and to suppress or prevent deposition of silicon oxide on the silicon oxide film. Further, according to the method of the present invention, it is not necessary to carry out etching while maintaining the self-maintenance state, and since the etching liquid can be applied to the substrate at a lower temperature than this, So that it can contribute to the improvement of manufacturing efficiency, manufacturing suitability, and manufacturing quality.
본 발명의 상기 및 다른 특징 및 이점은 적당히 첨부 도면을 참조해서 하기 기재로부터 보다 명확해질 것이다. These and other features and advantages of the present invention will become more apparent from the following description with reference to the accompanying drawings, as appropriate.
도 1은 본 발명의 일실시형태에 있어서의 반도체 기판의 제작 공정예(에칭 전)를 모식적으로 나타내는 단면도이다.
도 2는 본 발명의 일실시형태에 있어서의 반도체 기판의 제작 공정예(에칭 후)를 모식적으로 나타내는 단면도이다.
도 3은 비교를 위한 실시형태에 있어서의 반도체 기판의 제작 공정예(에칭 후)를 모식적으로 나타내는 단면도이다.
도 4는 본 발명의 다른 실시형태에 의한 반도체 기판의 제작 공정예(에칭 전후)를 모식적으로 나타내는 평면도이다.
도 5는 본 발명의 바람직한 실시형태에 의한 웨트 에칭 장치의 일부를 나타내는 장치 구성도이다.
도 6은 본 발명의 일실시형태에 있어서의 반도체 기판에 대한 노즐의 이동 궤적선을 모식적으로 나타내는 평면도이다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view schematically showing an example of a manufacturing process (before etching) of a semiconductor substrate according to an embodiment of the present invention. FIG.
2 is a cross-sectional view schematically showing an example of a manufacturing process (after etching) of a semiconductor substrate according to an embodiment of the present invention.
3 is a cross-sectional view schematically showing an example of a manufacturing process (after etching) of a semiconductor substrate in an embodiment for comparison.
4 is a plan view schematically showing an example of a manufacturing process (before and after etching) of a semiconductor substrate according to another embodiment of the present invention.
5 is a device configuration diagram showing a part of a wet etching apparatus according to a preferred embodiment of the present invention.
Fig. 6 is a plan view schematically showing a movement locus line of a nozzle with respect to a semiconductor substrate according to an embodiment of the present invention. Fig.
우선, 본 발명의 에칭 방법에 의한 에칭 공정의 바람직한 실시형태에 대해서 도 1, 도 2에 의거하여 설명한다.First, a preferable embodiment of the etching process by the etching method of the present invention will be described with reference to Figs. 1 and 2. Fig.
[에칭 공정][Etching process]
도 1은 에칭 전의 반도체 기판을 나타낸 도면이다. 본 실시형태의 제조예에 있어서는 실리콘 웨이퍼 내에 특정 제 3 층으로서 실리콘층(Si층(3)), 제 2 층으로서 실리콘 산화막(SiO2층(2))을 배치하고, 그 상측에 제 1 층이 되는 실리콘 질화막(SiN층(1))을 형성한 것을 사용하고 있다. 이 상태의 기판(10)에 본 실시형태에 있어서의 에칭액(도시하지 않음)을 적용해서 SiN층(1)을 제거한다. 결과로서, 도 2에 나타낸 바와 같이 SiN층(1)이 제거된 상태의 기판(20)을 얻을 수 있다. 말할 필요도 없지만, 본 발명 또는 그 바람직한 실시형태에 있어서는 도시한 바와 같은 에칭이 이상적이지만 SiN층의 나머지, 또는 SiO2층의 다소의 부식은 제조되는 반도체 소자의 요구 품질 등에 따라 적당히 허용되는 것이며, 본 발명이 이 설명에 의해 한정되어 해석되는 것은 아니다. 1 is a view showing a semiconductor substrate before etching. In the production example of this embodiment, a silicon layer (Si layer 3) is provided as a specific third layer and a silicon oxide film (SiO 2 layer 2) is provided as a second layer in the silicon wafer, (SiN layer 1) is formed on the silicon nitride film. The
한편, 도 3은 본 발명의 에칭 방법에 따르지 않는 비교예에 의한 실시형태를 나타낸 공정 설명도이다. 이 비교예에서는 예를 들면, 비등 처리를 하고 있지 않은 약액을 그대로 에칭에 적용하는 실시형태를 들 수 있다. 이러한 약액으로는 본 발명의 효과는 얻어지지 않아 도시한 것과 같이 산화 실리콘(SiO2)의 석출막(5)이 형성되어 버린다.On the other hand, FIG. 3 is a process explanatory view showing an embodiment according to a comparative example which does not depend on the etching method of the present invention. In this comparative example, for example, an embodiment in which a chemical solution not subjected to the boiling treatment is directly applied to the etching can be cited. The effect of the present invention can not be obtained with such a chemical solution, and the
또한, 실리콘 기판 또는 반도체 기판, 또는 단지 기판이라고 할 때에는 실리콘 웨이퍼뿐만 아니라 거기에 회로 구조가 실시된 기판 구조체를 포함하는 의미로 사용한다. 기판의 부재란 상기에서 정의되는 실리콘 기판을 구성하는 부재를 가리켜 1개의 재료로 이루어져 있어도 복수의 재료로 이루어져 있어도 좋다. 가공이 완료된 반도체 기판을 반도체 기판 제품으로서 구별해서 부르는 경우가 있다. 이것에 필요에 따라 가공을 더 추가하여 다이싱해서 인출한 칩 및 그 가공 제품을 반도체 소자 또는 반도체 장치라고 한다. 기판의 방향에 대해서는 특별히 언급되지 않는 한, 도 1에서 말하면 실리콘 웨이퍼와 반대측(SiN측)을 「상」 또는 「천」이라고 하고, 실리콘 웨이퍼측(Si측)을 「하」 또는 「저」라고 한다. In addition, when referring to a silicon substrate or a semiconductor substrate, or simply a substrate, it is used to mean not only a silicon wafer but also a substrate structure on which a circuit structure is implemented. The term " member of the substrate " refers to a member constituting the silicon substrate defined above and may be composed of one material or a plurality of materials. The processed semiconductor substrate may be referred to separately as a semiconductor substrate product. A chip obtained by further dicing by adding additional processing thereto and a processed product thereof are referred to as a semiconductor element or a semiconductor device. 1, the silicon wafer side (SiN side) is referred to as " upper " or " cloth ", and the silicon wafer side (Si side) is referred to as " lower & do.
[에칭액][Etching solution]
이어서, 본 발명의 에칭액의 바람직한 실시형태에 대해서 설명한다. 본 실시형태의 에칭액은 인산 화합물과 규소 함유 화합물을 함유한다. 이하, 임의의 것을 포함시켜 각 성분에 대하여 설명한다.Next, a preferred embodiment of the etching solution of the present invention will be described. The etching solution of this embodiment contains a phosphoric acid compound and a silicon-containing compound. Hereinafter, each component will be described including any one.
(인산 화합물)(Phosphoric acid compound)
본 발명의 에칭액은 인산을 필수 성분으로 하지만 사용하는 인산은 오르토 인산, 메타 인산, 피로인산 등의 폴리인산으로 이루어지는 군으로부터 선택되는 적어도 1종인 것이 바람직하다.The etching solution of the present invention is preferably at least one selected from the group consisting of orthophosphoric acid, metaphosphoric acid, and pyrophosphoric acid, although phosphoric acid is an essential component.
인산 화합물은 본 실시형태의 에칭액의 전체 질량에 대하여 60질량% 이상 함유시키는 것이 바람직하고, 65질량% 이상이 보다 바람직하고, 70질량% 이상 함유시키는 것이 특히 바람직하다. 상한으로서는 95질량% 이하인 것이 바람직하고, 90질량% 이하가 보다 바람직하고, 85질량% 이하가 더욱 바람직하다. 상기 상한값 이하로 함으로써 제 2 층의 과잉된 에칭을 보다 억제할 수 있기 때문에 바람직하다. 상기 하한값 이상으로 하는 것이 충분한 속도로 제 1 층을 에칭하는 관점에서 바람직하다. 또한, 이 양을 바람직한 범위로 조정함으로써 약액의 안전성·점도 조정· 제 1 층의 에칭 선택성의 양호화를 한층 효과적으로 도모할 수 있어 바람직하다. The phosphoric acid compound is preferably contained in an amount of 60 mass% or more, more preferably 65 mass% or more, and particularly preferably 70 mass% or more, based on the total mass of the etching solution of the present embodiment. The upper limit is preferably 95 mass% or less, more preferably 90 mass% or less, still more preferably 85 mass% or less. It is preferable that the upper limit is set to be lower than or equal to the upper limit so that excessive etching of the second layer can be further suppressed. It is preferable from the viewpoint of etching the first layer at a sufficient speed to make the thickness above the lower limit value. Further, by adjusting the amount to a preferable range, safety, viscosity adjustment, and etching selectivity of the first layer can be more effectively improved.
상기 인산 화합물은 1종을 단독으로 사용해도, 2종 이상을 조합해서 사용해도 좋다.These phosphoric acid compounds may be used singly or in combination of two or more kinds.
(규소 함유 화합물)(Silicon-containing compound)
(헥사플루오로규산 화합물)(Hexafluorosilicic acid compound)
규소 함유 화합물은 H2SiF6로 나타내어지는 화합물인 것이 바람직하고, 그 염으로서는 암모늄염((NH4)2SiF6), 나트륨염(Na2SiF6), 칼륨염(K2SiF6) 등의 알칼리 금속염 등을 들 수 있다. 본 명세서에 있어서는 헥사플루오로규산 또는 그 염의 총칭으로서 이것을 헥사플루오로규산 화합물이라고 부른다. A silicon-containing compound is preferably a compound represented by H 2 SiF 6, and such a salt thereof as an ammonium salt ((NH 4) 2 SiF 6 ), sodium salts (Na 2 SiF 6), potassium (K 2 SiF 6) Alkali metal salts and the like. In the present specification, hexafluorosilicic acid or its salt is collectively referred to as a hexafluorosilicic acid compound.
(알콕시실란 화합물)(Alkoxysilane compound)
다른 실시형태로서 규소 함유 화합물은 알콕시실란 화합물인 것이 바람직하다. 알콕시실란 화합물이란 규소에 알콕시기가 치환된 화합물의 총칭이며, 또한 알킬기나 아릴기 등을 수반하고 있어도 좋다. 그 중에서도 하기 식(1)으로 나타내어지는 알킬트리알콕시실란인 것이 바람직하다.In another embodiment, the silicon-containing compound is preferably an alkoxysilane compound. The alkoxysilane compound is a generic term of a compound in which silicon is substituted with an alkoxy group, and may also be substituted with an alkyl group, an aryl group or the like. Among them, alkyltrialkoxysilane represented by the following formula (1) is preferable.
식(1): R2Si(OR3)3 (1): R 2 Si (OR 3 ) 3
·R2 R 2
R2는 탄소수 1~12개의 알킬기(바람직하게는 탄소수 1~6개, 보다 바람직하게는 탄소수 1~3개)를 나타낸다. 구체적으로는 메틸기, 에틸기, 프로필기, 이소프로필기 등을 들 수 있다. 또한, 그 중에서 메틸기 또는 에틸기가 바람직하고, 특히 바람직한 것은 메틸기이다.R 2 represents an alkyl group having 1 to 12 carbon atoms (preferably 1 to 6 carbon atoms, more preferably 1 to 3 carbon atoms). Specific examples thereof include a methyl group, an ethyl group, a propyl group, and an isopropyl group. Among them, a methyl group or an ethyl group is preferable, and a methyl group is particularly preferable.
·R3 R 3
R3은 탄소수 1~24개의 알킬기를 나타낸다. 그 중에서도 탄소수 1~20개의 직쇄상 또는 분기상 알킬기가 바람직하다. 그 중에서도 탄소수 1~10개가 바람직하고, 탄소수 1~4개가 보다 바람직하다. 특히, R3이 에틸기인 에톡시기가 바람직하다.R 3 represents an alkyl group having 1 to 24 carbon atoms. Of these, straight-chain or branched alkyl groups having 1 to 20 carbon atoms are preferred. Among them, the number of carbon atoms is preferably 1 to 10, and more preferably 1 to 4 carbon atoms. Particularly, an ethoxy group in which R 3 is an ethyl group is preferable.
알킬트리알콕시실란으로서는 예를 들면, 메틸트리메톡시실란, 메틸트리에톡시실란, 메틸트리프로폭시실란, 에틸트리메톡시실란, 에틸트리에톡시실란, 프로필트리메톡시실란, 프로필트리에톡시실란 등을 들 수 있다.Examples of the alkyltrialkoxysilane include methyltrimethoxysilane, methyltriethoxysilane, methyltripropoxysilane, ethyltrimethoxysilane, ethyltriethoxysilane, propyltrimethoxysilane, propyltriethoxysilane And the like.
규소 함유 화합물은 테트라알콕시실란인 것도 바람직하다. 그 중에서도 하기 식(2)으로 나타내어지는 것이 바람직하다.The silicon-containing compound is also preferably tetraalkoxysilane. Among them, those represented by the following formula (2) are preferable.
식(2): Si(OR4)4 Equation (2): Si (OR 4 ) 4
·R4 R 4
R4는 탄소수 1~20개의 알킬기이다. 그 중에서도 탄소수 1~10개가 바람직하고, 탄소수 1~4개가 보다 바람직하다. 특히, R4가 에틸기인 에톡시기가 바람직하다.R 4 is an alkyl group having 1 to 20 carbon atoms. Among them, the number of carbon atoms is preferably 1 to 10, and more preferably 1 to 4 carbon atoms. Particularly, an ethoxy group in which R 4 is an ethyl group is preferable.
테트라알콕시실란으로서는 예를 들면, 테트라메톡시실란, 테트라에톡시실란, 테트라-n-프로폭시실란, 테트라이소프로폭시실란, 테트라-n-부톡시실란, 테트라이소부톡시실란, 테트라-tert-부톡시실란 등을 들 수 있다. 그 중에서도 테트라메톡시실란, 테트라에톡시실란이 바람직하게 사용된다. Examples of the tetraalkoxysilane include tetramethoxysilane, tetraethoxysilane, tetra-n-propoxysilane, tetraisopropoxysilane, tetra-n-butoxysilane, tetraisobutoxysilane, tetra- Ethoxy silane, and the like. Of these, tetramethoxysilane and tetraethoxysilane are preferably used.
규소 함유 화합물은 본 실시형태의 에칭액의 전체 질량에 대하여 0.01질량% 이상 함유시키는 것이 바람직하고, 0.02질량% 이상 함유시키는 것이 보다 바람직하고, 0.05질량% 이상 함유시키는 것이 특히 바람직하다. 상한으로서는 1질량% 이하가 바람직하고, 0.5질량% 이하가 보다 바람직하고, 0.3질량% 이하가 더욱 바람직하고, 0.15질량% 이하가 특히 바람직하다. 규소 함유 화합물을 상기 범위로 함으로써 제 1 층의 에칭성을 충분히 확보하고, 또한 제 1 층과 제 2 층의 에칭 선택성을 높이고, 동시에 산화 실리콘의 석출의 억제 및 방지를 효과적으로 도모할 수 있어 바람직하다. 그 중에서도 불소 원자를 포함하는 규소 함유 화합물에 있어서는 상기 상한값 이하로 함으로써 SiO2의 석출 방지 및 제 2 층의 손상 방지 효과가 한층 현저해진다. The silicon-containing compound is preferably contained in an amount of 0.01 mass% or more, more preferably 0.02 mass% or more, and particularly preferably 0.05 mass% or more, based on the total mass of the etching solution of the present embodiment. The upper limit is preferably 1% by mass or less, more preferably 0.5% by mass or less, still more preferably 0.3% by mass or less, particularly preferably 0.15% by mass or less. When the silicon-containing compound is in the above range, it is preferable that the etching property of the first layer is sufficiently ensured, etching selectivity of the first layer and the second layer is enhanced, and suppression and prevention of deposition of silicon oxide can be effectively achieved . In particular, in the case of a silicon-containing compound containing a fluorine atom, the effect of preventing precipitation of SiO 2 and preventing damage of the second layer becomes more remarkable when the content is lower than the upper limit.
상기 규소 함유 화합물은 1종을 단독으로 사용해도, 2종 이상을 조합해서 사용해도 좋다. These silicon-containing compounds may be used singly or in combination of two or more kinds.
또한, 본 명세서에 있어서 화합물의 표시(예를 들면, 화합물과 말미에 붙여 부를 때)에 대해서는 상기 화합물 그 자체 외 그 염, 그 이온을 포함하는 의미로 사용한다. 또한, 소망의 효과를 발휘하는 범위에서 치환기를 도입하는 등 일부를 변화시킨 유도체를 포함하는 의미이다.In the present specification, the symbol (for example, when attached to the end of a compound) is used to mean the compound itself or a salt thereof or an ion thereof. In addition, it includes a derivative in which a part of it is changed, for example, by introducing a substituent within the range of exhibiting the desired effect.
본 명세서에 있어서 치환·무치환을 명기하지 않은 치환기(연결기에 대해서도 동일)에 대해서는 그 기에 임의의 치환기를 갖고 있어도 좋은 의미이다. 이것은 치환·무치환을 명기하지 않은 화합물에 대해서도 동의이다. 바람직한 치환기로서는 하기 치환기 T를 들 수 있다.In the present specification, substituent (s) for which substitution / non-substitution is not specified (the same applies to a linking group) may have an optional substituent at that position. This is also true for compounds that do not specify substitution or non-substitution. As the preferable substituent, the following substituent T can be mentioned.
치환기 T로서는 하기의 것을 들 수 있다.Examples of the substituent T include the following.
알킬기(바람직하게는 탄소 원자수 1~20개의 알킬기, 예를 들면 메틸, 에틸, 이소프로필, t-부틸, 펜틸, 헵틸, 1-에틸펜틸, 벤질, 2-에톡시에틸, 1-카르복시메틸 등), 알케닐기(바람직하게는 탄소 원자수 2~20개의 알케닐기, 예를 들면 비닐, 알릴, 올레일 등), 알키닐기(바람직하게는 탄소 원자수 2~20개의 알키닐기, 예를 들면 에티닐, 부타디이닐, 페닐에티닐 등), 시클로알킬기(바람직하게는 탄소 원자수 3~20개의 시클로알킬기, 예를 들면 시클로프로필, 시클로펜틸, 시클로헥실, 4-메틸시클로헥실 등), 아릴기(바람직하게는 탄소 원자수 6~26개의 아릴기, 예를 들면 페닐, 1-나프틸, 4-메톡시페닐, 2-클로로페닐, 3-메틸페닐 등), 헤테로환기(바람직하게는 탄소 원자수 2~20개의 헤테로환기, 바람직하게는 적어도 1개의 산소 원자, 유황 원자, 질소 원자를 갖는 5 또는 6원환의 헤테로환기가 바람직하고, 예를 들면 2-피리딜, 4-피리딜, 2-이미다졸릴, 2-벤즈이미다졸릴, 2-티아졸릴, 2-옥사졸릴 등), 알콕시기(바람직하게는 탄소 원자수 1~20개의 알콕시기, 예를 들면 메톡시, 에톡시, 이소프로필옥시, 벤질옥시 등), 아릴옥시기(바람직하게는 탄소 원자수 6~26개의 아릴옥시기, 예를 들면 페녹시, 1-나프틸옥시, 3-메틸페녹시, 4-메톡시페녹시 등), 알콕시카르보닐기(바람직하게는 탄소 원자수 2~20개의 알콕시카르보닐기, 예를 들면 에톡시카르보닐, 2-에틸헥실옥시카르보닐 등), 아미노기(바람직하게는 탄소 원자수 0~20개의 아미노기, 알킬아미노기, 아릴아미노기를 포함하고, 예를 들면 아미노, N,N-디메틸아미노, N,N-디에틸아미노, N-에틸아미노, 아닐리노 등), 술파모일기(바람직하게는 탄소 원자수 0~20개의 술폰아미드기, 예를 들면 N,N-디메틸술파모일, N-페닐술파모일 등), 아실기(바람직하게는 탄소 원자수 1~20개의 아실기, 예를 들면 아세틸, 프로피오닐, 부티릴, 벤조일 등), 아실옥시기(바람직하게는 탄소 원자수 1~20개의 아실옥시기, 예를 들면 아세틸옥시, 벤조일옥시 등), 카르바모일기(바람직하게는 탄소 원자수 1~20개의 카르바모일기, 예를 들면 N,N-디메틸 카르바모일, N-페닐카르바모일 등), 아실아미노기(바람직하게는 탄소 원자수 1~20개의 아실아미노기, 예를 들면 아세틸아미노, 벤조일아미노 등), 술폰아미드기(바람직하게는 탄소 원자수 0~20개의 술파모일기, 예를 들면 메탄술폰아미드, 벤젠술폰아미드, N-메틸메탄술폰아미드, N-에틸벤젠술폰아미드 등), 알킬티오기(바람직하게는 탄소 원자수 1~20개의 알킬티오기, 예를 들면 메틸티오, 에틸티오, 이소프로필티오, 벤질티오 등), 아릴티오기(바람직하게는 탄소 원자수 6~26개의 아릴티오기, 예를 들면 페닐티오, 1-나프틸티오, 3-메틸페닐티오, 4-메톡시페닐티오 등), 알킬 또는 아릴술포닐기(바람직하게는 탄소 원자수 1~20개의 알킬 또는 아릴술포닐기, 예를 들면 메틸술포닐, 에틸술포닐, 벤젠술포닐 등), 히드록실기, 시아노기, 할로겐 원자(예를 들면 불소 원자, 염소 원자, 브롬 원자, 요오드 원자 등)이며, 보다 바람직하게는 알킬기, 알케닐기, 아릴기, 헤테로환기, 알콕시기, 아릴옥시기, 알콕시카르보닐기, 아미노기, 아실아미노기, 히드록실기 또는 할로겐 원자이며, 특히 바람직하게는 알킬기, 알케닐기, 헤테로환기, 알콕시기, 알콕시카르보닐기, 아미노기, 아실아미노기 또는 히드록실기이다. (Preferably an alkyl group having 1 to 20 carbon atoms such as methyl, ethyl, isopropyl, t-butyl, pentyl, heptyl, 1-ethylpentyl, benzyl, 2-ethoxyethyl, (Preferably an alkenyl group having 2 to 20 carbon atoms, such as vinyl, allyl, oleyl, etc.), an alkynyl group (preferably an alkynyl group having 2 to 20 carbon atoms, (Preferably a cycloalkyl group having 3 to 20 carbon atoms such as cyclopropyl, cyclopentyl, cyclohexyl, and 4-methylcyclohexyl), an aryl group (e.g., (Preferably an aryl group having 6 to 26 carbon atoms such as phenyl, 1-naphthyl, 4-methoxyphenyl, 2-chlorophenyl and 3-methylphenyl), a heterocyclic group 2 to 20 heterocyclic groups, preferably 5 or 6 atoms having at least one oxygen atom, sulfur atom and nitrogen atom (For example, 2-pyridyl, 4-pyridyl, 2-imidazolyl, 2-benzimidazolyl, 2-thiazolyl and 2-oxazolyl), an alkoxy group Is an alkoxy group having 1 to 20 carbon atoms, such as methoxy, ethoxy, isopropyloxy, benzyloxy), an aryloxy group (preferably an aryloxy group having 6 to 26 carbon atoms, (Preferably an alkoxycarbonyl group having 2 to 20 carbon atoms, such as ethoxycarbonyl, 2- Ethylhexyloxycarbonyl and the like), an amino group (preferably containing 0 to 20 carbon atoms, an amino group, an alkylamino group and an arylamino group, and examples thereof include amino, N, N-dimethylamino, N, Amino, N-ethylamino, anilino, etc.), a sulfamoyl group (preferably a sulfonamide group having 0 to 20 carbon atoms, such as N, N (Preferably an acyl group having 1 to 20 carbon atoms such as acetyl, propionyl, butyryl, benzoyl and the like), an acyloxy group (preferably an acyloxy group having 1 to 20 carbon atoms, Is an acyloxy group having 1 to 20 carbon atoms, such as acetyloxy, benzoyloxy), a carbamoyl group (preferably a carbamoyl group having 1 to 20 carbon atoms, such as N, N-dimethylcar (Preferably an acylamino group having 1 to 20 carbon atoms such as acetylamino and benzoylamino), a sulfonamide group (preferably having a carbon number of 0 (Preferably 20 to 20 carbon atoms) such as methanesulfonamide, benzenesulfonamide, N-methylmethanesulfonamide and N-ethylbenzenesulfonamide, alkylthio groups (preferably alkylthio groups having 1 to 20 carbon atoms Such as methylthio, ethylthio, isopropylthio, benzylthio, etc.), (Preferably an arylthio group having 6 to 26 carbon atoms such as phenylthio, 1-naphthylthio, 3-methylphenylthio and 4-methoxyphenylthio), an alkyl or arylsulfonyl group Preferably an alkyl or arylsulfonyl group having 1 to 20 carbon atoms such as methylsulfonyl, ethylsulfonyl, benzenesulfonyl), a hydroxyl group, a cyano group, a halogen atom (e.g., a fluorine atom, a chlorine An aryl group, a heterocyclic group, an alkoxy group, an aryloxy group, an alkoxycarbonyl group, an amino group, an acylamino group, a hydroxyl group or a halogen atom, and particularly preferably an alkyl group, Preferably an alkyl group, an alkenyl group, a heterocyclic group, an alkoxy group, an alkoxycarbonyl group, an amino group, an acylamino group or a hydroxyl group.
또한 이들의 치환기 T에서 예시한 각 기는 상기 치환기 T가 더 치환되어 있어도 좋다. Further, each of the groups exemplified for the substituent T may be further substituted with the substituent T.
화합물 또는 치환기·연결기 등이 알킬기·알킬렌기, 알케닐기·알케닐렌기 등을 포함할 때 이들은 환상이어도 쇄상이어도 좋고, 또한 직쇄이어도 분기되어 있어도 좋고, 상기한 바와 같이 치환되어 있어도 무치환이어도 좋다. 또한 아릴기, 헤테로환기 등을 포함할 때 그들은 단환이어도 축환이어도 좋고, 마찬가지로 치환되어 있어도 무치환이어도 좋다.When a compound, a substituent or a linking group includes an alkyl group, an alkylene group, an alkenyl group, an alkenylene group or the like, they may be cyclic or linear, branched or straight-chain, and may be substituted or unsubstituted as described above. When they include an aryl group, a heterocyclic group and the like, they may be monocyclic or bicyclic, and they may be substituted or unsubstituted.
본 명세서에 있어서 화합물의 치환기나 연결기의 선택지를 비롯하여 온도, 두께라는 각 기술 사항은 그 리스트가 각각 독립적으로 기재되어 있어도 상호 조합할 수 있다. In the present specification, the description of the substituent or the linking group of the compound, the temperature and the thickness, as well as the description of each item can be combined with each other even if the lists are listed independently.
(수 매체)(Water medium)
본 발명의 에칭액에는 그 매체로서 물(수 매체)이 적용되는 것이 바람직하고, 각 함유 성분이 균일하게 용해된 수용액인 것이 바람직하다. 물의 함유량은 상기 인산 화합물 및 규소 함유 화합물, 또한 필요에 따라 임의의 첨가제의 양을 줄인 양으로 설정되는 것이 바람직하다. 구체적으로는 에칭액의 전체 질량에 대하여 1~60질량%인 것이 바람직하고, 5~50질량%인 것이 바람직하다. 물(수 매체)로서는 본 발명의 효과를 손상시키지 않는 범위에서 용해 성분을 포함하는 수성 매체이어도 좋고, 또는 불가피한 미량 혼합 성분을 함유하고 있어도 좋다. 그 중에서도 증류수나 이온 교환수, 또는 초순수라는 정화 처리가 실시된 물이 바람직하고, 반도체 제조에 사용되는 초순수를 사용하는 것이 특히 바람직하다.Water (water medium) is preferably applied to the etching solution of the present invention as the medium, and it is preferable that each component is an aqueous solution in which the components are uniformly dissolved. The water content is preferably set so as to reduce the amount of the phosphoric acid compound and the silicon-containing compound, and if necessary, the amount of the optional additive. Specifically, it is preferably 1 to 60 mass%, more preferably 5 to 50 mass%, based on the total mass of the etching solution. The water (water medium) may be an aqueous medium containing a dissolving component, or may contain an unavoidable minor amount of a mixing component as long as the effect of the present invention is not impaired. Among them, distilled water, ion-exchanged water, or water subjected to a purification treatment such as ultra pure water is preferable, and it is particularly preferable to use ultrapure water used for semiconductor production.
(pH)(pH)
본 발명에 있어서는 에칭액의 pH를 -2 이상으로 조정하는 것이 바람직하다. 상한측은 pH를 2 이하로 하는 것이 바람직하고, 1.5 이하로 하는 것이 보다 바람직하고, 1 이하로 하는 것이 더욱 바람직하다. 상기 하한값 이상으로 함으로써 SiN의 에칭 속도를 실용적 래벨로 할 뿐만 아니라 면내 균일성도 한층 양호화할 수 있는 관점에서 바람직하다. 한편, 상기 상한값 이하로 하는 것이 SiO2에 대한 손상 방지를 위해 바람직하다. 또한, 본 명세서에 있어서 pH는 실온(25℃)에 있어서 HORIBA사 제작 F-51(상품명)로 측정한 값으로 한다.In the present invention, it is preferable to adjust the pH of the etching solution to -2 or more. The pH of the upper limit side is preferably 2 or less, more preferably 1.5 or less, and further preferably 1 or less. The lower limit is preferable from the viewpoint of not only making the etching rate of SiN to a practical level but also improving in-plane uniformity. On the other hand, it is preferable to keep the upper limit value or less to prevent damage to SiO 2 . In the present specification, the pH is a value measured at room temperature (25 DEG C) by F-51 (trade name) manufactured by HORIBA.
(그 외의 성분)(Other components)
·pH 조정제· PH adjusting agent
본 실시형태에 있어서는 에칭액의 pH를 상기 범위로 하지만 이 조정에 pH 조정제를 사용하는 것이 바람직하다. pH 조정제로서는 pH를 올리기 위해 테트라메틸암모늄, 콜린 등의 4급 암모늄염, 수산화칼륨 등의 수산화알칼리 금속염, 또는 수산화칼슘 등의 수산화 알칼리 토류 금속염, 2-아미노에탄올, 구아니딘 등의 아미노 화합물을 사용하는 것이 바람직하다. pH를 낮추기 위해서는 염산, 질산, 황산, 인산 등의 무기산, 또는 포름산, 아세트산, 프로피온산, 부티르산, 발레르산, 2-메틸부티르산, n-헥산산, 3,3-디메틸부티르산, 2-에틸부티르산, 4-메틸펜탄산, n-헵탄산, 2-메틸헥산산, n-옥탄산, 2-에틸헥산산, 벤조산, 글리콜산, 살리실산, 글리세르산, 옥살산, 말론산, 숙신산, 글루타르산, 아디프산, 피멜산, 말레산, 프탈산, 말산, 타르타르산, 시트르산, 락트산 등의 유기산을 들 수 있다. In the present embodiment, the pH of the etching solution is set in the above range, but it is preferable to use a pH adjusting agent for this adjustment. As the pH adjuster, it is preferable to use an alkali metal hydroxide such as quaternary ammonium salt or potassium hydroxide such as tetramethylammonium or choline, or an alkaline earth metal hydroxide such as calcium hydroxide, an amino compound such as 2-aminoethanol or guanidine Do. To lower the pH, inorganic acids such as hydrochloric acid, nitric acid, sulfuric acid, and phosphoric acid, and organic acids such as formic acid, acetic acid, propionic acid, butyric acid, valeric acid, 2-methylbutyric acid, 2-methyl hexanoic acid, 2-ethyl hexanoic acid, benzoic acid, glycolic acid, salicylic acid, glyceric acid, oxalic acid, malonic acid, succinic acid, glutaric acid, And organic acids such as dibasic acid, dibasic acid, pimelic acid, maleic acid, phthalic acid, malic acid, tartaric acid, citric acid and lactic acid.
pH 조정제의 사용량은 특별히 한정되지 않고, pH를 상기 범위로 조정하기 위해서 필요한 양으로 사용하면 좋다. The amount of the pH adjuster to be used is not particularly limited, and it may be used in an amount necessary for adjusting the pH to the above range.
상기 pH 조정제는 1종을 단독으로 사용해도, 2종 이상을 조합해서 사용해도 좋다.The pH adjusters may be used alone or in combination of two or more.
(용기)(Vessel)
본 발명의 에칭액은 (키트인지 아닌지에 관계없이) 내부식성 등이 문제가 되지 않는 한, 임의의 용기에 충전해서 보관, 운반, 그리고 사용할 수 있다. 또한, 반도체 용도용으로 용기의 클린도가 높고, 불순물의 용출이 적은 것이 바람직하다. 사용가능한 용기로서는 AICELLO CHEMICAL CO., LTD. 제작의 「CLEAN BOTTLE」시리즈, KODAMA PLASTICS Co., Ltd. 제작의 「PURE BOTTLE」등을 들 수 있지만 이들에 한정되는 것은 아니다.The etchant of the present invention can be stored, transported, and used in any container as long as corrosion resistance or the like is not a problem (whether or not it is a kit). Further, it is preferable that the cleanliness of the container is high and the elution of impurities is small for semiconductor applications. Available containers include AICELLO CHEMICAL CO., LTD. "Clean Bottle" series of production, KODAMA PLASTICS Co., Ltd. &Quot; PURE BOTTLE ", and the like. However, the present invention is not limited thereto.
[에칭][etching]
본 발명에 있어서는 에칭액을 토출하고, 이것을 반도체 기판과 접촉시킨다. 그 실시형태에 대해서 도 5를 이용하여 설명하면 에칭액이 토출구(23)로부터 분사되어 반응 용기(21) 내의 반도체 기판(S)의 상면에 적용된다. 동 도면에 나타낸 실시형태에서는 도입부(A)로부터 에칭액이 공급되고, 그 후 유로(fc)를 통해 자비 탱크(25)를 거쳐 토출구(23)에 이행되도록 되어 있다. 자비 탱크에서는 소정 시간 에칭액을 증류시킬수 있고, 여기서 자비 상태를 유지할 수 있다. 유로(fd)는 약액을 재이용하기 위한 반려 경로를 나타내고 있다. 반도체 기판(S)은 회전 테이블(22) 상에 있고, 회전 구동부(M)에 의해 회전 테이블과 함께 회전되는 것이 바람직하다.In the present invention, the etching liquid is discharged and brought into contact with the semiconductor substrate. 5, the etchant is sprayed from the
본 발명의 실시형태에 있어서는 에칭을 매엽식 장치에 의해 행하는 것이 바람직하다. 매엽식 에칭에 있어서는 반도체 기판을 소정의 방향으로 반송 또는 회전시키고, 그 공간에 에칭액을 분사 또는 유출해서 상기 반도체 기판에 상기 에칭액을 접촉시킨다. 또한, 매엽식 장치에 있어서는 에칭액을 노즐로부터 토출해서 기판에 적용하게 되지만 이 「토출」이란 가압에 의해 에칭액을 분사하는 실시형태 외 가압은 하지 않고 적하 또는 유하시키는 실시형태를 포함하는 의미이다.In the embodiment of the present invention, it is preferable that the etching is performed by a single wafer apparatus. In the single wafer etching, the semiconductor substrate is transported or rotated in a predetermined direction, and an etching solution is injected or discharged into the space to bring the etching solution into contact with the semiconductor substrate. In the single wafer apparatus, the etching solution is applied to the substrate by ejecting the etching solution from the nozzle. However, this " ejection " means an embodiment in which the etching solution is ejected by pressurization.
상기 매엽식 장치에 대하여 침지식(배치식) 장치로 처리를 행하는 경우, 웨이퍼의 면내 균일성의 컨트롤이 어렵고, 또한 웨이퍼에 부착되어 있었던 부착물이 액 중에서 다른 웨이퍼에 재부착되어 버리기 쉽다. 또한, 온도 관리에 대해서도 자비 온도를 유지하면 약액의 열화가 현저하고, 거기에서 소정 온도로 온도 하강하게 되면 우원한 공정 관리가 필요해지는 점에서 매엽식 장치에 의한 것이 바람직하다.In the case where the single wafer processing apparatus is treated with an immersion (batch) apparatus, it is difficult to control the in-plane uniformity of the wafer, and the deposit adhered to the wafer tends to be reattached to another wafer in the liquid. In addition, with respect to temperature management, deterioration of the chemical liquid is remarkable when the self-elevating temperature is maintained, and when the temperature is lowered to a predetermined temperature thereafter, good process control is required.
본 발명에 있어서는 에칭액을 적어도 1도 비등시킨 후에 기판에 적용한다. 그것에 의해 SiN의 효과적인 에칭성을 유지하고, 한편으로 SiO2의 석출을 효과적으로 억제할 수 있다. 이 이유는 불분명하지만 에칭액의 온도를 비점으로까지 도달시킴으로써 함유하는 성분에 어떠한 변화가 부여되어 상기 약액의 효능을 보이는 것에 이른 것으로 추정된다. 비등 온도(Tbp)는 약액의 성분 조성에 따라 변화되지만 예를 들면, 100℃ 이상인 것이 바람직하고, 110℃ 이상인 것이 보다 바람직하다. 상한으로서는 180℃ 이하인 것이 바람직하고, 170℃ 이하인 것이 보다 바람직하고, 160℃ 이하인 것이 더욱 바람직하고, 150℃ 이하인 것이 특히 바람직하다.In the present invention, the etchant is applied to the substrate after boiling the etchant at least once. Whereby the effective etching property of SiN can be maintained and deposition of SiO 2 can be effectively suppressed. The reason for this is unclear, but it is presumed that the temperature of the etchant reaches the boiling point, thereby giving some change to the components contained therein and showing the efficacy of the chemical solution. The boiling temperature (Tbp) varies depending on the composition of the chemical liquid. For example, the boiling temperature (Tbp) is preferably 100 ° C or higher, more preferably 110 ° C or higher. The upper limit is preferably 180 占 폚 or lower, more preferably 170 占 폚 or lower, even more preferably 160 占 폚 or lower, and particularly preferably 150 占 폚 or lower.
비등 처리 시간(비등 후에 그 비등 온도를 유지하는 시간)은 특별히 한정되지 않지만 5분 이상인 것이 바람직하고, 10분 이상인 것이 보다 바람직하다. 상한으로서는 24시간 이하인 것이 바람직하고, 12시간 이하인 것이 보다 바람직하다. 에칭액의 실활을 보다 바람직하게 억제하기 위해서는 비등 시간을 120분 이하로 하는 것이 바람직하고, 60분 이하로 하는 것이 보다 바람직하다. 이러한 비등 시간의 제어는 예를 들면, 도 5에 나타낸 비등 탱크(리저버)(25)에 있어서 에칭액을 일시 저류하여 여기서 가열함으로써 행할 수 있다. 그 후, 에칭액을 노즐(23)에 이행시켜 기판(S)에 적용할 수 있다. 또한, 이 비등 처리 시간은 연속적으로 확보해도, 단속적으로 확보해도 좋고, 승온하면서 행하는 등 본 발명의 효과를 발휘하는 범위에서 그 설정을 적당히 변경해도 좋은 의미이다.The boiling treatment time (the time for maintaining the boiling temperature after boiling) is not particularly limited, but is preferably 5 minutes or more, and more preferably 10 minutes or more. The upper limit is preferably 24 hours or less, and more preferably 12 hours or less. In order to further suppress the deactivation of the etching solution, the boiling time is preferably 120 minutes or less, and more preferably 60 minutes or less. The control of the boiling time can be performed, for example, by temporarily storing the etching liquid in the boiling tank (reservoir) 25 shown in Fig. 5 and heating it here. Thereafter, the etchant can be transferred to the
에칭을 행하는 온도(기판에의 적용 온도(Tap))는 후기 실시예에서 나타내는 온도 측정 방법에 있어서 80℃ 이상인 것이 바람직하고, 100℃ 이상인 것이 보다 바람직하고, 110℃ 이상인 것이 특히 바람직하다. 상한으로서는 170℃ 이하인 것이 바람직하고, 150℃ 이하인 것이 보다 바람직하다. 상기 하한값 이상으로 함으로써 SiN층에 대한 충분한 에칭 속도를 확보하고, 또한 SiO2의 석출을 효과적으로 억제할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 에칭 처리 속도의 경시 안정성을 유지할 수 있어 바람직하다.The temperature (Tap) applied to the substrate is preferably 80 deg. C or more, more preferably 100 deg. C or more, and particularly preferably 110 deg. C or more in the temperature measurement method shown in the later embodiment. The upper limit is preferably 170 占 폚 or lower, and more preferably 150 占 폚 or lower. It is preferable that the lower limit of the above value is set to ensure a sufficient etching rate for the SiN layer and to effectively suppress deposition of SiO 2 . By setting the upper limit to the above value, it is possible to maintain the stability with time of the etching process speed.
본 발명에 있어서는 비등시킨 에칭액을 그대로 비등 상태에서 기판에 적용 시켜도 좋고, 또한 그 비점(Tbp)보다 낮은 온도에서 적용해도 소망의 효과를 얻을 수 있다. 비점(Tbp)과 기판 적용 온도(Tap)의 차(ΔT=Tbp-Tap)는 매엽식 장치에서의 토출 적용을 고려하여 0℃ 초과인 것이 바람직하고, 5℃ 이상인 것이 보다 바람직하다. 상한은 에칭 효율을 고려하여 20℃ 이하인 것이 바람직하고, 10℃ 이하인 것이 보다 바람직하다. 또한, 비점에서 처리하는 경우에는 약액의 비점과 후기 비등 처리 온도는 동일한 값이 되지만 비점 미만에서 처리하는 경우에는 비등 처리 온도는 그것보다 낮은 온도를 포함하는 것이 된다.In the present invention, the boiling etching solution may be directly applied to the substrate in a boiling state, and a desired effect can be obtained even when the etching solution is applied at a temperature lower than the boiling point (Tbp). The difference (T = Tbp-Tap) between the boiling point (Tbp) and the substrate application temperature (Tap) is preferably higher than 0 ° C and more preferably 5 ° C or higher in consideration of discharge application in single wafer apparatus. The upper limit is preferably 20 占 폚 or lower in consideration of the etching efficiency, and more preferably 10 占 폚 or lower. Further, in the case of treatment at the boiling point, the boiling point of the chemical liquid and the boiling temperature at the latter boiling point become the same value, but in the case of treatment at the boiling point, the boiling temperature includes the lower temperature.
여기서, 에칭액의 냉각 형태에 대해서 서술하면 본 실시형태에 있어서는 에칭액을 토출하기 전후에 행해지게 된다. 즉, 탱크 출구(25a)로부터 노즐 토출구(23)에 이행하는 동안, 또한 토출구(23)로부터 토출되어 기판(S)에 도달하기까지 동안(후기 비상 시간 참조) 상기 에칭액은 냉각되게 된다. 이 이행 시간을 적합화함으로써 냉각 온도를 제어해도 좋다. 또한, 회전 테이블(22)을 온도 조정가능한 기구로 해서 상기와 같이 냉각된 에칭액이 소망의 적용 온도(Tap)에서 안정되게 기판 상의 피에칭 재료에 작용하도록 해도 좋다. 또한, 필요에 따라 상기 탱크 출구(25a)로부터 노즐 토출구(23)까지의 유로에 가열 기구를 적용해서 온도 조절가능하게 해서 유통되는 에칭액을 소정 온도로 유지하는 것 등도 할 수 있다.Here, the cooling mode of the etching solution is described before and after the etching solution is ejected in the present embodiment. That is, the etching liquid is cooled during the transition from the
에칭액의 공급 속도는 특별히 한정되지 않지만 0.3~4L(리터)/min으로 하는 것이 바람직하고, 0.5~3L/min으로 하는 것이 보다 바람직하다. 상기 하한값 이상으로 함으로써 에칭의 면내 균일성을 한층 양호하게 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 연속 처리 시에 안정된 처리 성능을 확보할 수 있어 바람직하다. 반도체 기판을 회전시킬 때에는 그 크기 등에도 의하지만 상기와 같은 관점으로부터 300~1000rpm으로 회전시키는 것이 바람직하다.The supply rate of the etching solution is not particularly limited, but is preferably 0.3 to 4 L (liter) / min, more preferably 0.5 to 3 L / min. The above-mentioned lower limit value is preferable because the in-plane uniformity of the etching can be more satisfactorily secured. By setting the value to be equal to or lower than the upper limit value, stable processing performance can be ensured in continuous processing, which is preferable. When the semiconductor substrate is rotated, it is preferable to rotate the semiconductor substrate at 300 to 1000 rpm from the viewpoint of the size and the like.
노즐 토출 후, 기판과 접촉할 때까지의 시간은 상기 유속 및 기판과 노즐의 거리로부터 산출할 수 있다. 본 발명에 있어서는 노즐 토출로부터 기판 접촉까지의 비상 시간(액적이어도 액류이어도 좋다)을 0초 초과로 하는 것이 바람직하고, 1밀리초 이상으로 하는 것이 바람직하다. 상한은 2초 이하로 하는 것이 바람직하고, 1초 이하로 하는 것이 바람직하다. 노즐과 기판 간의 거리는 특별히 한정되지 않지만 5~50㎜의 범위인 것이 일반적이다.The time from the nozzle ejection to the contact with the substrate can be calculated from the flow rate and the distance between the substrate and the nozzle. In the present invention, it is desirable to set the emergency time (liquid or liquid) from ejection of the nozzle to contact with the substrate to more than 0 seconds, preferably 1 millisecond or more. The upper limit is preferably 2 seconds or less, and more preferably 1 second or less. The distance between the nozzle and the substrate is not particularly limited, but is generally in the range of 5 to 50 mm.
본 발명의 바람직한 실시형태에 의한 매엽식 에칭에 있어서는 반도체 기판을 소정의 방향으로 반송 또는 회전시키고, 그 공간에 에칭액을 분사해서 상기 반도체 기판에 상기 에칭액을 접촉시키는 것이 바람직하다. 에칭액의 공급 속도나 기판의 회전 속도에 대해서는 이미 서술한 것과 마찬가지이다. In the single-wafer etching according to a preferred embodiment of the present invention, it is preferable that the semiconductor substrate is transported or rotated in a predetermined direction, and an etchant is sprayed into the space to bring the etchant into contact with the semiconductor substrate. The supply speed of the etching solution and the rotation speed of the substrate are the same as those described above.
본 발명의 바람직한 실시형태에 의한 매엽식 장치 구성에 있어서는 도 6에 나타내는 바와 같이 토출구(노즐)를 이동시키면서 에칭액을 부여하는 것이 바람직하다. 구체적으로, 본 실시형태에 있어서는 SiN층을 갖는 반도체 기판(S)에 대하여 에칭액을 적용할 때에 기판이 r 방향으로 회전하게 되어 있다. 한편, 상기 반도체 기판의 중심부로부터 단부로 연장되는 이동 궤적선(t)을 따라 토출구가 이동하도록되어 있다. 이렇게 본 실시형태에 있어서는 기판의 회전 방향과 토출구의 이동방향이 다른 방향으로 설정되어 있고, 이것에 의해 양자가 서로 상대 운동하도록 되어 있다. 그 결과, 반도체 기판의 전체면에 남김없이 에칭액을 부여할 수 있어 에칭액의 균일성이 바람직하게 확보되는 구성으로 되어 있다. In the single wafer apparatus configuration according to the preferred embodiment of the present invention, as shown in Fig. 6, it is preferable to apply the etching liquid while moving the discharge port (nozzle). Specifically, in this embodiment, when the etching liquid is applied to the semiconductor substrate S having the SiN layer, the substrate is rotated in the r direction. On the other hand, the discharge port is moved along the movement locus line t extending from the central portion of the semiconductor substrate to the end portion. In this embodiment, the rotational direction of the substrate and the moving direction of the discharge port are set in different directions, so that the both move relative to each other. As a result, the etching liquid can be applied to the entire surface of the semiconductor substrate without leaving the entire surface, and the uniformity of the etching liquid is preferably ensured.
토출구(노즐)의 이동 속도는 특별히 한정되지 않지만 0.1㎝/s 이상인 것이 바람직하고, 1㎝/s 이상인 것이 보다 바람직하다. 한편, 그 상한으로서는 30㎝/s 이하인 것이 바람직하고, 15㎝/s 이하인 것이 보다 바람직하다. 이동 궤적선은 직선이어도 곡선(예를 들면, 원호상)이어도 좋다. 어느 경우에도 이동 속도는 실제 궤적선의 거리와 그 이동에 소비된 시간으로부터 산출할 수 있다.The moving speed of the discharge port (nozzle) is not particularly limited, but is preferably 0.1 cm / s or more, more preferably 1 cm / s or more. On the other hand, the upper limit is preferably 30 cm / s or less, and more preferably 15 cm / s or less. The movement locus line may be a straight line or a curved line (for example, a circular arc). In any case, the moving speed can be calculated from the distance of the actual locus line and the time spent in the movement.
[피가공물][Workpiece]
본 실시형태의 에칭액을 적용함으로써 에칭되는 재료는 어느 것이어도 좋지만, SiN을 포함하는 제 1 층과 SiO2를 포함하는 제 2 층을 갖는 기판을 사용한다. SiN층의 형성은 CVD에 의해 행할 수 있다. SiN층은 구체적인 조성으로서는 Si3N4가 되지만 본 발명은 이것에 한정되지 않는다. 또한, SiN으로 기재할 때에는 SixNy(x, y 임의)를 넓게 포함하는 의미이다. 이것은 본 명세서에 있어서 공통되고, 다른 금속 화합물에 대해서도 마찬가지이다. 제 1 층은 그 주된 성분으로서 SiN을 포함하지만 본 발명의 효과를 발휘하는 범위에서 그 이외의 성분을 포함하고 있어도 좋다. 이 것은 제 2 층 등의 다른 층에 대해서도 마찬가지이다. 또한, SiO2의 층은 정법에 의해 제작하면 좋다. 예를 들면, CVD(Chemical Vapor Deposition), ALD(Atomic layer deposition)이라고 불리는 방법으로 적당히 제작할 수 있다.Any material may be etched by applying the etching solution of this embodiment, but a substrate having a first layer containing SiN and a second layer containing SiO 2 is used. The formation of the SiN layer can be performed by CVD. The SiN layer is Si 3 N 4 as a specific composition, but the present invention is not limited to this. In addition, when describing with SiN, SixNy (x, y arbitrary) is broadly included. This is common in the present specification, and the same applies to other metal compounds. The first layer contains SiN as its main component, but may contain other components within the range of exhibiting the effect of the present invention. This also applies to other layers such as the second layer. Further, the SiO 2 layer may be formed by a regular method. For example, it can be appropriately manufactured by a method called CVD (Chemical Vapor Deposition) or ALD (Atomic layer deposition).
실리콘 산화막(SiO2층)으로서는 실리콘 막(Si층)을 가열 산화해서 얻어지는 막인 것이 바람직하다.The silicon oxide film (SiO 2 layer) is preferably a film obtained by heating and oxidizing a silicon film (Si layer).
상기 제 1 층은 높은 에칭 레이트로 에칭되는 것이 바람직하다. 제 1 층의 두께는 특별히 한정되지 않지만 통상의 소자의 구성을 고려했을 때 0.005~0.3㎛ 정도인 것이 실제적이다. 제 1 층의 에칭 레이트[R1]는 특별히 한정되지 않지만 생산 효율을 고려하여 30Å/min 이상인 것이 바람직하고, 50Å/min 이상이 보다 바람직하고, 70Å/min 이상인 것이 특히 바람직하다. 상한은 특별히 없지만 500Å/min 이하인 것이 실제적이다.The first layer is preferably etched at a high etch rate. The thickness of the first layer is not particularly limited, but it is practically about 0.005 to 0.3 mu m in consideration of the constitution of an ordinary device. The etching rate [R1] of the first layer is not particularly limited, but it is preferably 30 Å / min or more, more preferably 50 Å / min or more, and particularly preferably 70 Å / min or more in consideration of production efficiency. There is no upper limit, but it is practically less than 500 Å / min.
제 2 층의 두께는 특별히 한정되지 않지만 통상의 소자의 구성을 고려했을 0.005~0.3㎛정도인 것이 실제적이다. 제 2 층(SiO2층)의 에칭 레이트[R2]는 특별히 한정되지 않지만 가능한 한 제거되지 않는 것이 바람직하고, 10Å/min 이하인 것이 바람직하고, 5Å/min 이하인 것이 보다 바람직하고, 1Å/min 이하인 것이 특히 바람직하다. 하한은 특별히 없지만 0.001Å/min 이상인 것이 실제적이다.The thickness of the second layer is not particularly limited, but it is practically about 0.005 to 0.3 탆 considering the configuration of a normal device. The etching rate [R 2] of the second layer (SiO 2 layer) is not particularly limited, but is preferably as small as possible, preferably 10 Å / min or less, more preferably 5 Å / min or less, Particularly preferred. The lower limit is not particularly specified, but it is practically at least 0.001 Å / min.
상기 실리콘 질화막의 에칭 레이트[R1]와 실리콘 산화막의 에칭 레이트[R2]의 속도비([R1]/[R2])는 50 이상인 것이 바람직하고, 100 이상인 것이 보다 바람직하다. 또한, 높은 에칭 레이트로 할 때에는 200 이상이 바람직하고, 300 이상이 보다 바람직하다. 상한은 특별히 없지만 100,000 이하인 것이 실제적이다. 적용되는 재료의 보다 실제적인 측면을 고려하면 10,000 이하이어도 좋고, 5,000 이하이어도 좋고, 1,000 이하이어도 좋다. The ratio ([R1] / [R2]) of the etch rate [R1] of the silicon nitride film to the etch rate [R2] of the silicon oxide film is preferably 50 or more, more preferably 100 or more. When the etching rate is set to a high etching rate, it is preferably 200 or more, and more preferably 300 or more. There is no upper limit, but it is practically 100,000 or less. Considering a more practical aspect of the applied material, it may be 10,000 or less, 5,000 or less, or 1,000 or less.
[반도체 기판 제품의 제조][Production of semiconductor substrate product]
본 실시형태에 있어서는 실리콘 웨이퍼 상에 상기 제 1 층과 제 2 층을 형성한 반도체 기판으로 하는 공정과, 상기 반도체 기판에 에칭액을 적용해서 상기 제 1 층을 선택적으로 제거하는 공정을 통해 소망의 구조를 갖는 반도체 기판 제품을 제조하는 것이 바람직하다. 이 때, 에칭에는 상기 특정 에칭액을 사용한다.In the present embodiment, the step of forming a semiconductor substrate in which the first layer and the second layer are formed on a silicon wafer, and the step of selectively removing the first layer by applying an etching solution to the semiconductor substrate, It is preferable to produce a semiconductor substrate product having the above structure. At this time, the above specific etching solution is used for etching.
또한, 본 명세서에 있어서 에칭에 의한 각 공정 및 반도체 기판의 제조 방법에 대해서는 본 발명의 효과를 발휘하는 범위에서 적당히 공정의 순서를 바꿔 적용하는 것이 허용되는 것이다. 본 명세서에 있어서 「준비」라고 할 때에는 특정 재료를 합성 또는 조합하거나 해서 구비하는 것 외 구입 등에 의해 소정의 물을 조달하는 것을 포함하는 의미이다. 또한, 반도체 기판의 각 재료를 에칭하도록 에칭액을 사용하는 것을 「적용」으로 칭하지만 그 실시형태는 특별히 한정되지 않는다. 예를 들면, 에칭액과 기판을 접촉시키는 것을 넓게 포함하고, 구체적으로는 배치식의 것으로 침지시켜 에칭해도, 매엽식의 것으로 토출에 의해 에칭해도 좋다.It is to be noted that, in the present specification, each of the steps of etching and the method of manufacturing a semiconductor substrate are allowed to change the order of the steps appropriately within the range of exhibiting the effect of the present invention. In the present specification, the term " preparation " means that a specific material is synthesized or combined, and that the predetermined water is procured by purchase or the like. The use of an etching solution to etch each material of the semiconductor substrate is referred to as " application ", but the embodiment is not particularly limited. For example, the etching solution and the substrate are contacted with each other in a wide range. Specifically, the etching solution may be dipped and etched by a batch method.
도 4는 NAND 플래시 메모리의 TCAT(Terabit Cell Array Transistor) 공정을 개략적으로 나타내는 평면도이다. 실리콘 질화막은 상술한 바와 같이 MOS의 제조 등에서 종래 이용되어 왔지만 최근에는 플래시 메모리 등의 제조 과정에 있어서도 활용되고 있다. 본 실시형태의 제조 공정에 있어서는 웨이퍼(14)의 상측에서 그 좌우 양측에 실리콘 산화막(12)및 실리콘 질화막(13)이 배설되어 있다. 또한, 좌우의 실리콘 산화막(12) 및 실리콘 질화막(13)은 각각 전극이 되는 폴리실리콘의 층(11)을 통해 양측에 배치되고, 한편 그 전후방향을 향해서는 양 층이 교대로 배치되어 있다. 1개의 패턴(선폭)은 나노미터 오더로 형성되어 있다. 이러한 미세 패턴을 갖는 기판(100)에 상기 에칭액을 적용한다. 그러면 실리콘 질화막만이 바람직하게 제거되어 실리콘 산화막(12)과 폴리실리콘의 층(11)이 남겨진 반도체 기판 제품(200)이 형성된다. 이 기판 상에 형성된 다수의 미세 홈부(15)를 이용하고, 또한 그 각각에 트랩층, 블로킹층, 메탈게이트를 배설하여 고성능이고 또한 대용량의 플래시 메모리를 형성할 수 있다. 본 발명의 에칭 방법에 의하면 이러한 미세 구조를 갖는 소자에 있어서의 실리콘 질화막의 선택적 제거에 특히 바람직하게 대응할 수 있다.4 is a plan view schematically showing a TCAT (Terabit Cell Array Transistor) process of a NAND flash memory. The silicon nitride film has been conventionally used in the manufacture of MOS as described above, but recently it has also been utilized in the manufacturing process of a flash memory and the like. In the manufacturing process of the present embodiment, the
반도체 기판의 방향은 특별히 한정되지 않지만 설명의 편의상 본 명세서에서는 SiN측을 상방으로 하고, Si측을 하방으로 한다. 또한, 첨부한 도면에서는 반도체 기판 또는 그 부재의 구조를 간략화해서 도시하고 있고, 필요에 따라 필요한 형태로서 해석하면 좋다.The direction of the semiconductor substrate is not particularly limited, but for convenience of explanation, the SiN side is set to be upward and the Si side is set downward in this specification. Further, in the accompanying drawings, the structure of the semiconductor substrate or its member is shown in a simplified form, and it may be interpreted as necessary if necessary.
실시예Example
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만 본 발명은 이하의 실시예에 한정되는 것은 아니다. 또한, 실시예에서 나타낸 양이나 비율의 규정은 특별히 언급되지 않는 한 질량 기준이다. Hereinafter, the present invention will be described in more detail with reference to Examples, but the present invention is not limited to the following Examples. In addition, the specification of the amounts or ratios shown in the examples is on a mass basis unless otherwise specified.
<실시예 1, 비교예 1>≪ Example 1, Comparative Example 1 >
이하의 표 1에 나타내는 성분을 동 표에 나타낸 조성(질량%)으로 함유시켜 에칭액을 조액했다. 또한, 잔부는 물(초순수)이다.The components shown in the following Table 1 were contained in the composition (mass%) shown in the same table, and the etchant was uniformly mixed. The remainder is water (ultrapure water).
(기판의 작성 방법)(Method for Making Substrate)
시판의 300㎜ 실리콘 기판 상에 열 산화시켜 실리콘 산화막(SiO2층)을 형성했다. 또한, CVD에 의해 실리콘 질화막(SiN층)을 제작했다. 실리콘 기판 상의 질화 실리콘 막은 300㎚의 두께로 하고, 실리콘 기판 상의 산화 실리콘 막은 300㎚의 두께로 했다.A silicon oxide film (SiO 2 layer) was formed by thermal oxidation on a commercially available 300 mm silicon substrate. Further, a silicon nitride film (SiN layer) was formed by CVD. The thickness of the silicon nitride film on the silicon substrate was 300 nm, and the thickness of the silicon oxide film on the silicon substrate was 300 nm.
(에칭 시험)(Etching test)
상기 시험용 기판에 대하여 매엽식 장치(SPS-Europe B. V.사 제작, POLOS(상품명)))로 하기 조건에서 에칭을 행하여 평가 시험을 실시했다.The test substrate was subjected to an evaluation test under the following conditions using a single-wafer apparatus (manufactured by SPS-Europe B. V., POLOS (trade name))).
·기판 적용 온도(Tap): 표 1 참조· Substrate temperature (Tap): Refer to Table 1
·토출량: 1L/min.· Discharge amount: 1 L / min.
·5min· 5 min
·웨이퍼 회전수 500rpmWafer rotation speed 500 rpm
(처리 온도의 측정 방법)(Method of Measuring Process Temperature)
HORIBA, Ltd. 제작의 방사 온도계 IT-550F(상품명)를 상기 매엽식 장치 내의 웨이퍼 상 30㎝의 높이에 고정했다. 웨이퍼 중심(Tap-c) 및 거기에서 250㎜(Tap-e) 외측의 웨이퍼 표면 상에 온도계를 향해 약액을 흘리면서 온도를 계측했다. 온도는 방사 온도계로부터 디지털 출력해서 컴퓨터로 연속적으로 기록했다. 이 중 온도가 안정된 10초 간의 온도를 평균한 값을 웨이퍼 상의 온도(Tap)로 했다.HORIBA, Ltd. The radiation thermometer IT-550F (trade name) was fixed at a height of 30 cm on the wafer in the single wafer apparatus. The temperature was measured while flowing the chemical liquid toward the thermometer on the wafer surface (Tap-c) and the wafer surface outside the 250 mm (Tap-e). The temperature is digitally output from the radiation thermometer and recorded continuously to the computer. Among these, the value obtained by averaging the temperature for 10 seconds in which the temperature was stable was regarded as the temperature (Tap) on the wafer.
(에칭 속도)(Etching rate)
에칭 속도(ER)에 대해서는 엘립소미터소(분광 엘립소미터, J. A. Woollam Co., Inc. Vase를 사용했다)를 사용하여 에칭 처리 전후의 막 두께를 측정함으로써 산출했다. 5점의 평균값을 채용했다(측정 조건 측정 범위: 1.2-2.5eV, 측정각: 70, 75도).The etching rate ER was calculated by measuring the film thickness before and after the etching treatment using an ellipsometer (spectroscopic ellipsometer, J. A. Woollam Co., Inc. Vase). (Measurement condition measurement range: 1.2-2.5 eV, measurement angle: 70, 75 degrees).
(그 외의 조건)(Other conditions)
에칭 후의 순수 린스 프로세스는 2L/min. 60sec. 500rpm으로 행했다. 건조 프로세스는 1500rpm 60sec.로 행했다.The pure rinsing process after etching is 2 L / min. 60sec. 500 rpm. The drying process was performed at 1500 rpm for 60 seconds.
시험은 탱크 내 약액이 비점(Tbp)이 되고 나서 10분간 그 온도를 유지하고, 그 후에 토출해서 실시했다. 공급 속도와 노즐-기판 간 거리로부터 견적한 비상 시간은 0.01초이었다.The test was carried out after maintaining the temperature for 10 minutes after the chemical solution in the tank reached the boiling point (Tbp) and then discharging it. The emergency time estimated from the feed rate and the nozzle-substrate distance was 0.01 second.
산화 규소막 상의 석출은 Applied Materials사 COMPLUS 3T를 사용해서 평가했다.Precipitation on the silicon oxide film was evaluated using COMPLUS 3T from Applied Materials.
사용 약품: 인산, RIN KAGAKU KOGYO Co., Ltd. 제작 반도체 그레이드 EL-S 인산, 그 외에 대해서는 하기 표 중 Aldrich사 제작의 시약을 사용해서 시험을 실시했다. Use chemicals: Phosphoric acid, RIN KAGAKU KOGYO Co., Ltd. Manufactured semiconductor grade EL-S phosphoric acid, and others were tested using reagents manufactured by Aldrich in the following table.
(표의 주석)(Comments in the table)
C로 시작되는 시험은 비교예Tests beginning with C show comparative examples
Si-화합물: 규소 함유 화합물Si-compound: Silicon-containing compound
Tbp: 탱크 내의 온도(비등 처리 온도)Tbp: temperature in the tank (boiling temperature)
Tap-c: 웨이퍼 상의 온도(웨이퍼 중심부)Tap-c: Temperature on wafer (wafer center)
Tap-e: 웨이퍼 상의 온도(웨이퍼 중심으로부터 250㎜의 위치)Tap-e: Temperature on the wafer (position 250 mm from the center of the wafer)
SiN[R1]: SiN층의 에칭 속도SiN [R1]: Etching rate of the SiN layer
SiO2[R2]: SiO2층의 에칭 속도The etching rate of the SiO 2 [R 2 ]: SiO 2 layer
SiO2 석출: SiO2층 상에서의 SiO2의 석출SiO 2 deposited: SiO precipitation of SiO 2 on the second floor
1Å=0.1㎚1 Å = 0.1 nm
a: H2SiF6, sigma-aldrich사 제작 제품 번호 01302a: H 2 SiF 6 , manufactured by Sigma-Aldrich, product number 01302
b: Na2SiF6, sigma-aldrich사 제작 제품 번호 250171b: Na 2 SiF 6 , manufactured by Sigma-Aldrich, product number 250171
c: (NH4)2SiF6, sigma-aldrich사 제작 제품 번호 204331 c: (NH 4) 2 SiF 6, sigma-aldrich Company manufactured product number 204 331
d: (C2H5O)4Si, 테트라에톡시실란， sigma-aldrich사 제작 제품 번호 333859d: (C 2 H 5 O) 4 Si, tetraethoxysilane, manufactured by Sigma-Aldrich, product number 333859
e: (CH3O)3CH3Si, 트리메톡시메틸실란， sigma-aldrich사 제작 제품 번호 246174e: (CH 3 O) 3 CH 3 Si, trimethoxymethylsilane, manufactured by Sigma-Aldrich, product number 246174
상기 결과로부터 본 발명에 의하면 SiN의 바람직한 선택적 제거를 행함과 아울러 SiO2층에의 SiO2의 석출을 효과적으로 억제할 수 있는 것을 알 수 있다.The results according to the present invention from a well and performing the desired selective removal of the SiN can be seen that it can effectively suppress the deposition of SiO 2 of the SiO 2 layer.
또한, 탱크 내 약액이 비점(Tbp)이 되고 나서 10분간 보다 오래 그 온도를 유지하고, 그 후에 토출하여 상기와 동일한 시험을 실시한 경우이어도 마찬가지의 효과가 얻어졌다. The same effect was obtained even when the same temperature was maintained for 10 minutes or longer after the chemical liquid in the tank became the boiling point (Tbp), and thereafter, the same test as described above was carried out.
본 발명을 그 실시형태와 함께 설명했지만 우리들은 특별히 지정하지 않는 한 우리들의 발명을 설명의 어떤 세부에 있어서도 한정하려고 하는 것은 아니고 첨부의 청구범위에 나타낸 발명의 정신과 범위에 반하는 일 없이 폭 넓게 해석되어야 한다고 생각한다.While the invention has been described in conjunction with the embodiments thereof, it is to be understood that the invention is not to be limited in any detail to the description of the invention, unless specifically stated otherwise, and is to be construed broadly, without departing from the spirit and scope of the invention as set forth in the appended claims. I think.
본원은 2012년 11월 13일에 일본국에서 특허 출원된 일본 특허 출원 2012-249674에 의거하여 우선권을 주장하는 것이며, 이들은 여기에 참조하여 그 내용을 본 명세서의 기재의 일부로서 도입한다.This application claims priority based on Japanese Patent Application No. 2012-249674, filed on November 13, 2012 in Japan, which is hereby incorporated by reference in its entirety as part of this specification.
1
SiN층(제 1 층)
2
SiO2층(제 2 층)
3
Si층(제 3 층)
5
SiO2 석출층
10, 20, 30
반도체 기판
21
반응 용기
22
회전 테이블
23
토출구
S
반도체 기판
25
자비 탱크
25a
탱크 출구1 SiN layer (first layer) 2 SiO 2 layer (second layer)
3 Si layer (third layer) 5 SiO 2 precipitation layer
10, 20, 30
22 Rotary table 23 Outlet port
25a tank outlet
Claims (20)
상기 에칭액은 그 토출 전후에 냉각되는 것을 특징으로 하는 반도체 기판의에칭 방법.The method according to claim 1,
Wherein the etching solution is cooled before and after the etching.
상기 에칭액의 상기 기판과의 접촉 온도는 상기 비등의 온도보다 0℃ 초과 20℃ 이하의 범위로 낮은 것을 특징으로 반도체 기판의 에칭 방법.3. The method according to claim 1 or 2,
Wherein the contact temperature of the etching liquid with the substrate is lower than the boiling temperature in the range of 0 占 폚 to 20 占 폚.
상기 에칭액을 노즐로부터 토출하고, 적하 또는 유하시켜 상기 기판과 접촉시키는 것을 특징으로 하는 반도체 기판의 에칭 방법.4. The method according to any one of claims 1 to 3,
Wherein the etching solution is ejected from a nozzle and dropped or dropped to bring the substrate into contact with the substrate.
상기 에칭액은 0.5~3L/min의 속도로 토출되는 것을 특징으로 하는 반도체 기판의 에칭 방법.5. The method according to any one of claims 1 to 4,
Wherein the etching solution is discharged at a rate of 0.5 to 3 L / min.
상기 에칭액의 비점은 110~180℃인 것을 특징으로 하는 반도체 기판의 에칭 방법.6. The method according to any one of claims 1 to 5,
Wherein the boiling point of the etching solution is 110 to 180 占 폚.
상기 에칭액을 그 토출 전에 유지하는 탱크 내에서 비등시키고, 그 후 유로를 통해 노즐에 이행시켜 상기 노즐로부터 상기 에칭액을 상기 기판을 향해 토출하는 것을 특징으로 하는 반도체 기판의 에칭 방법.7. The method according to any one of claims 1 to 6,
Wherein the etching liquid is boiled in a tank for holding the liquid before the liquid is discharged, and then is transferred to a nozzle through a flow path to discharge the etching liquid from the nozzle toward the substrate.
상기 규소 함유 화합물은 H2SiF6, (NH4)2SiF6, 또는 Na2SiF6인 것을 특징으로 하는 반도체 기판의 에칭 방법.8. The method according to any one of claims 1 to 7,
Wherein the silicon-containing compound is H 2 SiF 6 , (NH 4 ) 2 SiF 6 , or Na 2 SiF 6 .
상기 규소 함유 화합물은 하기 식(1) 또는 (2)으로 나타내어지는 화합물인 것을 특징으로 하는 반도체 기판의 에칭 방법.
식(1): R2Si(OR3)3
식(2): Si(OR4)4
[R2는 탄소수 1~12개의 알킬기를 나타낸다. R3은 탄소수 1~24개의 알킬기를 나타낸다. R4는 탄소수 1~20개의 알킬기이다]8. The method according to any one of claims 1 to 7,
Wherein the silicon-containing compound is a compound represented by the following formula (1) or (2).
(1): R 2 Si (OR 3 ) 3
Equation (2): Si (OR 4 ) 4
[R 2 represents an alkyl group having 1 to 12 carbon atoms] R 3 represents an alkyl group having 1 to 24 carbon atoms. And R < 4 > is an alkyl group having 1 to 20 carbon atoms]
상기 에칭액의 자비 시간은 5분 이상 24시간 이하인 것을 특징으로 하는 반도체 기판의 에칭 방법.10. The method according to any one of claims 1 to 9,
Wherein the etchant has a boiling time of 5 minutes or more and 24 hours or less.
상기 에칭액은 규소 함유 화합물을 0.01~1질량%로 포함하는 것을 특징으로 하는 반도체 기판의 에칭 방법.11. The method according to any one of claims 1 to 10,
Wherein the etching solution contains a silicon-containing compound in an amount of 0.01 to 1% by mass.
상기 에칭액은 인산 화합물을 60~95질량%로 포함하는 것을 특징으로 하는 반도체 기판의 에칭 방법.12. The method according to any one of claims 1 to 11,
Wherein the etching solution contains 60 to 95 mass% of a phosphoric acid compound.
상기 에칭액의 pH는 -2 이상 2 이하인 것을 특징으로 하는 반도체 기판의 에칭 방법.13. The method according to any one of claims 1 to 12,
Wherein the etching solution has a pH of not less than -2 but not more than 2.
상기 실리콘 질화막의 에칭 레이트[R1]와 실리콘 산화막의 에칭 레이트[R2]의 속도비([R1]/[R2])는 50 이상인 것을 특징으로 하는 반도체 기판의 에칭 방법.14. The method according to any one of claims 1 to 13,
(R1 / R2) of the etching rate [R1] of the silicon nitride film and the etching rate [R2] of the silicon oxide film is 50 or more.
상기 인산 화합물은 오르토 인산, 메타 인산, 및 피로인산으로 이루어지는 군으로부터 선택되는 적어도 1종인 것을 특징으로 하는 반도체 기판의 에칭 방법.15. The method according to any one of claims 1 to 14,
Wherein the phosphoric acid compound is at least one selected from the group consisting of orthophosphoric acid, metaphosphoric acid, and pyrophosphoric acid.
인산 화합물과, 규소 함유 화합물과, 물을 포함하고, 가열에 의한 비등 처리가 실시된 것을 특징으로 하는 반도체 기판의 에칭액.1. An etching solution for selectively removing the silicon nitride film by applying to a substrate on which a silicon nitride film (SiN) and a silicon oxide film (SiO 2 ) are exposed,
An etching solution containing a phosphoric acid compound, a silicon-containing compound, and water and subjected to boiling treatment by heating.
상기 규소 함유 화합물은 하기 식(1) 또는 (2)으로 나타내어지는 화합물인 것을 특징으로 하는 반도체 기판의 에칭액.
식(1): R2Si(OR3)3
식(2): Si(OR4)4
[R2는 탄소수 1~12개의 알킬기를 나타낸다. R3은 탄소수 1~24개의 알킬기를 나타낸다. R4는 탄소수 1~20개의 알킬기이다]18. The method of claim 17,
Wherein the silicon-containing compound is a compound represented by the following formula (1) or (2).
(1): R 2 Si (OR 3 ) 3
Equation (2): Si (OR 4 ) 4
[R 2 represents an alkyl group having 1 to 12 carbon atoms] R 3 represents an alkyl group having 1 to 24 carbon atoms. And R < 4 > is an alkyl group having 1 to 20 carbon atoms]
상기 에칭액은 규소 함유 화합물을 0.01~1질량%로 포함하는 것을 특징으로 하는 반도체 기판의 에칭액.The method according to claim 17 or 18,
Wherein the etching solution contains 0.01 to 1% by mass of a silicon-containing compound.
상기 에칭액은 인산 화합물을 60~95질량%로 포함하는 것을 특징으로 하는 반도체 기판의 에칭액.The method according to claim 17 or 18,
Wherein the etching solution contains 60 to 95% by mass of a phosphoric acid compound.
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| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |