KR20150048197A - 레이저 및 플라즈마 에칭에 의한 기판 다이싱을 위한 마스크 잔류물 제거 - Google Patents

레이저 및 플라즈마 에칭에 의한 기판 다이싱을 위한 마스크 잔류물 제거 Download PDF

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아제이 쿠마르
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Abstract

복수의 IC들을 갖는 기판들을 다이싱하는 방법들이다. 방법은 마스크를 형성하고, 갭들을 갖는 패터닝된 마스크를 제공하기 위해서 펨토초 레이저 스크라이빙 프로세스로 마스크를 패터닝하는 것을 포함한다. 패터닝은 IC들 사이의 기판의 영역들을 노출시킨다. IC를 싱귤레이팅하기 위해서 패터닝된 마스크의 갭들을 통해 기판이 에칭된다. 마스크가 제거되고, 마스크 잔류물들을 제거하기 위해서, 다이싱된 기판 상의 금속화된 범프들이 무기산 용액과 접촉된다.

Description

레이저 및 플라즈마 에칭에 의한 기판 다이싱을 위한 마스크 잔류물 제거{MASK RESIDUE REMOVAL FOR SUBSTRATE DICING BY LASER AND PLASMA ETCH}
관련 출원들에 대한 상호 참조
[0001] 본 출원은 "MASK RESIDUE REMOVAL FOR SUBSTRATE DICING BY LASER AND PLASMA ETCH" 라는 명칭으로 2012년 8월 27일 출원된 미국 가 출원 제 61/693,673 호, 및 "MASK RESIDUE REMOVAL FOR SUBSTRATE DICING BY LASER AND PLASMA ETCH" 라는 명칭으로 2013년 3월 15일 출원된 미국 가 출원 제 61/790,910 호의 우선권의 이익을 주장하며, 상기 미국 가 출원들의 전체 내용들은 모든 목적들을 위해 그 전체가 인용에 의해 본원에 포함된다.
[0002] 본 발명의 실시예들은 반도체 프로세싱의 분야에 관한 것이고, 특히, 각각의 기판이 그 위에 집적 회로(IC)를 갖는 기판들을 다이싱(dicing)하기 위한 마스킹(masking) 방법들에 관한 것이다.
[0003] 반도체 기판 프로세싱에서, 전형적으로 실리콘 또는 다른 반도체 재료로 구성된 기판(또한, 웨이퍼라고 지칭됨) 상에 집적 회로들(IC들)이 형성된다. 일반적으로, IC들을 형성하기 위해, 반전도성, 전도성, 또는 절연성인 다양한 재료들의 얇은 필름 층들이 활용된다. 동일한 기판 상에, 병행하여, 메모리 디바이스들, 로직 디바이스들, 광발전(photovoltaic) 디바이스들 등과 같은 복수의 IC들을 동시에 형성하기 위해, 다양한 잘 알려진 프로세스들을 사용하여 이들 재료들이 도핑, 증착, 및 에칭된다.
[0004] 디바이스 형성 후에, 필름 프레임에 걸쳐 신장된(stretched) 접착성(adhesive) 필름과 같은 지지 부재 상에 기판이 탑재되고, 패키징 등을 위하여 각각의 개별적인 디바이스 또는 "다이(die)"를 서로로부터 분리시키기 위해 기판이 "다이싱된다(diced)". 현재, 2개의 가장 대중적인 다이싱 기법들은 스크라이빙(scribing) 및 소잉(sawing)이다. 스크라이빙에 있어서, 다이아몬드 팁형(tipped) 스크라이브가, 미리 형성된 스크라이브 라인들을 따라 기판 표면에 걸쳐 이동된다. 예컨대 롤러로 압력을 가할 시에, 기판은 스크라이브 라인들을 따라 분리된다. 소잉에 있어서, 다이아몬드 팁형 소우(saw)가 스트리트(street)들을 따라 기판을 커팅한다. 50-150 ㎛ 두께의 벌크 실리콘 싱귤레이션(singulation)과 같은 얇은 기판 싱귤레이션에 있어서, 통상적인(conventional) 접근법들은 빈약한 프로세스 품질만을 산출하여 왔다. 얇은 기판들로부터 다이들을 싱귤레이팅(singulating)하는 경우에 직면될 수 있는 난제들 중 몇몇은, 상이한 층들 사이의 박리(delamination) 또는 미세균열(microcrack) 형성, 무기 유전체 층들의 치핑(chipping), 엄격한 커프(kerf) 폭 제어의 유지, 또는 정밀한 어블레이션(ablation) 깊이 제어를 포함할 수 있다.
[0005] 또한 플라즈마 다이싱이 고려되어 왔지만, 레지스트를 패터닝하기 위한 표준 리소그래피 동작이 구현 비용을 과중하게 만들 수 있다. 플라즈마 다이싱의 구현을 방해하는 것이 가능한 다른 제한은, 스트리트들을 따르는 다이싱에서 일반적으로 조우되는 금속들(예컨대, 구리)의 플라즈마 프로세싱이, 생산 문제들 또는 처리량(throughput) 제한들을 생성할 수 있다는 것이다. 마지막으로, 플라즈마 다이싱 프로세스의 마스킹은, 예컨대, 기판의 상단 표면 토포그래피(topography) 및 두께, 플라즈마 에칭의 선택성(selectivity), 및 기판의 상단 표면 상에 존재하는 재료들에 따라 문제가 있을 수 있다. 따라서, 일단 다이 싱귤레이션이 수행되고 나면, 선택된 마스킹 재료들은 제거하는 데에 문제가 있을 수 있다.
[0006] 본 발명의 하나 또는 그 초과의 실시예들은 복수의 집적 회로들(IC들)을 포함하는 기판을 다이싱하는 방법들에 관한 것이다. 일 실시예에서, 방법은 IC들을 커버하고 보호하는 마스크를 기판 위에 형성하는 단계를 수반한다. 방법은, IC들 사이의 기판의 영역들을 노출시키는 갭들을 갖는 패터닝된 마스크를 제공하기 위해서, 레이저 스크라이빙 프로세스로 마스크를 패터닝하는 단계를 수반한다. 방법은, IC들을 싱귤레이팅하기 위해서, 패터닝된 마스크의 갭들을 통해 기판을 플라즈마 에칭하는 단계를 수반한다. 방법은, 마스크를 제거하는 단계, 및 다이싱된 기판의 표면 상의 금속 범프들(bumps) 또는 패드들(pads)을 무기산 용액에 노출시키는 단계를 더 수반한다.
[0007] 일 실시예에서, 복수의 IC들을 갖는 기판을 다이싱하기 위한 시스템은, 마스크를 패터닝하고, 그리고 금속 범프들 또는 패드들을 포함하는 IC들 사이의 기판의 영역들을 노출시키기 위한 레이저 스크라이브 모듈을 포함한다. 시스템은, IC들을 싱귤레이팅하기 위해서 기판을 플라즈마 에칭하도록 레이저 스크라이브 모듈에 물리적으로 커플링된 플라즈마 에칭 모듈을 포함한다. 시스템은 플라즈마 에칭 모듈에 커플링된 습식 세정(wet clean) 스테이션을 포함하고, 습식 세정 스테이션은 마스크를 제거하도록 그리고 노출된 금속 범프들 또는 패드들의 무기산 세척(wash)을 수행하도록 구성된다. 시스템은, 레이저 스크라이빙된 기판을 레이저 스크라이브 모듈로부터 플라즈마 에칭 모듈로, 그리고 플라즈마 에칭 모듈로부터 습식 세정 스테이션으로 이송하기 위한 로봇식 이송 챔버를 더 포함한다.
[0008] 본 발명의 실시예들은 첨부 도면들의 도면들에서 제한이 아닌 예로서 예시된다.
[0009] 도 1은 본 발명의 실시예에 따른, 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법을 예시하는 흐름도이다.
[0010] 도 2a는 본 발명의 실시예에 따른, 도 1에 예시된 다이싱 방법의 동작(102)에 대응하는, 복수의 IC들을 포함하는 반도체 기판의 단면도를 예시한다.
[0011] 도 2b는 본 발명의 실시예에 따른, 도 1에 예시된 다이싱 방법의 동작(103)에 대응하는, 복수의 IC들을 포함하는 반도체 기판의 단면도를 예시한다.
[0012] 도 2c는 본 발명의 실시예에 따른, 도 1에 예시된 다이싱 방법의 동작(105)에 대응하는, 복수의 IC들을 포함하는 반도체 기판의 단면도를 예시한다.
[0013] 도 2d는 본 발명의 실시예에 따른, 도 1에 예시된 다이싱 방법의 동작(107)에 대응하는, 복수의 IC들을 포함하는 반도체 기판의 단면도를 예시한다.
[0014] 도 3a는 본 발명의 실시예들에 따른, 복수의 IC들을 포함하는 기판의 표면하(subsurface) 얇은 필름들 및 상단 표면 위에 적용되는 수용성 마스크의 단면도를 예시한다.
[0015] 도 3b는 본 발명의 실시예들에 따른, 복수의 IC들을 포함하는 기판의 표면하 얇은 필름들 및 정상부 표면 위에 적용되는 다층화된(multi-layered) 마스크의 단면도를 예시한다.
[0016] 도 4는 본 발명의 실시예에 따른, 통합된 다이싱 시스템의 개략적인 평면도를 예시한다.
[0017] 도 5는 본 발명의 실시예에 따른, 본원에서 설명된, 마스킹, 레이저 스크라이빙, 플라즈마 다이싱 방법들에서의 하나 또는 그 초과의 동작의 자동화된 수행을 제어하는 예시적인 컴퓨터 시스템의 블록도를 예시한다.
[0018] 각각의 기판이 그 위에 복수의 IC들을 갖는 기판들을 다이싱하는 방법들이 설명된다. 다음의 설명에서, 본 발명의 예시적인 실시예들을 설명하기 위해, 펨토초 레이저 스크라이빙 및 딥 실리콘 플라즈마 에칭 조건들과 같은 다수의 특정 세부사항들이 설명된다. 그러나, 이들 특정 세부사항들 없이 본 발명의 실시예들이 실시될 수 있다는 것이 당업자에게는 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 공연히 불명료하게 하는 것을 피하기 위해, IC 제조, 기판 박형화, 테이핑 등과 같은 잘 알려진 양태들은 상세히 설명되지 않는다. 본 명세서 전반에 걸친 "실시예(an embodiment)"에 대한 언급은, 그 실시예와 관련하여 설명되는 특정한 피처(feature), 구조, 재료, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸친 다양한 개소들에서의 "실시예에서(in an embodiment)"라는 문구의 출현들이 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 하나 또는 그 초과의 실시예들에서 임의의 적합한 방식으로 특정한 피처들, 구조들, 재료들, 또는 특성들이 조합될 수 있다. 또한, 도면들에 도시된 다양한 예시적인 실시예들은 단지 예시적인 표현들일 뿐이고 반드시 실척대로 도시된 것이 아니라는 것이 이해될 것이다.
[0019] "커플링된(coupled)" 및 "연결된(connected)"이라는 용어들은, 이들의 파생어들과 함께, 컴포넌트들 사이의 구조적인 관계들을 설명하기 위해 본원에서 사용될 수 있다. 이들 용어들이 서로에 대한 동의어들로서 의도되지 않는다는 것이 이해되어야 한다. 더 정확히는, 특정한 실시예들에서, "연결된"은 2개 또는 그 초과의 엘리먼트들이 서로 직접적으로 물리 또는 전기 접촉하는 것을 나타내기 위해 사용될 수 있다. "커플링된"은, 2개 또는 그 초과의 엘리먼트들이 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재하는 엘리먼트들이 존재하면서) 물리 또는 전기 접촉하는 것, 그리고/또는 2개 또는 그 초과의 엘리먼트들이 서로 협력 또는 상호작용하는 것(예컨대, 인과 관계에서와 같음)을 나타내기 위해 사용될 수 있다.
[0020] 본원에서 사용되는 바와 같은 "위(over)", "아래(under)", "사이(between)", 및 "상(on)"이라는 용어들은 하나의 재료 층의 다른 재료 층들에 대한 상대적인 위치를 지칭한다. 따라서, 예컨대, 다른 층 위 또는 아래에 배치된 하나의 층이 다른 층과 직접적으로 접촉할 수 있거나, 또는 하나 또는 그 초과의 개재하는 층들을 가질 수 있다. 더욱이, 2개의 층들 사이에 배치된 하나의 층이 2개의 층들과 직접적으로 접촉할 수 있거나, 또는 하나 또는 그 초과의 개재하는 층들을 가질 수 있다. 반대로, 제 2 층 "상"의 제 1 층은 그 제 2 층과 접촉한다. 부가적으로, 하나의 층의 다른 층들에 대한 상대적인 위치는, 동작들이 기판의 절대적인 배향(orientation)을 고려하지 않고 기판에 관하여 수행된다고 상정하여 제공된다.
[0021] 일반적으로, 초기의 레이저 스크라이브 및 후속적인 플라즈마 에칭을 수반하는 하이브리드 기판 또는 기판 다이싱 프로세스가 다이 싱귤레이션을 위한 마스크를 이용해 구현된다. 레이저 스크라이브 프로세스는 패터닝되지 않은(즉, 블랭킷(blanket)) 마스크 층, 패시베이션 층, 및 표면하 얇은 필름 디바이스 층들을 깨끗하게(cleanly) 제거하기 위해 사용될 수 있다. 그 후에, 기판의 노출 또는 부분적인 어블레이션 시에, 레이저 에칭 프로세스가 종료될 수 있다. 그 후에, 칩들의 다이싱 또는 싱귤레이션을 위하여, 기판의 벌크를 통해, 예컨대 벌크 단결정질 실리콘을 통해 에칭하기 위해, 하이브리드 다이싱 프로세스의 플라즈마 에칭 부분이 채용될 수 있다.
[0022] 본 발명의 실시예에 따르면, 펨토초 레이저 스크라이빙과 플라즈마 에칭의 조합이 반도체 기판을 개별화된 또는 싱귤레이팅된 IC들로 다이싱하기 위해 사용된다. 일 실시예에서, 펨토초 레이저 스크라이빙은, 본질적으로, 그렇지 않다면 완전히, 비평형(non-equilibrium) 프로세스이다. 예컨대, 펨토초 기반 레이저 스크라이빙은 무시가능한 열적 손상 구역으로 국한될 수 있다. 실시예에서, 레이저 스크라이빙은 울트라 로우-k 필름들(즉, 3.0 아래의 유전 상수를 가짐)을 갖는 IC들을 싱귤레이팅하기 위해 사용된다. 일 실시예에서, 레이저를 이용하는 직접적인 라이팅(writing)은 리소그래피 패터닝 동작을 제거하여, 마스킹 재료가 비-감광성이 되게 허용하고, 그리고 플라즈마 에칭 기반 다이싱 프로세싱이 기판을 분할하는 데에 매우 적은 비용으로 구현된다. 일 실시예에서, 스루 실리콘 비아(through silicon via; TSV)-타입 에칭이 플라즈마 에칭 챔버에서 다이싱 프로세스를 완료하기 위해 사용된다.
[0023] 도 1은 본 발명의 실시예에 따른, 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 프로세스(100)를 예시하는 흐름도이다. 도 2a 내지 도 2d는 본 발명의 실시예에 따른, 제 1 및 제 2 IC들(225, 226)을 포함하는 기판(206)의 단면도들을 예시하고, 방법(100)에서의 동작들에 대응한다.
[0024] 도 1의 동작(102), 및 대응하는 도 2a를 참조하면, 마스크 층(202)이 기판(206) 위에 형성된다. 일반적으로, 기판(206)은 그 위에 형성되는 얇은 필름 디바이스 층들(204)의 제조 프로세스를 견디는데 적합한 임의의 재료로 구성된다. 예컨대, 일 실시예에서, 기판(206)은 단결정질 실리콘, 게르마늄, 또는 실리콘/게르마늄과 같은(그러나, 이에 제한되지 않는) Ⅳ 족-계 재료이다. 다른 실시예에서, 기판(206)은, 예컨대 발광 다이오드들(LEDs)의 제조에서 사용되는 Ⅲ-Ⅴ 재료 기판과 같이 Ⅲ-Ⅴ 재료이다. 디바이스 제조 동안에, 기판(206)은 전형적으로 두께가 600 ㎛ 내지 800 ㎛이지만, 도 2a에 예시된 바와 같이, 50 ㎛ 내지 100 ㎛로 박형화되었다. 일 실시예에서, 박형화된 기판은, 다이 부착 필름(DAF)(208)으로 기판(206)의 배면에 접착되고 프레임(미도시)에 걸쳐 신장된 배킹 테이프(backing tape)(210)와 같은 캐리어 또는 배면 지지부(211)에 의해 지지된다.
[0025] 실시예들에서, 제 1 및 제 2 IC들(225, 226)은, 실리콘 기판(206)에 제조되고 유전체 스택에 매립된(encased) 상보적 금속-산화물-반도체(CMOS) 트랜지스터들 또는 메모리 디바이스들을 포함한다. 복수의 금속 인터커넥트들이 디바이스들 또는 트랜지스터들 위에 그리고 둘러싸는 유전체 층들에 형성될 수 있고, IC들(225, 226)을 형성하기 위하여 디바이스들 또는 트랜지스터들을 전기적으로 커플링시키기 위해 사용될 수 있다. 스트리트(227)를 형성하는 재료들은 IC들(225, 226)을 형성하기 위해 사용되는 재료들과 동일할 수 있거나 또는 유사할 수 있다. 예컨대, 스트리트(227)는 유전체 재료들, 반도체 재료들, 및 금속화(metallization)의 얇은 필름 층들을 포함할 수 있다. 일 실시예에서, 스트리트(227)는 IC들(225, 226)과 유사한 테스트 디바이스를 포함한다. 스트리트(227)의 폭은 10 ㎛ 내지 100 ㎛일 수 있다.
[0026] 실시예들에서, 마스크 층(202)은 IC들(225, 226)의 상단 표면을 커버하는 수용성 재료 층을 포함한다. 마스크 층(202)은 또한, IC들(225, 226) 사이의 개재하는 스트리트(227)를 커버한다. 수용성 재료 층은 도 1의 하이브리드 레이저 스크라이빙 및 플라즈마 에칭 다이싱 방법(100) 동안에 IC들(225, 226)의 상단 표면의 보호를 제공하기 위한 것이다. 마스크 층(202)은 레이저 스크라이빙 동작(103) 이전에는 패터닝되지 않는다. 스크라이빙 레이저는 스트리트(227) 위에 배치된 마스크 층(202)의 부분들을 어블레이팅함으로써 스크라이브 라인들의 직접적인 라이팅을 수행하기 위한 것이다.
[0027] 도 3a는 본 발명의 실시예들에 따른, 스트리트(227) 및 IC(226)의 상단 표면과 접촉하는 수용성 층(302)을 포함하는 하나의 예시적인 실시예의 확대된 단면도(300A)를 예시한다. 도 3a에 도시된 바와 같이, 기판(206)은, 도 2a의 DAF(208)와 인터페이스(interface)하는 저부 표면(301) 반대편에 있는 상단 표면(303)을 가지며, 상단 표면(303) 상에는 얇은 필름 디바이스 층들이 배치된다. 일반적으로, 얇은 필름 디바이스 층 재료들은 유기 재료들(예컨대, 폴리머들), 금속들, 또는 무기 유전체들, 예컨대 실리콘 이산화물 및 실리콘 질화물을 포함할 수 있지만, 이에 제한되지는 않는다. 도 3a에 예시된 예시적인 얇은 필름 디바이스 층들은, 실리콘 이산화물 층(304), 실리콘 질화물 층(305), 구리 인터커넥트 층들(308)과, 이들 사이에 배치된 탄소 도핑된 산화물(CDO)과 같은 로우-k(예컨대, 3.5 미만) 또는 울트라 로우-k(예컨대, 3.0 미만) 층간 유전체 층들(ILD)(307)을 포함한다. IC(226)의 상단 표면은, 전형적으로 폴리이미드(PI) 또는 유사한 폴리머인 패시베이션 층(311)에 의해 둘러싸인 전형적으로 구리인 범프(312)를 포함한다. 따라서, 범프(312) 및 패시베이션 층(311)이 IC의 상단 표면을 형성하며, 얇은 필름 디바이스 층들은 표면하 IC 층들을 형성한다. 범프(312)는 패시베이션 층(311)의 상단 표면으로부터 범프 높이(HB) 만큼 연장되며, 범프 높이(HB)는 예시적인 실시예들에서 10 ㎛ 내지 50 ㎛의 범위를 갖는다.
[0028] 실시예에서, 수용성 층(302)은 마스크 층(202)이고, 따라서 마스크 층(202)은 다른 재료 층들을 포함하지 않는다. 다른 실시예들에서 수용성 층(302)은 단지, 도 3b에 도시된 바와 같이, 다층화된 마스크 스택의 제 1 (저부) 층일 뿐이다. 다른 더 통상적인 마스킹 재료들, 예컨대 포토레지스트, 또는 무기 유전체 하드마스크들, 예컨대 실리콘 이산화물, 또는 실세스퀴옥산들(silsesquioxanes)과 달리, 수용성 층(302)을 포함하는 마스크는, 아래놓인 패시베이션 층(311) 및/또는 범프(312)를 손상시키지 않고 용이하게 제거될 수 있다. 수용성 층(302)이 마스크 층(202)인 경우, 실시예에 따라, 수용성 층(302)은 통상적인 스크라이빙 프로세스 동안 활용되는 단순한 오염 방지 층 그 이상이고, 대신에, 스트리트들의 후속적인 플라즈마 에칭 동안에 보호를 제공하기 위한 것이다. 따라서, 수용성 층(302)은, 심지어, 플라즈마에 노출되는 경우에 손상, 산화, 또는 그렇지 않으면 오염될 수 있는, 구리인 범프(312)를 보호하면서, 플라즈마 에칭 프로세스를 견뎌내기에 충분한 두께로 이루어져야 한다. 수용성 층(302)의 최소 두께는 후속적인 플라즈마 에칭(예컨대, 도 1의 동작(105))에 의해 달성되는 선택성과 상관된다(function of). 플라즈마 에칭 선택성은 적어도, 채용되는 에칭 프로세스 및 수용성 층(302)의 재료/조성에 따른다.
[0029] 실시예에서, 수용성 재료는 수용성 폴리머를 포함한다. 많은 그러한 폴리머들은 세탁 및 쇼핑 백들, 자수, 그린 패키징, 등과 같은 적용예들을 위해서 상업적으로 이용 가능하다. 그러나, 본 발명을 위한 수용성 재료의 선택은, 최대 필름 두께, 에칭 저항성(resistance), 열 안정성, 재료를 기판에 적용하고 기판으로부터 제거하는 기법(mechanics), 및 미세오염에 대한 엄격한 요구들에 의해서 복잡해진다. 스트리트에서, 수용성 층(302)의 최대 두께(Tmax)는, 어블레이션에 의해 마스킹을 통해 패터닝하는 레이저의 능력에 의해 제한된다. 수용성 층(302)은 스트리트 패턴이 형성되지 않을 스트리트(227)의 에지들 및/또는 IC들(225, 226) 위에서 훨씬 더 두꺼울 수 있다. 따라서, 일반적으로, Tmax는 레이저 파장과 연관된 광학 변환 효율과 상관된다. Tmax가 스트리트(227)와 연관되기 때문에, 원하는 Tmax를 달성하도록, 스트리트 피처 토포그래피, 스트리트 폭, 및 수용성 층(302)을 적용하는 방법이 선택될 수 있다. 특정한 실시예들에서, 수용성 층(302)은 30 ㎛ 미만 그리고 유리하게는 20 ㎛ 미만인 스트리트 두께 Tmax를 가지며, 더 두꺼운 마스크는 다수 회의 레이저 통과들(passes)을 요구한다.
[0030] 실시예에서, 재료의 온도가 상승될 후속적인 플라즈마 에칭 프로세스 동안에 과도한 가교(crosslinking)를 피하기 위해, 수용성 층(302)은, 적어도 60 ℃에 대해 열적으로 안정적이고, 바람직하게는 100 ℃에서 안정적이며, 이상적으로는 120 ℃에 대해 안정적이다. 일반적으로, 과도한 가교는 재료의 용해성(solubility)에 악영향을 미쳐서, 에칭-후 제거를 더 어렵게 한다. 실시예에 따라, 패시베이션 층(311) 및 범프(312)를 커버하기 위해서 수용성 층(302)이 기판(206) 상에 습식 적용될 수 있거나, 또는 드라이 필름 적층물로서 적용될 수 있다. 둘 중 어느 모드의 적용에 있어서도, 예시적인 재료들은: 폴리(비닐 알코올), 폴리(아크릴산), 폴리(메타크릴산), 폴리(아크릴아미드), 또는 폴리(에틸렌 산화물) 중 적어도 하나를 포함하며, 다수의 다른 수용성 재료들이 또한, 특히 드라이 필름 적층물로서, 용이하게 이용가능하다. 적층을 위한 드라이 필름들은 수용성 재료만을 포함할 수 있거나, 또는, 또한 수용성일 수 있거나 그렇지 않을 수 있는 접착성 층을 더 포함할 수 있다. 특정한 실시예에서, 드라이 필름은, UV 노출 시에 감소되는 접착성 본딩 세기를 갖는 UV 감응성 접착성 층을 포함한다. 그러한 UV 노출은 후속적인 플라즈마 스트리트 에칭 동안에 발생할 수 있다.
[0031] 실험적으로, 폴리(비닐 알코올)(PVA)은, 대략 1:20 (PVA:실리콘)의 에칭 레이트 선택성에 대하여, 본원의 다른 곳에서 설명되는 예시적인 실리콘 플라즈마 에칭 프로세스들에 대해 1 ㎛/min 내지 1.5 ㎛/min의 에칭 레이트를 제공하는 것으로 발견되었다. 다른 예시적인 재료들이 유사한 에칭 성능을 제공할 수 있다. 따라서, IC의 상단 범프 표면 위의 최소 두께(예컨대, 도 3a 및 3b에서의 Tmin)는 레이저 스크라이브 깊이(DL) 및 기판의 두께(TSub) 양자 모두와 상관되는 플라즈마 에칭 깊이(DE)에 의해 결정될 수 있다. DE가 적어도 50 ㎛인 예시적인 실시예에서, 적어도 100 ㎛의 DE에 대한 충분한 마진(margin)을 제공하기 위해, 수용성 층(302)은 적어도 5 ㎛이고, 유리하게는 적어도 10 ㎛인 두께를 갖는다.
[0032] 도 3b는, 스트리트(227) 및 IC(226)의 상단 표면과 접촉하는 수용성 층(202A) 위에 배치된 레이저 에너지 흡수 재료 층(202B)을 포함하는 다층화된 마스크를 포함하는 하나의 예시적인 실시예의 확대된 단면도(300B)를 예시한다. 다수의 마스크 레이어들이 있는 실시예들에서, 수용성 베이스 코팅은 비-수용성 오버코팅 아래에 배치된다. 그런 다음에 베이스코팅은, 오버코팅이 플라즈마 에칭 저항성을 제공하는 동안 그리고/또는 레이저 스크라이빙 프로세스에 의한 양호한 마스크 어블레이션 동안 오버코팅을 스트리핑(stripping)하는 수단을 제공한다. 예컨대, 스크라이빙 프로세스에서 채용되는 레이저 파장에 투과적인(transparent) 마스크 재료들은 낮은 다이 엣지 강도에 기여하는 것으로 발견되었다. 따라서, 예컨대, 제 1 마스크 재료 층(202A)으로서, PVA의 수용성 베이스 코팅은, 아래놓인 IC 얇은 필름 층으로부터 전체 마스크가 제거/리프팅 오프(lifted off)될 수 있도록, 마스크의 플라즈마-저항성/레이저 에너지 흡수 오버코팅 층(202B)을 언더커팅하는 수단으로서 기능할 수 있다. 수용성 베이스 코팅은, 에너지 흡수 마스크 층을 스트리핑하는 데에 사용되는 프로세스로부터 IC 얇은 필름 층을 보호하는 배리어로서 더 역할할 수 있다. 실시예들에서, 레이저 에너지 흡수 마스크 층은 UV 경화가능 및/또는 UV 흡수, 및/또는 녹색-밴드(500-540nm) 흡수이다. 예시적인 재료들은 IC 칩들의 패시베이션 층들을 위해 통상적으로 채용되는 많은 포토-레지스트들 및 폴리이미드(PI) 재료들 뿐만 아니라 접착제들에서 종종 발견되는 UV 경화가능 폴리머들을 포함한다. 일 실시예에서, 포토-레지스트 층은, 248 나노미터(nm) 레지스트, 193 nm 레지스트, 157 nm 레지스트, 극자외(EUV) 레지스트, 또는 디아조나프토퀴논(diazonaphthoquinone) 감광제(sensitizer)를 갖는 페놀수지 매트릭스와 같은, 그러나 이에 제한되지는 않는, 포지티브 포토-레지스트 재료로 구성된다. 다른 실시예에서, 포토-레지스트 층은, 폴리-시스-이소프렌(poly-cis-isoprene) 및 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같은, 그러나 이에 제한되지는 않는, 네가티브 포토-레지스트 재료로 구성된다.
[0033] 방법(100)의 동작(103) 및 대응하는 도 2b에서, 레이저 스크라이빙 프로세스로 어블레이션에 의해 마스크 층(202)이 패터닝되어, 표면하 얇은 필름 디바이스 층들(204)을 통해 연장되고 IC들(225, 226) 사이의 기판(206)의 영역들을 노출시키는 트렌치들(212)이 형성된다. 따라서, 레이저 스크라이빙 프로세스는 IC들(225, 226) 사이에 원래 형성된 스트리트들(227)의 얇은 필름 재료를 어블레이팅하기 위해 사용된다. 본 발명의 실시예에 따르면, 레이저 기반 스크라이빙 프로세스로 마스크 층(202)을 패터닝하는 것은, 도 2b에 도시된 바와 같이, IC들(225, 226) 사이의 기판(206)의 영역들 내측으로 부분적으로만 트렌치들(214)을 형성하는 것을 포함한다.
[0034] 도 3a에 예시된 예시적인 실시예에서, 표면하 얇은 필름 디바이스 층들과 패시베이션 층(311)의 두께(TF), 및 수용성 층(302)(및 마스크(202)의 부분으로서 포함된 임의의 부가적인 재료 층)의 두께(Tmax)에 따라, 레이저 스크라이빙 깊이(DL)는 대략, 깊이가 5 ㎛ 내지 50 ㎛의 범위 내에, 유리하게는 깊이가 10 ㎛ 내지 20 ㎛의 범위 내에 있다.
[0035] 실시예에서, 마스크 층(202)은 펨토초 범위(즉, 10-15 초)의 펄스 폭(지속기간)을 갖는 레이저로 패터닝되며, 이 레이저는 본원에서 펨토초 레이저로서 지칭된다. 일 실시예에 따라, 마스크를 패터닝하는 것은, 540 나노미터 미만 또는 그와 동일한 파장 및 400 펨토초 미만 또는 그와 동일한 레이저 펄스 폭을 갖는 펨토초 레이저를 이용하여 패턴을 직접적으로 라이팅하는 것을 포함한다. 다른 실시예에서, 레이저 펄스 폭은 500 펨토초 미만 또는 그와 동일하다. 펄스 폭과 같은 레이저 파라미터들의 선택은, 깨끗한 레이저 스크라이브 커팅들을 달성하기 위해 치핑, 미세균열들, 및 박리를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 전개하는데 중요할 수 있다. 펨토초 범위에서의 레이저 주파수는 유리하게, 더 긴 펄스 폭들(예컨대, 피코초 또는 나노초)에 관한 열 손상 문제들을 완화시킨다. 이론에 의해 구속되지 않지만, 현재 이해되는 바와 같이, 펨토초 에너지 소스는 피코초 소스들에 대해 존재하는 낮은 에너지 리커플링(recoupling) 메커니즘들을 피하고, 나노초 소스가 제공하는 것보다 더 큰 열적 비평형을 제공한다. 나노초 또는 피코초 레이저 소스들의 경우에, 스트리트(227)에 존재하는 다양한 얇은 필름 디바이스 층 재료들은 광학 흡수 및 어블레이션 메커니즘들에 관하여 상당히 상이하게 거동한다. 예컨대, 실리콘 이산화물과 같은 유전체 층들은 본질적으로, 정상적인(normal) 조건들 하에서 모든 상업적으로 이용가능한 레이저 파장들에 대해 투과적이다. 반대로, 금속들, 유기물들(예컨대, 로우-k 재료들), 및 실리콘은, 특히 나노초 기반 또는 피코초 기반 레이저 조사(irradiation)에서, 광자들을 매우 쉽게 커플링시킬 수 있다. 비-최적의 레이저 파라미터들이 선택되는 경우에, 무기 유전체, 유기 유전체, 반도체, 또는 금속 중 2개 또는 그 초과를 포함하는 스택된 구조들에서, 스트리트(227)의 레이저 조사는 불리하게 박리를 야기할 수 있다. 예컨대, 측정가능한 정도의 흡수 없이 높은 밴드갭 에너지 유전체들(예컨대, 대략 9 eV 밴드갭을 갖는 실리콘 이산화물)을 관통하는 레이저는 아래놓인 금속 또는 실리콘 층에서 흡수될 수 있어서, 금속 또는 실리콘 층들의 상당한 기화(vaporization)가 야기될 수 있다. 기화는 심각한 층간 박리 및 미세균열을 야기할 가능성이 있는 높은 압력들을 생성할 수 있다. 펨토초 기반 레이저 조사 프로세스들은 그러한 재료 스택들의 그러한 미세균열 또는 박리를 피하거나 또는 완화시키는 것으로 입증되었다.
[0036] 펨토초 레이저 기반 프로세스에 대한 파라미터들은, 무기 및 유기 유전체들, 금속들, 및 반도체들에 대해 실질적으로 동일한 어블레이션 특성들을 갖도록 선택될 수 있다. 예컨대, 실리콘 이산화물의 흡수성(absorptivity)/흡수율(absorptance)은 비선형이고, 유기 유전체들, 반도체들, 및 금속들의 흡수성/흡수율과 더 비슷하게 될 수 있다. 일 실시예에서, 유기 유전체, 반도체, 또는 금속 중 하나 또는 그 초과 및 실리콘 이산화물 층을 포함하는 얇은 필름 층들의 스택을 어블레이팅하기 위해, 높은 강도 및 짧은 펄스 폭의 펨토초 기반 레이저 프로세스가 사용된다. 본 발명의 실시예에 따르면, 적합한 펨토초 기반 레이저 프로세스들은, 일반적으로 다양한 재료들에서 비선형 상호작용들을 야기하는 높은 피크 강도(방사조도)를 특징으로 한다. 그러한 일 실시예에서, 펨토초 레이저 소스들은, 바람직하게는 50 펨토초 내지 500 펨토초의 범위이지만, 대략 10 펨토초 내지 450 펨토초의 범위에서의 펄스 폭을 갖는다.
[0037] 특정 실시예들에서, 레이저 방출은, 넓은 또는 좁은 밴드의 광학 방출 스펙트럼에 대해, 가시 스펙트럼(예컨대, 녹색, 500-540 nm 밴드), 자외선(UV), 및/또는 적외선(IR) 스펙트럼들의 임의의 조합을 포괄한다. 펨토초 레이저 어블레이션에 있어서도, 특정 파장들이 다른 파장들보다 더 우수한 성능을 제공할 수 있다. 예컨대, 일 실시예에서, UV 범위에서의 또는 UV 범위에 더 근접한 파장을 갖는 펨토초 기반 레이저 프로세스가 IR 범위에서의 또는 IR 범위에 더 근접한 파장을 갖는 펨토초 기반 레이저 프로세스보다 더 깨끗한 어블레이션 프로세스를 제공한다. 특정 실시예에서, 반도체 기판 또는 기판 스크라이빙에 적합한 펨토초 레이저는, 바람직하게는 540 나노미터 내지 250 나노미터의 범위이지만, 대략 540 나노미터 미만의 또는 그와 동일한 파장을 갖는 레이저에 기초한다. 특정한 실시예에서, 펄스 폭들은 540 나노미터와 동등한 또는 그 미만의 파장을 갖는 레이저에 대해 500 펨토초와 동등하거나 또는 그 미만이다. 그러나, 대안적인 실시예에서, 듀얼 레이저 파장들(예컨대, IR 레이저와 UV 레이저의 조합)이 사용된다.
[0038] 일 실시예에서, 레이저 및 연관된 광학 경로는, 대략 3 ㎛ 내지 15 ㎛의 범위에서의, 그러나 유리하게는 5 ㎛ 내지 10 ㎛의 범위에서의 작업 표면에서의 포컬 스폿(focal spot)을 제공한다. 작업 표면에서의 공간적인 빔 프로파일은 단일 모드(가우시안)일 수 있거나 또는 빔 성형된 톱-해트(top-hat) 프로파일을 가질 수 있다. 실시예에서, 레이저 소스는, 대략 300 ㎑ 내지 10 ㎒의 범위에서의, 그러나 바람직하게는 대략 500 ㎑ 내지 5 ㎒의 범위에서의 펄스 반복 레이트를 갖는다. 실시예에서, 레이저 소스는, 대략 0.5 μJ 내지 100 μJ의 범위에서의, 그러나 바람직하게는 대략 1 μJ 내지 5 μJ의 범위에서의 작업 표면에서의 펄스 에너지를 전달한다. 실시예에서, 레이저 스크라이빙 프로세스는, 대략 500 ㎜/sec 내지 5 m/sec의 범위에서의, 그러나 바람직하게는 대략 600 ㎜/sec 내지 2 m/sec의 범위에서의 속력으로 작업 피스 표면을 따라 진행한다.
[0039] 스크라이빙 프로세스는 단일 회의 통과만으로 또는 다수 회의 통과들로 진행될 수 있지만, 2회의 통과들을 초과하지 않는 것이 유리하다. 레이저는 주어진 펄스 반복 레이트로 단일의 펄스들의 트레인(train)으로 또는 펄스 버스트(burst)들의 트레인으로 가해질 수 있다. 실시예에서, 생성된 레이저 빔의 커프 폭은, 디바이스/실리콘 인터페이스에서 측정하여, 실리콘 기판 스크라이빙/다이싱에서 바람직하게는 대략 6 ㎛ 내지 10 ㎛의 범위에 있지만, 대략 2 ㎛ 내지 15 ㎛의 범위에 있다.
[0040] 도 1 및 도 2c로 돌아가서, 동작(105)에서, IC들(226)을 싱귤레이팅하기 위하여, 플라즈마 에칭 프로세스(216)를 통해, 패터닝된 마스크 층(202)의 트렌치들(212)을 통해 기판(206)이 에칭된다. 본 발명의 실시예에 따르면, 기판(206)을 에칭하는 것은, 도 2c에 도시된 바와 같이, 궁극적으로 기판(206)을 완전히 통하여 에칭하기 위해, 펨토초 기반 레이저 스크라이빙 프로세스로 형성된 트렌치들(212)을 에칭하는 것을 포함한다.
[0041] 실시예에서, 기판(206)을 에칭하는 것은 플라즈마 에칭 프로세스를 사용하는 것을 포함한다. 일 실시예에서, 스루 비아 에칭 프로세스가 사용된다. 예컨대, 특정 실시예에서, 기판(206)의 재료의 에칭 레이트는 분당 25 ㎛보다 더 크다. 높은 전력들에서 동작하는 고밀도 플라즈마 소스가 플라즈마 에칭 동작(105)에 대해 사용될 수 있다. 예시적인 전력들은 3 ㎾ 내지 6 ㎾, 또는 그 초과의 범위를 갖는다.
[0042] 예시적인 실시예에서, 본질적으로 정밀한 프로파일 제어 및 사실상 스캘럽(scallop)이 없는 측벽들을 유지하면서, 통상적인 실리콘 에칭 레이트들의 대략 40 %보다 더 큰 에칭 레이트로 단결정질 실리콘 기판 또는 기판(206)을 에칭하기 위해, 딥 실리콘 에칭(즉, 예컨대 스루 실리콘 비아(TSV) 에칭)이 사용된다. 플라즈마 에칭 프로세스의 지속기간 전반에 걸쳐 마스크 층을 100 ℃ 아래의, 그리고 바람직하게는 70 ℃ 내지 80 ℃의 온도로 유지하기 위해, -10 ℃ 내지 -15 ℃로 칠링된(chilled) 정전 척(ESC)을 통해 냉각력을 가하는 것을 통하여, 마스크에 대한 높은 전력의 영향들이 제어된다. 그러한 온도들에서, 마스크의 수용성이 유리하게 유지된다.
[0043] 특정 실시예에서, 플라즈마 에칭은, 복수의 에칭 사이클들이 시간에 걸쳐 인터리빙된(interleaved) 복수의 보호 폴리머 증착 사이클들을 수반한다. 예시적인 듀티 사이클이 대략 1:1인 상황에서 듀티 사이클은 변할 수 있다. 예컨대, 에칭 프로세스는 250 ㎳ - 750 ㎳의 지속기간을 갖는 증착 사이클, 및 250 ㎳ - 750 ㎳의 에칭 사이클을 가질 수 있다. 증착 및 에칭 사이클들 사이에, 예컨대 예시적인 실리콘 에칭 실시예에 대해 SF6를 채용하는 에칭 프로세스 케미스트리(chemistry)가, C4F6, CF4 또는 C4F8와 같은, 그러나 이에 제한되지는 않는 중합(polymerizing) CxFy 가스를 채용하는 증착 프로세스 케미스트리와 교번된다. CF4 및 CHF3와 같은 가스들은, 웨이퍼들, 예컨대 배면 상에 SiO2 층을 갖는 웨이퍼들 상의 복합(complex) 재료 스택들의 에칭을 수반하는 몇몇 적용예들에 대해 채용될 수 있다. 당업계에 알려져 있는 바와 같이, 프로세스 압력들이 추가로 에칭 및 증착 사이클들 사이에서 교번될 수 있어서, 특정한 사이클에서 각각을 조력(favor)할 수 있다.
[0044] 동작(107)에서, 방법(100)은, 도 2d에 도시된 바와 같이, 마스크 층(202)의 제거로 완료된다. 실시예에서, 마스크는 먼저, 물로, 예를 들어 탈이온수의 가압된 분사(pressurized jet)를 이용하여 또는 환경 또는 가열된 수조(water bath)에의 침지(submergence)를 이용하여 세척제거(wash off)된다. 탈이온수 린싱(rinse) 이후에 구리 범프 상에 잔류물 또는 변색이 존재할 수 있는데, 이는 싱귤레이션 이후 다이들의 조립 및 패키징 동안에, 디바이스의 양호한 전기적 접촉을 막음으로써, 문제들을 야기할 수 있다. 특히 유리한 실시예들에서는, 범프형 웨이퍼 표면을, 잔류물을 효과적으로 세정제거할 양의 시간 동안(예컨대, 30초 내지 5분) 다양한 농도들 및 온도들의 무기산의 수용액과 접촉시킴으로써 잔류물 또는 변색이 제거된다. 그러한 무기산들은, 예컨대, 염산, 인산, 또는 두 산들의 혼합(blend)을 포함한다. 이하의 표 1에 효과가 증명된 구체적인 실시예들이 제공된다.
케미스트리 규정 농도(normality) 온도 지속 시간
염산(HCl) 0.2-0.6N 25-40℃ 3-5분
인산(H3PO4) 2-6N 25-40℃ 3-5분
HCl과 H3PO4의 혼합 0.2/2N-0.6/6N 25-40℃ 3-5분
[0045] 일 실시예에서, 무기산 용액으로 범프들을 세정한 후에, 반도체 웨이퍼는 산 잔류물을 세정제거하기 위해서 린싱된다(예컨대, 물로). 따라서, 일 실시예에서, 무기산 세척은, 예컨대 SF6 및 C4F8, 등을 채용하는 플라즈마 에칭 프로세스에 의해서 도입된 플루오린과 같은 외부 화학물질들(foreign chemicals)(심지어 범프 표면이, 눈에 보이는 잔류물을 갖지 않은 경우에도) 및/또는 마스크 잔류물을 제거한다.
[0046] 도 4를 참조하면, 단일 통합 플랫폼(400)은 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 프로세스(100)에서의 동작들 중 다수 또는 전부를 수행하도록 구성될 수 있다. 예컨대, 도 4는 본 발명의 실시예에 따른, 기판들의 레이저 및 플라즈마 다이싱을 위해 레이저 스크라이브 장치(410)와 커플링된 클러스터 툴(406)의 블록도를 예시한다. 클러스터 툴(406)은 복수의 로드 록들(404)을 갖는 팩토리 인터페이스(402)(FI)에 커플링된다. 팩토리 인터페이스(402)는 레이저 스크라이브 장치(410) 및 클러스터 툴(406)과 외부 제조 설비 사이에서 인터페이스하기 위한 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(402)는 (전면 개방 통합 포드(front opening unified pod)들과 같은) 저장 유닛들로부터 클러스터 툴(406) 또는 레이저 스크라이브 장치(410), 또는 양자 모두 내로 기판들(또는 그 기판들의 캐리어들)을 이송하기 위한 암(arm)들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
[0047] 레이저 스크라이브 장치(410)가 또한 FI(402)에 커플링된다. 실시예에서, 레이저 스크라이브 장치(410)는 300-540 nm 밴드에서 동작하는 펨토초 레이저를 포함한다. 펨토초 레이저는 하이브리드 레이저 및 에칭 싱귤레이션 프로세스(100)의 레이저 어블레이션 부분을 수행한다. 일 실시예에서, 이동가능한 스테이지가 또한 레이저 스크라이브 장치(410)에 포함되며, 그 이동가능한 스테이지는 펨토초 기반 레이저에 관하여 기판 또는 웨이퍼(또는 그들의 캐리어)을 이동시키도록 구성된다. 특정 실시예에서, 펨토초 레이저가 또한 이동가능하다.
[0048] 클러스터 툴(406)은 기판들의 진공-내 이송을 위한 로봇식 암을 하우징하는 로봇식 이송 챔버에 의해 FI에 커플링된 하나 또는 그 초과의 플라즈마 에칭 챔버들(408)을 포함한다. 플라즈마 에칭 챔버(408)는 하이브리드 레이저 및 에칭 싱귤레이션 프로세스(100)의 플라즈마 에칭 부분을 수행 하는 데에 적합하다. 일 예시적인 실시예에서, 플라즈마 에칭 챔버(408)는 추가로, C4F8 및 C4F6 소스 중 적어도 하나 및 SF6 가스 소스에 커플링된다. 특정 실시예에서, 하나 또는 그 초과의 플라즈마 에칭 챔버들(408)은 미국, 캘리포니아, 서니베일의 Applied Materials로부터 이용가능한 Applied Centura® SilviaTM 에칭 시스템이지만, 다른 적합한 에칭 시스템들이 또한 상업적으로 이용가능하다. 실시예에서, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 처리량을 가능하게 하기 위해, 통합된 플랫폼(400)의 클러스터 툴(406) 부분에 하나보다 더 많은 에칭 챔버(408)가 포함된다.
[0049] 클러스터 툴(406)은 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 프로세스(100)에서의 기능들을 수행하기에 적합한 다른 챔버들을 포함할 수 있다. 도 4에 예시된 예시적인 실시예에서, 클러스터 툴(406)은 마스크 형성 모듈(412) 및 습식 스테이션(414) 양자 모두를 포함하는데, 둘 중 하나가, 나머지 하나의 부재시에 제공될 수 있다. 마스크 형성 모듈(412)이 스핀 코팅 모듈일 수 있다. 스핀 코팅 모듈로서, 회전가능한 척은, 프레임 상에 탑재된 배킹 테이프와 같이 캐리어 상에 탑재된 박형화된 기판을 진공에 의해 또는 다른 방식으로 클램핑(clamp)하도록 구성될 수 있다. 추가적인 실시예들에서, 스핀 코팅 모듈은 수용액(aqueous solution) 소스에 유체적으로 커플링될 수 있다.
[0050] 습식 스테이션(414)의 실시예들은 기판을 플라즈마 에칭한 후에 수용성 마스크 재료 층을 용해(dissolve)하기 위한 것이다. 습식 스테이션(414)은 예컨대, 물 또는 다른 용매(solvent)를 분배하기 위한 가압된 스프레이 분사를 포함할 수 있다. 추가적인 실시예들에서, 습식 스테이션(414)은, 예컨대, 본원의 다른 곳에서 설명되는 하나 또는 그 초과의 무기산 세정제들(cleanses)에 웨이퍼를 노출시키기 위해, 무기산 세척을 포함한다.
[0051] 도 5는 컴퓨터 시스템(500)을 예시하며, 컴퓨터 시스템(500) 내에서, 기계로 하여금 본원에서 논의되는 스크라이빙 방법들 중 하나 또는 그 초과를 실행하게 하기 위한 명령들의 세트가 실행될 수 있다. 예시적인 컴퓨터 시스템(500)은, 프로세서(502), 메인 메모리(504)(예컨대, 판독 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM), 예컨대 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(506)(예컨대, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 이차 메모리(518)(예컨대, 데이터 저장 디바이스)를 포함하며, 이들은 버스(530)를 통해 서로 통신한다.
[0052] 프로세서(502)는 마이크로프로세서, 중앙 프로세싱 유닛 등과 같은 하나 또는 그 초과의 범용 프로세싱 디바이스들을 표현한다. 더 상세하게, 프로세서(502)는, 복잡 명령 세트 컴퓨팅(complex instruction set computing; CISC) 마이크로프로세서, 축약된 명령 세트 컴퓨팅(reduced instruction set computing; RISC) 마이크로프로세서, 매우 긴 명령어(very long instruction word; VLIW) 마이크로프로세서 등일 수 있다. 프로세서(502)는 또한, 주문형 집적 회로(application specific integrated circuit; ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 또는 그 초과의 특수 목적 프로세싱 디바이스들일 수 있다. 프로세서(502)는 본원에서 논의되는 동작들 및 단계들을 수행하기 위한 프로세싱 로직(526)을 실행하도록 구성된다.
[0053] 컴퓨터 시스템(500)은 네트워크 인터페이스 디바이스(508)를 더 포함할 수 있다. 컴퓨터 시스템(500)은 또한, 비디오 디스플레이 유닛(510)(예컨대, 액정 디스플레이(LCD) 또는 음극선관(CRT)), 영숫자 입력 디바이스(512)(예컨대, 키보드), 커서 제어 디바이스(514)(예컨대, 마우스), 및 신호 생성 디바이스(516)(예컨대, 스피커)를 포함할 수 있다.
[0054] 이차 메모리(518)는 기계 액세스가능한 저장 매체(또는 더 구체적으로, 컴퓨터 판독가능 저장 매체)(531)를 포함할 수 있으며, 기계 액세스가능한 저장 매체(531) 상에는, 본원에서 설명되는 기능들 또는 방법들 중 임의의 하나 또는 그 초과를 구현하는 명령들의 하나 또는 그 초과의 세트들(예컨대, 소프트웨어(522))이 저장된다. 소프트웨어(522)는 또한, 컴퓨터 시스템(500)에 의한 소프트웨어(522)의 실행 동안에 프로세서(502) 내에 그리고/또는 메인 메모리(504) 내에, 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(504) 및 프로세서(502)가 또한 기계 판독가능 저장 매체들을 구성한다. 소프트웨어(522)는 추가로, 네트워크 인터페이스 디바이스(508)를 통하여 네트워크(520)를 통해 송신 또는 수신될 수 있다.
[0055] 예시적인 실시예에서 기계 액세스가능한 저장 매체(531)가 단일 매체인 것으로 도시되지만, "기계 판독가능 저장 매체"라는 용어는 명령들의 하나 또는 그 초과의 세트들을 저장하는 다수의 매체들(예컨대, 중앙 집중식 또는 분산식 데이터베이스, 및/또는 연관된 캐시들 및 서버들) 또는 단일 매체를 포함하는 것으로 취해져야 한다. "기계-판독가능 저장 매체"라는 용어는 또한, 기계로 하여금 본 발명의 방법들 중 임의의 하나 또는 그 초과를 수행하게 하는 그리고 기계에 의한 실행을 위한 명령들의 세트를 저장 또는 인코딩할 수 있는 임의의 매체를 포함하는 것으로 취해져야 한다. 따라서, "기계-판독가능 저장 매체"라는 용어는 솔리드-스테이트 메모리들, 광학 및 자성 매체들, 및 다른 비-일시적 매체들을 포함하지만, 이에 제한되지는 않는 것으로 취해져야 한다.
[0056] 상기 상세한 설명은 예시적인 것으로 의도되고 제한적이지 않다는 것이 이해될 것이다. 예컨대, 도면들에서의 흐름도들은 본 발명의 특정 실시예들에 의해서 수행되는 동작들의 특정 순서를 보여주지만, 그러한 순서가 요구되는 것은 아니라는 것이 이해되어야 한다(예컨대, 대안적인 실시예들은 상이한 순서로 동작들을 수행할 수 있고, 특정 동작들을 결합할 수 있으며, 특정 동작들을 중첩할 수 있음, 등). 게다가, 상기 상세한 설명을 읽고 이해함에 따라 당업자들에게 많은 다른 실시예들이 자명할 것이다. 본 발명이 특정한 예시적인 실시예들을 참조하여 설명되었지만, 본 발명은 설명된 실시예들에 제한되지 않고 첨부된 청구항들의 범위와 사상 내에서 수정 및 변경되어 실현될 수 있다는 것이 인지될 것이다. 따라서, 본 발명의 범위는 첨부된 청구항들을 참조하여, 그러한 청구항들이 권리를 주는 등가물들의 전체 범위에 따라 결정되어야 한다.

Claims (20)

  1. 복수의 집적 회로들(IC들)을 포함하는 기판을 다이싱(dicing)하는 방법으로서,
    상기 IC들을 커버하고 보호하는 마스크를 상기 기판 위에 형성하는 단계;
    상기 IC들 사이의 기판의 영역들을 노출시키는 갭들을 갖는 패터닝된 마스크를 제공하기 위해서 레이저 스크라이빙 프로세스로 상기 마스크를 패터닝하는 단계;
    상기 IC들을 싱귤레이팅(singulate)하기 위해서 상기 패터닝된 마스크의 갭들을 통해 상기 기판을 플라즈마 에칭하는 단계;
    상기 마스크를 제거하는 단계; 및
    다이싱된 기판의 표면 상의 금속 범프들 또는 패드들을 무기산 용액에 노출시키는 단계를 포함하는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  2. 제 1 항에 있어서,
    상기 무기산 용액은 HCl 및 H3PO4 중 적어도 하나를 포함하는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  3. 제 2 항에 있어서,
    상기 무기산 용액은 25-40℃에서 0.2-0.6 규정농도(normality)를 갖는 HCl을 포함하고, 상기 노출 단계는 3-5분의 지속 시간동안 일어나는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  4. 제 2 항에 있어서,
    상기 무기산 용액은 25-40℃에서 2-6 규정농도를 갖는 H3PO4을 포함하고, 상기 노출 단계는 3-5분의 지속 시간동안 일어나는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  5. 제 2 항에 있어서,
    상기 무기산 용액은 25-40℃에서 0.2-0.6 규정농도 HCl과 2-6 규정농도 H3PO4의 혼합물을 포함하고, 상기 노출 단계는 3-5분의 지속 시간동안 일어나는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  6. 제 1 항에 있어서,
    상기 마스크를 형성하는 단계는 상기 기판 위에 수용성 마스크 층을 증착하는 것을 더 포함하고, 상기 마스크를 제거하는 단계는 물 린싱을 포함하는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  7. 제 6 항에 있어서,
    상기 수용성 마스크 층은 PVA를 포함하는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  8. 제 7 항에 있어서,
    상기 마스크를 형성하는 단계는 상기 수용성 마스크 층을 베이스 코팅으로서 그리고 비-수용성 마스크 층을 상기 베이스 코팅의 상단 상의 오버코팅으로서 포함하는 다층화된 마스크를 증착하는 것을 더 포함하는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  9. 제 8 항에 있어서,
    상기 금속 펌프들 또는 패드들은 마스크 제거 후에 마스크 잔류물을 갖고, 상기 다이싱된 기판의 표면 상의 금속 범프들 또는 패드들을 상기 무기산 용액에 노출시키는 단계는 상기 금속 범프들 또는 패드들로부터 상기 마스크 잔류물을 제거하는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  10. 제 1 항에 있어서,
    상기 마스크를 패터닝하는 단계는 540 나노초 미만 또는 그와 동일한 파장 및 400 펨토초 미만 또는 그와 동일한 레이저 펄스 폭을 갖는 펨토초 레이저를 이용하여 직접적으로 패턴을 라이팅(writing)하는 것을 더 포함하는,
    복수의 집적 회로들을 포함하는 기판을 다이싱하는 방법.
  11. 복수의 집적 회로들(IC들)을 포함하는 반도체 웨이퍼를 다이싱하는 방법으로서,
    금속 범프들 또는 패드들을 포함하는 상기 IC들을 커버하고 보호하는 마스크를 상기 반도체 웨이퍼 위에 형성하는 단계;
    상기 IC들 사이의 반도체 웨이퍼의 영역들을 노출시키는 갭들을 갖는 패터닝된 마스크를 제공하기 위해서 레이저 스크라이빙 프로세스로 상기 마스크를 패터닝하는 단계;
    상기 IC들을 싱귤레이팅하기 위해서 상기 패터닝된 마스크의 갭들을 통해 상기 반도체 웨이퍼를 플라즈마 에칭하는 단계;
    상기 금속 범프들 또는 패드들을 노출시키기 위해 상기 마스크를 제거하는 단계; 및
    상기 노출된 금속 범프들 또는 패드들의 무기산 세척을 수행하는 단계를 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  12. 제 11 항에 있어서,
    상기 무기산 세척 단계는 상기 반도체 웨이퍼를 HCl 및 H3PO4 중 적어도 하나에 노출시키는 것을 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  13. 제 12 항에 있어서,
    상기 무기산 세척 단계는 상기 반도체 웨이퍼를 25-40℃에서 0.2-0.6 규정농도를 갖는 HCl에 3-5분의 지속 시간동안 노출시키는 것을 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  14. 제 12 항에 있어서,
    상기 무기산 세척 단계는 상기 반도체 웨이퍼를 25-40℃에서 2-6 규정농도를 갖는 H3PO4에 3-5분의 지속 시간동안 노출시키는 것을 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  15. 제 12 항에 있어서,
    상기 무기산 세척 단계는 상기 반도체 웨이퍼를 25-40℃에서 0.2-0.6 규정농도 HCl과 2-6 규정농도 H3PO4의 혼합물에 3-5분의 지속 시간동안 노출시키는 것을 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  16. 제 11 항에 있어서,
    상기 노출된 금속 범프들 또는 패드들은 마스크 제거 이후에 마스크 잔류물을 갖고, 상기 무기산 세척을 수행하는 단계는 상기 마스크 잔류물을 상기 노출된 금속 범프들 또는 패드들로부터 제거하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  17. 복수의 IC들을 포함하는 기판을 다이싱하기 위한 시스템으로서,
    마스크를 패터닝하고, 그리고 금속 범프들 또는 패드들을 포함하는 상기 IC들 사이의 기판의 영역들을 노출시키기 위한 레이저 스크라이브 모듈;
    상기 IC들을 싱귤레이팅하기 위해서 상기 기판을 플라즈마 에칭하도록 상기 레이저 스크라이브 모듈에 물리적으로 커플링된 플라즈마 에칭 모듈;
    상기 플라즈마 에칭 모듈에 커플링된 습식 세정 스테이션 － 상기 습식 세정 스테이션은 상기 마스크를 제거하도록 그리고 상기 범프들 또는 패드들의 무기산 세척을 수행하도록 구성됨 －;
    레이저 스크라이빙된 기판을 상기 레이저 스크라이브 모듈로부터 상기 플라즈마 에칭 모듈로, 그리고 상기 플라즈마 에칭 모듈로부터 상기 습식 세정 스테이션으로 이송하기 위한 로봇식 이송 챔버를 포함하는,
    복수의 IC들을 포함하는 기판을 다이싱하기 위한 시스템.
  18. 제 17 항에 있어서,
    상기 레이저 스크라이브 모듈은 540 나노초 미만 또는 그와 동일한 파장 및 400 펨토초 미만 또는 그와 동일한 펄스 폭을 갖는 펨토초 레이저를 포함하는,
    복수의 IC들을 포함하는 기판을 다이싱하기 위한 시스템.
  19. 제 17 항에 있어서,
    상기 플라즈마 에칭 모듈은 C4F8 소스, CF4 소스, 및 C4F6 소스 중 적어도 하나 및 SF6 소스에 커플링되는,
    복수의 IC들을 포함하는 기판을 다이싱하기 위한 시스템.
  20. 제 17 항에 있어서,
    상기 습식 세정 스테이션에 의해 수행되는 무기산 세척은 상기 금속 범프들 또는 패드들로부터 잔류물을 제거하기 위해서 상기 금속 범프들 또는 패드들을 HCl 및 H3PO4 중 적어도 하나와 접촉시키는 것을 포함하는,
    복수의 IC들을 포함하는 기판을 다이싱하기 위한 시스템.
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