KR20150040657A - 그래핀 소자 및 그 제조 방법 - Google Patents
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Abstract
그래핀 소자 및 그 제조 방법이 개시된다. 개시된 그래핀 소자는 정보 저장층 및 절연층 상게 형성된 그래핀층을 포함하며, 그래피층의 일 영역 상에 형성된 게이트 절연층과 게이트 전극을 포함하며, 멀티 레벨의 정보 저장 특성을 지닐 수 있다.
Description
본 개시는 그래핀 소자 및 그 제조 방법에 관한 것으로서, 상세하게는 그래핀 게이트를 이용한 그래핀 소자 및 그 제조 방법에 관한 것이다.
실리콘 기판의 반도체 소자는 빠른 속도로 고집적화 및 고성능화되어 왔다. 그러나 실리콘의 물질 자체의 특성과 제조 공정의 한계에 의해 반도체 소자의 성능 향상에 한계가 있다. 이에 따라 실리콘 기판의 반도체 소자의 한계를 뛰어 넘을 수 있는 차세대 소자에 대한 연구가 진행되고 있다.
그래핀은 전기적/기계적/화학적인 특성이 매우 안정적이고 뛰어날 뿐만 아니라 우수한 전도성을 가져 그래핀을 이용한 나노 소자에 많은 연구가 진행되고 있다. 그래핀(graphene)이 발견된 이후, 전기적, 기계적으로 우수한 특성으로 인해 많은 분야에서 차세대 소재로 각광받고 있다. 그래핀은 탄소 원자가 평면에 6각형으로 연결되어 있는 물질로 그 두께가 원자 한 층에 불과할 정도로 얇다. 반도체로 주로 쓰는 단결정 실리콘보다 100배 이상 빠르게 전기를 통하며 이론적으로 이동도가 200,000 cm2/Vs 이다. 구리보다 100배 많은 전기를 흘려도 문제가 없는 것으로 알려져 있어 전자 회로의 기초 소재로 관심을 받고 있다.
특히, 그래핀은 제로 갭 반도체(zero gap semiconductor) 물질로서, 채널 폭을 10nm 이하로 되도록 그래핀 나노리본(graphene nanoribbon: GNR)을 제작하는 경우 크기 효과(size effect)에 의하여 밴드갭이 형성되어 상온에서 작동이 가능한 전계효과 트랜지스터를 제작할 수 있다.
본 발명의 일 측면은 그래핀 게이트를 포함하는 그래핀 소자와 관련된다.
본 발명의 다른 측면은 그래핀 게이트를 포함하는 그래핀 소자의 제조 방법과 관련된다.
본 발명의 일 측면에 따른 그래핀 소자는,
제 1전극;
상기 제 1전극 상에 형성된 제 1절연층;
상기 제 1절연층 상에 형성된 정보 저장층;
상기 정보 저장층 상에 형성된 제 2절연층;
상기 제 2절연층 상에 형성된 그래핀층;
상기 그래핀층의 제 1영역 상에 형성된 제 3절연층;
상기 제 3절연층 상에 형성된 제 2전극층; 및
상기 그래핀층의 제 2영역 상에 형성된 제 3전극층;을 포함하는 그래핀 소자를 제공할 수 있다.
상기 그래핀층은 단일막 구조의 그래핀으로 형성된 것일 수 있다.
상기 정보 저장층은 그 내부에 전하를 저장할 수 있는 전하 트랩 구조를 포함할 수 있다.
상기 정보 저장층은 high-k 물질로 형성된 유전 물질층을 포함할 수 있다.
상기 정보 저장층은 high-k 유전 물질층 내에 전하 트랩을 위하여 금속 또는 실리콘을 더 포함할 수 있다.
상기 정보 저장층은 실리콘 질화물로 형성된 것일 수 있다.
상기 정보 저장층은 다중 레벨(multi-level)로 정보를 저장하는 것일 수 있다.
상기 제 3절연층은 게이트 절연층이며, 상기 제 2전극은 게이트 전극인 것일 수 있다.
또한, 개시된 실시예에서는, 기판 또는 하부 구조체 상에 제 1전극을 형성하는 단계;
상기 제 1전극 상에 제 1절연층, 정보 저장층 및 제 2절연층을 형성하는 단계;
상기 제 2절연층 상에 그래핀층을 형성하는 단계;
상기 그래핀층의 제 1영역 상에 제 3절연층을 형성하는 단계; 및
상기 제 3절연층 상에 제 2전극층을 형성하며, 상기 그래핀층의 제 2영역 상에 제 3전극층을 형성하는 단계;를 포함하는 그래핀 소자의 제조 방법을 제공할 수 있다.
상기 그래핀층은 상기 제 2절연층 상에 그래핀을 전사하거나, 상기 제 2절연층 상에 직접 성장시켜 형성할 수 있다.
개시된 실시예들에 따르면, 낮은 동작 전압을 지니며 신뢰성이 높은 그래핀 소자를 제공할 수 있다. 그리고, 멀티 레벨 특성을 지닌 그래핀 소자를 제공할 수 있다. 본 발명의 실시예에 따른 그래핀 소자는 동작 전압이 낮으며, 멀티 레벨 특성을 지니기 때문에 저전압 작동을 위한 시냅스 회로 구성에 사용될 수 있다.
도 1은 본 발명의 실시예에 따른 그래핀 소자를 개략적으로 나타낸 단면도이다.
도 2a 및 도 2b는 발명의 일 실시예에 따른 그래핀 소자의 정보 저장층에 정보를 기록 및 소거하는 동작을 설명하기 위하여 개략적으로 나타낸 에너지 밴드 다이어그램이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 그래핀 소자에 인가하는 바이어스 전압을 나타낸 그래프이다.
도 4는 본 발명의 실시예에 따른 그래핀 소자의 정보 저장층에 다중 레벨(multi-level)로 저장된 메모리 상태를 나타낸 그래프이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 그래핀 소자의 제조 방법을 나타낸 도면이다.
도 2a 및 도 2b는 발명의 일 실시예에 따른 그래핀 소자의 정보 저장층에 정보를 기록 및 소거하는 동작을 설명하기 위하여 개략적으로 나타낸 에너지 밴드 다이어그램이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 그래핀 소자에 인가하는 바이어스 전압을 나타낸 그래프이다.
도 4는 본 발명의 실시예에 따른 그래핀 소자의 정보 저장층에 다중 레벨(multi-level)로 저장된 메모리 상태를 나타낸 그래프이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 그래핀 소자의 제조 방법을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 그래핀 소자에 대해 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 본 발명의 실시예에 따른 그래핀 소자를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 그래핀 소자는 제 1전극(11), 제 1전극 상에 형성된 제 1절연층(12), 제 1절연층(12) 상에 형성된 정보 저장층(13), 정보 저장층(13) 상에 형성된 제 2절연층(14), 제 2절연층(14) 상에 형성된 그래핀층(15), 그래핀층(15)의 제 1영역 상에 형성된 제 3절연층(16), 제 3절연층(16) 상에 형성된 제 2전극(17)을 포함할 수 있다. 그리고, 그래핀층(15)의 제 2영역 상에는 제 3전극(18)이 형성될 수 있다.
제 1전극(11)은 기판 상에 형성된 것일 수 있으며, 여기서 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함하는 그룹으로부터 선택된 것일 수 있다. 제 1전극(11)은 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등의 전도성 물질로 형성된 단층 또는 다층 구조로 형성된 것일 수 있다. 예를 들어, 제 1전극(11)은 Pt, Au, Al, Cr, Cu, Ti, W, TiN 또는 ITO(indium-tin-oxide) 등 제한없이 사용 가능하다. 제 1전극(11)은 바텀 콘택층(bottom contacting layer)일 수 있다.
제 1절연층(12) 및 제 2절연층(14)은 정보 저장층(13)의 양쪽에 각각 형성된 것으로, 제 1절연층(12) 및 제 2절연층(14)은 정보 저장층(13)의 전자나 홀 등의 캐리어(carrier)가 빠져 나오지 못하도록 정보 저장층(13)에 비해 에너지 밴드갭이 큰 물질로 형성된 것일 수 있다. 예를 들어 제 1절연층(12) 및 제 2절연층(14)은 실리콘 산화물(SiO2 )로 형성된 것일 수 있다. 제 1절연층(12) 및 제 2절연층(14)은 터널링 산화층(tunneling oxide layer)일 수 있다.
정보 저장층(13)은 그 내부에 전하를 저장할 수 있는 전하 트랩층(charge trapping layer)일 수 있다. 정보 저장층(13)은 실리콘 산화물보다 큰 유전 상수를 지닌 high-k 물질로 형성된 유전 물질층을 포함할 수 있다. 예를 들어 정보 저장층(13)은 실리콘 질화물로 형성된 것일 수 있다. 그리고, 정보 저장층(13)은 high-k 물질로 형성된 유전 물질층 내에 다른 물질이 트랩 사이트로 포함된 것일 수 있다. 예를 들어, 정보 저장층(13)은 알루미늄 산화물(Al2O3) 또는 실리콘 질화물(Si3N4)과 같은 high-k 유전 물질층 내에 전하 트랩을 위하여 금속, 실리콘 등을 더 부가한 화합물일 수 있다.
그래핀층(15)은 제 2절연층(14) 상에 형성된 것으로, 화학기상증착법(chemical vapor deposition: CVD)으로 형성된 그래핀이 제 2절연층(14) 상으로 전사(transfer)되거나, 또는 제 2절연층(14) 상에 직접 형성된 것일 수 있다. 제 2절연층(14)은 평탄한 표면을 지니며 형성된 것일 수 있으며, 그래핀층(15)은 그 상부에 형성된 것일 수 있다. 그래핀은 복수개의 탄소원자들이 상호 공유결합을 지니며 연결되어 폴리시클릭 방향족 분자를 형성한 것이다. 이와같이, 공유결합으로 연결된 탄소원자들은 기본 반복단위로서 6원환을 형성하나, 5원환 및/또는 7원환을 더 포함하는 것도 가능하다. 그래핀층(15)은 단일막(single layer) 구조의 그래핀으로 형성된 것일 수 있다. 그래핀층(15)은 전자 또는 정공 등의 캐리어가 이동할 수 있는 통로로서의 역할을 할 수 있다. 그래핀층(15)의 두께는 약 0.3nm일 수 있다.
제 3절연층(16)은 그래핀층(15)의 제 1영역 상에 형성된 것으로, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전 상수를 지닌 high-k 물질로 형성된 것일 수 있다. 제 3절연층(16)은 예를 들어 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 또는 하프늄 산화물 등으로 형성된 것일 수 있다. 제 3절연층(16)은 단일층 또는 다층 구조로 형성된 것일 수 있다. 제 3절연층(16)은 게이트 절연층(gate oxide layer)일 수 있다. 제 3절연층(16)의 두께는 약 3 내지 20nm일 수 있으며, 이에 제한된 것은 아니다.
제 2전극(17)은 제 3절연층(16) 상에 형성되며, 전도성 물질을 포함하여 형성된 것일 수 있다. 제 2전극(17)은 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물로 형성될 수 있다. 예를 들어, 제 2전극(17)은 Pt, Au, Al, Cr, Cu, Ti, W, TiN 또는 ITO(indium-tin-oxide) 등으로 형성된 것이며, 전도성 물질이면 제한 없이 사용 가능하다. 제 2전극(17)은 게이트 전극(gate electrode)일 수 있다.
제 3전극(18)은 그래핀층(15)의 제 2영역 상에 형성된 것으로, 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등의 전도성 물질로 형성된 것일 수 있다. 예를 들어, 제 3전극(18)은 Pt, Au, Al, Cr, Cu, Ti, W, TiN 또는 ITO(indium-tin-oxide) 등을 제한 없이 사용 가능하다. 제 3전극(18)은 그래핀 콘택층(graphene contact layer)일 수 있다. 제 2영역은 제 1영역과 서로 다른 영역일 수 있다. 제 3전극(18)은 그래핀층(15) 상에 직접 형성되어 그래핀층(15)으로 전자 또는 전공을 공급할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 그래핀 소자의 정보 기록(write) 및 소거(erase)하는 방법을 설명한다. 도 2a 및 도 2b는 발명의 실시예에 따른 그래핀 소자의 정보 저장층에 각각 정보를 기록 및 소거 동작을 설명하기 위하여 개략적으로 나타낸 에너지 밴드 다이어그램이다.
도 1 및 도 2a를 참조하면, 도 2a의 부재번호, 21, 22, 23, 24, 25 및 26은 각각 제 1전극(11), 제 1절연층(12), 정보 저장층(13), 제 2절연층(14), 그래핀층(15) 및 제 3절연층(16)의 에너지 밴드를 나타낸다. 정보 저장층(13)에 정보를 기록하고자 하는 경우에는, 제 1전극(11)을 그라운드 상태로 설정하고, 제 2전극(17) 및 제 3전극(18)을 통하여 전원을 인가한다. 제 2전극(17)은 게이트 전극일 수 있으며, 제 2전극(17)을 통하여 인가되는 전원은 게이트 전압일 수 있다. 제 2전극(17)을 통하여 인가되는 전원에 의하여, 그래핀층(15)의 일함수(work function)가 조절될 수 있으며, 그래핀층(15)의 페르미 레벨은 상승할 수 있다. 그리고, 제 3전극(18)으로부터 그래핀층(15)에 공급되는 전자(electron)(e)는 제 2절연층(14)의 에너지 장벽(24)을 넘거나(hot electron injection), 통과(tunneling)하여 정보 저장층(13)으로 주입될 수 있다. 제 2전극(17)을 통하여 인가되는 전원에 의하여 그래핀층(15)의 페르미 레벨이 상승한 상태이므로 그래핀층(15)의 전자(e)는 제 2절연층(14)의 에너지 장벽(24)을 용이하게 넘어갈 수 있는 상태가 된다. 그래핀층(15)으로부터 제 2절연층(14)을 넘거나 통과하여 정보 저장층(13)에 주입되는 전자(e)는 제 3전극(18) 뿐만 아니라 제 2전극(17)으로부터 전달된 전자일 수 있다. 이와 같은 과정에 따라 정보 저장층(13)으로 주입된 전자(e)는 정보 저장층(13)에 저장되어 정보가 기록되게 된다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 그래핀 소자에 인가하는 시간에 따른 바이어스 전압을 나타낸 그래프이다. 여기서 인가되는 바이어스 전압은 제 3전극(18)을 통하여 그래핀층(15)에 인가되는 전압일 수 있다. 도 3a에 나타낸 바와 같이 소정의 단위 바이어스 전압을 그래핀 소자에 다수의 횟수로 인가하거나, 도 3b에 나타낸 바와 같이 동일한 크기의 바이어스 전압을 시간을 증가시켜 인가할 수 있다. 이처럼 그래핀층(15)에 인가되는 바이어스 전압을 제어함으로써, 정보 저장층(13)에 주입되는 전자(e)의 양을 조절할 수 있으며, 정보 저장층(13)에 주입된 전자의 양에 따라 정보의 상태를 제어할 수 있다. 즉, 다중 레벨의 메모리 특성을 지닌 그래핀 소자의 구현이 가능하다.
정보 저장층(13)에 기록된 정보를 읽기 위하여, 정보 저장층(13)의 정전 용량(capacitance) 값을 측정한다. 정보 저장층(13)의 정전 용량은 제 2전극(17)을 그라운드 상태로 유지하고 측정할 수 있다. 도 4는 본 발명의 실시예에 따른 그래핀 소자의 정보 저장층에 다중 레벨(multi-level)로 저장된 메모리 상태를 나타낸 그래프이다. 도 4를 참조하면, 정보 저장층(13)의 정전 용량은 16가지 상태를 나타낼 수 있으며, 이는 예시적인 것으로 제한은 없다.
다음으로 정보 저장층(13)의 정보를 소거하는 방법에 대해 설명한다.
도 1 및 도 2b를 참조하면, 정보 저장층(13)의 정보를 소거하고자 하는 경우에는, 제 1전극(11)을 그라운드 상태로 설정하고, 제 2전극(17) 및 제 3전극(18)을 통하여 전원을 인가한다. 이 때, 제 2전극(17) 및 제 3전극(18)을 통하여 인가되는 전압은 정보를 기록하는 경우와 반대 극성의 전압을 인가할 수 있다. 제 2전극(17)을 통하여 인가되는 전원에 의하여, 그래핀층(15)의 일함수(work function)가 조절될 수 있으며, 그래핀층(15)의 페르미 레벨은 하락할 수 있다. 그리고, 제 3전극(18)으로부터 그래핀층(15)에 공급되는 정공(hole)(h)은 제 2절연층(14)의 에너지 장벽(24)을 넘거나, 통과하여 정보 저장층(13)으로 주입될 수 있다. 정보 저장층(13)에 정공(h)이 주입하면, 정보 저장층(13)의 전자(e)와 결합하게 되며, 정보 저장층(13)의 전자는 제거될 수 있다. 이와 같은 과정에 따라 정보 저장층(13)의 정보는 소거될 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 그래핀 소자의 제조 방법을 나타낸 도면이다. 본 발명의 실시예에 따른 그래핀 소자의 제조 방법은 물리 기상 증착법(physical vapor deposition:PVD) 또는 화학 기상 장착법(chemical vapor deposition) 등 제한없이 사용할 수 있다.
도 5a를 참조하면, 기판 또는 하부 구조체 상에 제 1전극(11), 제 1절연층(12), 정보 저장층(13) 및 제 2절연층(14)을 순차적으로 형성시킨다. 기판 또는 하부 구조체는 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함하는 그룹으로부터 선택된 것일 수 있다. 제 1전극(11)을 형성하기 위하여, 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등의 전도성 물질을 기판 또는 하부 구조체 상에 도포할 수 있다. 그리고, 제 1전극(11) 상에 실리콘 산화물 등의 절연 물질을 도포함으로써, 제 1절연층(12)을 형성할 수 있으며, 제 1절연층(12) 상에 실리콘 산화물보다 큰 유전 상수를 지닌 high-k 물질로 형성된 유전 물질층을 형성하여 정보 저장층(13)을 형성할 수 있다. 그리고, 정보 저장층(13) 상에 실리콘 산화물 등의 절연 물질을 도포하여 제 2절연층(14)을 형성할 수 있다.
도 5b를 참조하면, 제 2절연층(14) 상에 그래핀층(15)을 형성한다. 그래핀은 화학 기상 증착법(chemical vapor deposition: CVD)으로 형성한 것일 수 있다. 이미 형성된 그래핀을 제 2절연층(14) 상으로 전사하여 그래핀층(15)을 형성할 수 있으며, 또는 그래핀을 제 2절연층(14) 상에 직접 성장시킴으로써 그래핀층(15)을 형성할 수 있다.
도 5c를 참조하면, 그래핀층(15)의 제 1영역 상에 실리콘 산화물 또는 실리콘 산화물보다 높은 유전 상수를 지닌 high-k 물질을 도포하여 제 3절연층(16)을 형성시킨다. 제 3절연층(16)은 단일층으로 형성하거나, 서로 다른 물질의 다층구조로 형성될 수 있다.
도 5d를 참조하면, 제 3절연층(16) 상에 전도성 물질로 제 2전극(17)을 형성하며, 그래핀층(15)의 제 2영역 상에 전도성 물질로 제 3전극(18)을 형성한다. 제 2전극(17) 및 제 3전극(18)은 Pt, Au, Al, Cr, Cu, Ti, W, TiN 또는 ITO(indium-tin-oxide) 등을 제한 없이 사용 가능하다. 제 2전극(17) 및 제 3전극(18)은 서로 동일한 전도성 물질로 형성할 수 있으며, 이는 선택적인 것이다.
본 발명의 실시예에 따른 그래핀 소자는 멀티 레벨 특성을 지니기 때문에 저전압 작동을 위한 시냅스 회로 구성에 사용될 수 있으며, 기타 다양한 로직 회로, 메모리 회로, 디스플레이의 화소 회로등에 적용될 수 있음은 당업자에게 자명하게 이해될 것이다.
지금까지 그래핀 소자에 대하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
11: 제 1전극, 12: 제 1절연층
13: 정보 저장층, 14: 제 2절연층
15: 그래핀층, 16: 제 3절연층
17: 제 2전극층, 18: 제 3전극층
13: 정보 저장층, 14: 제 2절연층
15: 그래핀층, 16: 제 3절연층
17: 제 2전극층, 18: 제 3전극층
Claims (12)
- 제 1전극;
상기 제 1전극 상에 형성된 제 1절연층;
상기 제 1절연층 상에 형성된 정보 저장층;
상기 정보 저장층 상에 형성된 제 2절연층;
상기 제 2절연층 상에 형성된 그래핀층;
상기 그래핀층의 제 1영역 상에 형성된 제 3절연층;
상기 제 3절연층 상에 형성된 제 2전극층; 및
상기 그래핀층의 제 2영역 상에 형성된 제 3전극층;을 포함하는 그래핀 소자. - 제 1항에 있어서,
상기 그래핀층은 단일막 구조의 그래핀으로 형성된 그래핀 소자. - 제 1항에 있어서,
상기 정보 저장층은 그 내부에 전하를 저장할 수 있는 전하 트랩 구조를 포함하는 그래핀 소자. - 제 3항에 있어서,
상기 정보 저장층은 high-k 물질로 형성된 유전 물질층을 포함하는 그래핀 소자. - 제 3항에 있어서,
상기 정보 저장층은 high-k 유전 물질층 내에 전하 트랩을 위하여 금속 또는 실리콘을 더 포함하는 화합물인 그래핀 소자. - 제 3항에 있어서,
상기 정보 저장층은 실리콘 질화물로 형성된 그래핀 소자. - 제 1항에 있어서,
상기 정보 저장층은 다중 레벨(multi-level)로 정보를 저장하는 그래핀 소자. - 제 1항에 있어서,
상기 제 3절연층은 게이트 절연층이며,
상기 제 2전극은 게이트 전극인 그래핀 소자. - 기판 또는 하부 구조체 상에 제 1전극을 형성하는 단계;
상기 제 1전극 상에 제 1절연층, 정보 저장층 및 제 2절연층을 형성하는 단계;
상기 제 2절연층 상에 그래핀층을 형성하는 단계;
상기 그래핀층의 제 1영역 상에 제 3절연층을 형성하는 단계; 및
상기 제 3절연층 상에 제 2전극층을 형성하며, 상기 그래핀층의 제 2영역 상에 제 3전극층을 형성하는 단계;를 포함하는 그래핀 소자의 제조 방법. - 제 9항에 있어서,
상기 그래핀층은 상기 제 2절연층 상에 그래핀을 전사하거나, 상기 제 2절연층 상에 직접 성장시켜 형성하는 그래핀 소자의 제조 방법. - 제 9항에 있어서,
상기 그래핀층은 단일막 구조의 그래핀으로 형성되는 그래핀 소자의 제조 방법. - 제 3항에 있어서,
상기 정보 저장층은 high-k 유전 물질로 형성하는 그래핀 소자의 제조 방법.
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