KR20150037118A - 샘플 앤드 홀드 회로 및 이를 구비하는 소스 드라이버 - Google Patents

샘플 앤드 홀드 회로 및 이를 구비하는 소스 드라이버 Download PDF

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Abstract

본 발명은 샘플 앤드 홀드 회로 및 이를 구비하는 소스 드라이버에 관한 것이다. 본 발명에 따른 샘플 앤드 홀드 회로는 유기 발광다이오드 셀의에서 전송되는 화소 정보를 샘플링하고 홀딩하는 과정에서 발생하는 에러 신호를 제거할 수가 있다.

Description

샘플 앤드 홀드 회로 및 이를 구비하는 소스 드라이버{Sample and hold circuit and source driver having the same}
본 발명은 디스플레이 패널에 관한 것으로서, 특히 샘플 앤드 홀드 회로 및 이를 구비하는 소스 드라이버에 관한 것이다.
샘플 앤드 홀드 회로는 어떤 신호를 샘플링하고, 그 다음에 샘플링된 신호를 처리하기 전까지 상기 샘플링된 신호를 홀드하는 회로를 말한다. 일명, S/H 라 표기하기도 한다.
예컨대, 아날로그-디지털 변환기를 사용하여 신호를 양자화하는 경우, 변환 시간이 충분히 짧지 않을 때는 광대역의 신호 변환은 불가능하기 때문에 처리에 필요한 시간까지 신호를 연장할 필요가 있다. 그래서 연속 파형을 불연속 파형으로 변환시키는 조작, 즉 표본화(샘플링)와 그것을 어느 정도의 시간만큼 유지(홀드)하는 것을 샘플 앤드 홀드라 한다.
샘플 앤드 홀드 회로는 디스플레이 패널을 구동하는 소스 드라이버에도 채용될 수 있고 디스플레이 패널에 구비된 복수개의 화소들의 신호를 샘플링 및 홀딩한 상태에서 상기 신호를 처리함으로써, 상기 화소들의 특성 정보를 갖는 화소 정보를 검출할 수가 있다.
이 때, 화소들로부터 신호가 전송되는 과정에서 노이즈가 발생할 수가 있고, 이러한 노이즈는 화소들의 정보를 검출하는 과정에서 오류를 유발한다.
본 발명은 신호를 화소에서 전송된 신호를 샘플링하고 홀딩하는 과정에서 노이즈를 제거하는 샘플 앤드 홀드 회로 및 이를 구비하는 소스 드라이버를 제공하기 위한 것이다.
상기 과제를 해결하기 위하여 본 발명에 따른 샘플 앤드 홀드 회로는, 유기 발광다이오드 셀의 화소 정보를 샘플링하고 홀딩하는 메인 샘플 앤드 홀드 회로; 및 상기 메인 샘플 앤드 홀드 회로와 동기하여 제1 기준 전압을 샘플링하고 홀딩하며, 상기 메인 샘플 앤드 홀드 회로와 동일한 구조를 가지는 더미 샘플 앤드 홀드 회로;를 구비하는 것을 특징으로 한다.
상기 과제를 해결하기 위하여 본 발명에 따른 샘플 앤드 홀드 회로는, 유기 발광다이오드 셀의 화소 정보가 인가되는 제1 메인 스위칭 소자, 상기 제1 메인 스위칭 소자에 연결되어 상기 제1 메인 스위칭 소자로부터 출력되는 신호를 샘플링하는 메인 샘플링 캐패시터, 상기 메인 샘플링 캐패시터에 연결되어 상기 메인 샘플링 캐패시터의 전압이 인가되는 제2 메인 스위칭 소자, 및 상기 제2 메인 스위칭 소자에 연결되어 상기 제2 메인 스위칭 소자로부터 출력되는 전압을 샘플링하여 홀딩하는 메인 차지 쉐어부를 구비한 메인 샘플 앤드 홀드 회로; 기준 전압이 인가되는 제1 더미 스위칭 소자, 상기 제1 더미 스위칭 소자에 연결되어 상기 제1 더미 스위칭 소자로부터 출력되는 전압을 샘플링하는 더미 샘플링 캐패시터, 상기 더미 샘플링 캐패시터에 연결되어 상기 더미 샘플링 캐패시터의 전압이 인가되는 제2 더미 스위칭 소자, 및 상기 제2 더미 스위칭 소자에 연결되어 상기 제2 더미 스위칭 소자로부터 출력되는 전압을 샘플링하여 홀딩하는 더미 차지 쉐어부를 구비하는 더미 샘플 앤드 홀드 회로; 및 상기 메인 샘플링 캐패시터와 상기 더미 샘플링 캐패시터를 연결하고, 상기 메인 차지 쉐어부와 상기 더미 차지 쉐어부를 연결하는 공통부;를 구비하는 것을 특징으로 한다.
상기 과제를 해결하기 위하여 본 발명에 따른 소스 드라이버는, 유기 발광다이오드 셀에서 전송되는 화소 정보를 제1 샘플링 및 홀딩하고, 기준 전압을 상기 제1 샘플링 및 홀딩에 동기하여 제2 샘플링 및 홀딩하며, 상기 제1 샘플링 및 홀딩과 상기 제2 샘플링 및 홀딩에 의한 스위칭 에러 신호를 각각 포함하는 제1 및 제2 출력 신호들을 출력하는 샘플 앤드 홀드 회로; 및 상기 제1 및 제2 출력 신호들을 수신하고, 상기 제1 출력 신호의 전압으로부터 상기 제2 출력 신호의 전압을 차동하여 증폭하는 증폭기;를 구비함을 특징으로 한다.
상술한 바와 같이 본 발명에 따르는 샘플 앤드 홀드 회로는 입력되는 신호를 샘플링하고 홀딩하는 메인 샘플 앤드 홀드 회로 및 이와 동일한 구조를 갖는 더미 샘플 앤드 홀드 회로를 구비한다. 이러한 더미 샘플 앤드 홀드 회로에 의해, 메인 샘플 앤드 홀드 회로에 구비되는 복수개의 스위칭 소자들에 의해 발생되는 에러 전압이 제거될 수가 있다.
이와 같이, 더미 샘플 앤드 홀드 회로를 구비하여 디스플레이 패널을 구동하는 소스 드라이버는 상기 디스플레이 패널에 구비되는 복수개의 화소들로부터 전송되는 신호를 정밀하게 처리할 수가 있다.
따라서, 본 발명에 따른 더미 샘플 앤드 홀드 회로를 구비하는 소스 드라이버는 디스플레이 패널에 구비되는 화소들의 특성 정보를 정확하게 검출할 수가 있다.
도 1은 본 발명에 따른 소스 드라이버를 구비하는 디스플레이 장치의 블록도이다.
도 2는 도 1에 도시된 소스 드라이버의 개략적인 블록도이다.
도 3은 도 2에 도시된 제1 샘플 앤드 홀드 회로의 상세한 블록도이다.
도 4는 도 2에 도시된 제1 샘플 앤드 홀드 회로의 회로도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 실시예가 적용되는 디스플레이 장치(101)의 블록도이다. 도 1을 참조하면, 디스플레이 장치(101)는 타이밍 컨트롤러(Timing Controller)(111), 소스 드라이버(121), 게이트 드라이버(131), 및 디스플레이 패널(141)을 구비한다.
타이밍 컨트롤러(111)는 영상 데이터(DA)와 클럭 신호(CLK)를 소스 드라이버(121)로 전송하고 게이트 제어 신호(GC)를 게이트 드라이버(131)로 전송한다.
소스 드라이버(121)는 타이밍 컨트롤러(111)로부터 출력되는 클럭 신호(CLK)와 영상 데이터(DA)를 수신하고, 클럭 신호(CLK)에 동기되어 영상 데이터(DA)를 처리하며, 소스 구동 신호들(S1, S2)을 디스플레이 패널(141)로 출력하여 디스플레이 패널(141)에 구비된 데이터 라인들(SL)을 구동한다. 도 1에는 하나의 소스 드라이버(121)가 도시되어 있으나, 디스플레이 패널(141)의 크기와 해상도를 고려하여 소스 드라이버(121)는 복수 개로 구성될 수 있다.
소스 드라이버(121)는 소스 구동 신호들(S1, S2)을 각각 출력하는 출력 버퍼들(210), 디스플레이 패널(141)에서 전달되는 화소 정보를 감지하는 샘플 앤드 홀드 회로들(S/H, 220), 샘플 앤드 홀드 회로들(220)의 출력 신호를 증폭하는 증폭기(230) 및 증폭기(230)의 출력 신호를 디지털로 변환하는 아날로그 디지털 변환기(240)를 포함하는 것으로 예시된다. 구체적으로 도시되지 않았으나, 소스 드라이버(121)는 영상 데이터(DA)를 클럭 신호(CLK)에 동기하여 처리하기 위한 시프트 레지스터(도시되지 않음), 래치(도시되지 않음) 및 디지털 아날로그 변환기(도시되지 않음)를 포함할 수 있으며, 디지털 아날로그 변환기에서 처리된 신호가 출력 버퍼들(210)을 통하여 소스 구동 신호들(S1, S2)로 출력될 수 있다.
아날로그 디지털 변환기(240)의 출력 신호는 타이밍 컨트롤러(111)에 제공될 수 있으며, 타이밍 컨트롤러(111)는 아날로그 디지털 변환기(240)의 출력을 참조하여 화소 정보를 반영한 제어 동작을 수행할 수 있다.
증폭기(230)는 샘플 앤드 홀드 회로들(220)의 출력 신호를 증폭함으로써 아난로그 디지털 변환기(240)의 고속 동작을 보장하기 위한 것이다.
샘플 앤드 홀드 회로(220)는 디스플레이 패널(141)의 데이터 라인(SL)을 통하여 전달되는 OLED 셀(143)의 화소 정보를 인식하며, 화소 정보는 유기 발광다이오드의 턴온 전압, 박막 트랜지스터(TFT)의 문턱 전압(Vth), 박막 트랜지스터의 전류 특성 및 박막 트랜지스터의 모빌리티 특성을 포함할 수 있다. 이 중 박막 트랜지스터의 전류 특성은 전압에 의하여 감지될 수 있다.
게이트 드라이버(131)는 타이밍 컨트롤러(111)로부터 출력되는 게이트 제어 신호(GC)를 수신하고, 게이트 제어 신호(GC)를 이용하여 게이트 구동 신호들(G1, G2)을 생성하며, 게이트 구동 신호들(G1, G2)을 출력하여 디스플레이 패널(141)에 구비된 스캔 라인들(GL)을 구동한다. 도 1에는 하나의 게이트 드라이버(131)가 도시되어 있으나, 디스플레이 패널(141)의 크기와 해상도를 고려하여 게이트 드라이버(131)가 복수 개로 구성될 수 있다.
디스플레이 패널(141)은 소스 드라이버(121)와 게이트 드라이버(131)로부터 제공되는 소스 구동 신호들(S1, S2) 및 게이트 구동 신호들(G1, G2)을 수신하고 영상을 디스플레이한다. 본 발명에 따른 실시예로서 디스플레이 패널(141)은 유기 발광다이오드(Organic Light Emitting Diode, OLDE) 셀(143)을 이용하여 화소가 구현된 것을 예시하고 있으며, OLED 셀(143)은 데이터 라인(SL)의 소스 구동 신호와 스캔 라인(GL)의 게이트 구동 신호를 수신하며 유기 발광다이오드(OLED)를 동작에 대응하여서 영상을 디스플레이하는 동작을 수행한다.
보다 상세하게, OLED 셀(143)의 동작을 설명하면, 스캔 라인(GL)에 공급되는 게이트 신호(G1)에 의해 데이터 라인(SL)의 스위칭 박막트랜지스터(TFT-S)가 턴온된다. 이에 따라 데이터 라인(SL)을 통해 공급되는 소스 구동 신호(S1)가 스위칭 박막트랜지스터(TFT-S)를 통해 구동 박막트랜지스터(TFT-O)의 게이트에 공급된다. 구동 박막트랜지스터(TFT-O)는 스위칭 박막트랜지스터(TFT-S)를 통해 전달되는 소스 구동 신호(S1)에 의하여 턴온되며, 구동 박막트랜지스터(TFT-O)의 턴온에 의하여, 유기 발광다이오드(OLED)에 전압들(PVDD, PVSS)이 인가되고, 소스 구동 신호(S1)에 대응하는 밝기로 구동 전류가 공급됨에 따라 유기 발광다이오드(OLED)가 발광한다.
그리고, 유기 발광다이오드(OLED)는 시간이 지남에 따라 점차 열화되어서 문턱 전압(Vth)이 변화될 수 있으며, 문턱 전압(Vth)의 변화에 의하여 동일한 구동 전류에 대응하여 유기 발광다이오드(OLED)의 밝기가 점차 낮아질 수 있다. 유기 발광다이오드(OLED)의 문턱 전압(Vth)의 변화는 문턱전압검출용 박막트랜지스터(TFT-V)에 의하여 검출될 수 있으며, 유기 발광다이오드(OLED)의 문턱전압(Vth)의 변화를 검출하기 위한 문턱전압검출용 제어신호(VthC)가 영상이 디스플레이되기 전 또는 스탠바이 상태에서 문턱전압검출용 박막트랜지스터(TFT-V)에 제공될 수 있자. 상기한 문턱전압(Vth)의 변화는 화소 정보의 일예를 예시한 것이며, 유기 발광다이오드(OLED)의 문턱전압(Vth)과 같은 화소 정보는 턴온된 문턱전압검출용 박막트랜지스터(TFT-V) 및 데이터 라인(SL)을 통하여 샘플 앤드 홀드 회로(220)로 제공될 수 있다.
도 2는 화소 정보가 소스 드라이버(121) 내에서 전달되는 경로를 예시한 것이며, 도 2에서 화소 정보는 VIN으로 기재한다. 각 유기 발광다이오드 셀(143)의 화소 정보(VIN )는 샘플 앤드 홀드 회로(220)로 제공되며, 샘플 앤드 홀드 회로(220)는 화소 정보(VIN)와 기준 전압을 샘플링 및 홀딩한 신호를 증폭기(230)에 제공하도록 구성된다. 샘플 앤드 홀드 회로(220)는 디스플레이 패널(141)의 OLED 셀(143)의 화소 정보(VIN)를 수신하여서 디스플레이 패널(141)의 화소 특성이 변화되는 것을 검출한다. 샘플 앤드 홀드 회로(220)는 디스플레이 패널(141)의 데이터 라인에 대응하는 수로 구성될 수 있다. 복수 개의 샘플 앤드 홀드 회로(220)의 출력 신호들은 증폭기(230)에 공통으로 인가된다.
도 2를 참조하면, 소스 드라이버(121)는 복수개의 샘플 앤드 홀드 회로(220), 증폭기(231) 및 아날로그-디지털 변환부(240)를 구비한다.
샘플 앤드 홀드 회로(220)는 디스플레이 패널(141)의 OLED 셀(143)의 화소 정보(VIN)를 수신하여서 디스플레이 패널(141)의 화소 특성이 변화되는 것을 검출한다. 샘플 앤드 홀드 회로(220)는 디스플레이 패널(141)의 데이터 라인에 대응하는 수로 구성될 수 있다. 복수 개의 샘플 앤드 홀드 회로(220)의 출력 신호들은 증폭기(230)에 공통으로 인가된다.
보다 구체적으로, 샘플 앤드 홀드 회로(220)는 화소 정보(VIN)와 기준 전압들(Vref1,Vref2)을 수신하고 출력 신호들(OUTa, OUTb)을 출력한다
증폭기(230)는 복수개의 샘플 앤드 홀드 회로(220)의 출력 신호들(OUTa, OUTb)을 수신하고, 출력 신호들(OUTa, OUTb)을 차동 증폭하여 출력한다.
아날로그-디지털 변환부(240)는 증폭기(230)에서 출력되는 아날로그 신호를 디지털 신호로 변환하여 타이밍 컨트롤러(111)로 제공하도록 구성되며, 타이밍 컨트롤러(111)는 아날로그-디지털 변환부(240)의 출력 신호를 참조하여 화소 특성을 고려한 제어를 수행할 수 있다.
도 3은 도 2에 도시된 샘플 앤드 홀드 회로(220)의 블록도이다. 도 3을 참조하면, 샘플 앤드 홀드 회로(220)는 메인 샘플 앤드 홀드 회로(220a), 공통부(220c) 및 더미 샘플 앤드 홀드 회로(220b)를 구비한다.
메인 샘플 앤드 홀드 회로(220a)는 디스플레이 패널(141)의 OLED 셀(143)의 화소 정보(VIN)를 샘플링하고 홀딩한다. 메인 샘플 앤드 홀드 회로(220a)의 내부에서 화소 정보(VIN)가 샘플링되고 홀딩되는 과정 중에 메인 샘플 앤드 홀드 회로(220a)에 구비된 복수개의 스위칭 소자들(도 4의 MSW1~MSW4)에 의해 스위칭 에러 신호들이 발생할 수 있다. 따라서, 메인 샘플 앤드 홀드 회로(220a)의 출력 신호(OUTa)에는 스위칭 에러 신호가 포함될 수 있다.
공통부(220c)는 메인 샘플 앤드 홀드 회로(220a)와 더미 샘플 앤드 홀드 회로(220b) 사이에 위치하며, 메인 샘플 앤드 홀드 회로(220a)와 더미 샘플 앤드 홀드 회로(220b)에 공통으로 연결된다. 제1 및 제2 기준 전압들(Vref1, Vref2)이 입력되는 공통부(220c)는 도 4에서 상세히 설명된다.
더미 샘플 앤드 홀드 회로(220b)는 기준 전압(Vref2)을 샘플링하고 홀딩한다. 더미 샘플 앤드 홀드 회로(220b)의 내부에서 기준 전압(Vref2)이 샘플링되고 홀딩되는 과정 중에 더미 샘플 앤드 홀드 회로(220b)에 구비된 복수개의 스위칭 소자들(도 4의 DSW1DSW4)에 의해 스위칭 에러 신호들이 발생할 수 있다. 따라서, 더미 샘플 앤드 홀드 회로(220b)로부터 출력되는 신호(OUTb)에는 스위칭 에러 신호들이 포함될 수 있다. 기준 전압들(Vref1, Vref2)은 화소 정보(VIN)의 기준이 되는 전압이며 화소 정보(VIN) 보다 낮은 레벨을 갖도록 설정될 수 있다.
더미 샘플 앤드 홀드 회로(220b)는 메인 샘플 앤드 홀드 회로(220a)와 동일한 회로 구조를 갖는다. 따라서, 더미 샘플 앤드 홀드 회로(220b)의 내부에서 발생하는 스위칭 에러 신호는 메인 샘플 앤드 홀드 회로(220a)의 내부에서 발생하는 스위칭 에러 신호와 동일하거나 유사한 레벨을 가질 수 있다.
증폭기(도 2의 230)는 비반전 입력단(+)과 반전 입력단(-)을 구비하고, 비반전 입력단(+)으로 메인 샘플 앤드 홀드 회로(220a)의 출력 신호(OUTa)가 입력되고, 반전 입력단(-)으로 더미 샘플 앤드 홀드 회로(220b)의 출력 신호(OUTb)가 입력된다. 따라서, 메인 샘플 앤드 홀드 회로(220a)의 출력 신호(OUTa)는 더미 샘플 앤드 홀드 회로(220b)의 출력 신호(OUTb)에 의하여 감쇄된다. 즉, 메인 샘플 앤드 홀드 회로(220a)의 출력 신호(OUTa)에 포함된 스위칭 에러 신호는 더미 샘플 앤드 홀드 회로(220b)로부터 출력되는 출력 신호(OUTb)의 스위칭 에러 신호와 상쇄되어 감소되거나 제거될 수 있다. 따라서, 증폭기(도 2의 231)로부터 출력되는 신호에는 샘플 앤드 홀드 회로(220)의 내부에서 발생되는 스위칭 에러 신호가 포함되지 않는다. 증폭기(도 2의 230)는 차동 입력 단자들을 갖는 연산 증폭기로 구성될 수 있다.
상술한 바와 같이, 본 발명에 따른 샘플 앤드 홀드 회로(220)는 디스플레이 패널(141)로부터 전송되는 화소 정보(VIN)를 샘플링하고 홀딩하는 메인 샘플 앤드 홀드 회로(220a)와 동일한 구조를 갖는 더미 샘플 앤드 홀드 회로(220b)를 구비함으로써, 메인 샘플 앤드 홀드 회로(220a)의 내부에서 발생하는 스위칭 에러 신호들이 제거될 수가 있다. 따라서, 증폭기(230)로부터 출력되는 신호는 노이즈가 포함되지 않는 안정된 신호로써 출력된다.
도 4는 도 2에 도시된 샘플 앤드 홀드 회로(220)의 회로도이며, 도 3의 상세 회로도이다.
메인 샘플 앤드 홀드 회로(220a)는 제1 내지 제3 메인 스위칭 소자들(MSW1MSW3), 메인 샘플링 캐패시터(Csm), 메인 차지 쉐어(charge share)부(MCS) 및 메인 리셋부(MRS)를 구비한다.
제1 및 제3 메인 스위칭 소자들(MSW1~MSW3)은 전송 게이트들로 구성되고, 제2 메인 스위칭 소자(MSW2)는 MOS 트랜지스터(Metal Oxide Semiconductor transistor) 트랜지스터로 구성될 수 있다.
메인 샘플링 캐패시터(Csm)는 제1 및 제2 메인 스위칭 소자들(MSW1, MSW2)의 연결 노드(MN1)와 공통부(220c) 사이에 연결된다. 메인 샘플링 캐패시터(Csm)는 제1 메인 스위칭 소자(MSW1)가 턴온(Turn-on)될 때 제1 메인 스위칭 소자(MSW1)로부터 출력되는 화소 정보(VIN)를 샘플링한다. 화소 정보(VIN)를 전달하는 제1 메인 스위칭 소자(MSW1)가 턴온 또는 턴오프될 때, 제1 메인 스위칭 소자(MSW1)에서 스위칭 에러 신호가 발생할 수 있다. 상기 스위칭 에러 신호는 화소 정보(VIN)와 함께 메인 샘플링 캐패시터(Csm)에 샘플링될 수 있다.
메인 차지 쉐어부(MCS)는 제2 및 제3 메인 스위칭 소자들(MSW2, MSW3)의 연결 노드(MN2)와 공통부(220c) 사이에 연결된다. 메인 차지 쉐어부(MCS)는 메인 샘플링 캐패시터(Csm)에 저장된 전압을 쉐어링(sharing)한다. 제2 메인 스위칭 소자(MSW2)가 턴온되면, 메인 샘플링 캐패시터(Csm)에 저장된 전하가 제2 메인 스위칭 소자(MSW2)를 통해서 메인 차지 쉐어부(MCS)로 쉐어되며, 그에 따라 메인 샘플링 캐패시터(Csm)의 전압은 낮아진다. 메인 차지 쉐어부(MCS)는 제4 메인 스위칭 소자(MSW4), 제1 메인 차지 쉐어 캐패시터(Ccsm1) 및 제2 메인 차지 쉐어 캐패시터(Ccsm2)를 구비할 수 있다.
제4 메인 스위칭 소자(MSW4)는 제2 및 제3 메인 스위칭 소자들(MSW2, MSW3)의 연결 노드(MN2)와 제1 메인 차지 쉐어 캐패시터(Ccsm1) 사이에 연결되며, MOS 트랜지스터로 구성될 수 있다.
제1 메인 차지 쉐어 캐패시터(Ccsm1)는 제4 메인 스위칭 소자(MSW4)와 공통부(221c) 사이에 연결된다. 제1 메인 차지 쉐어 캐패시터(Ccsm1)는 메인 샘플링 캐패시터(Csm)에 샘플링된 전압을 쉐어한다. 즉, 제2 및 제4 메인 스위칭 소자들(MSW2, MSW4)이 모두 턴온되면, 메인 샘플링 캐패시터(Csm)에 저장된 전하가 제2 및 제4 메인 스위칭 소자들(MSW2, MSW4)을 통해서 제1 메인 차지 쉐어 캐패시터(Ccsm1)에 쉐어되며, 그에 따라 메인 샘플링 캐패시터(Csm)의 전압은 낮아진다. 이 때, 제2 및 제4 메인 스위칭 소자(MSW2, MSW4)가 턴온 또는 턴오프되는 과정에서 제2 및 제4 메인 스위칭 소자들(MSW2, MSW4)에서 스위칭 에러 신호가 발생할 수 있다. 상기 스위칭 에러 신호는 제1 메인 차지 쉐어 캐패시터(Ccsm1)에 샘플링된다.
제2 메인 차지 쉐어 캐패시터(Ccsm2)는 제2 및 제3 스위칭 소자들(MSW2, MSW3)의 연결 노드(MN2)와 공통부(220c) 사이에 연결된다. 제2 메인 차지 쉐어 캐패시터(Ccsm2)는 메인 샘플링 캐패시터(Csm)에 저장된 전압을 쉐어한다. 즉, 제2 메인 스위칭 소자(MSW2)가 턴온되면, 메인 샘플링 캐패시터(Csm)에 저장된 전하가 제2 메인 스위칭 소자(MSW2)를 통해서 제2 메인 차지 쉐어 캐패시터(Ccsm2)로 쉐어되며, 그에 따라 메인 샘플링 캐패시터(Csm)의 전압은 낮아진다. 이 때, 제2 메인 스위칭 소자(MSW2)가 턴온 또는 턴오프되는 과정에서 제2 메인 스위칭 소자(MSW2)에서 스위칭 에러 신호가 발생할 수 있다. 상기 스위칭 에러 신호는 제2 메인 차지 쉐어 캐패시터(Ccsm2)에 샘플링된다.
메인 차지 쉐어부(MCS)에 구비되는 제1 및 제2 메인 차지 쉐어 캐패시터들(Ccsm1, Ccsm2)의 갯수에 따라 메인 샘플링 캐패시터(Csm)의 전압 쉐어링 비율이 달라진다. 예컨대, 메인 샘플링 캐패시터(Csm)의 용량과 제1 및 제2 메인 차지 쉐어 캐패시터들(Ccsm1, Ccsm2)의 용량이 동일한 경우에, 상기 제1 및 제2 메인 차지 쉐어 캐패시터들(Ccsm1, Ccsm2) 중 하나만 구비되면 메인 샘플링 캐패시터(Csm)의 전압은 절반으로 낮아지고, 상기 제1 및 제2 메인 차지 쉐어 캐패시터들(Ccsm1, Ccsm2)의 수가 2개이면 메인 샘플링 캐패시터(Csm)의 전압은 1/3로 낮아진다. 따라서, 샘플 앤드 홀드 회로(220)로 입력되는 화소 정보(VIN)에 대한 감지 전압 범위(sensing voltage range)가 넓을 경우에, 메인 차지 쉐어 캐패시터들은 조정된 수로 구성될 수 잇다.
즉, 도 4에 도시된 제1 메인 차지 쉐어 캐패시터(Ccsm1)는 1개 이상 구비될 수 있으며, 이 때, 제1 메인 차지 쉐어 캐패시터(Ccsm1)에 연결되는 스위칭 소자를 턴온 또는 턴오프시켜서 메인 샘플링 캐패시터(Csm)의 전압 쉐어 비율을 조정할 수 있다.
메인 리셋부(MRS)는 제2 및 제3 메인 스위칭 소자들(MSW2, MSW3)의 연결 노드(MN2)와 공통부(220c) 사이에 연결되어 제1 및 제2 메인 차지 쉐어 캐패시터들(Ccsm1. Ccsm2)을 리셋시킨다. 메인 리셋부(MCS)는 MOS 트랜지스터로 구성될 수 있다. 따라서, 메인 리셋부(MRS)를 구성하는 MOS 트랜지스터가 턴온(turn-on)되면 제1 및 제2 메인 차지 쉐어 캐패시터들(Ccsm1.Ccsm2)은 모두 방전되어 공통부(220c)에 인가되는 기준 전압(Vref1) 레벨로 낮아진다.
제3 메인 스위칭 소자(MSW3)는 샘플 앤드 홀드 회로(220)의 출력단에 연결된다. 따라서, 제3 메인 스위칭 소자(MSW3)가 턴온될 때 메인 샘플링 캐패시터(Csm)에 샘플링 전압은 샘플 앤드 홀드 회로(220)로부터 출력되어 증폭기(도 2의 230)로 전송된다.
더미 샘플 앤드 홀드 회로(220b)는 제1 내지 제3 더미 스위칭 소자들(DSW1DSW3), 더미 샘플링 캐패시터(Csd), 더미 차지 쉐어부(DCS) 및 더미 리셋부(DRS)를 구비한다.
제1 및 제3 더미 스위칭 소자들(DSW1~DSW3)은 전송 게이트들로 구성되고, 제2 더미 스위칭 소자(DSW2)는 MOS 트랜지스터로 구성될 수 있다.
더미 샘플링 캐패시터(Csd)는 제1 및 제2 더미 스위칭 소자들(DSW1, DSW2)의 연결 노드(DN1)와 공통부(220c) 사이에 연결된다. 더미 샘플링 캐패시터(Csd)는 제1 더미 스위칭 소자(DSW1)가 턴온 또는 턴오프될 때 제1 더미 스위칭 소자(DSW1)로부터 발생되는 전압을 샘플링한다. 즉, 제1 더미 스위칭 소자(DSW1)가 온 또는 오프될 때, 제1 더미 스위칭 소자(DSW1)에서 스위칭 에러 신호가 발생하며, 상기 스위칭 에러 신호는 더미 샘플링 캐패시터(Csd)에 샘플링된다. 더미 샘플링 캐패시터(Csd)의 양단에는 모두 기준 전압(Vref1, Vref2)이 인가됨으로, 더미 샘플링 캐패시터(Csd)에는 상기와 같이 제1 더미 스위칭 소자(DSW1)로부터 발생되는 스위칭 에러 신호가 샘플링 저장된다.
더미 차지 쉐어부(DCS)는 제2 및 제3 더미 스위칭 소자들(DSW2,DSW3)의 연결 노드(DN2)와 공통부(220c) 사이에 연결된다. 더미 차지 쉐어부(DCS)는 제2 더미 스위칭 소자(DSW2)가 턴온 또는 턴오프될 때 제2 더미 스위칭 소자(DSW2)로부터 출력되는 전압을 받아서 샘플링한다. 즉, 제2 더미 스위칭 소자(DSW2)가 턴온 또는 턴오프될 때, 제2 더미 스위칭 소자(DSW2)로부터 스위칭 에러 신호가 발생하며, 상기 스위칭 에러 신호는 더미 차지 쉐어부(DCS)에 샘플링된다. 더미 차지 쉐어부(DCS)의 양단에는 모두 기준 전압(Vref1, Vref2)이 인가됨으로, 더미 차지 쉐어부(DCS)에는 상기와 같이 제2 더미 스위칭 소자(DSW2)에서 발생되는 스위칭 에러 신호가 저장된다. 더미 차지 쉐어부(DCS)는 제4 더미 스위칭 소자(DSW4), 제1 더미 차지 쉐어 캐패시터(Ccsd1) 및 제2 더미 차지 쉐어 캐패시터(Ccsd2)를 구비할 수 있다.
제4 더미 스위칭 소자(DSW4)는 제2 및 제3 더미 스위칭 소자들(DSW2, DSW3)의 연결 노드(DN2)와 제1 더미 차지 쉐어 캐패시터(Ccsd1) 사이에 연결되며, MOS 트랜지스터로 구성될 수 있다.
제1 더미 차지 쉐어 캐패시터(Ccsd1)는 제4 더미 스위칭 소자(DSW4)와 공통부(220c) 사이에 연결된다. 제1 더미 차지 쉐어 캐패시터(Ccsd1)는 제2 및 제4 더미 스위칭 소자들(DSW2, DSW4)에서 발생되는 스위칭 에러 신호를 샘플링한다. 즉, 제2 및 제4 더미 스위칭 소자들(DSW2,DSW4)이 턴온 또는 턴오프되는 과정에서 제2 및 제4 더미 스위칭 소자들(DSW2,DSW4)에서 스위칭 에러 신호가 발생하며, 상기 스위칭 에러 신호는 제1 더미 차지 쉐어 캐패시터(Ccsd1)에 샘플링된다.
제2 더미 차지 쉐어 캐패시터(Ccsd2)는 제2 및 제3 스위칭 소자들(DSW2, DSW3)의 연결 노드(DN2)와 공통부(220c) 사이에 연결된다. 제2 더미 차지 쉐어 캐패시터(Ccsd2)는 제2 더미 스위칭 소자(DSW2)로에서 발생되는 스위칭 에러 신호를 샘플링한다. 즉, 제2 더미 스위칭 소자(DSW2)가 턴온 또는 턴오프되는 과정에서 제2 더미 스위칭 소자(DSW2)에서 스위칭 에러 신호가 발생하며, 상기 스위칭 에러 신호가 제2 더미 차지 쉐어 캐패시터(Ccsd2)에 샘플링된다.
더미 차지 쉐어부(DCS)에 구비되는 더미 차지 쉐어 캐패시터들(Ccsd1, Ccsd2)의 개수는 메인 차지 쉐어부(MCS)에 구비되는 메인 차지 쉐어 캐패시터들(Ccsm1, Ccsm2)의 개수와 동일하게 구성될 수 있다.
더미 리셋부(DCS)는 제2 및 제3 더미 스위칭 소자들(DSW2, DSW3)의 연결 노드(DN2)와 공통부(220c) 사이에 연결되어 제1 및 제2 더미 차지 쉐어 캐패시터들(Ccsd1, Ccsd2)을 리셋시킨다. 더미 리셋부(DRS)는 MOS 트랜지스터로 구성될 수 있다. 따라서, 더미 리셋부(DRS)를 구성하는 MOS 트랜지스터가 턴온되면 제1 및 제2 더미 차지 쉐어 캐패시터들(Ccsd1, Ccsd2)은 모두 방전되어 공통부(220c)에 인가되는 기준 전압(Vref1) 레벨로 낮아진다.
제3 더미 스위칭 소자(DSW3)는 샘플 앤드 홀드 회로(220)의 출력단에 연결된다. 따라서, 제3 더미 스위칭 소자(DSW3)가 턴온될 때 더미 샘플링 캐패시터(Csd)에 샘플링 전압은 샘플 앤드 홀드 회로(220)로부터 출력되어 증폭기(도 2의 230)로 전송된다.
공통부(220c)는 메인 샘플 앤드 홀드 회로(220a)와 더미 샘플 앤드 홀드 회로(220b) 사이에 구성되며 메인 샘플 앤드 홀드 회로(220a)와 더미 샘플 앤드 홀드 회로(220b)를 서로 연결시킨다. 공통부(220c)는 제1 공통 스위칭 소자(CSW1), 제2 공통 스위칭 소자(CSW2) 및 기준 라인(Lref)을 구비한다.
제1 공통 스위칭 소자(CSW1)는 전송 게이트로 구성될 수 있고, 제2 공통 스위칭 소자(CSW2)는 MOS 트랜지스터로 구성될 수 있다.
제1 및 제2 공통 스위칭 소자들(CSW1, CSW2)은 모두 기준 라인(Lref)에 연결되며, 메인 샘플 앤드 홀드 회로(220a)와 더미 샘플 앤드 홀드 회로(220b)는 기준 라인(Lref)에 공통으로 연결된다.
제1 공통 스위칭 소자(CSW1)에는 제2 기준 전압(Vref2)이 인가되고, 제2 공통 스위칭 소자(CSW2)에는 제1 기준 전압(Vref1)이 인가될 수 있다. 따라서, 제1 공통 스위칭 소자(CSW1)와 제2 공통 스위칭 소자(CSW2)는 동시에 턴온되지는 않는다. 즉, 제1 공통 스위칭 소자(CSW1)가 턴온되면 제2 공통 스위칭 소자(CSW2)는 턴오프되고, 반대로, 제2 공통 스위칭 소자(CSW2)가 턴온되면 제1 공통 스위칭 소자(CSW1)는 턴오프된다.
제1 기준 전압(Vref1)과 제2 기준 전압(Vref2)은 동일한 크기로 구성될 수도 있으나, 다른 크기로 구성되는 것이 바람직하다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
101 : 디스플레이 장치 111 : 타이밍 컨트롤러
121 : 소스 드라이버 131 : 게이트 드라이버
141 : 디스플레이 패널 143 : OLED 셀
220 : 샘플 앤드 홀드 회로 230 : 증폭기
240 : 아날로그 디지털 변환부 220a : 메인 샘플 앤드 홀드 회로
220b : 더미 샘플 앤드 홀드 회로 220c : 공통부

Claims (14)

  1. 유기 발광다이오드 셀의 화소 정보를 샘플링하고 홀딩하는 메인 샘플 앤드 홀드 회로; 및
    상기 메인 샘플 앤드 홀드 회로와 동기하여 제1 기준 전압을 샘플링하고 홀딩하며, 상기 메인 샘플 앤드 홀드 회로와 동일한 구조를 가지는 더미 샘플 앤드 홀드 회로;를 구비하는 것을 특징으로 하는 샘플 앤드 홀드 회로.
  2. 제1항에 있어서,
    상기 메인 샘플 앤드 홀드 회로와 상기 더미 샘플 앤드 홀드 회로는 상기 화소 정보 또는 상기 제1 기준 전압을 샘플링 및 홀딩하기 위하여 서로 동일한 구조의 복수 개의 스위칭 소자들과 병렬 연결된 복수 개의 샘플링 캐패시터를 포함하며, 상기 메인 샘플 앤드 홀드 회로와 상기 더미 샘플 앤드 홀드 회로는 제2 기준 전압이 인가되는 기준 라인을 공유하며 상기 복수 개의 스위칭 소자들에 대응한 스위칭 에러 신호들을 출력하는 샘플 앤드 홀드 회로.
  3. 유기 발광다이오드 셀의 화소 정보가 인가되는 제1 메인 스위칭 소자, 상기 제1 메인 스위칭 소자에 연결되어 상기 제1 메인 스위칭 소자로부터 출력되는 신호를 샘플링하는 메인 샘플링 캐패시터, 상기 메인 샘플링 캐패시터에 연결되어 상기 메인 샘플링 캐패시터의 전압이 인가되는 제2 메인 스위칭 소자, 및 상기 제2 메인 스위칭 소자에 연결되어 상기 제2 메인 스위칭 소자로부터 출력되는 전압을 샘플링하여 홀딩하는 메인 차지 쉐어부를 구비한 메인 샘플 앤드 홀드 회로;
    기준 전압이 인가되는 제1 더미 스위칭 소자, 상기 제1 더미 스위칭 소자에 연결되어 상기 제1 더미 스위칭 소자로부터 출력되는 전압을 샘플링하는 더미 샘플링 캐패시터, 상기 더미 샘플링 캐패시터에 연결되어 상기 더미 샘플링 캐패시터의 전압이 인가되는 제2 더미 스위칭 소자, 및 상기 제2 더미 스위칭 소자에 연결되어 상기 제2 더미 스위칭 소자로부터 출력되는 전압을 샘플링하여 홀딩하는 더미 차지 쉐어부를 구비하는 더미 샘플 앤드 홀드 회로; 및
    상기 메인 샘플링 캐패시터와 상기 더미 샘플링 캐패시터를 연결하고, 상기 메인 차지 쉐어부와 상기 더미 차지 쉐어부를 연결하는 공통부;를 구비하는 것을 특징으로 하는 샘플 앤드 홀드 회로.
  4. 제3항에 있어서,
    상기 메인 샘플 앤드 홀드 회로로부터 출력되는 신호는 상기 제1 및 제2 메인 스위칭 소자들에 의해 발생하는 스위칭 에러 신호들을 포함하고,
    상기 더미 샘플 앤드 홀드 회로로부터 출력되는 신호는 상기 제1 및 제2 더미 스위칭 소자들에 의해 발생하는 스위칭 에러 신호들인 것을 특징으로 하는 샘플 앤드 홀드 회로.
  5. 제4항에 있어서,
    상기 제1 및 제2 메인 스위칭 소자들에 의해 발생하는 스위칭 에러 신호들과 상기 제1 및 제2 더미 스위칭 소자들에 의해 발생하는 스위칭 에러 신호들은 서로 동일 또는 유사한 크기를 갖는 것을 특징으로 하는 샘플 앤드 홀드 회로.
  6. 제3항에 있어서,
    상기 메인 샘플 앤드 홀드 회로는 상기 메인 차지 쉐어부에 병렬로 연결되어 상기 메인 차지 쉐어부를 리셋시키는 메인 리셋부를 더 구비하고,
    상기 더미 샘플 앤드 홀드 회로는 상기 더미 차지 쉐어부에 병렬로 연결되어 상기 더미 차지 쉐어부를 리셋시키는 더미 리셋부를 더 구비하는 것을 특징으로 하는 샘플 앤드 홀드 회로.
  7. 제3항에 있어서,
    상기 메인 차지 쉐어부와 상기 더미 차지 쉐어부는 각각 복수개의 캐패시터들을 구비하는 것을 특징으로 하는 샘플 앤드 홀드 회로.
  8. 제3항에 있어서,
    상기 기준 전압은 제1 기준 전압과 제2 기준 전압을 구비하며,
    상기 메인 차지 쉐어부와 상기 더미 차지 쉐어부를 연결하는 노드에는 상기 제1 기준 전압이 인가되고,
    상기 메인 샘플링 캐패시터와 상기 더미 샘플링 캐패시터를 연결하는 노드에는 상기 제2 기준 전압이 인가되는 것을 특징으로 하는 샘플 앤드 홀드 회로.
  9. 유기 발광다이오드 셀에서 전송되는 화소 정보를 제1 샘플링 및 홀딩하고, 기준 전압을 상기 제1 샘플링 및 홀딩에 동기하여 제2 샘플링 및 홀딩하며, 상기 제1 샘플링 및 홀딩과 상기 제2 샘플링 및 홀딩에 의한 스위칭 에러 신호를 각각 포함하는 제1 및 제2 출력 신호들을 출력하는 샘플 앤드 홀드 회로; 및
    상기 제1 및 제2 출력 신호들을 수신하고, 상기 제1 출력 신호의 전압으로부터 상기 제2 출력 신호의 전압을 차동하여 증폭하는 증폭기;를 구비함을 특징으로 하는 소스 드라이버.
  10. 제9항에 있어서,
    상기 샘플 앤드 홀드 회로는
    상기 유기 발광다이오드 셀에서 전송되는 상기 화소 정보가 인가되는 제1 메인 스위칭 소자, 상기 제1 메인 스위칭 소자에 연결되어 상기 제1 메인 스위칭 소자로부터 출력되는 신호를 샘플링하는 메인 샘플링 캐패시터, 상기 메인 샘플링 캐패시터에 연결된 제2 메인 스위칭 소자, 및 상기 제2 메인 스위칭 소자에 연결되어 상기 제2 메인 스위칭 소자로부터 출력되는 전압을 홀딩하여 상기 제1 출력 신호를 출력하는 메인 차지 쉐어부를 구비한 메인 샘플 앤드 홀드 회로;
    기준 전압이 인가되는 제1 더미 스위칭 소자, 상기 제1 더미 스위칭 소자에 연결되어 상기 제1 더미 스위칭 소자로부터 출력되는 전압을 샘플링하는 더미 샘플링 캐패시터, 상기 더미 샘플링 캐패시터에 연결된 제2 더미 스위칭 소자, 및 상기 제2 더미 스위칭 소자에 연결되어 상기 제2 더미 스위칭 소자로부터 출력되는 전압을 홀딩하여 상기 제2 출력 신호를 출력하는 더미 차지 쉐어부를 구비하는 더미 샘플 앤드 홀드 회로; 및
    상기 메인 샘플링 캐패시터와 상기 더미 샘플링 캐패시터를 연결시키고, 상기 메인 차지 쉐어부와 상기 더미 차지 쉐어부를 연결시키는 공통부를 구비하는 것을 특징으로 하는 소스 드라이버.
  11. 제10항에 있어서,
    상기 제1 출력 신호는 상기 제1 및 제2 메인 스위칭 소자들에서 발생하는 스위칭 에러 신호들을 포함하고,
    상기 제2 출력 신호는 상기 제1 및 제2 더미 스위칭 소자들에 의해 발생하는 스위칭 에러 신호들을 포함하며,
    상기 증폭기는 상기 제1 출력 신호에 포함된 스위칭 에러 신호들과 상기 제2 출력 신호의 스위칭 에러 신호들을 서로 상쇄시키는 것을 특징으로 하는 소스 드라이버.
  12. 제10항에 있어서,
    상기 샘플 앤드 홀드 회로는 복수개인 것을 특징으로 하는 소스 드라이버.
  13. 제10항에 있어서,
    상기 공통부는 샘플링을 위한 제1 기준 전압과 홀딩을 위한 제2 기준 전압을 기준 라인의 양단으로 공급받으며, 상기 제1 메인 스위칭 소자 및 상기 더미 스위칭 소자와 동일한 스위칭 동작을 수행하는 제1 공통 스위칭 소자와 상기 제2 메인 스위칭 소자 및 상기 제2 더미 스위칭 소자와 동일한 스위칭 동작을 수행하는 제2 공통 스위칭 소자가 상기 기준 라인에 구성되는 소스 드라이버.
  14. 제13항에 있어서,
    상기 기준 전압은 상기 제1 기준 전압과 동일한 것을 이용하고, 상기 제1 기준 전압은 상기 제2 기준 전압과 같거나 높은 레벨을 갖는 소스 드라이버.
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