KR20150024348A - 조셉슨 자기 메모리 셀 시스템 - Google Patents

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Abstract

본 발명의 일 양상은 조셉슨 자기 메모리 시스템을 포함한다. 시스템은, 판독 전류를 도전시키는 초전도 전극을 포함한다. 시스템은 또한, 히스테리시스 자기 조셉슨 접합(HMJJ)을 포함한다. HMJJ는, 바이너리 값을 포함하며, HMJJ를 통해 흐르는 판독 전류와 연관된 초전도 쌍들을 단일항-상태로부터 삼중항-상태로 변환시킨다. 시스템은, HMJJ에 자기적으로 커플링되며, 적어도 하나의 기입 전류에 응답하여 HMJJ로 바이너리 값을 기입하도록 구성된 기입 회로, 및 HMJJ로의 판독 전류의 인가에 응답하여 HMJJ에 저장된 바이너리 값을 결정하도록 구성된 판독 회로를 더 포함한다.

Description

조셉슨 자기 메모리 셀 시스템{JOSEPHSON MAGNETIC MEMORY CELL SYSTEM}
본 발명은 일반적으로 양자(quantum) 및 전통적인 디지털 초전도 회로들에 관한 것으로, 더 상세하게는 조셉슨 자기 메모리 셀 시스템에 관한 것이다.
초전도 디지털 기술은, 엄청난 고속, 저전력 소실, 및 낮은 동작 온도로부터 이득을 얻는 컴퓨팅 및/또는 통신 리소스들을 제공한다. 수십년 동안, 초전도 디지털 기술은 로직 회로들에 비해 적절한 용량 및 속도를 갖는 랜덤-액세스 메모리(RAM)가 없었다. 이것은, 원격통신들 및 신호 정보(signal intelligence)에서의 초전도 기술의 현재의 애플리케이션들에 대한 산업화에 대한 주요한 장애였으며, 특히 하이-엔드 컴퓨팅에 대해 금지될 수 있다. 초전도 메모리에 대해 현재 고려되는 모든 개념들은, 초전도 산업 루프에서 자기 플럭스 양자들의 양자화에 기초한다. 그러한 메모리들은, 적절한 수율을 갖는 주조 프로세스가 주어진 고속 레지스터 파일들에 용이하게 적응될 수 있지만, 상보성 금속-산화물 반도체(CMOS)의 집적 밀도를 결코 달성할 수 없는데, 이는 그들이 산업 루프의 사이즈에 의해 근본적으로 제한되기 때문이다.
본 발명의 일 양상은 조셉슨 자기 메모리 셀 시스템을 포함한다. 시스템은, 판독 전류를 전도시키도록 구성된 적어도 하나의 초전도 전극을 포함한다. 시스템은 또한, 적어도 하나의 히스테리시스 자기 조셉슨 접합(HMJJ)을 포함한다. 적어도 하나의 HMJJ 중 적어도 하나는, 바이너리 값을 저장하며, 적어도 하나의 HMJJ 중 적어도 하나를 통해 흐르는 판독 전류와 연관된 초전도 쌍들을 단일항(singlet)-상태로부터 삼중항(triplet)-상태로 변환시키도록 구성된다. 시스템은, 적어도 하나의 HMJJ 중 적어도 하나에 자기적으로 커플링되며, 적어도 하나의 기입 전류에 응답하여 적어도 하나의 HMJJ 중 적어도 하나로 바이너리 값을 기입하도록 구성된 기입 회로, 및 적어도 하나의 HMJJ 중 적어도 하나로의 판독 전류의 인가에 응답하여 적어도 하나의 HMJJ 중 적어도 하나에 저장된 바이너리 값을 결정하도록 구성된 판독 회로를 더 포함한다.
본 발명의 다른 양상은 조셉슨 자기 메모리 셀 시스템을 포함한다. 시스템은, 판독 전류를 전도시키도록 구성된 적어도 하나의 초전도 전극을 포함한다. 시스템은 또한, 고정 자기화를 갖는 적어도 하나의 제 1 자기 재료층, 및 쌍안정(bi-stable) 배향에 대응하는 자유 자기화를 갖는 적어도 하나의 제 2 자기 재료층을 포함한다. 적어도 하나의 제 1 자기 재료층 및 적어도 하나의 제 2 자기 재료층 중 적어도 하나는, 나머지 자기 재료층들에 관해 실질적으로 직교인 자기 극성을 갖는다. HMJJ는, 적어도 하나의 제 1 및 적어도 하나의 제 2 자기 재료층들 중 적어도 하나의 자기 극성에 기초하여 바이너리 값을 저장하도록 구성된다. 시스템은, HMJJ에 자기적으로 커플링되며, 적어도 하나의 기입 전류에 응답하여 HMJJ로 바이너리 값을 기입하도록 구성된 기입 회로, 및 HMJJ로의 판독 전류의 인가에 응답하여 HMJJ에 저장된 바이너리 값을 결정하도록 구성된 판독 회로를 더 포함한다.
본 발명의 다른 양상은, 행(row)들 및 열(column)들로서 배열된 복수의 조셉슨 자기 메모리 셀 시스템들을 포함하는 조셉슨 자기 랜덤 액세스 메모리(JMRAM)를 포함한다. 조셉슨 자기 메모리 셀 시스템들 각각은, 고정 자기화를 갖는 적어도 하나의 제 1 자기 재료층, 및 쌍안정 배향에 대응하는 자유 자기화를 갖는 적어도 하나의 제 2 자기 재료층을 포함하는 HMJJ를 포함한다. 적어도 하나의 제 1 자기 재료층 및 적어도 하나의 제 2 자기 재료층 중 적어도 하나는, HMJJ를 통해 흐르는 판독 전류와 연관된 초전도 쌍들을 단일항-상태로부터 삼중항-상태로 변환하기 위하여 나머지 자기 재료층들에 관해 실질적으로 직교인 자기 극성을 갖는다. HMJJ 각각은, 적어도 하나의 제 2 자기 재료층 중 적어도 하나의 자기 극성을 조정하기 위해, 워드-기입 라인 상에 제공된 워드-기입 전류 및 비트-기입 라인 상에 제공된 비트-기입 전류에 응답하여 각각의 바이너리 값을 저장하도록 구성된다. HMJJ들 각각은 추가적으로, 워드-판독 라인 상에 제공된 워드-판독 전류 및 비트-판독 라인 상에 제공된 비트-판독 전류에 응답하여 각각의 바이너리 값을 출력하도록 구성된다.
도 1은 본 발명의 일 야상에 따른 조셉슨 자기 메모리 셀 시스템의 일 예를 도시한다.
도 2는 본 발명의 일 양상에 따른 히스테리시스 자기 조셉슨 접합(HMJJ)의 일 예를 도시한다.
도 3은 본 발명의 일 양상에 따른 HMJJ의 2개의 상태들의 다이어그램의 일 예를 도시한다.
도 4는 본 발명의 일 양상에 따른 HMJJ의 2개의 상태들의 다이어그램의 다른 예를 도시한다.
도 5는 본 발명의 일 양상에 따른 HMJJ의 다른 예를 도시한다.
도 6은 본 발명의 일 양상에 따른 HMJJ의 2개의 상태들의 다이어그램의 또 다른 예를 도시한다.
도 7은 본 발명의 일 양상에 따른 조셉슨 자기 랜덤 액세스 메모리(JMRAM) 시스템의 일 예를 도시한다.
본 발명은 일반적으로, 양자 및 전통적인 디지털 초전도 회로들에 관한 것으로, 더 상세하게는 조셉슨 자기 메모리 셀 시스템에 관한 것이다. 조셉슨 자기 메모리 셀 시스템은, 적어도 하나의 고정 자기 재료층, 및 쌍안정 배향을 갖는 적어도 하나의 자유 자기 재료층을 포함하는 히스테리시스 자기 조셉슨 접합(HMJJ)을 포함할 수 있다. 고정 및 자유 자기 재료층들 중 적어도 하나는, 나머지 층들의 자기 극성에 실질적으로 직교인 자기 극성을 포함할 수 있다. 조셉슨 자기 메모리 셀 시스템은, 적어도 하나의 자유 자기 재료층들의 자기 극성을 조작하는 것에 기초하여 바이너리 값을 저장하도록 구현될 수 있다. 조셉슨 자기 메모리 셀 시스템은 또한, HMJJ와 평행하게 배열되는 조셉슨 접합을 포함할 수 있다. 따라서, 조셉슨 접합 및 HMJJ는, 예컨대 판독 동작 동안 판독 전류에 응답하는 조셉슨 접합과 HMJJ 사이의 자기 플럭스에 기초하여, HMJJ에 저장된 바이너리 값의 표시를 제공할 수 있는 초전도 양자 간섭 디바이스(SQUID)로서 협력하여 배열된다.
나머지 자기층들에 관한 자기층들 중 적어도 하나의 실질적으로 직교인 자기 극성의 결과로서, HMJJ를 통해 흐르는 판독 전류와 연관된 초전도 구리 쌍들은 판독 동작 동안 단일항-상태로부터 삼중항-상태로 변환될 수 있다. HMJJ의 판독을 위한 삼중항-상태 전류의 구현의 결과로서, 조셉슨 자기 메모리 셀 시스템에서의 초전도 상관들은 더 큰 판독 전류를 허용할 수 있으며, HMJJ에 저장된 로직-상태들 사이에 실질적으로 더 큰 구별을 제공할 수 있다. 부가적으로, 판독 전류와 연관된 삼중항-상태 초전도 구리 쌍들은 HMJJ의 자기층들의 두께에 관해 실질적으로 덜 민감할 수 있다. 따라서, 제조 허용치(tolerance)들로 인한 조셉슨 자기 메모리 셀 시스템과 연관된 자기 재료층들의 두께에서의 작은 변화들은, 조셉슨 자기 메모리 셀 시스템의 동작에 관해 실질적으로 관계가 없다.
도 1은 본 발명의 일 양상에 따른 조셉슨 자기 메모리 셀 시스템(10)의 일 예를 도시한다. 조셉슨 자기 메모리 셀 시스템(10)은, 단일 메모리 셀에 대응할 수 있는 메모리 셀(12)을 포함하며, 예컨대, 랜덤 액세스 메모리(RAM)의 메모리 어레이에 포함될 수 있다. 메모리 셀(12)은 평행하게 배열되는 조셉슨 접합(14) 및 히스테리시스 자기 조셉슨 접합(HMJJ)(16)을 포함하여, 조셉슨 접합(14) 및 HMJJ(16)가 초전도 양자 간섭 디바이스(SQUID)로서 협력하여 배열되게 한다. 본 명세서에 설명된 바와 같이, 조셉슨 접합(14)이 또한 HMJJ로서 구성될 수도 있으며, 정적 상태에 있을 수도 있거나 바이너리 값의 저장부에 HMJJ(16)와 함께 참가할 수도 있음을 이해할 것이다.
일 예로서, HMJJ(16)는 적어도 하나의 고정 자기 재료층, 및 쌍안정 배향을 갖는 적어도 하나의 자유 자기 재료층을 포함할 수 있다. HMJJ(16)의 고정 및 자유 자기 재료층들 중 적어도 하나는, 나머지 층들의 자기 극성과 실질적으로 직교인 자기 극성을 포함할 수 있다. 본 명세서에서 더 상세히 설명될 바와 같이, 실질적으로 직교인 자기 극성은, 판독 동작 동안 판독 전류 IRD와 연관된 초전도 구리 쌍들을 단일항-상태로부터 삼중항-상태로 변환하도록 구성될 수 있다. 결과로서, HMJJ(16)에 저장된 로직-상태는 판독 동작 동안 더 양호하게 구별될 수 있으며, HMJJ(16)는 제조 허용치들에 실질적으로 덜 민감할 수 있다.
예를 들어, HMJJ(16)는, 자유 자기 재료층들 중 적어도 하나의 자기 극성에 기초하여 바이너리 값(예를 들어, 로직-1 또는 로직-0)을 저장하도록 구성될 수 있다. 도 1의 예에서, 조셉슨 자기 메모리 셀 시스템(10)은, HMJJ(16)에 자기적으로 커플링된 기입-라인 상에서 적어도 하나의 기입 전류 IWRT를 생성하도록 구성된 기입 회로(18)를 포함한다. 기입 전류(들) IRWT는, 데이터 기입 동작 동안 전류 흐름의 각각의 방향들에 기초하여 바이너리 로직-1 또는 바이너리 로직-0으로 HMJJ(16)의 바이너리 값을 셋팅하도록 자기장을 생성할 수 있다. 일 예로서, 기입 회로(18)는, 조셉슨 자기 메모리 셀 시스템(10)을 포함하는 메모리 셀들의 전체 어레이에 대한 주변 기입 회로의 일부일 수 있다.
HMJJ(16)에 저장된 바이너리 값은, 판독 전류 IRD에 응답하여 판독 동작 동안 조셉슨 자기 메모리 셀 시스템(10)으로부터 판독될 수 있다. 일 예로서, 판독 전류 IRD는, 어레이 내의 메모리 셀들의 전체 열에 인가되는 비트 판독 전류에 대응할 수 있거나, 조셉슨 자기 메모리 셀 시스템(10)에 대해 개별적으로 생성될 수 있다. 판독 전류 IRD는, 조셉슨 접합(14) 및 HMJJ(16)의 각각의 임계 전류(critical current)들에 대응하는 크기로 조셉슨 접합(14) 및 HMJJ(16)에 제공된다. 예를 들어, 조셉슨 접합(14)은 정적인 임계 전류(IC2)를 가질 수 있으며, HMJJ(16)는, 적어도 하나의 자유 자기 재료층의 자기 극성의 배향에 기초하여, 및 그에 따라 내부에 저장된 바이너리 값에 기초하여 변하는 임계 전류(IC1)를 가질 수 있다. 예를 들어, HMJJ(16)는, 바이너리 값으로서 로직-0을 저장하는 경우, 주어진 크기를 갖는 임계 전류를 갖도록 구성될 수 있으며, 로직-1을 저장하는 경우, 대략적으로 동일한 크기이지만 반대의 방향의 임계 전류를 가질 수 있다. 따라서, HMJJ(16)는, 바이너리 값으로서 제 1 로직-상태를 저장하는 경우 "0-접합"으로서 및 바이너리 값으로서 제 2 로직-상태를 저장하는 경우 "파이(pi)-접합"으로서 구성될 수 있다. 따라서, 판독 전류 IRD에 응답하여, 조셉슨 접합(14) 및 HMJJ(16)는, 바이너리 값의 제 1 상태를 저장하는 경우 IC2＋IC1과 대략적으로 동일하고 바이너리 값의 제 2 상태를 저장하는 경우 IC2－IC1과 대략적으로 동일한 메모리 셀(12)의 총 임계 전류를 초래할 수 있는 그들 각각의 임계 전류들에 기초하여 전압 펄스를 트리거링할 수 있다. 저장된 바이너리 값의 제 1 및 제 2 로직-상태들 사이의 HMJJ(16)의 응답에서의 차이는, 조셉슨 접합(14)과 HMJJ(16) 사이의 자기 플럭스의 변화를 초래할 수 있다. 따라서, 조셉슨 접합(14)과 HMJJ(16) 사이의 자기 플럭스는 HMJJ(16)에 저장된 바이너리 값을 표시할 수 있다.
도 1의 예에서, 조셉슨 자기 메모리 셀 시스템(10)은 판독 회로(20)를 포함한다. 판독 회로(20)는, 판독 전류 IRD에 응답하여, 저장된 바이너리 값에 대응하는 신호 DATA로서 도 1의 예에서 시연된 HMJJ(16)에 저장된 바이너리 값을 결정하도록 구성된다. 판독 회로(20)는, 예컨대, 감지 전류 크기, 전압 펄스들, 또는 조셉슨 접합(14)과 HMJJ(16) 사이의 자기 플럭스에 기초하여, 다양한 방식들 중 임의의 방식으로 바이너리 값을 결정할 수 있다. 예를 들어, 판독 회로(20)는, 메모리 셀(12)에 자기적으로 커플링된 인덕터(미도시)를 통해 주변 전류를 생성하도록 구성될 수 있어서, 주변 전류의 크기가 조셉슨 접합(14)과 HMJJ(16) 사이의 자기 플럭스에 기초하여 변하고, 따라서, HMJJ(16)에 저장된 바이너리 값을 표시하게 한다. 따라서, 판독 회로(20)가 메모리 셀(12)에 전도성으로 커플링되는 것이 도 1의 예에서 시연되지만, 판독 회로(20)가 대신 다양한 상이한 방식들로 메모리 셀(12)에 커플링될 수 있음을 이해할 것이다.
상술된 바와 같이, HMJJ(16)는, 적어도 하나의 고정 자기 재료층 및 쌍안정 배향을 갖는 적어도 하나의 자유 자기 재료층을 포함하며, HMJJ(16)의 고정 및 자유 자기 재료층들 중 적어도 하나는, 나머지 층들의 자기 극성에 실질적으로 직교인 자기 극성을 포함할 수 있다. HMJJ(16)의 어레인지먼트(arrangement)는 다양한 상이한 방식들로 형성될 수 있다.
도 2는 본 발명의 일 양상에 따른 HMJJ(50)의 일 예를 도시한다. HMJJ(50)는 도 1의 예에서 HMJJ(16)에 대응할 수 있다. 따라서, 도 2의 예의 다음의 설명에서 도 1의 예에 대한 참조가 행해질 것이다. HMJJ(50)는, 도 2의 예에서 "S"로 시연되는 제 1 초전도 전극층(52) 및 제 2 초전도 전극(54)을 포함한다. 예를 들어, 제 1 및 제 2 초전도 전극층들(52 및 54)은, 니오븀(Nb)과 같은 다양한 초전도 재료들로부터 형성될 수 있다. 제 1 및 제 2 초전도 전극층들(52 및 54)은, 판독 전류 IRD가 흐르는 연관된 비트-판독 라인에 직접 커플링될 수 있어서, 비트-판독 라인들이 초전도 재료로부터 유사하게 형성될 수 있게 한다. HMJJ(50)는 또한, 도 2의 예에서 "F"로서 시연되는 제 1 자기층(56) 및 제 2 자기층(58)을 포함하며, 그 층들은 터널 장벽층(60)에 의해 분리된다. 제 1 및 제 2 자기층들(56 및 58)은 고정 자기층들일 수 있어서, 그들은 서로에 관해 반-평행(anti-parallel)일 수 있는 실질적으로 고정된 자기 극성을 갖게 한다. 일 예로서, 제 1 및 제 2 자기층들(56 및 58)은, 코발트(Co) 또는 철(Fe), 또는 SAF(synthetic antiferromagnetic) 재료와 같은 강자성 재료로부터 형성될 수 있다. 터널 장벽(60)은, HMJJ(50)를 통해 원하는 크기의 조셉슨 임계 전류를 제공하도록 구성된다.
HMJJ(50)는, 제 1 초전도 전극층(52)과 제 1 자기층(56)을 상호접속시키는 제 1 분극층(62), 및 제 2 초전도 전극층(54)과 제 2 자기층(58)을 상호접속시키는 제 2 분극층(64)을 더 포함한다. 도 2의 예에서, 제 1 및 제 2 분극층들(62 및 64)은 각각 "X" 및 "X'"로서 시연된다. 제 1 및 제 2 분극층들(62 및 64)은, 니켈(Ni), 퍼멀로이(permalloy), 팔라듐-니켈(PdNi), 구리-니켈(CuNi), 코발트-플래티넘(CoPt), 또는 다양한 다른 재료들과 같은 강자성 재료 또는 합금으로부터 형성될 수 있다. 제 1 및 제 2 분극층들(62 및 64) 중 적어도 하나는, 제 1 및 제 2 자기층들(56 및 58)과 연관된 자기 극성에 관해 실질적으로 직교인 자기 극성을 가질 수 있다. 도 2의 예에서, 제 1 분극층(즉, X)은 고정 자기 재료층이지만, 제 2 분극층(64)(즉, X')은 자유 자기 재료층일 수 있어서, 자유 자기 재료층이 내부에서 가변 자기 극성을 허용하는 쌍안정 배향을 갖게 한다. 따라서, 자유 자기 재료층의 자기 극성은, 적어도 하나의 기입 전류 IWRT와 같은 직교 전기 전류들에 의해 로컬적으로 생성된 자기장들의 결과로서 셋팅될 수 있다. 그러한 자기 극성은 상술된 바와 같이, HMJJ(50)의 임계 전류의 크기 및/또는 부호에 영향을 줄 수 있다. 따라서, 바이너리 값은, 제 1 및 제 2 분극층들(62 및 64) 중 하나의 자유 자기 재료의 자기 극성에 기초하여 HMJJ(50)에 저장될 수 있다.
제 1 및 제 2 분극층들(62 및 64) 중 적어도 하나의 실질적으로 직교인 자기 극성의 결과로서, HMJJ(50)를 통해 흐르는 터널링 전류(즉, 판독 전류 IRD)의 초전도 구리 쌍들의 각 모멘텀은, 초전도 구리 쌍들을 단일항-상태(스핀-업/스핀-다운)로부터 삼중항-상태(스핀-업/스핀-다운 또는 스핀-다운/스핀-다운)로 변환하도록 조작될 수 있다. 초전도 쌍들의 단일항-상태로부터 삼중항-상태로의 변환은, 제 1 및 제 2 자기층들(56 및 58)의 자기 극성에 관해 실질적으로 직교인 자기 극성을 갖는 제 1 및 제 2 분극층들(62 및 64) 둘 모두에 기초하여 최대 효과로 달성될 수 있다.
초전도 쌍들의 단일항-상태로부터 삼중항-상태로의 변환의 결과로서, HMJJ(50)는, 판독을 위해 단일항-상태 터널링 전류들을 구현하는 것들과 같이 통상적인 반도체-기반 메모리 셀들에 비해 다수의 이점들을 나타낼 수 있다. 예를 들어, HMJJ(50)를 통해 흐르는 삼중항-상태 터널링 전류(예를 들어, 판독 전류 IRD)는, 특히 자기층들(56 및 58)의 두께가 몇몇 나노미터들보다 큰 경우, 단일항-상태 터널링 전류보다 실질적으로 더 큰 크기를 가질 수 있다. 따라서, 바이너리 값의 판독은, HMJJ(50)에 저장된 바이너리 값의 로직-상태들 사이의 개선된 판독 차이(contrast)에 기초하여 실질적으로 개선될 수 있으며, 자기층들(56, 58, 62, 및 64)의 두께는 통상적인 초전도체-기반 메모리 셀들보다 클 수 있다. 다른 예로서, 삼중항-상태 전류의 크기는, 자기층들(56, 58, 62, 및 64)의 두께에서의 작은 변화들에 대해 실질적으로 민감하지 않을 수 있다. 따라서, 조셉슨 자기 메모리 셀 시스템(10)의 제조 동안 제조 허용치들로 인한 자기층들(56, 58, 62, 및 64)의 두께의 변화들은 HMJJ(50)의 판독에 실질적으로 관계가 없을 수 있다. 다른 예로서, 삼중항-상태의 스핀-업/스핀-업 또는 스핀-다운/스핀-다운 전자-쌍 배향은, 동일한 수의 스핀-업 및 스핀-다운 전자들을 포함하고 다수 및 소수 대역들 둘 모두를 실질적으로 동시에 샘플링하는 단일항-상태 터널링 전류에 대해 실질적으로 부재(absent)하는 터널링 자기저항(TMR) 효과를 발생시킬 수 있는 다수/소수(majority/minority) 대역 효과들에 삼중항-상태 터널링 전류가 실질적으로 민감하다는 것을 초래할 수 있다. 따라서, HMJJ(50)는 상당히 향상된 기입 마진들을 갖는 "토글-MRAM"으로서 구성될 수 있다.
도 3은 본 발명의 일 양상에 따른, HMJJ(50)의 2개의 상태들의 다이어그램(100)의 일 예를 도시한다. 다이어그램(100)은, HMJJ(50)에 저장된 바이너리 값의 제 1 로직-상태에 대응하는 제 1 상태(102), 및 HMJJ(50)에 저장된 바이너리 값의 제 2 로직-상태에 대응하는 제 2 상태(104)를 포함한다. 제 1 및 제 2 상태들(102 및 104)과 연관된 특정한 로직-상태들이 연관된 판독 시스템에 의존하여 임의적일 수 있음을 이해할 것이다. 다이어그램(100)은, 카테시안(Cartesian) 좌표 시스템(106)에 기초하여 자기층들(56, 58, 62, 및 64)에서 자기 극성들을 시연한다.
제 1 상태(102)에서, 제 1 자기층(56)은 +X 방향의 제 1 자기 극성을 갖고, 제 2 자기층(58)은 -X 방향의 제 2 자기 극성을 가지며, 따라서, 제 2 자기 극성은 제 1 자기 극성에 관해 실질적으로 반-평행이다. 부가적으로, 제 1 분극층(62) 및 제 2 분극층(64)은 +Y 방향의 자기 극성들을 가지며, 따라서, 그 자기 극성들은 서로에 관해 실질적으로 반-평행이고, 제 1 및 제 2 자기 극성들에 실질적으로 직교한다. 제 1 및 제 2 분극층들(62 및 64)의 자기 극성들이 +Y 방향으로 시연되지만, 제 1 및 제 2 분극층들(62 및 64)의 극성들 모두가 대신 -Y 방향, +Z 방향, 또는 -Z 방향일 수 있어서, 그들이 제 1 및 제 2 자기 극성들에 실질적으로 직교하게 함을 이해할 것이다. 상술된 바와 같이, 제 1 분극층(62)은 고정 자기 재료이어서, 자기 극성이 정적이게 한다. 그러나, 제 2 분극층(64)은 자유 자기 재료층일 수 있어서, 제 2 분극층(64)의 자기 극성이 적어도 하나의 기입 전류(예를 들어, 기입 전류 IWRT)에 기초하여 제 1 상태(102)의 배향으로 셋팅될 수 있게 한다.
제 2 상태(104)에서, 제 1 및 제 2 자기층들(56 및 58) 및 제 1 분극층(62)의 자기 극성들은, 고정 자석 재료층들로서 형성되는 제 1 및 제 2 자기층들(56 및 58) 및 제 1 분극층(62)에 기초하여 제 1 상태(102)에서와 동일하게 유지된다. 그러나, 제 2 상태(104)에서, 제 2 분극층(64)은 -Y 방향의 자기 극성을 가지며, 따라서, 그 극성은 제 1 분극층(62)의 자기 극성에 관해 반-평행이고, 제 1 및 제 2 자기 극성들에 실질적으로 직교하게 유지된다. 따라서, 제 2 상태(104)에서, 제 2 분극층(64)의 자기 극성은, HMJJ(50)의 임계 전류의 부호를 변경시키기 위해 적어도 하나의 기입 전류(예를 들어, 기입 전류 IWRT)에 기초하여, 제 1 상태(102)에서의 배향과는 반대의 배향으로 셋팅된다. 따라서, 제 2 분극층(64)의 자기 극성은, HMJJ(50)에 저장되는 바이너리 값을 표시할 수 있다.
도 4는 본 발명의 일 양상에 따른 HMJJ(50)의 2개의 상태들의 다이어그램(150)의 다른 예를 도시한다. 다이어그램(150)은, HMJJ(50)에 저장된 바이너리 값의 제 1 로직-상태에 대응하는 제 1 상태(152), 및 HMJJ(50)에 저장된 바이너리 값의 제 2 로직-상태에 대응하는 제 2 상태(154)를 포함한다. 도 2의 예에서 상술된 것과 유사하게, 제 1 및 제 2 상태들(152 및 154)과 연관된 특정한 로직-상태들이 연관된 판독 시스템에 의존하여 임의적일 수 있음을 이해할 것이다. 다이어그램(150)은, 카테시안 좌표 시스템(156)에 기초하여 자기층들(56, 58, 62, 및 64)에서의 자기 극성들을 시연한다.
제 1 상태(152)에서, 제 1 자기층(56)은 +X 방향의 제 1 자기 극성을 갖고, 제 2 자기층(58)은 -X 방향의 제 2 자기 극성을 가지며, 따라서, 그 제 2 자기 극성은 제 1 자기 극성에 관해 실질적으로 반-평행이다. 부가적으로, 제 1 분극층(62)은 +Y의 자기 극성을 갖고, 따라서, 그 자기 극성은 제 1 및 제 2 자기 극성들에 실질적으로 직교하며, 제 2 분극층(64)은 +X 방향의 자기 극성을 갖고, 그 자기 극성은 제 1 자기 극성과 실질적으로 평행하다. 상술된 바와 같이, 제 1 분극층(62)은 고정 자기 재료이어서, 자기 극성이 정적이게 한다. 그러나, 제 2 분극층(64)은 자유 자기 재료층일 수 있어서, 제 2 분극층(64)의 자기 극성이 적어도 하나의 기입 전류(예를 들어, 기입 전류 IWRT)에 기초하여 제 1 상태(152)의 배향으로 셋팅될 수 있게 한다.
제 2 상태(154)에서, 제 1 및 제 2 자기층들(56 및 58) 및 제 1 분극층(62)의 자기 극성들은, 고정 자석 재료층들로서 형성되는 제 1 및 제 2 자기층들(56 및 58) 및 제 1 분극층(62)에 기초하여 동일하게 유지된다. 그러나, 제 2 상태(154)에서, 제 2 분극층(64)은 -Y 방향의 자기 극성을 갖고, 따라서, 그 자기 극성은 제 1 분극층(62)의 자기 극성에 관해 반-평행이고, 제 1 및 제 2 자기 극성들에 실질적으로 직교한다. 따라서, 제 2 상태(154)에서, 제 2 분극층(64)의 자기 극성은, 적어도 하나의 기입 전류(예를 들어, 기입 전류 IWRT)에 기초하여 제 1 상태(152)에 관해 실질적으로 90°회전된다.
예를 들어, 제 2 분극층(64)은 2축 이방성을 갖는 자기 재료로부터 형성될 수 있어서, 자기 극성이 제 1 및 제 2 상태들(152 및 154)에 관해 용이축(easy axe)들 상에서 직교하게 셋팅될 수 있게 한다. 예를 들어, 제 1 및 제 2 상태들(152 및 154) 각각에서의 제 2 분극층(64)의 자기 극성들은, 제 2 분극층(64)에서 자기 극성 벡터를 조정하기 위해 2개의 기입 전류들 IWRT의 상대적인 크기에 기초하여 셋팅될 수 있다. 상술된 바와 같이, 초전도 쌍들의 단일항-상태로부터 삼중항-상태로의 변환은, 제 1 및 제 2 분극층들(62 및 64) 둘 모두가 제 1 및 제 2 자기층들(56 및 58)의 자기 극성에 관해 실질적으로 직교인 자기 극성을 갖는다는 것에 기초하여 최대 효과로 달성될 수 있다. 따라서, 제 1 상태(152)에서, HMJJ(50)는 초전도 쌍들의 삼중항-상태로의 실질적으로 감소된 변환을 나타낼 수 있다. 결과로서, 도 4의 예의 HMJJ(50)는, 단일항-상태 터널링 전류가 제 1 상태(152)에서 HMJJ(50)를 통해 흐르는 것을 자기층들(56 및 58)의 두께가 대부분 방지하는데 충분할 수 있는 방식으로 제조될 수 있다. 제 2 상태(154)에서, 제 1 및 제 2 자기 극성들에 실질적으로 직교하고, 따라서 초전도 쌍들의 삼중항-상태로의 최대 변환을 갖는 제 1 및 제 2 분극층들(62 및 64) 둘 모두에 대해, 대부분의 삼중항-상태 터널링 전류는 HMJJ(50)를 통해 흐를 수 있다. 따라서, 도 4의 예에서 HMJJ(50)에 저장된 바이너리 값은, 터널링 전류(즉, 판독 전류 IRD)가 HMJJ(50)를 통해 흐르는지에 기초하여 HMJJ(50)로부터 판독될 수 있다.
HMJJ(50)가 도 2 내지 도 4의 예로 제한되도록 의도되지 않음을 이해할 것이다. 예를 들어, HMJJ(50)의 층들은, 도 2의 예에서 시연된 특정한 순서 및 배향으로 형성될 필요는 없다. 예를 들어, 자기층들(56, 58, 62, 및 64)에 관한 터널 장벽(60)의 위치는 실질적으로 상호변경가능할 수 있다. 부가적으로, 자기층들(56, 58, 62, 및 64) 및 초전도 전극층들(52 및 54)이 실질적으로 동일한 두께를 갖는 것으로서 시연되지만, 층들의 두께는 서로에 관해 변할 수 있다. 부가적으로, 자기층들(56, 58, 62, 및 64)은 상이한 자기 재료들로 형성될 수도 있다. 또한, 상술된 바와 같이, 자기 극성들의 배향들은 도 2 내지 도 4의 예들에서 제공된 특정한 배향들로 제한되지 않지만, 대신 대응하는 반-평행 또는 직교 자기 극성들을 가질 수 있다. 추가적인 예로서, 도 2 내지 도 4의 자기층들(56 및 58)은, 단일 고정 자기 극성을 갖는 단일 자기층으로 대체될 수도 있어서, 터널 장벽(60)이 단일 자기층 위에 또는 아래에 직접 배열되게 한다. 예를 들어, 도 2에서, 자기층들(56 및 58)은, 대략적으로 +Y 방향으로 고정되는 자신의 자기 극성을 갖고 수직한 자기 이방성을 갖는 단일 자기층으로 대체될 수 있지만, 각각의 고정 및 자유 분극층들(62 및 64)의 자기 극성들은 X-축 또는 Z-축으로 지향될 수 있다. 또한, 도 5의 예에서 설명된 바와 같이, HMJJ는 부가적인 자기층들을 포함할 수 있다.
도 5는 본 발명의 일 양상에 따른 HMJJ(200)의 일 예를 도시한다. HMJJ(200)는 도 1의 예의 HMJJ(16)에 유사하게 대응할 수 있다. 따라서, 도 5의 예의 다음의 설명에서 도 1의 예에 대한 참조가 행해질 것이다. HMJJ(200)는, 도 5의 예에서 "S"로 시연되는 제 1 초전도 전극층(202) 및 제 2 초전도 전극(204)을 포함한다. HMJJ(200)는 또한, 도 5의 예에서 "F"로서 시연되는 제 1 자기층(206) 및 제 2 자기층(208)을 포함한다. 제 1 및 제 2 자기층들(206 및 208)은 고정 자기화를 갖는 SAF 층들로서 구성될 수 있어서, 그들이 서로에 관해 반-평행일 수 있는 실질적으로 고정된 자기 극성을 갖게 한다. HMJJ(200)는 또한, 도 5의 예에서 "F"로서 시연되고 SAF 층들과 유사한 제 3 자기층(210) 및 제 4 자기층(212)을 포함하여, 그들의 자기화가 서로에 관해 실질적으로 반-평행이게 한다. 일 예로서, 자기층들(206 및 208) 및 층들(210 및 212)이 SAF 구성으로 시연되지만, 자기층들(206 및 208) 및 자기층들(210 및 212)의 쌍들 중 적어도 하나가 단일 강자성 층으로 대안적으로 대체될 수 있음을 이해할 것이다. 제 1 자기층(206 및 제 4 자기층(212)은 터널 장벽(214)에 의해 분리된다.
제 3 및 제 4 자기층들(210 및 212)은 자유 SAF로서 구성될 수 있어서, 제 3 및 제 4 자기층들(210 및 212)의 자기화가, 예컨대, 내부에 가변 자기 극성을 허용하기 위해 쌍안정 배향을 갖는 축을 따라 서로에 관해 반-평행이게 한다. 따라서, 제 3 및 제 4 자기 재료층들(210 및 212)의 자기 극성은, 적어도 하나의 기입 전류 IWRT와 같은 직교 전기 전류들에 의해 로컬적으로 생성된 자기장들의 결과로서 셋팅될 수 있다. 그러한 자기 극성은 상술된 바와 같이, HMJJ(200)의 임계 전류의 크기에 영향을 줄 수 있다. 따라서, 바이너리 값은, 제 3 및 제 4 자기 재료층들(210 및 212)의 자기 극성에 기초하여 HMJJ(200)에 저장될 수 있다.
HMJJ(200)는, 제 1 초전도 전극층(202)과 제 3 자기층(210)을 상호접속시키는 제 1 분극층(216) 및 제 2 초전도 전극층(204)과 제 2 자기층(208)을 상호접속시키는 제 2 분극층(218)을 더 포함한다. 도 5의 예에서, 제 1 및 제 2 분극층들(216 및 218)은 "X"로서 시연된다. 제 1 및 제 2 분극층들(216 및 218)은, 도 2의 예에서 상술된 것과 유사하게, 디바이스의 평면에 놓이거나 디바이스에 수직한 자기화를 갖는 강자성 재료 또는 합금으로부터 형성될 수 있다. 다른 예로서, 제 1 및 제 2 분극층들(216 및 218)은, 홀뮴(Ho)과 같은 원추형 자기화를 갖는 자기 재료들로부터 형성될 수 있거나, 표면-피닝된(surface-pinned) 도메인 벽들로서 배열될 수 있다. 제 1 및 제 2 분극층들(216 및 218)은, 자기층들(206, 208, 210, 및 212)과 연관된 자기 극성에 관해 실질적으로 직교인 자기 극성을 가질 수 있거나, 제 1 및 제 2 분극층들(216 및 218) 전반에 걸쳐 이질(inhomogeneous)인 배향을 갖는 자기화를 제공할 수 있다. 따라서, 제 1 및 제 2 분극층들(216 및 218)은, 터널링 전류(즉, 판독 전류 IRD)와 연관된 초전도 구리 쌍들을 단일항-상태로부터 삼중항-상태로 변환하도록 구성될 수 있다. 도 5의 예에서, 제 1 및 제 2 분극층들은 고정 자기 재료층들이다.
상술된 바와 같이, 삼중항-상태에 있는 초전도 구리 쌍들은 본질적으로 스핀-분극될 수 있다. 결과로서, 터널 장벽(214)에 걸친 삼중항-터널링 매트릭스는 제 1 및 제 4 자기층들(206 및 212)의 상대적인 정렬에 민감할 수 있다. 이것은, MRAM 디바이스들에서 사용되는 터널링 자기저항(TMR) 효과와 유사할 수 있다. 그러나, HMJJ(200)의 경우에서, 그것은, 조셉슨 접합의 저항보다는 자기층들(206 및 212)의 상대적인 정렬에 의해 영향을 받는 조셉슨 임계 전류의 크기이다. 이러한 효과는 단일항-상태 초전도 구리 쌍들의 터널링에는 존재하지 않으며, 분극층들(216 및 218)의 포함에 의해 HMJJ(200)에서 인에이블된다.
도 6은 본 발명의 일 양상에 따른 HMJJ(200)의 2개의 상태들의 다이어그램(250)의 일 예를 도시한다. 다이어그램(250)은, HMJJ(200)에 저장된 바이너리 값의 제 1 로직-상태에 대응하는 제 1 상태(252), 및 HMJJ(200)에 저장된 바이너리 값의 제 2 로직-상태에 대응하는 제 2 상태(254)를 포함한다. 제 1 및 제 2 상태들(252 및 254)과 연관된 특정한 로직-상태들이 연관된 판독 시스템에 의존하여 임의적일 수 있음을 이해할 것이다. 다이어그램(250)은 카테시안 좌표 시스템(256)에 기초하여 자기층들(206, 208, 210, 212, 216, 및 218)의 자기 극성들을 시연한다.
상태(252)에서, 제 1 자기층(206)은 +X 방향의 제 1 자기 극성을 갖고, 제 2 자기층(208)은 -X 방향의 제 2 자기 극성을 가지며, 따라서, 그 제 2 자기 극성은 제 1 자기 극성에 관해 실질적으로 반-평행이다. 부가적으로, 제 3 자기층(210)은 제 1 자기 극성을 갖고, 제 4 자기층(212)은 유사하게 제 2 자기 극성을 가지며, 따라서, 터널 장벽(214)의 반대 측면들 상에서 제 4 자기층(212) 및 제 1 자기층(206)의 실질적으로 반-평행인 정렬을 형성한다. 또한, 제 1 분극층(216) 및 제 2 분극층(218)은 +Y 방향의 자기 극성들을 가지며, 따라서, 그 자기 극성들은 서로에 관해 평행이고, 제 1 및 제 2 자기 극성들에 실질적으로 직교한다. 제 1 및 제 2 분극층들(216 및 218)의 자기 극성들이 +Y 방향으로 시연되지만, 제 1 및 제 2 분극층들(216 및 218)의 극성들 둘 모두가 대신 -Y 방향, +Z 방향, 또는 -Z 방향일 수 있어서, 그들이 제 1 및 제 2 자기 극성들에 실질적으로 직교하게 함을 이해할 것이다. 부가적으로, 상술된 바와 같이, 분극층들(216 및 218)은 원추형 자기화를 가질 수도 있거나, 그렇지 않으면, 터널링 전류의 상당한 부분의 삼중항-상태로의 변환을 초래하는 이질의 자기화에 영향을 줄 수도 있다.
제 2 상태(254)에서, 제 1 및 제 2 자기층들(206 및 208) 및 제 1 및 제 2 분극층들(216 및 218)의 자기 극성들은, 고정된 자석 재료층들로서 형성되는 제 1 및 제 2 자기층들(206 및 208) 및 제 1 및 제 2 분극층들(216 및 218)에 기초하여 동일하게 유지된다. 그러나, 제 2 상태(254)에서, 제 3 및 제 4 자기층들(210 및 212)은 -X 방향 및 +X 방향을 각각 가지며, 따라서, 터널 장벽(214)의 반대 측면들 상에서 제 4 자기층(212) 및 제 1 자기층(206)의 실질적으로 평행한 정렬을 형성한다. 따라서, 제 2 상태(254)에서, 제 3 및 제 4 자기층들(210 및 212)의 자기 극성들은, 판독 전류 IRD의 스핀-분극된 삼중항-상태 전자들에 의해 경험되는 TMR 효과에 기초하여 HMJJ(200)의 임계 전류를 변경시키기 위해, 적어도 하나의 기입 전류(예를 들어, 기입 전류 IWRT)에 기초하여 제 1 상태(252)의 배향과는 반대 배향으로 셋팅된다. 따라서, 제 3 및 제 4 자기층들(210 및 212)의 자기 극성은 HMJJ(200)에 저장된 바이너리 값을 나타낼 수 있다.
도 7은 본 발명의 일 양상에 따른 조셉슨 자기 랜덤 액세스 메모리(JMRAM) 시스템(300)의 일 예를 도시한다. JMRAM 시스템(300)은 다양한 양자 및/또는 전통적인 컴퓨팅 애플리케이션들에서 메모리 구조로서 구현될 수 있다. 일 예로서, JMRAM 시스템(300)은, 전통적인 데이터 및/또는 제어기 명령들을 양자 컴퓨팅 환경에 저장하기 위해, 양자 컴퓨팅 회로에서 극저온으로(cryogenically)(예컨데, 대략 4켈빈 또는 그 미만에서 동작함) 구성될 수 있다.
JMRAM 시스템(300)은, 메모리 셀들(302)의 어레이로서 배열되는 것으로서 도 7의 예에서 시연된다. 상세하게, 메모리 셀들(302)은, WORD 0 내지 WORD Y로서 시연되는 데이터 워드에 각각 대응하는 행들(304)에 배열되며, 여기서, Y는 1보다 큰 정수이다. 행들(304)의 각각은 행들(304)에 걸쳐 X개의 열들(306)을 형성하는 메모리 셀들(302)의 세트를 포함하며, WORD 0 내의 메모리 셀들(302)은 C0 내지 CX로서 도 7의 예에서 시연되고, 여기서, X는 1보다 큰 정수이다. 따라서, JMRAM 시스템(300)의 어레이 내의 메모리 셀들(302) 각각은 행(304) 및 열(306)에 의해 개별적으로 어드레싱가능할 수 있다.
도 7의 예에서, 행들(304)의 각각은 WLW0 및 WLR0 내지 WLWY 및 WLRY로서 각각 시연되는 연관된 워드-기입 라인(308) 및 워드-판독 라인(310)을 갖는 것으로서 시연된다. 워드-기입 라인(308) 및 워드-판독 라인(310)은, JMRAM 시스템(300)의 행들(304)의 각각에서 메모리 셀들(302) 각각에 유도성으로 및/또는 자기적으로 커플링될 수 있다. 부가적으로, 메모리 셀들(302) 각각은, BLW0 및 BLR0 내지 BLWY 및 BLRY로서 각각 시연되는 연관된 비트-워드 라인(312) 및 비트-판독 라인(314)을 갖는 것으로서 시연된다. 비트-기입 라인(312) 및 비트-판독 라인(314)은 JMRAM 시스템(300)의 행들(304) 각각에서 각각의 대응하는 넘버링된 메모리 셀(302)에 커플링될 수 있어서, 각각의 열(306) 내의 메모리 셀들(302)이 비트-기입 라인(312) 및 비트-판독 라인(314)에 관해 직렬로 배열되게 한다.
메모리 셀들(302) 각각은 데이터의 단일 비트를 저장하도록 구성된다. 상세하게, 메모리 셀들(302) 각각은 도 1의 예의 메모리 셀(12)과 실질적으로 유사하게 구성될 수 있다. 상세하게, 메모리 셀들(302) 각각은, 예컨대, 도 2 및 도 5의 예들의 HMJJ(50 또는 200)와 유사하며, 바이너리 로직-1 또는 바이너리 로직-0에 대응하는 바이너리 값을 저장하도록 구성될 수 있는 HMJJ를 포함할 수 있다. 바이너리 값은, 예컨대, 적어도 하나의 자유 자기 재료층의 자기 극성을 변경시키기 위해, 각각의 워드-기입 라인(308) 상에서 제공된 워드-기입 전류, 및 각각의 비트-기입 라인(312) 상에서 제공된 비트-기입 전류에 응답하여 셋팅될 수 있다. 유사하게, 메모리 셀들(302) 각각에 저장되는 각각의 디지털 상태는, 행들(304) 중 주어진 하나, 및 각각의 비트-판독 라인(314) 상에서 제공되는 비트-판독 전류를 선택하기 위해, 각각의 워드-판독 라인(310) 상에서 제공되는 워드-판독 전류에 기초하여 메모리 셀들(302)로부터 판독될 수 있다. 상세하게, 열들(306) 각각의 비트-판독 라인(314)은, 판독 동작 동안 워드-판독 전류 및 비트-판독 전류에 응답하여, 연관된 행(304)의 메모리 셀들(302) 각각의 바이너리 값이 바이너리 로직-1 상태 또는 바이너리 로직-0 상태에 대응하는지를 결정하도록 구성된 감지 레지스터(316)에 커플링된다. 일 예로서, 감지 레지스터(316)는 도 1의 예에서 설명된 바와 같이, 비트-판독 라인(314)과 연관된 전압 또는 전류, 또는 각각의 메모리 셀들(302) 각각 내의 자기 플럭스를 측정할 수 있다.
상술된 것은 본 발명의 예들이다. 물론, 본 발명을 설명하려는 목적들을 위해 컴포넌트들 또는 방법들의 모든 각각의 인지가능한 결합을 설명하는 것은 가능하지 않지만, 당업자는, 본 발명의 많은 추가적인 결합들 및 치환들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부한 청구항들을 포함하는 본 명세서의 범위 내에 있는 그러한 모든 수정들, 변형들, 및 변경들을 포함하도록 의도된다.

Claims (20)

  1. 조셉슨(Josephson) 자기 메모리 셀 시스템으로서,
    판독 전류(read current)를 전도시키도록 구성된 적어도 하나의 초전도 전극;
    적어도 하나의 히스테리시스 자기 조셉슨 접합(HMJJ) － 상기 적어도 하나의 HMJJ 중 적어도 하나는, 바이너리 값을 저장하며, 상기 적어도 하나의 HMJJ를 통해 흐르는 상기 판독 전류와 연관된 초전도 쌍들을 단일항(singlet)-상태로부터 삼중항(triplet)-상태로 변환하도록 구성됨 －;
    상기 적어도 하나의 HMJJ 중 적어도 하나에 자기적으로 커플링되며, 적어도 하나의 기입 전(write current)류에 응답하여 상기 적어도 하나의 HMJJ 중 적어도 하나로 상기 바이너리 값을 기입하도록 구성되는 기입 회로; 및
    상기 적어도 하나의 HMJJ 중 적어도 하나로의 상기 판독 전류의 인가에 응답하여, 상기 적어도 하나의 HMJJ 중 적어도 하나에 저장된 바이너리 값을 결정하도록 구성된 판독 회로를 포함하는, 조셉슨 자기 메모리 셀 시스템.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 HMJJ 중 적어도 하나와 평행하게 배열되며,
    상기 판독 전류가 상기 적어도 하나의 HMJJ 중 적어도 하나에 저장된 바이너리 값을 표시하는 것에 응답하여, 상기 판독 전류의 적어도 일부, 즉 상기 적어도 하나의 HMJJ 중 적어도 하나와 제 2 조셉슨 접합 사이의 자기 플럭스를 전도시키도록 구성된 상기 제 2 조셉슨 접합을 더 포함하는, 조셉슨 자기 메모리 셀 시스템.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 HMJJ 중 적어도 하나는, 고정 자기화(fixed magnetization)를 갖는 적어도 하나의 제 1 자기 재료층 및 쌍안정(bi-stable) 배향에 대응하는 자유 자기화를 갖는 적어도 하나의 제 2 자기 재료층을 포함하며,
    상기 적어도 하나의 제 1 자기 재료층 및 상기 적어도 하나의 제 2 자기 재료층 중 적어도 하나는, 나머지 자기 재료층들에 관해 실질적으로 직교인 자기 극성을 갖는, 조셉슨 자기 메모리 셀 시스템.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 제 2 자기 재료층 각각은, 상기 적어도 하나의 초전도 전극 각각과 상기 적어도 하나의 제 1 자기 재료층 각각을 상호접속시키는, 조셉슨 자기 메모리 셀 시스템.
  5. 제 1 항에 있어서,
    상기 적어도 하나의 HMJJ 중 적어도 하나는,
    제 1 자기 극성을 갖는 제 1 고정 자기 재료층;
    상기 제 1 자기 극성과 반-평행(anti-parallel)인 제 2 자기 극성을 갖는 제 2 고정 자기 재료층;
    상기 제 1 자기 극성 및 상기 제 2 자기 극성에 관해 실질적으로 직교인 제 3 자기 극성을 갖는 제 3 고정 자기 재료층; 및
    상기 적어도 하나의 기입 전류에 응답하고 저장된 바이너리 값에 대응하는 가변 자기 극성을 갖는 자유 자기 재료층을 포함하는, 조셉슨 자기 메모리 셀 시스템.
  6. 제 5 항에 있어서,
    상기 가변 자기 극성은, 제 1 로직-상태로 상기 바이너리 값을 셋팅하기 위해 상기 적어도 하나의 기입 전류에 응답하여 상기 제 3 자기 극성으로 셋팅되고, 제 2 로직-상태로 상기 바이너리 값을 셋팅하기 위해 상기 적어도 하나의 기입 전류에 응답하여 상기 제 3 자기 극성과 실질적으로 반-평행인 제 4 자기 극성으로 셋팅되는, 조셉슨 자기 메모리 셀 시스템.
  7. 제 5 항에 있어서,
    상기 가변 자기 극성은, 제 1 로직-상태로 상기 바이너리 값을 셋팅하기 위해 상기 적어도 하나의 기입 전류에 응답하여 상기 제 1 자기 극성으로 셋팅되고, 제 2 로직-상태로 상기 바이너리 값을 셋팅하기 위해 상기 적어도 하나의 기입 전류에 응답하여 상기 제 3 자기 극성과 실질적으로 반-평행인 제 4 자기 극성으로 셋팅되는, 조셉슨 자기 메모리 셀 시스템.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 HMJJ 중 적어도 하나는,
    제 1 자기 극성을 갖는 제 1 고정 자기 재료층;
    상기 제 1 자기 극성과는 반-평행인 제 2 자기 극성을 갖는 제 2 고정 자기 재료층;
    상기 제 1 자기 극성 및 상기 제 2 자기 극성에 관해 실질적으로 직교인 제 3 자기 극성을 갖는 적어도 하나의 제 3 고정 자기 재료층;
    상기 바이너리 값의 제 1 로직-상태의 제 1 자기 극성과 상기 바이너리 값의 제 2 로직-상태의 제 2 자기 극성 사이의 적어도 하나의 기입 전류에 응답하여 변하는 가변 자기 극성을 갖는 제 1 자유 자기 재료층; 및
    상기 바이너리 값의 제 2 로직-상태의 제 1 자기 극성과 상기 바이너리 값의 제 1 로직-상태의 제 2 자기 극성 사이의 적어도 하나의 기입 전류에 응답하여 변하는 가변 자기 극성을 갖는 제 2 자유 자기 재료층을 포함하는, 조셉슨 자기 메모리 셀 시스템.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 HMJJ 중 적어도 하나는, 상기 적어도 하나의 기입 전류에 응답하여 쌍안정 배향을 갖는 적어도 하나의 자유 자기 재료층의 자기 극성에 기초하여, 상기 적어도 하나의 HMJJ 중 적어도 하나를 통해 흐르는 판독 전류와 연관된 초전도 쌍들을, 상기 바이너리 값의 제 1 로직-상태의 단일항-상태 내지 상기 바이너리 값의 제 2 로직-상태의 삼중항-상태 사이에서 변환시키도록 구성되는, 조셉슨 자기 메모리 셀 시스템.
  10. 행(row)들 및 열(column)들의 어레이로서 배열되는 청구항 제 1 항에 기재된 복수의 조셉슨 자기 메모리 셀 시스템들을 포함하는 조셉슨 자기 랜덤 액세스 메모리(JMRAM)로서,
    상기 조셉슨 자기 메모리 셀 시스템들 각각은, 워드-기입 라인(word-write line) 상에서 제공된 워드-기입 전류(word-write current) 및 비트-기입 라인(bit-write line) 상에서 제공된 비트-기입 전류(bit-write current)에 응답하여 각각의 바이너리 값을 저장하도록 구성되고, 워드-판독 라인(word-read line) 상에서 제공된 워드-판독 전류(word-read current) 및 비트-판독 라인(bit-read line) 상에서 제공된 비트-판독 전류(bit-read current)에 응답하여 상기 각각의 바이너리 값을 출력하도록 추가적으로 구성되는, 조셉슨 자기 랜덤 액세스 메모리.
  11. 조셉슨 자기 메모리 셀 시스템으로서,
    판독 전류를 전도시키도록 구성된 적어도 하나의 초전도 전극;
    고정 자기화를 갖는 적어도 하나의 제 1 자기 재료층 및 쌍안정 배향에 대응하는 자유 자기화를 갖는 적어도 하나의 제 2 자기 재료층을 포함하는 히스테리시스 자기 조셉슨 접합(HMJJ) － 상기 적어도 하나의 제 1 자기 재료층 및 상기 적어도 하나의 제 2 자기 재료층 중 적어도 하나는, 나머지 자기 재료층들에 관해 실질적으로 직교인 자기 극성을 갖고, 상기 HMJJ는, 상기 적어도 하나의 제 1 자기 재료층 및 상기 적어도 하나의 제 2 자기 재료층 중 적어도 하나의 자기 극성에 기초하여 바이너리 값을 저장하도록 구성됨 －;
    상기 HMJJ에 자기적으로 커플링되며, 적어도 하나의 기입 전류에 응답하여 상기 HMJJ로 상기 바이너리 값을 기입하도록 구성된 기입 회로; 및
    상기 HMJJ로의 상기 판독 전류의 인가에 응답하여 상기 HMJJ에 저장된 바이너리 값을 결정하도록 구성된 판독 회로를 포함하는, 조셉슨 자기 메모리 셀 시스템.
  12. 제 11 항에 있어서,
    상기 HMJJ와 평행하게 배열되며, 상기 판독 전류가 상기 HMJJ에 저장된 바이너리 값을 표시하는 것에 응답하여, 상기 판독 전류의 적어도 일부, 즉 상기 HMJJ와 제 2 조셉슨 접합 사이의 자기 플럭스를 전도시키도록 구성된 상기 제 2 조셉슨 접합을 더 포함하는, 조셉슨 자기 메모리 셀 시스템.
  13. 제 11 항에 있어서,
    상기 HMJJ는, 상기 적어도 하나의 제 2 자기 재료와 연관된 실질적으로 직교인 자기 극성에 기초하여, 상기 HMJJ를 통해 흐르는 판독 전류와 연관된 초전도 쌍들을 단일항-상태로부터 삼중항-상태로 변환시키도록 구성되는, 조셉슨 자기 메모리 셀 시스템.
  14. 제 13 항에 있어서,
    상기 HMJJ는, 상기 적어도 하나의 제 1 자기 재료층 및 상기 적어도 하나의 제 2 자기 재료층 중 적어도 하나의 자기 극성에 기초하여, 상기 HMJJ를 통해 흐르는 판독 전류와 연관된 초전도 쌍들을, 상기 바이너리 값의 제 1 로직-상태의 단일항-상태 내지 상기 바이너리 값의 제 2 로직-상태의 삼중항-상태 사이에서 변환시키도록 구성되는, 조셉슨 자기 메모리 셀 시스템.
  15. 제 11 항에 있어서,
    상기 HMJJ는,
    제 1 자기 극성을 갖는 제 1 고정 자기 재료층;
    상기 제 1 자기 극성과 반-평행인 제 2 자기 극성을 갖는 제 2 고정 자기 재료층;
    상기 제 1 자기 극성 및 상기 제 2 자기 극성에 관해 실질적으로 직교인 제 3 자기 극성을 갖는 제 3 고정 자기 재료층; 및
    상기 적어도 하나의 기입 전류에 응답하고 저장된 바이너리 값에 대응하는 가변 자기 극성을 갖는 자유 자기 재료층을 포함하는, 조셉슨 자기 메모리 셀 시스템.
  16. 제 11 항에 있어서,
    상기 HMJJ는,
    제 1 자기 극성을 갖는 제 1 고정 자기 재료층;
    상기 제 1 자기 극성과 반-평행인 제 2 자기 극성을 갖는 제 2 고정 자기 재료층;
    상기 제 1 자기 극성 및 상기 제 2 자기 극성에 관해 실질적으로 직교인 제 3 자기 극성을 갖는 적어도 하나의 제 3 고정 자기 재료층;
    상기 바이너리 값의 제 1 로직-상태의 제 1 자기 극성과 상기 바이너리 값의 제 2 로직-상태의 제 2 자기 극성 사이의 적어도 하나의 기입 전류에 응답하여 변하는 가변 자기 극성을 갖는 제 1 자유 자기 재료층; 및
    상기 바이너리 값의 제 2 로직-상태의 제 1 자기 극성과 상기 바이너리 값의 제 1 로직-상태의 제 2 자기 극성 사이의 적어도 하나의 기입 전류에 응답하여 변하는 가변 자기 극성을 갖는 제 2 자유 자기 재료층을 포함하는, 조셉슨 자기 메모리 셀 시스템.
  17. 행들 및 열들의 어레이로서 배열되는 복수의 조셉슨 자기 메모리 셀 시스템들을 포함하는 조셉슨 자기 랜덤 액세스 메모리(JMRAM)로서,
    상기 조셉슨 자기 메모리 셀 시스템들 각각은, 고정 자기화를 갖는 적어도 하나의 제 1 자기 재료층 및 쌍안정 배향에 대응하는 자유 자기화를 갖는 적어도 하나의 제 2 자기 재료층을 포함하는 히스테리시스 자기 조셉슨 접합(HMJJ)을 포함하고,
    상기 적어도 하나의 제 1 자기 재료층 및 상기 적어도 하나의 제 2 자기 재료층 중 적어도 하나는, 상기 HMJJ를 통해 흐르는 판독 전류와 연관된 초전도 쌍들을, 각각의 HMJJ 내의 단일항-상태로부터 삼중항-상태로 변환시키기 위하여 나머지 자기 재료층들에 관해 실질적으로 직교인 자기 극성을 가지며, 상기 적어도 하나의 제 2 자기 재료층 중 적어도 하나의 자기 극성을 조정하기 위해, 워드-기입 라인 상에서 제공된 워드-기입 전류 및 비트-기입 라인 상에서 제공된 비트-기입 전류에 응답하여 각각의 바이너리 값을 저장하도록 구성되고, 워드-판독 라인 상에서 제공된 워드-판독 전류 및 비트-판독 라인 상에서 제공된 비트-판독 전류에 응답하여 각각의 바이너리 값을 출력하도록 추가적으로 구성되는, 조셉슨 자기 랜덤 액세스 메모리.
  18. 제 17 항에 있어서,
    상기 복수의 조셉슨 자기 메모리 셀 시스템들 각각은, 상기 HMJJ와 평행하게 배열되며, 상기 판독 전류가 상기 HMJJ에 저장된 바이너리 값을 표시하는 것에 응답하여, 상기 판독 전류의 적어도 일부, 즉 상기 HMJJ와 제 2 조셉슨 접합 사이의 자기 플럭스를 도전시키도록 구성된 상기 제 2 조셉슨 접합을 더 포함하는, 조셉슨 자기 랜덤 액세스 메모리.
  19. 제 17 항에 있어서,
    상기 복수의 조셉슨 자기 메모리 셀 시스템들 각각 내의 HMJJ는, 상기 적어도 하나의 제 1 자기 재료층 및 상기 적어도 하나의 제 2 자기 재료층 중 적어도 하나의 자기 극성에 기초하여, 상기 HMJJ를 통해 흐르는 비트-판독 전류와 연관된 초전도 쌍들을, 상기 바이너리 값의 제 1 로직-상태의 단일항-상태 내지 상기 바이너리 값의 제 2 로직-상태의 삼중항-상태 사이에서 변환시키도록 구성되는, 조셉슨 자기 랜덤 액세스 메모리.
  20. 제 17 항에 있어서,
    상기 워드-기입 전류 및 상기 비트-기입 전류는, 상기 적어도 하나의 제 2 자기 재료층의 실질적으로 직교인 자기 극성을, 상기 바이너리 값의 제 1 로직-상태에 대한 제 1 극성으로, 그리고 상기 바이너리 값의 제 2 로직-상태에 대한 제 1 극성과 실질적으로 반-평행인 제 2 극성으로 셋팅하도록 집합적으로 구성되는, 조셉슨 자기 랜덤 액세스 메모리.
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