KR20150016097A

KR20150016097A - 듀얼 서플라이 메모리

Info

Publication number: KR20150016097A
Application number: KR1020140092784A
Authority: KR
Inventors: 프래션트 켄캐어; 브라이언 밀러; 프랭크 필립 헬름
Original assignee: 삼성전자주식회사
Priority date: 2013-08-02
Filing date: 2014-07-22
Publication date: 2015-02-11
Also published as: TWI658467B; US9647453B2; KR102239598B1; US20150036446A1; TW201511026A

Abstract

본 발명의 일 특징에 따른 장치는, 복수의 전압들에 대응하는 제 1 전력 신호를 생성하는 제 1 전력 공급부와 상기 제 1 전력 신호의 전압과 같거나 높은 제 2 전력 신호를 생성하는 제 2 전력 공급부를 포함한다. 상기 장치는, 상기 제 1 파워 전원 공급부로부터 전원을 제공받는 제 1 전기 회로를 포함할 수 있다. 상기 장치는 다음 전원 상태 동안 상기 제 1 전력 신호의 전압을 결정하고, 상기 다음 전원 상태 동안의 상기 제 1 전력 신호의 전압에 근거하여 선택 제어 신호를 생성하는 전력 모드 제어부를 포함할 수 있다. 상기 장치는 상기 선택 제어 신호를 참조하여 제 2 전기 회로에 상기 제 1 전력 신호 또는 상기 제 2 전력 신호를 동적으로, 전기적으로 연결하는 전력 공급 선택부를 포함할 수 있다.

Description

듀얼 서플라이 메모리{DUAL SUPPLY MEMORY}

본 발명은 로직 디바이스의 전력 공급 기술로, 좀더 구체적으로는 메모리 장치에 전력을 공급하는 방법과 장치에 관한 것이다.

일반적으로 컴퓨팅 장치들은 정보를 저장하기 위해서 메모리 셀들을 사용한다. 이들 메모리 셀들은 행과 열 방향으로 배열된다. 종종, 수평 방향의 라인들이나 신호를 워드 라인 신호라 한다. 두 개의 비트 라인쌍을 가진 메모리 셀들의 열은 다른 메모리 셀들의 열에 연결된다. 특정 데이터 비트에 대한 읽기 또는 쓰기와 같은 접근을 위해서, 선택된 메모리 셀에 대한 읽기 또는 쓰기 동작의 허용을 위해 특정 데이터 비트에 관련된 메모리 셀의 워드 라인과 비트라인 쌍이 적절하게 제어되어야 한다.

일반적으로, 컴퓨팅 장치들 또는 좀더 구체적으로 집적 회로들은 전력 소비를 줄이고 있다. 종종, 소비 전력의 감소는 컴퓨팅 장치들이나 집적 회로들에 제공되는 전원 전압을 감소함으로써 달성되고 있다. 하지만, 메모리 장치들의 기능들은 고전압에서 더 높은 성능을 나타낸다. 이런 이유로, 컴퓨팅 장치들이나 집적 회로들의 소모 전력의 감소와 성능 사이에는 트레이드 오프(Trade-off)가 존재한다.

본 발명의 목적은 듀얼 파워 서플라이 방식의 메모리에서 전력 소모를 줄일 수 있는 전력 공급 방법과 장치를 제공하기 위한 것이다.

본 발명의 실시 예에 따른 전력 공급 방법은, 다음 전력 상태를 지시하는 신호를 수신하는 단계, 상기 다음 전력 상태에 대응하는 제 1 전력 신호의 크기를 결정하는 단계, 상기 제 1 전력 신호를 사용하여 제 1 전기 회로에 전원을 공급하는 단계, 상기 제 1 전력 신호의 크기와 특정 크기 레벨을 비교하는 단계, 그리고 상기 제 1 전력 신호와 상기 특정 크기 레벨의 비교 결과에 따라 상기 제 1 전력 신호 또는 제 2 전력 신호를 상기 제 2 전기 회로와 전기적으로 연결하는 단계를 포함한다.

본 발명의 실시 예에 따른 시스템은, 선택된 전력 상태에 따라 복수의 전압들 중 어느 하나에 대응하는 제 1 전력 신호를 생성하는 제 1 전력 생성기와, 상기 제 1 전력 신호와 같거나 높은 전압의 제 2 전력 신호를 생성하는 제 2 전력 생성기를 포함하는 전력 공급부, 상기 제 1 전력 신호에 의해서 구동되는 제 1 부분과, 상기 제 1 전력 신호와 상기 제 2 전력 신호 중 어느 하나에 의해서 구동되는 제 2 부분을 포함하는 메모리, 다음 전력 상태를 지시하는 신호를 수신하고, 상기 다음 전력 상태 동안 상기 제 1 전력 신호의 전압을 결정하고, 상기 다음 전력 상태 동안 상기 제 1 전력 신호의 전압과 소정의 전압 레벨을 비교하여 선택 제어 신호를 생성하는 전력 모드 제어부와, 그리고 상기 선택 제어 신호를 참조하여 상기 메모리의 제 2 부분과 상기 제 1 전력 신호 또는 상기 제 2 전력 신호를 전기적으로 연결하는 전력 공급 선택부를 포함한다.

본 발명의 실시 예에 따른 시스템은, 제 1 전력 신호를 생성하는 제 1 전력 공급부, 상기 제 1 전력 신호의 전압과 같거나 높은 제 2 전력 신호를 생성하는 제 2 전력 공급부, 상기 제 1 전력 공급부로부터 전원을 제공받는 제 1 전기 회로, 상기 제 1 전력 신호 또는 상기 제 2 전력 신호를 전원으로 제공받는 제 2 전기 회로, 상기 제 1 전력신호의 전압과 상기 제 2 전력 신호의 전압의 상대적 크기를 참조하여 상기 제 2 전기 회로에 상기 제 1 전력 신호 또는 상기 제 2 전력 신호를 동적으로, 전기적으로 연결하는 하나 또는 그 이상의 전력 공급 선택부를 포함한다.

이상과 같은 본 발명의 실시 예에 따르면, 공급되는 전원의 전압 레벨을 하강하지 않고도 소비 전력을 감소할 수 있는 듀얼 파워 서플라이 메모리 장치를 제공할 수 있다.

도 1은 본 발명의 예시적인 실시 예를 보여주는 블록도이다.
도 2a는 본 발명의 예시적인 실시 예를 보여주는 블록도이다.
도 2b는 본 발명의 예시적인 실시 예를 보여주는 블록도이다.
도 2c는 본 발명의 예시적인 실시 예를 보여주는 블록도이다.
도 3은 본 발명의 예시적인 실시 예를 보여주는 블록도이다.
도 4는 본 발명의 예시적인 실시 예를 보여주는 블록도이다.
도 5는 본 발명의 예시적인 실시 예를 보여주는 순서도이다.
도 6은 본 발명의 원리를 보여주는 개략적인 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하의 상세한 설명은 이 분야에서 능숙한 자에 의해서 제작되고 사용될 수 있을 정도로 개시된다. 따라서, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 예시되는 실시 예들은 특정한 실시를 제공하기 위하여 방법과 시스템들로 설명될 것이다. 그러나 이러한 방법들과 시스템들은 다른 실시 예에서도 효과적으로 동작할 것이다. “예시적인 실시 예”나 “일 실시 예”, 그리고 “다른 실시 예”가 동일 또는 다른 실시 예뿐 아니라 다양한 실시 예를 참조할 수 있을 것이다. 이 실시 예들은 특정 구성을 포함하는 시스템 그리고/또는 장치들로 표현될 수 있다. 하지만, 본 발명의 실시 예에 따른 시스템 그리고/또는 장치들은 더 적은 구성들을 도시된 구성보다 더 적은 수의 구성을 포함할 수 있고, 배열의 변경이나 구성들의 종류의 변경이 본 발명의 범위를 벗어나지 않는 한도에서 행해질 수 있다. 본 발명의 예시적인 실시 예는 특정 단계를 포함하는 방법으로 설명될 수 있다. 그러나 그러한 방법과 시스템 동작은 본 발명의 실시 예와 모순되지 않는 다른 그리고/또는 다른 순서를 가진 추가적인 스텝을 갖는 방법에서도 효과적으로 동작할 수 있다. 따라서, 본 발명의 개념을 적용한 실시 예는 도시된 예에만 국한되지 않는 것으로 이해되어야 한다. 이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일하거나 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시 예에 따른 시스템(100)을 보여주는 블록도이다. 다양한 실시 예에서, 시스템(100)은 프로세서나 전기 회로(102), 파워 서플라이(101), 파워 모드 컨트롤러(126), 그리고 파워 모드 컨트롤러(126)와 연결되는 저장 장치(144)를 포함한다. 이러한 실시 예에서, 프로세서(102)는 파워 서플라이(101)로부터 하나 또는 그 이상의 파워 신호들(즉, 신호들 132 및 134)을 제공받는다.

어떤 실시 예에서, 파워 서플라이(101)와 프로세서 또는 전기 회로(102)는 하나의 장치(예를 들면, 시스템 온 칩(SoC)이나 집적회로)로 집적될 수 있다. 다른 실시 예에서, 전기 회로(102) 및 파워 서플라이(101)는 분리된 장치로 구현될 수 있다. 또 다른 실시 예에서, 전기 회로(102)는 복수의 장치들(예를 들면, 칩셋 조합, 메모리 장치들, 프로세서 등 )을 포함할 수 있다. 일 실시 예에서, 파워 서플라이(101)는 외부 소스(예를 들면, 배터리, 파워 인출구 등의 다양한 전원 공급 장치들)로부터 전력을 공급받을 수 있다. 이러한 실시 예에서, 파워 서플라이(101)는 외부 소스로부터 제공된 파워를 조정하거나 관리한다. 상술한 실시 예들은 본 발명의 기술 사상에 대한 일부 예시에 불과하며 본 발명은 여기에 국한되지 않는다.

다양한 실시 예들에서는, 전기 장치(예를 들면, 시스템(100) 등)의 소모 전력의 감소를 위한 구동은 전기 회로들(예를 들면, 전기 회로(102) 등)에서의 저전압 동작으로 나타난다. 종종, 전기 회로나 프로세서의 최저 동작 전압(Vmin)은 다양한 메모리 장치(예를 들면, SRAM, 메모리(106) 등)에 의해서 설정된다. 다양한 실시 예들에서, 메모리 장치에 의해서 요구되는 최저 동작 전압(Vmin)은 조합 논리 회로(예를 들면, AND 게이트, OR 게이트 등)의 최저 요구 전압이나 최적 전압보다 높다. 일 실시 예에서, 이러한 두 가지 형태의 전기 회로들의 최저 요구 전압의 불일치는 상대적으로 낮은 최저 요구 전압을 갖는 전기 회로들에는 제 1 전압이나 제 1 전력을 제공하고, 상대적으로 높은 최저 요구 전압을 갖는 전기 회로들(예를 들면, 메모리 등)에는 고전력이나 고전압의 제 2 전압 또는 제 2 전력을 공급함으로써 해소될 수 있다.

다양한 실시 예들에서, 전기 회로(102)는 하나 또는 그 이상의 조합 논리 블록들(CLBs, 104)을 포함할 수 있다. 여러 실시 예들에서, 조합 논리 블록들(CLBs, 104)은 다양한 부울 논리 게이트나 논리 장치들(예를 들면, NAND 게이트, NOR 게이트, 플립플롭, 멀티플렉서, 리피터 등)을 포함할 수 있다. 어떤 실시 예에서, 이들 조합 논리 블록들(CLBs, 104)는 파이프라인 방식으로 배열될 수 있으며, 조합 논리 블록들(CLBs, 104)은 다양한 실행 유닛(예를 들면, 부동 소수점 유닛(FPU), 명령어 패치 유닛(IFU), 부하저장 유닛(LSU) 등)을 포함할 수 있다.

일 실시 예에서, 이들 조합 논리 블록들(CLBs, 104)은 제 1 전압 또는 낮은 최저 전압에서 동작할 수 있다. 이 실시 예에서, 전력 공급부(101)는 제 1 전압 발생기 또는 전력 공급부(122)를 포함할 수 있다. 다양한 실시 예에서, 제 1 전압 발생기 또는 전력 공급부(122)는 제 1 전압에 해당하는 전력 신호(Vdd, 132)를 생성할 수 있다. 이 실시 예에서, 제 1 전력 신호(132)는 조합 논리 블록들(CLBs, 104)에 제공될 수 있다. 조합 논리 블록들(CLBs, 104)는 순차적으로 제 1 전력 신호(Vdd, 132)를 사용할 것이다. 다양한 실시 예에서, 제 1 전력 신호(Vdd, 132)는 조합 논리 블록들(CLBs, 104)에서 로직 게이트, 트랜지스터들, 또는 다양한 구성들에 전원을 제공하기 위한 파워 레일을 통해서 제공될 수 있다. 다양한 실시 예들에서, 조합 논리 블록들(CLBs, 104)은제 1 전압 또는 제 1 전력 신호(132)에 의해서 구동되는 전기 회로를 포함할 수 있다.

다양한 실시 예들에서는, 전기 회로(102)는 고전압 또는 고전력으로 구동되는 하나 이상의 고전력 회로들(106)을 포함할 수 있다. 일 실시 예에서, 전력 공급부(101)는 제 2 전압 발생기 또는 전력 공급부(124)를 포함할 수 있다. 다양한 실시 예에서, 제 2 전압 발생기 또는 전력 공급부(124)는 제 2 전력 신호(134, Vdd_High)를 생성할 수 있다. 이 실시 예에서, 제 2 전력 신호(134, Vdd_High)는 고전력 회로들(106 또는 106’)에 공급될 수 있다. 고전력 회로(106)의 일부는 제 2 전력 신호(134, Vdd_High)를 순차적으로 사용한다. 다양한 실시 예들에서, 제 2 전력 신호(134, Vdd_High)는 로직 게이트들, 트랜지스터, 또는 고전력 회로(106)의 구성들에 파워 레일을 통해서 제공될 수 있다.

이러한 실시 예들에서, 저전력 회로(104)는 고전압의 제 2 전력 신호(134, Vdd_High)에 더 이상 연결되어 있지 않아도 되며, 저전압의 제 1 전력 신호(132, Vdd)에 의해서 구동될 수 있다. 이러한 실시 예에서 전기 회로(102)의 전력 소모를 줄일 수 있다.

상술한 실시 예에서, 소모 전력을 추가적으로 줄이기 위해서 고전력 회로(106)는 싱글 전력 회로로 표시된 저전력 부분(108)과 듀얼 전력 회로로 표시된 고전력 부분(110)으로 나뉘어질 수 있다. 이 실시 예에서, 저전력 부분(108)은 제 1 전력 신호(132Vdd)를 사용하여 동작하고, 고전력 부분(110)은 제 2 전력 신호(134, Vdd_High)를 사용하여 동작할 것이다.

특정 실시 예에서, 고전력 회로(106’)는 임베디드 메모리 회로(예를 들면, SRAM, DRAM, NAND 메모리 등)를 포함할 수 있다. 이런 실시 예에서, 메모리 회로(106’)는 비트 셀(114)과 워드 라인(116), 그리고 어드레스 디코딩 로직, 부울 로직과 같은 다양한 페리 로직(112)을 포함할 수 있다. 상술한 실시 예에서, 페리 로직(112)은 비트 셀(114)이나 워드 라인(116)보다 낮은 레벨의 전압을 공급받을 수 있다. 이 실시 예에서, 페리 로직(112)은 제 1 전력 신호(132, Vdd)를 공급받고, 비트 셀(114) 및 워드 라인(116)은 제 2 전력 신호(134, Vdd_High)를 공급받을 수 있다. 하지만, 여기에 게시된 상술한 예들은 본 발명의 예시에 불과함은 잘 이해될 것이다.

다양한 실시 예들에서, 파워 서플라이(101)는 제 1 파워 서플라이(122)에 의해서 제공되는 신호를 동적으로 변화시킬 수 있다. 이 실시 예에서, 이러한 동적인 변화는 조합 논리 블록들(CLBs, 104)이 수행할 것으로 예상되는 업무량(예를 들면, 연산 로드)의 변화, 전기 회로(102)의 열 특성(예를 들면, 써멀 쓰로틀링), 또는 동작 모드의 전환을 지시하는 명령어 등에 따라 발생할 수 있다. 하지만 상술한 예들은 본 발명의 특징을 설명하는 예시의 일부분에 지나지 않으며, 본 발명은 여기에 국한되지 않음은 잘 이해될 것이다.

일 실시 예에 있어서, 파워 서플라이(101)는 레귤레이터 제어 신호(142)를 사용하여 파워 모드 제어기(126)에 의해서 제어될 수 있다. 다른 실시 예들에 있어서, 파워 모드 제어기(126)는 전기 회로(102)에 제공되는 전압 그리고/또는 클록 주파수의 변화에 따라 제 1 전력 신호(132)를 가변시킨다. 다양한 실시 예에서, 이러한 동적 가변 동작은 DVFS(동적 전압 주파수 스케일링), DVS(동적 전압 스케일링), 그리고 DFS(동적 주파수 스케일링)이라 칭하기로 한다. 이러한 실시 예들에서, 파워 모드 제어기(126)는 미리 설정된 기준 또는 규칙에 따라 제 1 전력 신호(Vdd, 132)의 레벨을 상승 또는 감소시킬 수 있다.

예를 들면, 이들 미리 정의된 기준은 전기 회로(102)의 다양한 “전력 상태”를 포함한다. 각각의 전력 상태들은 주어진 동작 주파수, 제 1 파워 서플라이(122) 및 제 2 파워 서플라이(124)의 전압 크기를 나타낸다. 이러한 다양한 전력 상태들의 상세한 값들은 휘발성 메모리 또는 불휘발성 메모리 또는 휘발성 메모리와 불휘발성 메모리의 조합으로 구성되는 스토리지(144)에 저장될 수 있다. 다양한 전력 상태들과 관련된 상세한 값들의 결정은 설계 단계에서 이루어질 수 있으며, 그 상세한 값들은 예를 들면, 롬(ROM)과 같은 불휘발성 메모리에 저장될 수 있다.

또는, 전력 상태들과 관련된 상세한 값들의 일부는 제 1 파워 서플라이(122) 및 제 2 파워 서플라이(124)의 전압 크기와 같은 값들에 대한 최적 값을 제안하기 위한 실리콘 다이 상태의 칩에 대한 테스트 결과로부터 결정될 수 있다. 도 1에 도시된 바와 같이, 제 1 파워 서플라이(122) 및 제 2 파워 서플라이(124)는 파워 모드 제어기(126)로부터 제공되는 입력 신호(142)에 의해서 제어될 것이다. 이어서, 파워 모드 제어기(126)는 스토리지(144)로부터 제공되는 제 1 파워 서플라이(122) 및 제 2 파워 서플라이(124)의 전압 크기와 같은 값을 포함하는 신호들을 제공받을 수 있다. 스토리지(144)의 구성으로는 실리콘 테스트에 후속하여 프로그램될 수 있는 e-퓨즈와 같은 OTP(일회성 프로그램) 메모리로 제공될 수 있다. 스토리지(144)의 다른 구성으로는 소프트웨어에 의해서 로드되는 SRAM일 수 있다.

마찬가지로, 파워 모드 제어기(126)는 또 다른 미리 정의된 기준이나 규칙들에 따라 전기 회로(102)의 주파수를 증가 또는 감소시키거나 제 1 전력 신호(Vdd, 132)의 듀티 사이클을 가변할 수 있다. 그리고 파워 모드 제어기(126)는 전기 회로(102)의 전체 또는 일부분에 대해서 복수의 전력 또는 동작 모드들(예를 들면, “온”, “오프”, “스텐바이”, “저전력”, “배터리”등) 중 어느 하나에 위치하도록 제어할 수 있다. 이들 각각의 동작 모드들은 제 1 전력 신호(Vdd, 132) 그리고/또는 제 2 전력 신호(Vdd_High, 134)의 특정 전압 레벨과 관련되어 있다. 다양한 실시 예에서, 파워 모드 제어기(126)는 조합 논리 블록들(CLBs, 104) 또는 회로들(106, 106’)이 동작하게 될 전력 또는 동작 모드를 지시하는 동작 모드 또는 전력 생성 신호(도 4 참조)를 생성한다. 이러한 예들은 단지 일부의 예시적인 예들에 지나지 않으며, 본 발명은 여기의 개시된 특징에만 국한되지 않음은 잘 이해될 것이다.

앞에서 설명했듯이, 다양한 실시 예들에서 제 1 전력 신호(Vdd, 132)와 제 2 전력 신호(Vdd_High, 134) 사이에는 실질적인 레벨 차이가 존재할 수 있다. 이들 실시 예에서, 제 1 및 제 2 파워 서플라이(122, 124) 각각은 도시되지는 않았지만 레귤레이터를 포함하고, 이들 두 레귤레이터들의 차이를 보상하도록 설정된다. 예를 들면, 전류 부하의 차이에 기인한 어떤 과도 현상에 의하여 제 1 전력 신호(Vdd, 132)와 제 2 전력 신호(Vdd_High, 134) 사이의 직류 전류 오프셋의 차이를 포함할 수 있다. 제 2 파워 서플라이(124) 제 1 전력 신호(Vdd, 132)에 보상 인자 또는 델타값을 더한 제 2 전력 신호(Vdd_High, 134)를 생성한다. 다양한 실시 예에서, 이 델타값은 각각의 파워 버스나 레귤레이터의 변동값에 기인하는 전압 또는 IR 강하값과 실질적으로 동일할 것이다.

다양한 실시 예들에 있어서, 앞서 설명한 Vmin과 더불어 최대 전압(Vmax)이 존재할 수 있다. 이 실시 예에서, 최대 전압(Vmax)은 트랜지스터나 전기 회로의 동작 수명이 짧아지기 전에 연장된 수명을 제공하기 위한 회로의 최대 동작 전압으로 제공될 수 있다. 이 최대 전압(Vmax)은 전기 회로의 제조 공정과 선택된 동작 허용치에 의존한다.

다양한 실시 예들에 있어서, 제 1 전력 신호(Vdd, 132)의 전압 레벨은 상승할 수 있다. 일부 실시 예에서는, DVFS와 같은 동작 모드의 변경에 따라 발생할 수 있다. 이러한 실시 예에서, 제 2 파워 서플라이(124)는 앞서 설명된 바와 같이 증가된 제 1 전력 신호(Vdd, 132)에 전압 델타치를 더한 값에 기반하여 제 2 전력 신호(Vdd_High, 134)를 조정할 것이다. 일부 실시 예에서, 이것은 제 2 전력 신호(Vdd_High, 134)가 최대치(Vmax)와 동일하거나 그 이상으로 증가하는 결과로 나타날 수 있다. 다양한 실시 예에서, 이러한 상은 전기 회로(102)의 동작 주파수를 줄이는 것으로 보상될 수 있으며, 제 1 전력 신호(Vdd, 132)와 제 2 전력 신호(Vdd_High, 134)를 줄이거나 또는 다른 방식으로도 구현될 수 있다.

하지만, 상술한 실시 예에서, 시스템(100)은 파워 서플라이 선택기(120)를 포함할 수 있다. 이 실시 예에서, 파워 서플라이 선택기(120)는 회로(106)의 고전력부(110)가 제 1 전력 신호(Vdd, 132)와 제 2 전력 신호(Vdd_High, 134) 중에서 어느 것을 수신할지 결정한다. 파워 서플라이 선택기(120)의 설정은 선택 제어 신호(140)에 의해서 가능하다. 다양한 실시 예들에서, 파워 서플라이 선택기(120)는 문턱값(예를 들면, 스토리지 144에 저장된 전력 상태, 델타값, 기 설정된 값 등)에 근거하여 결정을 내릴 것이다. 다양한 실시 예들에서, 파워 서플라이 선택기(120)는 제 1 전력 신호(Vdd, 132)와 제 2 전력 신호(Vdd_High, 134)의 상대적인 전압값에 근거하여 결정 동작을 수행할 수 있다.

예를 들면, 실리콘 테스트 결과나 설계 분석 결과가 스토리지(144)에 저장되는 문턱치(V1)를 정의하는데 사용될 수 있다. 일 실시 예에서, 파워 모드 컨트롤러(126)는 스토리지(144)로부터 예상되는 ‘전력 상태’를 수신하고, 데이터 신호(146)를 사용하여 제 1 파워 서플라이(122)의 예상되는 ‘전력 상태’에서의 전압 크기를 결정한다. 파워 모드 컨트롤러(126)는 스토리지(144)에 저장된 문턱치(V1)와 제 1 파워 서플라이(122)의 예상되는 출력 전압 크기를 비교한다. 만일, 제 1 전력 신호(Vdd, 132)가 문턱치(V1)를 초과하는 경우, 컨트롤러(126)는 메모리 회로(106’)의 비트 셀(114)과 워드 라인들(116)이 제 1 전력 신호(Vdd, 132)를 사용하여 동작하도록 결정할 것이다.

그러면, 전력 공급 선택 신호(140)는 신호(136)에 제 1 전력 신호(Vdd, 132)를 연결하도록 적절한 논리 값으로 구동된다. 반면, 제 1 전력 신호(Vdd, 132)가 문턱치(V1)와 같거나 낮으면, 컨트롤러(126)는 메모리 회로(106’)의 비트 셀(114)과 워드 라인들(116)이 제 2 전력 신호(Vdd_High, 134)를 사용하여 동작하도록 결정할 것이다. 제어 신호(142)는 제 2 파워 서플라이(124)의 출력이 제 1 전력 신호(Vdd, 132)보다 충분히 높은 값으로 상승하도록 설정될 것이다. 제 1 파워 서플라이(122)와 제 2 파워 서플라이(124)의 직접적인 차이는 추정된 레귤레이터 허용치, 과도 전류 상황에서의 레귤레이터 동작, 그리고 읽기, 쓰기, 데이터 저장과 같은 상황에서 안정성을 제공하기 위한 메모리 셀들의 요구 등에 근거한다.

제 2 파워 서플라이(124)의 출력이 적절한 값으로 상승하면, 전력공급 선택신호(140)는 신호(136)가 전기적으로 신호(134)에 연결되도록 적절한 값으로 구동될 수 있다. 이 분야에 익숙한 자들에게는 메모리 동작은 신호(136)가 제 1 전력 신호(Vdd, 132)와 제 2 전력 신호(Vdd_High, 134) 사이에서 전환되는 동안에 조심스럽게 관리되어야 함을 잘 이해할 것이다. 어떤 경우에는, 부적절한 메모리 동작을 차단하기 위해서 메모리의 읽기 또는 쓰기 액세스 동작을 중지하는 것이 바람직할 수도 있고, 또 다른 경우에는 전압 공급이 변경되는 동안에조차도 메모리의 읽기 액세스 또는 쓰기 액세스가 오류없이 일어날 수 있을 것이다. 다른 실시 예에서, 전력 공급 선택기(120)는 “저전력”, “스텐바이”, “온 상태”, “풀파워” 등과 같은 다양한 시스템(100)의 동작 또는 파워 모드를 고려하도록 설정될 것이다.

어떤 실시 예에서, 회로(106)의 고전압 부분(110)은 둘 또는 그 이상의 공급 전력에 의해서 동작할 수 있다. 이런 경우 고전압 부분(110)은 듀얼 파워 회로(110)로 칭할 수 있다. 이 실시 예에서, 듀얼 파워 회로(110)는 신호(136)에 의해서 전력을 공급받는다. 결국, 신호(136)는 낮은 전압의 제 1 전력 신호(Vdd, 132)이거나 또는 높은 전압의 제 2 전력 신호(Vdd_High, 134)로 제공되도록 전압 공급 선택기(120)에 의해서 결정될 것이다. 마찬가지로, 저전압 부분(108)은 낮은 전압의 제 1 전력 신호(Vdd, 132)만을 사용하기 때문에 싱글 파워 회로(108)로 칭할 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

이러한 실시 예들에서는, 제 1 전력 신호(Vdd, 132)와 제 2 전력 신호(Vdd_High, 134) 사이의 전압차가 상대적으로 클 때, 듀얼 파워 회로(110)는 고전압인 제 2 전력 신호(Vdd_High, 134)에 의해서 구동될 것이고, 따라서 조합 논리 블록들(CLBs, 104)과 싱글 파워 회로(108)는 저전압인 제 1 전력 신호(Vdd, 132)에 의해서 구동되도록 하여 전력 소모를 줄일 수 있을 것이다. 하지만, 제 1 전력 신호(Vdd, 132)가 기설정된 문턱치(V1)보다 높게 증가하는 경우, 듀얼 파워 회로(110)도 제 1 전력 신호(Vdd, 132)에 의해서 구동될 수 있다. 제 1 전력 신호(Vdd, 132)와 제 2 전력 신호(Vdd_High, 134) 사이의 전압차를 모니터링하고, 만일, 전압차가 문턱치(또는 다른 기준)보다 작은 경우에는 듀얼 파워 회로(110)는 제 1 전력 신호(Vdd, 132)에 의해서 구동될 수 있다. 다양한 실시 예에서, 신호(136)와 제 1 전력 신호(Vdd, 132)는 실질적으로 동일하고, 이런 경우를 ‘싱글-공급 모드’라 칭하기로 한다.

다양한 실시 예들에서는, 노말 동작 모드에서 전력 공급 선택기(120)는 제 1 및 제 2 파워 서플라이(122, 124)를 동적으로 스위칭한다. 이러한 실시 예에서, 전력 공급 선택기(120)는 전기 회로(102)가 두 개의 동작 모드로 스위칭(스텐바이 모드에서 풀파워 모드로)할 때 제 1 및 제 2 파워 서플라이(122, 124)를 결정할 것이다. 다른 실시 예에서, 전력 공급 선택기(120)는 장치(100)가 싱글 동작 모드(예를 들면, 풀 파워 모드)에서만 머물러 있는 동안에 두 개의 제 1 및 제 2 파워 서플라이(122, 124)를 반복적으로 또는 복수의 회수만큼 스위칭할 수 있을 것이다. 예를 들면, 장치(100)가 풀파워 모드나 저전력 모드에서 동작하고 있는 경우, 전력 모드 제어기(126)는 장치(100)의 처리 부하에 근거하여 제 1 전력 신호(Vdd, 132)의 레벨을 동적 전압 제어(DVS)을 적용하여 조정할 수 있다. 제 1 전력 신호(Vdd, 132)의 전압은 문턱 전압보다 높아지거나 낮아질 수 있기 때문에 전력 공급 선택기(120)는 이러한 특성을 이용하여 결정을 내린다. 따라서, 신호(136)는 제 1 전력 신호(Vdd, 132)와 제 2 전력 신호(Vdd_High, 134) 사이에서 변할 것이다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

어떤 실시 예들에서는 제 2 파워 서플라이(124)는 제 1 전력 신호(Vdd, 132)의 전압이 변하더라도 제 2 전력 신호(Vdd_High, 134)의 전압을 조정하지 않도록 설정될 것이다. 다른 실시 예에서, 만일 전력 공급 선택기(120)가 제 1 전력 신호(Vdd, 132)를 신호(136)로 출력되도록 선택한 경우, 제 2 파워 서플라이(124)는 제 2 전력 신호(Vdd_High, 134)의 조정을 중지하도록 설정될 것이다. 다른 실시 예에서, 만일 전력 공급 선택기(120)가 제 1 전력 신호(Vdd, 132)를 신호(136)로 출력되도록 선택한 경우, 제 2 파워 서플라이(124)는 제 2 전력 신호(Vdd_High, 134)의 출력을 차단하도록 설정될 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

다양한 실시 예들에서는, 전력 공급 선택기(120)는 파워 서플라이(101) 그리고/또는 제 2 파워 서플라이(124)에 포함될 수 있다. 다른 실시 예에서, 전력 공급 선택기(120)는 전기 회로(102)에 포함될 수도 있다. 또 다른 실시 예에서, 적어도 하나의 듀얼 파워 회로(110)가 전력 공급 선택기(120)를 포함할 수 있을 것이다. 또 다른 실시 예에서, 회로(106’)가 적어도 하나의 전력 공급 선택기(120)를 포함할 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

도 2a는 본 발명의 실시 예에 따른 회로(200)를 보여주는 블록도이다. 일 실시 예에 있어서, 회로(200)는 싱글 파워 회로(212), 듀얼 파워 회로(214), 그리고 전력 공급 선택기(216)를 포함할 수 있다. 전력 공급 선택기(216)는 외부 파워 모드 컨트롤러(예를 들면, 도 1의 파워 모드 컨트롤러)에 의해서 제공되는 선택신호(220)에 의해서 제어될 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

앞서 기술한 바와 같이, 다양한 실시 예에서 회로(200)는 정상 동작시에는 싱글 파워 공급기로부터 제공되는 파워 또는 단 하나의 전력 공급에 의해서 동작하는 싱글 파워 회로(212)를 포함할 수 있다. 하지만, 공급되는 전력의 전압 그리고/또는 주파수는 회로(200)의 동작 모드 또는 전력 모드(예를 들면, 스탠바이, 저전력, 풀전력 등)에 따라 변할 수 있다. 이 실시 예에서, 싱글 파워 회로(212)는 제 1 전력 신호(Vdd, 202)와 동일한 신호(Vdd_Lgc, 208)를 제공받을 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

앞서 설명한 것처럼, 다양한 실시 예들에서 회로(200)는 제 1 파워 서플라이 또는 제 2 파워 서플라이에 의해서 동작하는 듀얼 파워 회로(214)를 포함할 수 있다. 이 실시 예에서, 제 2 파워 서플라이는 제 1 파워 서플라이가 제공하는 전압보다 높거나 같은 전력 신호를 제공할 수 있다. 이 실시 예에서, 듀얼 파워 회로(214)는 신호(Vdd_Mem, 206)을 제공받을 수 있다. 앞서 설명한 바와 같이, 일 실시 예에서, 신호(Vdd_Mem, 206)는 신호(Vdd_High, 204) 또는 신호(Vdd, 202)를 포함하거나 동일할 수 있다.

이 실시 예들에서, 전력 공급의 값이나 선택은 전력 공급 선택기(216)에 의해서 수행된다. 이 실시 예에서, 전력 공급 선택기(216)는 멀티플랙서를 포함할 수 있다. 앞서 설명한 바와 같이, 전력 공급 선택기(216)는 제 1 전력 공급(Vdd, 202)과 제 2 전력 공급(Vdd_High, 204) 중에서 적어도 하나를 선택할 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

일 실시 예들에서, 회로(200)는 전력 공급 선택기(216)를 갖는 에스램(SRAM)을 포함할 수 있다. 이때, 싱글 파워 회로(212)는 메모리 제어, 어드레스 래치, 어드레스 디코더 회로와 같은 메모리 페리 로직을 포함할 수 있다. 듀얼 파워 회로(214)는 워드 라인 드라이버, 메모리 셀들, 메모리 비트셀들을 나타낼 수 있다. 전력 공급 선택기(216)를 내부에 포함하는 이점으로는 신호(Vdd_Mem, 206)와 신호(Vdd_Lgc, 208)의 전압 차이가 메모리 회로(200)가 정상 동작시 민감하게 관리될 수 있다는 것이다.

도 2b는 본 발명의 실시 예에 따른 회로(201)를 보여주는 블록도이다. 일 실시 예에 있어서, 회로(201)는 싱글 파워 회로(212)와 멀티 파워 회로(264), 그리고 전력 공급 선택기(216)를 포함할 수 있다. 이 실시 예에서, 멀티 파워 회로(264)는 복수의 서로 다른 공급 전력에 의해서 구동될 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

앞서 기술한 바와 같이, 다양한 실시 예들에서 회로(200)는 싱글 공급 전력을 사용하여 동작하는 싱글 파워 회로(212)를 포함할 수 있다. 이 실시 예에서, 싱글 파워 회로(212)는 신호(Vdd, 202)와 동일한 신호(Vdd_Lgc, 208)를 수신할 것이다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

앞서 설명한 바와 같이, 다양한 실시 예들에서 회로(201)는 복수의 공급 전력들 중 어느 하나를 사용하는 멀티 파워 회로(214)를 포함할 수 있다. 이 실시 예에서, 제 2 및 그에 포함되는 공급 전력들(예를 들면, Vdd_Med, 254)은 제 1 공급 전력과 동일하거나 높은 전압의 전력 신호를 제공할 것이다. 멀티 파워 회로(214)는 신호(Vdd_Mem, 206)를 수신한다. 이 실시 예에서, 신호(Vdd_Med, 206)는 신호(Vdd_High 204), 신호(Vdd_Med, 254), 신호(Vdd, 202)들을 포함하거나 동일한 신호일 것이다. 이 실시 예에서, 공급 전력의 값이나 선택은 전력 공급 선택기(216)에 의해서 수행될 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

도 2c는 본 발명의 실시 예에 따른 회로(203)를 보여주는 블록도이다. 도시된 실시 예는 회로(203)의 복수의 부분들이 서로 다른 공급 전력에 의해서 동작하는 예를 보여준다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

일 실시 예에 있어서, 회로(203)는 싱글 파워 회로(212)와 듀얼 파워 회로(214), 그리고 전력 공급 선택기(216)를 포함할 수 있다. 이 실시 예에서, 전력 공급 선택기(216)는 신호(Vdd_High, 204)와 신호(Vdd, 202) 중에서 어느 하나를 선택할 수 있다. 다양한 실시 예에서, 전력 공급 선택기(216)는 제어 신호(Vdd_Slct, 262)를 수신할 수 있다. 이 실시 예에서 제어 신호(262)는 다양한 로직 게이트들(미도시됨)에 의해서 생성될 것이다.

이 실시 예에서, 회로(203)는 복수의 공급 전력들에 의해서 구동되는 제 2 전기 회로를 포함할 것이다. 이 실시 예에서, 제 2 전기 회로는 정적 파워 회로(212n, 싱글 파워 회로 212와 유사)와 동적 파워 회로(214n, 듀얼 파워 회로 214와 유사)를 포함할 것이다. 다양한 실시 예에서, 정적 파워 회로(212n)는 신호(Vdd, 202)와 실질적으로 동일한 신호(Vdd_Static, 208n)를 수신할 것이다. 역으로, 동적 파워 회로(214n)는 전력 공급 선택기(216n)와 제어 신호(Vdd_Slct, 262n)에 의해서 결정되는 신호(202) 또는 신호(Vdd_Med, 254)에 해당하는 신호(Vdd_Dyn, 206n)을 수신할 것이다.

어떤 실시 예에서, 동적 파워 회로(214n)는 신호(Vdd_Med, 206)와 동일한 신호를 수신할 수 있다. 다른 실시 예에서, 신호(Vdd_Static, 208n)는 신호(Vdd, 202)와 신호(Vdd_High, 204) 중 어느 하나일 수 있다. 하지만, 설명된 실시 예에서 회로(203)는 복수의 회로들 각각이 개별적으로 또는 서로 다른 전력 신호를 제공받도록, 그리고 독립적으로 제어 받도록 하기 위하여 복수의 회로들 각각의 능력을 극대화한다. 보다 구조적인 실시 예들도 가능함은 잘 이해될 것이다.

다양한 실시 예들에서, 회로(203)는 전력 또는 전력 모드 컨트롤러(264 & 264n)를 포함할 수 있다. 이들 전력 모드 컨트롤러(264 & 264n)는 간략화를 위해서 논리곱(AND) 로직 게이트로 표현되었으나, 보다 복잡한 컨트롤러가 적용될 수도 있다. 이 실시 예에서, 신호(Pwr_Mode, 266) 또는 신호(Pwr_Mode 264n) 각각이 활성화되지 않으면 회로들(212, 214, 212n, 214n)로 제공되는 전력 신호들은 효과적으로 차단된다. 이 실시 예에 있어서, 회로들(212, 214, 212n, 214n)은 저전력 상태 또는 스탠바이 동작 모드로 진입하게 될 것이다. 다양한 실시 예에서, 회로(203)는 다양한 회로 그룹들 또는 기능 유닛 블록들(FUBs)을 위해서 개별화된 파워 모드 신호들과 제어 신호들을 사용할 것이다. 이렇게 해서, 어떤 기능 유닛 블록은 동작 중이라도 어떤 기능 유닛 블록들(FUBs)은 전력이 차단될 수 있다. 예를 들면, LSU의 전력은 온 상태를 유지하는 동안, 멀티-코어 프로세서의 하나의 코어가 턴오프되거나, FPU 유닛은 턴오프될 수 있다.

도 3은 본 발명의 실시 예에 따른 회로(300)를 보여주는 블록도이다. 이 실시 예에서, 회로(300)는 앞서 설명한 바와 같이 싱글 파워 회로(212), 듀얼 파워 회로(214)를 포함할 수 있다. 다양한 실시 예에서, 회로(300)는 제 1 전력 신호(Vdd, 202)와 제 2 전력 신호(Vdd_High, 204)를 제공받을 수 있다.

이 실시 예에서, 싱글 파워 회로(212)는 앞서 언급한 바와 같이 제 1 전력 신호(Vdd, 202)와 실질적으로 동일한 레벨의 전력 신호(Vdd_Lgc, 208)를 제공받는다. 마찬가지로, 듀얼 파워 회로(214)는 전력 공급 선택기에 의해서 제 1 전력 신호(Vdd, 202) 또는 제 2 전력 신호(Vdd_High, 204)와 실질적으로 동일한 레벨의 전력 신호(Vdd_Mem, 206)를 제공받는다.

이 실시 예에서, 전력 공급 선택기는 트랜지스터들(304, 306, PMOS에 국한되지 않음)과 인버터(308)를 포함할 수 있다. 일 실시 예에서, 전력 공급 선택기는 어떤 전력 공급 신호가 듀얼 파워 회로(214)에 공급될지 선택하는 제어 신호(Enable_Single_Supply)를 제공받을 수 있다. 이 실시 예에서, 제어 신호(302)가 로우 레벨이거나 오프(off) 상태인 경우, 트랜지스터(304)는 제 2 전력 신호(Vdd_High, 204)를 듀얼 파워 회로(214)에 제공하고, 트랜지스터(306)는 제 1 전력 신호(Vdd, 202)를 듀얼 파워 회로(214)로부터 차단한다.

역으로, 제어 신호(302)가 하이 레벨이거나 온(on) 상태인 경우, 트랜지스터(304)는 듀얼 파워 회로(214)에 제공되는 제 2 전력 신호(Vdd_High, 204)를 차단하고, 트랜지스터(306)는 제 1 전력 신호(Vdd, 202)를 듀얼 파워 회로(214)에 제공한다. 다양한 실시 예에서, 인버터(308)는 트랜지스터(304)가 온 상태인 경우에는 트랜지스터(306)를 턴오프시키도록 동작할 것이다. 그리고 인버터(308)는 트랜지스터(304)가 오프(off) 상태인 경우에는 트랜지스터(306)를 턴 온(on)시키도록 동작할 것이다. 이 예시적인 실시 예에서, 트랜지스터들(304, 306)은 PMOS 트랜지스터로 설명되었으나, 회로는 다양한 변형된 형태로 변경될 수 있음은 잘 이해될 것이다. 예를 들면, 트랜지스터들(304, 306)은 NMOS 트랜지스터나 전계효과 트랜지스터(FET)가 아닌 형태로도 제공될 수 있을 것이다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

도 4는 본 발명의 실시 예에 따른 시스템(400)을 보여주는 블록도이다. 이 실시 예에서, 시스템(400)은 앞서 설명한 바와 같이 싱글 파워 회로(212), 듀얼 파워 회로(214)를 포함할 수 있다. 다양한 실시 예에서, 시스템(400)은 제 1 전력 신호(Vdd, 202)와 제 2 전력 신호(Vdd_High, 204)를 제공받을 수 있다. 게다가, 시스템(400)은 회로들(212, 214)을 제 1 전력 신호(Vdd, 202)와 제 2 전력 신호(Vdd_High, 204)의 선택과 관계없이

둘 또는 그 이상의 파워 모드로 동작하도록 제어하는 동작 모드 또는 파워 모드 컨트롤러(420, OR 게이트로 도시)를 포함할 것이다.

상술한 실시 예에서, 전원 공급 선택기는 두 개의 트랜지스터들(A412, B414)을 포함할 것이다. 하지만, 회로(300)에서와는 다르게 전력 공급 선택기는 파워 모드 컨트롤러를 내부에 포함할 것이다. 이 실시 예에서, 파워 모드 컨트롤러는 논리 게이트들(420, 422)과 트랜지스터(C416)를 포함할 수 있다. 상술한 실시 예에서, 파워 모드 컨트롤러는 “온”과 “오프” 또는 “저전력”과 “풀파워”를 선택할 것이다. 이러한 기능은 회로들(212, 214)에서는 수행되지 않는 동작이다. 예시적인 실시 예에서, 트랜지스터들(412, 414)은 PMOS 트랜지스터로 설명되었으나, 이것은 예시적일 뿐이다. 즉, 트랜지스터들(412, 414)은 NMOS 트랜지스터, 전계효과 트랜지스터(FET)가 아닌 형태로도 제공될 수 있음은 잘 이해될 것이다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다.

다양한 실시 예들에 있어서, 싱글 파워 회로(212)를 제어하는 파워 모드 컨트롤러의 부분은 트랜지스터(C416)를 포함할 수 있다. 이 실시 예에서, 만일 동작 모드 제어 신호(Power_Generation_b, 404)가 로우 레벨 “low”인 경우, 트랜지스터(C416)가 턴온되고 제 1 전력 신호(Vdd, 202)가 싱글 파워 회로(212)에 전기적으로 연결되어 싱글 파워 회로(212)를 온 상태로 또는 풀 파워 모드로 설정할 것이다. 역으로, 동작 모드 제어 신호(Power_Generation_b, 404)가 하이 레벨 “high”인 경우, 트랜지스터(C416)가 턴오프되고 제 1 전력 신호(Vdd, 202)는 싱글 파워 회로(212)로부터 전기적으로 차단되어 싱글 파워 회로(212)를 오프 상태로 또는 저전력 모드로 설정할 것이다.

일 실시 예에서, 듀얼 파워 회로(214)를 제어하는 파워 모드 컨트롤러의 일부분은 전원 공급 선택기(트랜지스터 A412와 A414)에 영향을 주거나 함께 집적될 수 있다. 이 실시 예에서, 결과적으로 출력되는 신호(Vdd_Mem, 206)는 희망하는 동작 모드와 전력 신호들(Vdd, Vdd_High) 간의 전압차에 의해서 근거하여 생성된다. 이 실시 예에서, 트랜지스터들(A412, B414)을 제어하는 로직은 트랜지스터들(A412, B414)이 동시에 턴온되지 않도록 보장되어야 한다. 하지만, 다양한 실시 예에서, 두 트랜지스터들(A412, B414)은 동시에 턴오프 될 수 있을 것이다.

상술한 실시 예에서, 트랜지스터(A412)를 제어하는 로직(420)은 전원 공급 제어 신호(Enable_Single_Supply, 402)와 동작 모드 제어 신호(Power_Generation_b, 404)를 입력으로 하는 논리합(OR) 게이트(420)를 포함할 수 있다. 이 실시 예에서, 트랜지스터(A412)는 상술한 두 제어 신호들이 모두 로우 레벨 ”low”일 때 제 2 전력 신호(Vdd_High, 204)를 듀얼 파워 회로(214)에 전기적으로 연결할 것이다.

마찬가지로, 트랜지스터(B414)를 제어하는 로직(422)은 전원 공급 제어 신호(Enable_Single_Supply, 402)와 동작 모드 제어 신호(Power_Generation_b, 404)를 입력받는다. 하지만, 트랜지스터(A412)가 턴온되면, 트랜지스터(B414)는 턴오프 되어야 하기 때문에, 만일 동작 모드 제어 신호(Power_Generation_b, 404)가 오프 상태(논리 로우 레벨)이고 전원 공급 제어 신호(Enable_Single_Supply, 402)가 온 상태(논리 하이 레벨)인 경우에 트랜지스터(B414)는 제 1 전력 신호(202)를 듀얼 파워 회로(214)에 전기적으로 연결하게 될 것이다. 만일, 동작 모드 제어 신호(Power_Generation_b, 404)가 오프 상태(논리 로우 레벨)이고 전원 공급 제어 신호(Enable_Single_Supply, 402)가 온 상태(논리 하이 레벨)인 경우 로직(422)은 오프 레벨(논리 로우 레벨)을 출력할 것이다. PMOS 트랜지스터(B414)는 게이트 입력이 로우 레벨(또는 오프 상태)일 때 턴온됨을 유의해야 할 것이다.

상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다. 다양한 실시 예에서, 파워 모드 제어기는 다양한 전력 신호들(예를 들면, 202 & 204)의 전압이나 주파수를 바꿀 수 있다. 어떤 실시 예에서는 전력 모드 제어기는 파워 서플라이나 전압 레귤레이터(미도시됨)를 포함할 수 있다.

도 5는 본 발명의 실시 예에 따른 기술을 보여주는 순서도이다. 다양한 실시 예에서, 본 발명의 기술(500)은 도 1 또는 도 6에 도시한 시스템에 의해서 사용되거나 수행될 수 있다. 게다가 본 발명의 기술(500)의 일부는 도 2a, 2b, 또는 2c 에 도시된 시스템에 의해서 사용되거나 수행될 수 있으며, 본 발명의 기술(500)의 다른 일부는 도 3 또는 도 4의 시스템에서 사용되거나 수행될 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다. 더불어, 게시된 기술들은 기술(500)에 도시된 순서나 동작 번호에 국한되지 않음은 잘 이해될 것이다.

일 실시 예에서, 블록(502)은 상술한 바와 같이 다음 전력 상태를 지시하는 신호가 수신될 수 있음을 설명하고 있다. 다양한 실시 예에서, 다음 전력 상태는 상술한 바와 같이 프로세서의 예상되는 전력 상태일 수 있다. 다양한 실시 예에서, 이 블록(502)에서 설명하는 하나 또는 그 이상의 동작들은 도 1, 2a, 2b, 2c, 3, 4, 또는 6의 장치 또는 시스템이나 도 1의 전력 모드 제어기(126)나 파워 서플라이(101)에 의해서 수행될 수 있다.

일 실시 예에서, 블록(504)은 상술한 바와 같이 다음 전력 상태에 관련된 제 1 전력 신호(Vdd)의 크기를 보여주고 있다. 이 실시 예에서, 상술한 바와 같이 제 1 전력 신호(Vdd)의 크기는 동적으로 변화한다. 다양한 실시 예에서, 하나 또는 그 이상의 동작들은 도 1, 2a, 2b, 2c, 3, 4, 또는 6의 장치 또는 시스템이나 도 1의 전력 모드 제어기(126)나 파워 서플라이(101)에 의해서 수행될 수 있다.

일 실시 예에서, 블록(505)은 상술한 바와 같이 제 1 전기 회로는 제 1 전력 신호(Vdd)에 의해서 구동되거나 전력을 공급받을 수 있다. 다양한 실시 예에서, 상술한 바와 같이 제 1 전기 회로는 메모리의 제 1 부분을 포함하고, 제 2 전기 회로는 메모리의 제 2 부분을 포함할 수 있다. 다양한 실시 예에서, 블록 (505)에서 설명되는 하나 또는 그 이상의 동작들은 도 1, 2a, 2b, 2c, 3, 4, 또는 6의 장치 또는 시스템이나 도 1의 전력 모드 제어기(126)나 파워 서플라이(101), 그리고 도 1, 2a, 2b, 2c, 3, 4서 설명된 싱글 파워 회로, 정적 파워 회로, 또는 페리 파워 회로들에 의해서 수행될 수 있다.

일 실시 예에서, 블록(506)은 상술한 바와 같이 제 1 전력 신호(Vdd)의 크기는 특정 크기 레벨과 비교될 수 있다. 다른 실시 예에서, 제 1 전력 신호(Vdd)의 크기는 앞서 설명된 바와 같이 제 2 전력 신호(Vdd_High)와 비교될 수 있다. 다양한 실시 예에서, 블록 (506)에서 설명되는 하나 또는 그 이상의 동작들은 도 1, 2a, 2b, 2c, 3, 4, 또는 6의 장치 또는 시스템이나 도 1의 전력 모드 제어기(126)나 파워 서플라이(101)에 의해서 수행될 수 있다.

일 실시 예에서, 블록들(508, 512, 514)은 상술한 바와 같이 제 1 전력 신호(Vdd) 또는 제 2 전력 신호(Vdd_High)와 동적으로 연결되는 제 2 전기 회로를 설명하고 있다. 다양한 실시 예에서, 앞서 설명한 바와 같이 제 1 전력 신호(Vdd)의 크기와 특정 크기 레벨과의 비교 결과에 근거하여 발생할 수 있다. 블록(508)은 일 실시예에서, 앞서 설명한 바와 같이 제 1 전력 신호(Vdd)의 레벨이 특정 문턱치나 상대적인 값보다 낮을 경우 제 2 전기 회로는 제 1 전력 신호와 연결될 수 있음을 보여준다. 블록(512)은 일 실시 예에서, 제 2 전력 신호(Vdd_High)가 제 1 전력 신호(Vdd)보다 높거나 같은 레벨로 제공되는 예를 설명하고 있다. 블록(514)은 일 실시 예에서, 앞서 설명한 바와 같이 제 1 전력 신호(Vdd)의 레벨이 특정 문턱치나 상대적인 값보다 높을 경우 제 2 전기 회로는 제 2 전력 신호(Vdd_High)와 연결될 수 있음을 보여준다.

다양한 실시 예들에서는 앞서 설명한 바와 같이 제 2 전기 회로에 제 1 전력 신호 또는 제 2 전력 신호를 동적으로 연결하는 동작은 복수의 전력 상태들 각각의 정의에 따라 선택 제어 신호를 생성하는 동작을 포함할 수 있다. 이 실시 예에서, 각각의 정의는 각각의 전력 상태에서 제 1 전력 신호동작 주파수와 전압을 포함할 수 있다.

다른 실시 예에서, 상술한 바와 같이 제 1 전력 신호의 레벨은 동적으로 변화할 수 있다. 이 실시 예에서, 앞서 설명한 바와 같이 제 2 전기 회로에 제 1 전력 신호 또는 제 2 전력 신호를 동적으로 연결하는 동작은 제 1 전력 신호 크기의 동적 변화에 근거하여 제 1 전력 신호 또는 제 2 전력 신호를 스위칭하는 동작을 포함한다.

다른 실시 예에 있어서, 상술한 바와 같이 동적으로 연결하는 동작은 다음 동작 상태 동안에 제 1 전력 신호의 전압을 지시하는 제 1 전기 신호를 수신하는 동작과, 다음 동작 상태 동안에 제 2 전력 신호의 전압을 지시하는 제 2 전기 신호를 수신하는 동작을 포함한다. 다양한 실시 예에서, 이 블록에서 설명되는 하나 또는 그 이상의 동작들은 도 1, 2a, 2b, 2c, 3, 4, 또는 6의 장치 또는 시스템이나 도 1의 전력 모드 제어기(126)나 파워 서플라이(101), 그리고 도 1, 2a, 2b, 2c, 3, 4에서 설명된 듀얼 파워 회로, 동적 파워 회로, 멀티 파워 회로들, 또는 비트 셀/워드 라인의 파워 회로들에 의해서 수행될 수 있다.

일 실시 예에서, 블록(510)은 상술한 바와 같이 만일 제 1 전기 회로가 저전력 모드에서 동작하는 경우, 제 1 전기 회로로부터 제 1 전력 신호를 차단할 수 있음을 설명하고 있다. 이 실시 예에서, 만일 제 2 전기 회로가 저전력 모드에서 동작하는 경우, 앞서 설명한 바와 같이 제 2 전기 회로로부터 동적으로 제 1 전력 신호 및 제 2 전력 신호 모두가 차단될 것이다. 다양한 실시 예에서, 이 블록에서 설명되는 하나 또는 그 이상의 동작들은 도 1, 2a, 2b, 2c, 3, 4, 또는 6의 장치 또는 시스템이나 도 1의 전력 모드 제어기(126)나 파워 서플라이(101)에 의해서 수행될 수 있다.

도 6은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 정보 처리 시스템(600)을 간략히 보여주는 블록도이다. 도 6을 참조하면, 정보 처리 시스템(600) 본 발명의 실시 예에 따른 적어도 하나의 장치를 포함할 수 있다. 다른 실시 예에서, 정보 처리 시스템(600)은 본 발명의 실시 예에 따른 적어도 하나의 기술을 채택하거나 실행할 수 있다.

다양한 실시 예들에서, 정보 처리 시스템(600)은 예를 들면, 랩탑, 데스크탑, 워크 스테이션, 서버, 블레이드 서버, 개인 디지털 보조기, 스마트 폰, 테블릿, 그리고 다른 다양한 컴퓨터나 가상 머신, 가상 컴퓨팅 디바이스 등과 같은 컴퓨팅 시스템을 포함할 수 있을 것이다. 다양한 실시 예에서, 정보 처리 시스템(600)은 사용자(미도시됨)에 의해서 사용될 수 있다.

본 발명의 실시 예에 따른 정보 처리 시스템(600)은 중앙처리장치(CPU), 로직, 또는 프로세서(610)를 포함할 수 있다. 어떤 실시 예에서는, 프로세서(610)는 하나 또는 그 이상의 기능 유닛 블록(FUBs) 또는 조합 논리 블록(CLBs, 615)을 포함할 수 있다. 이 실시 예에서, 조합 논리 블록(CLBs, 615)은 다양한 부울 논리 동작들(NAND, NOR, NOT, XOR 등)을 수행하는 로직 게이트, 데이터 저장 로직 장치(즉, 플립플롭, 래치 등), 등의 논리 장치들 또는 그것들의 조합을 포함할 수 있다. 이들 조합 논리 동작들은 타깃으로 하는 결과를 얻기 위하여 입력 신호를 단순하거나 복잡한 방식으로 처리할 수 있다.

여기서, 동기식 조합 논리 동작들이 예시적으로 설명되었으나, 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명은 여기에 국한되지 않으며 비동기식 동작 또는 동기식과 비동기식의 조합된 동작도 포함될 수 있음은 잘 이해될 것이다. 일 실시 예에서, 조합 논리 동작들에는 복수의 상보적 금속 산화막 반도체(CMOS) 트랜지스터들이 포함될 수 있을 것이다. 다양한 실시 예에서, 이들 CMOS 트랜지스터들은 논리 동작들을 수행하기 위한 게이트로 형성될 것이며, 본 발명의 범위 안에서 다른 기술들도 사용될 수 있음은 잘 이해될 것이다.

본 발명의 정보 처리 시스템(600)은 휘발성 메모리(620, 예를 들면 RAM)를 더 포함할 수 있다. 본 발명의 정보 처리 시스템(600)은 비휘발성 메모리(630, 예를 들면, 하드 디스크 드라이브, 광 메모리, NAND 플래시 메모리 등)을 더 포함할 수 있다. 다른 실시 예에서, 휘발성 메모리(620)와 불휘발성 메모리(630) 또는 이들의 조합이나 일부는 “저장 매체”로 칭할 수 있다. 다양한 실시 예에서, 휘발성 메모리(620)와 불휘발성 메모리(630)는 반영구적으로 또는 실질적으로는 영구적으로 데이터를 저장할 수 있을 것이다.

다양한 실시 예들에 있어서, 정보 처리 시스템(600)은 통신 네트워크와 정보 처리 시스템(600)을 연결하기 위한 하나 또는 그 이상의 네트워크 인터페이스(640)를 포함할 수 있다. 다양한 실시 예에서, 네트워크 인터페이스(640)는 예를 들면, Wi-Fi 프로토콜을 포함할 수 있으나 여기에만 국한되지는 않을 것이다. 예를 들면, 네트워크 인터페이스(640)는 IEEE 802.11g, IEEE 802.11n 등도 포함될 수 있을 것이다. 더불어 셀룰러 프로토콜도 포함될 수 있으며, 여기에만 국한되지도 않을 것이다. 예를 들면, IEEE 802.16m(Wiresell-MAN advanced), LTE-A, EDGE, HSPA+ 등이 포함될 수 있다. 유선 프로토콜, 예를 들면, IEEE 802.3(이더넷), 광채널, 전력선 통신(홈플러그, IEEE 1901 등)도 포함될 수 있으나 본 발명은 여기에만 국한되지 않는다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다

본 발명의 실시 예에 따른 정보 처리 시스템(600)은 유저 인터페이스 유닛(650, 예를 들면, 디스플레이 어뎁터, 햅틱 인터페이스, 휴먼 인터페이스 장치 등)을 포함할 수 있다. 다양한 실시 예에서, 유저 인터페이스 유닛(650)은 사용자로부터 입력받고 그리고/또는 외부의 사용자에게 출력을 제공할 수 있다. 사용자와 상호 작용을 위해서 다른 종류의 장치들이 사용될 수도 있다. 예를 들면, 사용자에게 가시적인 피드백, 청각적 피드백, 또는 촉각적인 피드백과 같은 센서 피드백 형태로 피드백이 제공될 수 있다. 그리고 음향, 음성, 촉각 입력 등의 형태 중 적어도 하나를 통해서 사용자로부터 입력 신호를 받을 수도 있을 것이다.

다양한 실시 예들에서, 정보 처리 시스템(600)은 하나 또는 그 이상의 장치나 하드웨어 컴포넌트(660, 디스플레이 모니터, 키보드, 마우스, 카메라, 지문 판독기, 비디오 프로세서 등)을 포함할 수 있다. 상술한 예들은 단지 예시적인 실시 예에 불과하며, 본 발명의 사상은 여기에 국한되지 않음은 잘 이해될 것이다

본 발명의 실시 예에 따른 정보 처리 시스템(600)은 하나 또는 그 이상의 시스템 버스(605)를 포함할 수 있다. 이 실시 예들에서, 시스템 버스(605)는 프로세서(610), 휘발성 메모리(620), 불휘발성 메모리(630), 네트워크 인터페이스(640), 유저 인터페이스 유닛(650), 그리고 하나 또는 그 이상의 하드웨어 컴포넌트(660)간의 통신 채널을 제공한다. 프로세서(610)에 의해서 처리된 데이터나 불휘발성 메모리(630)의 외부에서 입력된 데이터는 불휘발성 메모리(630) 또는 휘발성 메모리(620)에 저장될 수 있다.

다양한 실시 예에서, 정보 처리 시스템(600)은 하나 또는 그 이상의 소프트웨어 컴포넌트(670)를 포함하거나 실행한다. 어떤 실시 예에서는, 소프트웨어 컴포넌트(670)는 운영 체제(OS) 그리고/또는 애플리케이션 프로그램을 포함할 수 있다. 어떤 실시 예에서, 운영 체제(OS)는 애플리케이션 프로그램에 하나 또는 그 이상의 서비스를 제공할 수 있고, 정보 처리 시스템(600)의 다양한 하드웨어 컴포넌트들(즉, 프로세서 610, 네트워크 인터페이스 640 등)과 애플리케이션 사이의 중재 역할이나 관리 역할을 수행할 수 있다.

이 실시 예에서, 정보 처리 시스템(600)은 로컬 메모리(예를 들면, 불휘발성 메모리 630)에 설치되고 프로세서(610)에 의해서 직접 실행되고 운영체제(OS)에 의해서 직접 반응하는 하나 또는 그 이상의 네이티브 애플리케이션을 포함할 수 있다. 이 실시 예에서, 네이티브 애플리케이션은 이미 컴파일링이 완료된 기계어 코드를 포함할 수 있다. 다른 실시 예에서, 네이티브 애플리케이션은 소스 코드나 목적 코드를 실행 코드로 변환한 후에 프로세서(610)에 의해서 실행되는 문자 해독기(예를 들면, C 셸, AppleScrpt, AutoHotkey 등)나 가상 실행 머신(VM, 자바 VM, Microsoft Common Language Runtime 등)을 포함할 수 있다.

본 발명에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

방법 발명의 단계들은 입력 데이터에 대해서 연산 기능을 수행하여 출력 신호를 제공하는 컴퓨터 프로그램을 실행하는 하나 또는 그 이상의 프로그램 가능한 프로세서에 의해서 실행될 수 있다. 방법 발명의 단계들은 또한 FPGA, ASIC와 같은 특정 목적으로 제조되는 로직 회로에 의해서 구현되는 장치에 의해서 실행될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

선택된 전력 상태에 따라 복수의 전압들에 대응하는 제 1 전력 신호를 생성하는 제 1 전력 공급부;
상기 제 1 전력 신호의 전압과 같거나 높은 제 2 전력 신호를 생성하는 제 2 전력 공급부;
상기 제 1 파워 전원 공급부로부터 전원을 제공받는 제 1 전기 회로;
상기 제 1 전력 신호 또는 상기 제 2 전력 신호를 제공받는 제 2 전기 회로;
다음 전원의 상태를 지시하는 신호를 수신하고, 다음 전원 상태 동안 상기 제 1 전력 신호의 전압을 결정하고, 상기 다음 전원 상태 동안의 상기 제 1 전력 신호의 전압과 특정 전압 레벨을 비교하여 선택 제어 신호를 생성하는 전원 모드 제어부; 그리고
상기 선택 제어 신호를 참조하여 상기 제 2 전기 회로에 상기 제 1 전력 신호 또는 상기 제 2 전력 신호를 동적으로, 전기적으로 연결하는 전원 선택부를 포함하는 장치.
제 1 항에 있어서,
상기 제 1 전기 회로는 메모리의 제 1 부분을 포함하고, 상기 제 2 전기 회로는 상기 메모리의 제 2 부분을 포함하는 장치.
제 1 항에 있어서,
상기 전원 모드 제어부는 복수의 파워 상태들 각각의 정의에 따라 선택 제어 신호를 생성하고, 상기 정의들 각각은 동작 주파수, 복수의 상기 파워 상태들 각각에 대응하는 제 1 전력 신호의 전압, 그리고 상기 파워 상태들 각각의 제 2 전력 신호의 전압들 중 적어도 하나를 포함하는 장치.
제 1 항에 있어서,
상기 복수의 상태들 각각에 대응하는 정의들을 저장하는 저장 유닛을 더 포함하되, 상기 각각의 정의들은 동작 주파수, 상기 제 1 전력 신호의 전압, 상기 제 2 전력 신호의 전압 중 적어도 하나를 포함하는 장치.
제 4 항에 있어서,
상기 복수의 전력 상태들의 정의들 중 일부는 상기 장치의 테스트 주기에서 결정되는 장치.
제 1 항에 있어서,
상기 제 1 전력 공급부는 상기 선택된 전력 상태에 따라 동작 주파수 및 상기 제 1 전력 신호의 전압을 동적으로 조정하는 장치.
제 1 항에 있어서,
상기 전력 공급 선택부는:
상기 제 1 전력 신호의 전압과 상기 제 2 전력 신호의 전압의 차이가 문턱치 보다 낮아지면 상기 제 1 전력 공급부를 상기 제 2 전기 회로에 전기적으로 연결하고,
상기 제 1 전력 신호의 전압과 상기 제 2 전력 신호의 전압의 차이가 문턱치 보다 높아지면 상기 제 2 전력 공급부를 상기 제 2 전기 회로에 전기적으로 연결하는 장치.
제 1 항에 있어서,
상기 전력 공급 선택부는:
상기 제 2 전기 회로가 저전력 모드에서 동작하는 경우, 상기 제 1 전력 공급부 및 상기 제 2 전력 공급부와 상기 제 2 전기 회로를 전기적으로 차단하고,
상기 제 2 전기 회로가 단일 전원 모드로 동작하는 경우, 상기 제 2 전기 회로를 상기 제 2 전력 공급부로부터 차단하고 상기 제 1 전력 공급부는 연결하는 장치.
제 1 항에 있어서,
상기 제 1 전력 공급부에 의해서 전력이 제공되는 하나 또는 그 이상의 조합 논리 블록을 포함하고,
상기 전력 모드 제어기는 상기 선택된 전력 상태에 따라 상기 제 1 전력 공급부의 전압을 동적으로 조정하는 장치.
다음 전력 상태를 지시하는 신호를 수신하는 단계;
상기 다음 전력 상태에 대응하는 제 1 전력 신호의 크기를 결정하는 단계;
상기 제 1 전력 신호를 사용하여 제 1 전기 회로에 전원을 공급하는 단계;
상기 제 1 전력 신호의 크기와 특정 크기 레벨을 비교하는 단계; 그리고
상기 제 1 전력 신호와 상기 특정 크기 레벨의 비교 결과에 따라 상기 제 1 전력 신호 또는 제 2 전력 신호를 상기 제 2 전기 회로와 전기적으로 연결하는 단계를 포함하는 방법.
제 10 항에 있어서,
상기 제 1 전기 회로는 메모리의 제 1 부분을 포함하고, 상기 제 2 전기 회로는 상기 메모리의 제 2 부분을 포함하는 방법.
제 10 항에 있어서,
상기 제 1 전력 신호 또는 제 2 전력 신호를 상기 제 2 전기 회로와 전기적으로 연결하는 단계는:
상기 복수의 전력 상태들 각각의 정의들에 따라 선택 제어 신호를 생성하는 단계를 포함하되, 상기 각각의 정의들은 동작 주파수 및 상기 각각의 전력 상태들에 대응하는 제 1 전력 신호의 전압 중 적어도 하나를 포함하는 방법.
제 10 항에 있어서,
상기 제 1 전력 신호의 크기는 동적으로 가변되고,
상기 제 1 전력 신호의 크기 변화에 따라 상기 제 1 전력 신호 또는 제 2 전력 신호를 상기 제 2 전기 회로와 스위칭하는 단계를 포함하는 방법.
제 10 항에 있어서,
상기 동적으로 연결하는 단계는:
상기 다음 상태에 제공되는 상기 제 1 전력 신호의 전압을 나타내는 제 1 전기 신호를 수신하는 단계; 그리고
상기 다음 상태에 제공되는 상기 제 2 전력 신호의 전압을 나타내는 제 2 전기 신호를 수신하는 단계를 포함하는 방법.
제 10 항에 있어서,
상기 제 1 전기 회로가 저전력 모드에서 동작하는 경우, 상기 제 1 전기 회로에 공급되는 상기 제 1 전력 신호를 차단하는 단계; 그리고
상기 제 2 전기 회로가 저전력 모드에서 동작하는 경우, 상기 제 2 전기 회로로부터 상기 제 1 전력 신호 및 상기 제 2 전력 신호를 차단하는 단계를 더 포함하는 방법.
선택된 전력 상태에 따라 복수의 전압들 중 어느 하나에 대응하는 제 1 전력 신호를 생성하는 제 1 전력 생성기와, 상기 제 1 전력 신호와 같거나 높은 전압의 제 2 전력 신호를 생성하는 제 2 전력 생성기를 포함하는 전력 공급부;
상기 제 1 전력 신호에 의해서 구동되는 제 1 부분과, 상기 제 1 전력 신호와 상기 제 2 전력 신호 중 어느 하나에 의해서 구동되는 제 2 부분을 포함하는 메모리;
다음 전력 상태를 지시하는 신호를 수신하고, 상기 다음 전력 상태 동안 상기 제 1 전력 신호의 전압을 결정하고, 상기 다음 전력 상태 동안 상기 제 1 전력 신호의 전압과 소정의 전압 레벨을 비교하여 선택 제어 신호를 생성하는 전력 모드 제어부와; 그리고
상기 선택 제어 신호를 참조하여 상기 메모리의 제 2 부분과 상기 제 1 전력 신호 또는 상기 제 2 전력 신호를 전기적으로 연결하는 전력 공급 선택부를 포함하는 시스템.
제 16 항에 있어서,
상기 시스템은 상기 제 1 전력 신호로 구동되는 조합 논리 블록을 포함하는 시스템.
제 16 항에 있어서,
상기 전력 공급부는 상기 전력 공급 선택부를 포함하는 시스템.
제 16 항에 있어서,
상기 메모리가 저전력 모드로 구동될 때, 상기 전력 모드 제어부는 상기 제 1 전력 신호를 상기 메모리의 제 1 부분과 전기적으로 차단하고, 상기 메모리의 제 2 부분과 상기 제 1 전력 신호와 상기 제 2 전력 신호를 전기적으로 차단하는 시스템.
제 16 항에 있어서,
상기 전력 모드 제어부는, 복수의 전력 상태들 각각에 대응하는 정의들에 근거하여 상기 선택 제어 신호를 생성하되, 상기 각각의 정의들은: 동작 주파수, 상기 각각의 전력 상태들 동안의 제 1 전력 신호의 전압, 그리고 상기 각각의 전력 상태들 동안의 제 2 전력 신호의 전압을 포함하는 시스템.