KR20150011465A - 표시 패널 및 이의 제조 방법 - Google Patents

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Abstract

표시 패널은 게이트 라인, 상기 게이트 라인과 교차하고 제1 전압을 인가받는 제1 데이터 라인, 상기 제1 데이터 라인과 평행하고, 상기 제1 데이터 라인과 이격되고, 상기 제1 전압과 다른 제2 전압을 인가받는 제2 데이터 라인, 상기 제1 데이터 라인과 전기적으로 연결되는 제1 박막 트랜지스터, 상기 제2 데이터 라인과 전기적으로 연결되는 제2 박막 트랜지스터, 상기 제1 박막 트랜지스터와 전기적으로 연결되고, 상기 제1 데이터 라인과상기 제2 데이터 라인 사이에 배치되는 제1 화소 전극, 상기 제2 박막 트랜지스터와 전기적으로 연결되고, 상기 제2 데이터 라인을 기준으로 상기 제1 화소 전극의 반대 방향에 배치되는 제2 화소 전극을 포함한다.

Description

표시 패널 및 이의 제조 방법{DISPLAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 패널 및 상기 표시 패널의 제조 방법에 관한 것으로, 보다 상세하게는 액정 표시 장치용 표시 패널 및 상기 표시 패널의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 액정 표시 장치가 주목을 받고 있다.
상기 액정 표시 장치는 화소 전극을 포함하는 어레이 기판, 상기 어레이 기판과 대향하고 공통 전극을 포함하는 대향 기판 및 상기 어레이 기판 및 상기 대향기판 사이에 배치되는 액정층을 포함한다. 상기 액정 표시 장치는 시야각을 향상시키기 위한 다양한 구조를 가질 수 있다. 그러나, 상기 구조들은 투과율 및 개구율이 충분히 확보되지 못하는 문제가 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 개구율 및 투과율이 향상된 표시 패널을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 게이트 라인, 상기 게이트 라인과 교차하고 제1 전압을 인가받는 제1 데이터 라인, 상기 제1 데이터 라인과 평행하고, 상기 제1 데이터 라인과 이격되고, 상기 제1 전압과 다른 제2 전압을 인가받는 제2 데이터 라인, 상기 제1 데이터 라인과 전기적으로 연결되는 제1 박막 트랜지스터, 상기 제2 데이터 라인과 전기적으로 연결되는 제2 박막 트랜지스터, 상기 제1 박막 트랜지스터와 전기적으로 연결되고, 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치되는 제1 화소 전극, 상기 제2 박막 트랜지스터와 전기적으로 연결되고, 상기 제2 데이터 라인을 기준으로 상기 제1 화소 전극의 반대 방향에 배치되는 제2 화소 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 화소 전극은 상기 제2 데이터 라인이 연장된 방향으로 배열되는 복수개의 절개부들을 포함할 수 있다. 상기 제2 화소 전극은 상기 제2 데이터 라인이 연장된 방향으로 배열되는 복수개의 절개부들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩하는 공통 전극을 더 포함할 수 있다. 상기 공통 전극은 상기 제1 화소 전극에 대응하고 상기 제2 데이터 라인이 연장된 방향으로 배열되는 제1 절개선, 및 상기 제2 화소 전극에 대응하고 제2 데이터 라인이 연장된 방향으로 배열되는 제2 절개선을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 전극은 상기 제1 화소 전극의 상기 절개부들 사이에 배치되는 복수개의 제1 절개부들, 및 상기 제2 화소 전극의 상기 절개부들 사이에 배치되는 복수개의 제2 절개부들을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 전극은 상기 제2 데이터 라인과 중첩하는 제3 절개선을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소 전극이 형성된 영역은 제1 화소를 이루고, 상기 제2 화소 전극이 형성된 영역은 제2 화소를 이룰 수 있다. 상기 제1 화소는 상기 제1 화소의 상기 절개부들, 및 상기 공통 전극의 상기 제1 절개선 및 상기 제1 절개부들에 의해 나뉘어 지는 복수개의 도메인들을 포함할 수 있다. 상기 제2 화소는 상기 제2 화소의 상기 절개부들, 및 상기 공통 전극의 상기 제2 절개선 및 상기 제2 절개부들에 의해 나뉘어 지는 복수개의 도메인들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소는 상기 제1 화소 전극의 상기 절개부들에 의해 복수의 단위 도메인들로 나뉘어 질 수 있다. 상기 제2 화소는 상기 제2 화소 전극의 상기 절개부들에 의해 복수의 단위 도메인들로 나뉘어 질 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제1 및 제2 화소 전극과 상기 공통 전극 사이에 배치되고, 액정 분자들을 포함하는 액정층을 더 포함할 수 있다. 상기 제1 화소의 상기 단위 도메인은 상기 공통 전극의 상기 제1 절개선 및 상기 제1 절개부에 의해 제1 내지 제4 도메인으로 나뉘어 질 수 있다. 상기 제2 화소의 상기 단위 도메인은 상기 공통 전극의 상기 제2 절개선 및 상기 제2 절개부에 의해 제1 내지 제4 도메인으로 나뉘어 질 수 있다. 상기 각각의 제1 내지 제4 도메인들은 상기 액정 분자들이 서로 다른 방향으로 배향되어, 서로 다른 액정 디렉터 방향을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 도메인들의 상기 액정 디렉터 방향은 반시계 방향으로 차례대로 변화할 수 있다.
본 발명의 일 실시예에 있어서, 상기 각각의 제1 내지 제4 도메인들은 정사각형일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소 전극 및 상기 제2 화소 전극은 상기 각각의 도메인에 대응하여 각각 배치되는 복수개의 모서리 절개부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 데이터 라인은 단위 화소의 중심에서 상기 제1 데이터 라인 방향으로 떨어져 위치하여, 상기 제1 화소 전극의 면적과 상기 제2 화소 전극의 면적이 서로 다를 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소 전극의 상기 면적과 상기 제2 화소 전극의 상기 면적은 1: 1.5 내지 2 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소 전극은 상기 제1 박막 트랜지스터에 인접하여 배치되는 제1 부분 및 상기 제1 박막 트랜지스터를 기준으로 상기 제1 부분의 반대 방향에 배치되는 제2 부분을 포함할 수 있다. 상기 제1 화소 전극의 상기 제1 부분과 상기 제2 부분은 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 전극의 상기 제1 절개선과 상기 제1 절개부는 십자(+)형태를 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전압은 상기 제2 전압보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 화소 전극은 인접하는 단위 화소의 제1 게이트 전극과 인접하게 배치될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 제조방법은 제1 베이스 기판 상에 제1 데이터 라인, 및 상기 제1 데이터 라인과 평행하고, 상기 제1 데이터 라인과 이격된 제2 데이터 라인을 형성하는 단계, 상기 제1 데이터 라인과 전기적으로 연결된 제1 박막 트랜지스터 및 상기 제2 데이터 라인과 전기적으로 연결된 제2 박막 트랜지스터를 형성하는 단계, 상기 제1 박막 트랜지스터와 전기적으로 연결되고 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치되는 제1 화소 전극, 및 상기 제2 박막 트랜지스터와 전기적으로 연결되고 상기 제2 데이터 라인을 기준으로 상기 제1 화소 전극과 반대 방향에 배치되는 제2 화소 전극을 형성하는 단계, 상기 제2 베이스 기판 상에 공통 전극을 형성하는 단계, 및 상기 제1 및 제2 화소 전극들과 상기 공통 전극 사이에 액정층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 화소 전극들을 형성하는 단계는 상기 제1 및 제2 데이터 라인들 및 상기 제1 및 제2 박막 트랜지스터들이 형성된 상기 제1 베이스 기판 상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 복수의 절개부를 갖는 상기 제1 화소 전극 및 복수의 절개부를 갖는 상기 제2 화소 전극을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 전극을 형성하는 단계는, 상기 제2 베이스 기판상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝 하여 상기 제1 화소 전극과 중첩하는 제1 절개선, 상기 제1 절개선과 교차하는 복수의 제1 절개부들, 상기 제2 화소 전극과 중첩하는 제2 절개선, 및 상기 제2 절개선과 교차하는 복수의 제2 절개부들을 포함하는 상기 공통 전극을 형성할 수 있다.
본 발명의 실시예들에 따르면, 표시 패널은 제1 화소 전극과 제2 화소 전극 사이에 배치되는 제2 데이터 라인을 포함하므로, 인접하는 화소의 제1 데이터 라인이 상기 제2 화소 전극에 인접하여 배치될 수 있다. 또한, 상기 표시 패널은 상기 제1 및 제2 화소 전극들 및 공통 전극이 복수의 절개부들 또는 절개선을 포함한다. 따라서, 상기 표시 패널의 개구율 및 투과율이 향상될 수 있다.
또한, 상기 표시 패널은 서로 다른 구동 전압을 인가 받는 제1 및 제2 화소 전극을 포함하므로, 상기 표시 패널의 표시 품질을 향상시킬 수 있다.
또한, 상기 표시 패널은 서로 다른 방향의 액정 디렉터들을 갖는 제1 내지 제4 도메인들을 포함하므로, 상기 표시 패널의 표시 품질을 향상시킬 수 있다.
또한, 상기 표시 패널의 제1 및 제2 화소 전극들은 복수의 모서리 절개부들을 포함하므로, 상기 표시 패널의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3 내지 7은 도 1의 표시 패널의 제조 방법을 나타내기 위한 평면도들이다.
도 8은 도 1의 표시 패널의 각각의 단위 도메인의 제1 내지 제4 도메인을 설명하기 위한 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다.
도 10는 본 발명의 다른 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다.
도 11는 본 발명의 다른 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 패널은 어레이 기판(100), 상기 어레이 기판(100)과 마주보는 대향 기판(200) 및 상기 어레이 기판(100) 및 상기 대향 기판(200) 사이에 배치된 액정층(300)을 포함한다.
상기 어레이 기판(100)은 제1 베이스 기판(110), 게이트 라인(GL), 스토리지 라인(STL), 제1 절연층(120), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제2 절연층(130), 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2), 평탄화 층(140), 제1 화소 전극(150) 및 제2 화소 전극(160)를 포함한다.
상기 제1 베이스 기판(110) 상에 상기 게이트 라인(GL)이 배치된다. 상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 제1 베이스 기판(110)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 제1 베이스 기판(110)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 라인(GL)은 제1 게이트 전극(GE1)와 전기적으로 연결된다. 예를 들면, 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)로부터 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 돌출되어 형성된다. 또한, 상기 게이트 라인(GL)은 제2 게이트 전극(GE2)과 전기적으로 연결된다. 예를 들면, 상기 제2 게이트 전극(GE2)은 상기 게이트 라인(GL)으로부터 상기 제2 방향으로 돌출되어 형성되고 상기 제1 게이트 전극(GE1)과 이격된다.
상기 스토리지 라인(STL)은 상기 제1 베이스 기판(110) 상에 상기 제1 방향(D1)으로 연장된다. 상기 스토리지 라인(STL)은 상기 게이트 라인(GE)과 이격되어 평행하게 배치된다. 제1 스토리지 전극(STE1) 및 제2 스토리지 전극(STE2)이 상기 스토리지 라인(STL)과 전기적으로 연결된다. 예를 들면, 상기 제1 스토리지 전극(STE1)은 상기 스토리지 라인(STL)에서부터 상기 제2 방향(D2)과 평행하게 돌출되어 형성될 수 있다. 상기 제2 스토리지 전극(STE2)은 상기 스토리지 라인(STL)에서부터 상기 제2 방향(D2)과 평행하게 돌출되고, 상기 제1 스토리지 전극(STE2)과 이격되어 형성될 수 있다.
상기 제1 절연층(120)이 상기 게이트 라인(GL) 및 상기 스토리지 라인(STL)이 배치된 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제1 절연층(120)은 실리콘 산화물, 금속 산화물 등을 포함할 수 있다.
제1 채널층(CH1)이 상기 제1 절연층(120) 상에 상기 제1 게이트 전극(GE1)과 중첩되게 배치된다. 제2 채널층(CH2)이 상기 제1 절연층(120) 상에 상기 제2 게이트 전극(GE2)과 중첩되게 배치된다. 상기 제1 및 제2 채널층(CH1, CH2)은 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 채널층(CH)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)이 상기 제1 및 제2 채널층들(CH1, CH2) 상에 배치된다. 상기 제1 데이터 라인(DL1)은 상기 제2 방향(D2)으로 연장된다. 상기 제1 데이터 라인(DL1)은 제1 소스 전극(SE1)과 전기적으로 연결된다. 제1 드레인 전극(DE1)은 상기 제1 소스 전극(SE1)과 이격되어, 상기 제1 채널층(CH1) 상에 배치된다. 상기 제1 드레인 전극(DE1)의 일부는 상기 제1 스토리지 전극(STE1)과 중첩할 수 있다.
상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인과 이격되어, 상기 제2 방향(D2)으로 연장된다. 상기 제2 데이터 라인(DL2)은 제2 소스 전극(SE2)와 전기적으로 연결된다. 제2 드레인 전극(DE2)은 상기 제2 소스 전극(SE2)과 이격되어, 상기 제2 채널층(CH2) 상에 배치된다. 상기 제2 드레인 전극(DE2)의 일부는 상기 제1 스토리지 전극(STE2)과 중첩할 수 있다.
상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 채널층(CH1)은 상기 제1 박막 트랜지스터(TFT1)를 구성한다.
상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 채널층(CH2)은 상기 제2 박막 트랜지스터(TFT2)를 구성한다.
상기 제2 데이터 라인(DL2)은 단위 화소를 2개 영역으로 나눌 수 있다. 즉, 상기 단위 화소의 제1 화소(PL1) 및 제2 화소(PL2) 사이에 상기 데이터 라인(DL2)이 배치될 수 있다. 예를 들면 상기 제1 화소(PL1)는 상기 제2 데이터 라인(DL2)의 일측에 인접하여 배치되고, 상기 제2 화소(PL2)는 상기 제2 데이터 라인(DL2)을 기준으로, 상기 제1 화소(PL1)과 반대 방향에 배치될 수 있다.
상기 제2 절연층(130)이 상기 제1 박막 트랜지스터(TFT1), 상기 제2 박막 트랜지스터(TFT2), 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)이 형성된 상기 제1 절연층 상에 배치된다. 상기 제2 절연층(130)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)등의 무기 물질로 형성될 수도 있고, 저유전율 유기 절연막으로 형성될 수도 있다. 또한, 무기 절연막과 유기 절연막의 이중막으로 형성될 수도 있다.
상기 제2 절연층(130)은 제1 드레인 전극(DE)을 노출하는 제1 콘택홀(H1) 및 제2 드레인 전극(DE)을 노출하는 제2 콘택홀(H2)을 갖는다.
상기 제1 화소 전극(150), 및 상기 제2 화소 전극(160)이 상기 제2 절연층(130) 상에 배치된다. 상기 제1 화소 전극(150)은 상기 제1 콘택홀(H1)을 통해 상기 제1 박막 트랜지스터(TFT1)와 전기적으로 연결된다. 상기 제2 화소 전극(160)은 상기 제2 콘택홀(H2)을 통해 상기 제2 박막 트랜지스터(TFT2)와 전기적으로 연결된다. 상기 제1 및 제2 화소 전극들(150, 160)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 전극(EL1)은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다.
상기 제1 화소 전극(150)은 평면상에서 볼 때, 상기 제2 데이터 라인(DL2)을 기준으로 일측에 형성된다. 상기 제2 화소 전극(150)은 상기 제2 데이터 라인(DL2)을 기준으로 상기 제1 화소 전극(150)과 반대 방향에 형성된다. 즉, 상기 제1 화소 전극(150)은 상기 제1 화소(PL1)에 대응하여 형성되고, 상기 제2 화소 전극(160)은 상기 제2 화소(PL2)에 대응하여 형성된다.
상기 제1 화소 전극(150)은 복수개의 절개부들(152)를 가질 수 있다. 상기 절개부(152)는 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 일정한 거리 이격되어 배열될 수 있다.
상기 제2 화소 전극(160)은 복수개의 절개부들(162)를 가질 수 있다. 상기 절개부(162)는 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 일정한 거리 이격되어 배열될 수 있다.
상기 제1 화소 전극(150)에는 상기 제1 박막 트랜지스터(TFT1)를 통하여 제1 전압이 인가될 수 있다. 상기 제2 화소 전극(160)에는 상기 제2 박막 트랜지스터(TFT2)를 통하여 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 제1 전압은 상기 제1 데이터 라인(DL1)에 인가되고, 상기 제2 전압은 상기 제2 데이터 라인(DL2)에 인가될 수 있다. 따라서, 상기 제1 화소(PL1)는 하이 픽셀(high pixel)로 구동되고, 상기 제2 화소(PL2)는 로우 픽셀(low pixel)로 구동될 수 있다.
상기 대향 기판(200)은 제2 베이스 기판(210), 블랙 매트릭스(BM), 컬러 필터(CF), 오버 코팅층(220) 및 공통 전극(250)을 포함한다.
상기 제2 베이스 기판(210) 상에 광을 차단하는 상기 블랙 매트릭스(BM)가 배치된다. 상기 제2 베이스 기판(210) 은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 제2 베이스 기판(210)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 블랙 매트릭스(BM)는 상기 제1 및 제2 데이터 라인(DL1, DL2), 상기 게이트 라인(GL), 상기 제1 및 제2 박막 트랜지스터(TFT1, TFT2), 상기 스토리지 라인(STL)과 중첩하여 배치된다.
상기 컬러 필터(CF)는 상기 블랙 매트릭스(BM)가 형성된 상기 제2 베이스 기판(210) 상에 배치된다. 상기 컬러 필터(CF)는 상기 액정층(300)을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러 필터(CF)는 적색 컬러 필터(red), 녹색 컬러 필터(green), 및 청색 컬러 필터(blue)일 수 있다. 상기 컬러 필터(CF)는 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러 필터(CF)는 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러 필터(CF)에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
상기 오버 코팅층(220)은 상기 컬러 필터(CF) 및 상기 블랙 매트릭스(BM) 상에 형성된다. 상기 오버 코팅층(220)은 상기 컬러 필터(CF)를 평탄화하면서, 상기 컬러 필터(CF)를 보호하는 역할과 절연하는 역할을 하며 아크릴계 에폭시 재료를 이용하여 형성될 수 있다.
상기 공통 전극(250)은 상기 오버 코팅층(220) 상에 배치된다. 상기 공통 전극(250)은 제1 절개선(254), 상기 제1 절개선(254)과 교차하는 복수의 제1 절개부들(252), 제2 절개선(256) 및 상기 제2 절개선(256)과 교차하는 복수의 제2 절개부들(258)을 포함한다. 상기 제1 절개선(254) 및 상기 제1 절개부들(252)은 상기 제1 화소(PL1)에 대응하여 형성되고, 상기 제2 절개선(256) 및 상기 제2 절개부들(258)은 상기 제2 화소(PL2)에 대응하여 형성될 수 있다. 상기 제1 절개선(254), 상기 제1 절개부들(252), 상기 제2 절개선(256) 및 상기 제2 절개부들(258)은 상기 제1 및 제2 화소 전극(150, 160)의 상기 절개부들(152)과 함께 상기 단위 화소를 복수개의 도메인들(도 8 참조)로 나눌 수 있다.
상기 액정층(300)은 상기 어레이 기판(100) 및 상기 대향 기판(200) 사이에 배치된다. 상기 액정층(300)은 광학적 이방성을 갖는 액정 분자들을 포함한다. 상기 액정 분자들은 전계에 의해 구동되어 상기 액정층(300)을 지나는 광을 투과시키거나 차단시켜 영상을 표시한다.
도 3 내지 도 7은 도 1의 표시 패널의 제조 방법을 나타내기 위한 평면도들이다.
도 3를 참조하면, 제1 베이스 기판(도 1 및 2의 110 참조) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 패턴을 형성한다. 상기 게이트 패턴은 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 스토리지 라인(STL), 제1 스토리지 전극(STE1), 및 제2 스토리지 전극(STE2)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 게이트 전극(GE1) 및 상기 제2 게이트 전극(GE2)과 전기적으로 연결된다. 예를 들면, 상기 제1 게이트 전극(GE1) 및 상기 제2 게이트 전극(GE2)은 상기 게이트 라인(GL)로부터 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 돌출되어 형성된다.
상기 스토리지 라인(STL)은 상기 제1 방향(D1)으로 연장된다. 상기 스토리지 라인(STL)은 상기 게이트 라인(GE)과 이격되어 평행하게 배치된다. 상기 제1 스토리지 전극(STE1) 및 상기 제2 스토리지 전극(STE2)이 상기 스토리지 라인(STL)과 전기적으로 연결된다. 예를 들면, 상기 제1 스토리지 전극(STE1) 및 상기 제2 스토리지 전극(STE2)은 상기 스토리지 라인(STL)에서부터 상기 제2 방향(D2)과 평행하게 돌출되어 형성될 수 있다.
상기 게이트 패턴이 형성된 상기 제1 베이스 기판 상에 제1 절연층(도 2의 120 참조)을 형성한다. 상기 제1 절연층은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다.
도 3 및 도 4을 참조하면, 상기 제1 절연층 상에 반도체 층 및 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 금속층을 패터닝 하여 제1 채널층(CH1), 제2 채널층(CH2) 및 데이터 패턴을 형성한다. 상기 데이터 패턴은 제1 데이터 라인(DL1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 데이터 라인(DL2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 예를 들면, 상기 반도체 층 및 상기 금속층을 동시에 패터닝 후, 패터닝된 상기 금속층의 일부를 제거하여 상기 제1 소스 전극(SE1) 및 상기 제1 소스 전극과 이격된 상기 제1 드레인 전극(DE1)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제2 소스 전극(SE2) 및 상기 제2 소스 전극과 이격된 상기 제2 드레인 전극(DE2)을 형성할 수 있다.
상기 제1 데이터 라인(DL1)은 상기 제2 방향(D2)으로 연장된다. 상기 제1 데이터 라인(DL1)은 제1 소스 전극(SE1)과 전기적으로 연결된다. 상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인과 이격되어, 상기 제2 방향(D2)으로 연장된다. 상기 제2 데이터 라인(DL2)은 제2 소스 전극(SE2)와 전기적으로 연결된다.
상기 제1 소스 및 드레인 전극들(SE1, DE1), 제1 채널층(CH1) 및 상기 제1 게이트 전극(GE1)은 제1 박막 트랜지스터를 구성한다.
상기 제2 소스 및 드레인 전극들(SE2, DE2), 제2 채널층(CH2) 및 상기 제2 게이트 전극(GE1)은 제2 박막 트랜지스터를 구성한다.
상기 데이터 패턴이 형성된 상기 제1 절연층 상에 제2 절연층(도 2의 130 참조)을 형성한다. 상기 제2 절연층은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다.
도 4 및 5를 참조하면, 제1 드레인 전극(DE1)을 노출하는 제1 콘택홀(H1)이 상기 제2 절연층을 통해 형성된다. 제2 드레인 전극(DE2)을 노출하는 제2 콘택홀(H2)이 상기 제2 절연층을 통해 형성된다.
상기 제1 및 제2 콘택홀(H1, H2)이 형성된 제 2 절연층 상에 제1 화소 전극(150) 및 제2 화소 전극(160)이 형성된다. 상기 제2 절연층 상에 투명 도전층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 투명 도전층을 패터닝 하여, 상기 제1 화소 전극(150) 및 상기 제1 화소 전극(150)과 이격된 제2 화소 전극(160)을 형성한다. 상기 제1 화소 전극(150)은 상기 제1 콘택홀(H1)을 통해 상기 제1 박막 트랜지스터(TFT1)와 전기적으로 연결된다. 상기 제2 화소 전극(160)은 상기 제2 콘택홀(H2)을 통해 상기 제2 박막 트랜지스터(TFT2)와 전기적으로 연결된다.
상기 제1 화소 전극(150)은 평면상에서 볼 때, 상기 제2 데이터 라인(DL2)을 기준으로 일측에 형성된다. 상기 제2 화소 전극(150)은 상기 제2 데이터 라인(DL2)을 기준으로 상기 제1 화소 전극(150)과 반대 방향에 형성된다.
상기 제1 화소 전극(150)은 복수개의 절개부(152)를 가질 수 있다. 상기 절개부(152)는 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 일정한 거리 이격되어 배열될 수 있다.
상기 제2 화소 전극(160)은 복수개의 절개부(162)를 가질 수 있다. 상기 절개부(162)는 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 일정한 거리 이격되어 배열될 수 있다.
도 5 및 도 6을 참조하면, 제2 베이스 기판(도 2의 210 참조) 상에 블랙 매트릭스(도 2의 BM 참조) 및 컬러 필터(도 2의 CF 참조)를 형성한다. 상기 블랙 매트릭스 및 상기 컬러 필터는 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다. 오버 코팅층(도 2의 220)을 상기 블랙 매트릭스 및 상기 컬러 필터 상에 형성한다.
상기 공통 전극(250)은 오버 코팅층 상에 형성된다. 상기 오버 코팅층 상에 투명 도전층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 투명 도전층을 패터닝 하여, 상기 공통 전극(250)을 형성할 수 있다.
상기 공통 전극(250)은 제1 절개선(254), 상기 제1 절개선(254)와 교차하는 복수의 제1 절개부들(252), 제2 절개선(256) 및 상기 제2 절개선(256)과 교차하는 복수의 제2 절개부들(258)을 포함한다. 상기 제1 절개선(254) 및 상기 제1 절개부들(252)은 상기 제1 화소(PL1)에 대응하여 형성되고, 상기 제2 절개선(256) 및 상기 제2 절개부들(258)은 상기 제2 화소(PL2)에 대응하여 형성될 수 있다.
도 7을 참조하면, 어레이 기판(도 2의 100) 및 대향 기판(도 2의 200) 사이에 광학적 이방성을 갖는 액정 분자들을 포함하는 액정층(300)을 형성한다.
상기 제1 화소 전극(150) 및 상기 공통 전극(250)의 상기 제1 절개선(254), 및 제1 절개부들(252)은 상기 제1 화소(PL1)에 대응되게 위치하며, 상기 제2 화소 전극(160) 및 상기 공통 전극(250)의 상기 제2 절개선(256), 및 제2 절개부들(258)은 상기 제2 화소(PL2)에 대응되게 위치된다.
도 8은 도 1의 표시 패널의 각각의 단위 도메인의 제1 내지 제4 도메인을 설명하기 위한 평면도이다.
도 1 및 도 8을 참조하면, 표시 패널의 단위 화소는 제1 화소(PL1) 및 제2 화소(PL2)을 포함한다. 상기 제1 화소(PL1) 및 상기 제2 화소(PL2)는 서로 다른 구동전압에 의해 구동될 수 있다. 상기 제1 화소(PL1)는 제1 화소 전극(150)의 복수의 절개부들(152)에 의해 복수의 단위 도메인들로 나뉘어 진다. 상기 단위 도메인은 제1 내지 제4 도메인들(DM1 내지 DM4)을 포함한다.
상기 제1 내지 제4 도메인들(DM1 내지 DM4)은 상기 단위 도메인 안에서, 공통 전극(250)의 제1 절개선(254) 및 제1 절개부(252)에 의해 나뉘어 진다. 상기 제1 내지 제4 도메인들(DM1 내지 DM4)에 대응하는 액정층의 액정 디렉터들은 서로 다른 방향을 갖는다. 예를 들면, 상기 제1 내지 제4 도메인들(DM1 내지 DM4) 각각의 액정 디렉터 방향은 도면에 표시된 바와 같이 상기 제1 도메인(DM1)으로부터 상기 제4 도메인(DM4)까지 반 시계방향으로 변화할 수 있다. 각각의 상기 제1 내지 제4 도메인들(DM1 내지 DM4)은 정사각형 또는 직사각형의 형태를 가질 수 있다.
유사하게 상기 제2 화소(PL2) 역시 제2 화소 전극(120)의 복수의 절개부들(162)에 의해 복수의 단위 도메인들로 나뉘어 진다. 상기 단위 도메인들은 전극(250)의 제2 절개선(256) 및 제2 절개부(258)에 의해 나뉘어 지는 제1 내지 제4 도메인들을 포함한다.
이에 따라, 상기 하나의 상기 단위 화소는 상기 제1 및 제2 화소들(PL1, PL2)을 포함하고, 각각의 상기 제1 및 제2 화소들(PL1, PL2)은 상기 복수의 단위 도메인들을 포함하고, 상기 단위 도메인은 서로 다른 방향의 액정 디렉터들을 갖는 제1 내지 제4 도메인들(DM1 내지 DM4)을 포함하므로, 상기 표시 패널의 시야각이 향상되어 표시 품질을 향상시킬 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다.
도 9를 참조하면, 표시 패널의 공통 전극(250)이 제3 절개선(255)을 더 포함하는 것을 제외하고, 도 1의 표시 패널과 실질적으로 동일하다. 따라서, 중복되는 설명은 간략히 하거나 생략한다.
도 9를 참조하면, 상기 표시 패널의 상기 공통 전극(250)은 제1 절개선(254), 상기 제1 절개선(254)와 교차하는 복수의 제1 절개부들(252), 제2 절개선(256) 및 상기 제2 절개선(256)과 교차하는 복수의 제2 절개부들(258)을 포함한다. 상기 제1 절개선(254) 및 상기 제1 절개부들(252)은 상기 제1 화소(PL1)에 대응하여 형성되고, 상기 제2 절개선(256) 및 상기 제2 절개부들(258)은 상기 제2 화소(PL2)에 대응하여 형성될 수 있다. 상기 공통 전극(250)은 상기 제1 화소(PL1) 및 상기 제2 화소(PL2) 사이에 형성되는 제3 절개선(255)를 더 포함한다. 따라서, 상기 제3 절개선(255)은 제2 데이터 라인(도 1의 DL2 참조)과 중첩한다.
본 실시예에서는 상기 표시 패널의 상기 공통 전극(250)이 상기 제1 절개선(254), 상기 복수의 제1 절개부들(252), 상기 제2 절개선(254), 상기 복수의 제2 절개부들(256) 및 상기 제3 절개선(255)를 포함하는 것으로 설명되었으나, 상기 공통 전극(250)은 상기 제1 화소(PL1) 및 상기 제2 화소(PL2)를 복수의 도메인들로 나누는 절개선들 또는 절개부들을 포함할 수 있다. 또한, 제1 화소 전극(도 1의 150 참조) 및 제2 화소 전극(도 2의 160 참조) 역시 상기 제1 화소(PL1) 및 상기 제2 화소(PL2)를 복수의 도메인들로 나누는 절개선들 또는 절개부들을 포함할 수 있다.
도 10는 본 발명의 다른 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다.
도 10을 참조하면, 표시 패널은 제1 화소(PL1) 및 제2 화소(PL2)의 면적 비를 제외하면, 도 1의 표시 패널과 실질적으로 동일하므로, 중복되는 설명은 생략하거나 간략히 한다.
상기 표시 패널은 제2 데이터 라인(도 1의 DL1 참조)에 의해 나뉘어 지는 상기 제1 화소(PL1) 및 상기 제2 화소(PL2)를 포함한다. 상기 제1 화소(PL1)에 대응하여 제1 화소 전극(150)이 형성되고, 상기 제2 화소(PL2)에 대응하여 제2 화소 전극(160)이 형성된다. 상기 제1 화소(PL1)의 면적과 상기 제2 화소(PL2)의 면적의 비율은 상기 제1 화소 전극(150) 및 상기 제2 화소 전극(160)에 인가되는 구동 전압에 따라 적절하게 조절될 수 있다. 상기 제2 데이터 라인의 위치에 따라, 상기 제1 화소(PL1)의 면적과 상기 제2 화소(PL2)의 면적의 비율이 결정될 수 있다. 즉, 상기 제2 데이터 라인이 상기 단위 화소의 정 중앙보다 상기 제1 데이터 라인 쪽으로 배치되면, 상기 제1 화소(PL1)의 면적이 상기 제2 화소(PL2)의 면적보다 작아질 수 있다. 예를 들면, 상기 제1 화소(PL1)의 면적과 상기 제2 화소(PL2)의 면적의 비율은 약 1:1.5 내지 1:2 일 수 있다.
상기 제1 화소 전극(150)에는 제1 데이터 라인(도 1의 DL1 참조)를 통해 제1 전압이 인가되고, 상기 제2 화소 전극(160)에는 상기 제2 데이터 라인을 통해 상기 제1 전압보다 낮은 제2 전압이 인가된다. 따라서, 상기 제1 화소(PL1)는 하이 픽셀(high pixel)로 구동되고, 상기 제2 화소(PL2)는 로우 픽셀(low pixel)로 구동된다. 따라서, 상기 제2 데이터 라인의 위치에 따라, 상기 하이 픽셀과 로우 픽셀의 면적 비율이 결정될 수 있다.
도 11는 본 발명의 다른 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다.
도 11을 참조하면, 표시 패널은 제1 및 제2 박막 트랜지스터들(TFT1, TFT2)의 위치 및 제1 화소 전극들의 제1 부분 및 제2 부분(150a, 150b)을 제외하면 도 1의 표시 패널과 실질적으로 동일하므로, 중복되는 설명은 생략하거나 간략히 한다.
상기 표시 패널은 게이트 라인 및 제1 데이터 라인과 연결되는 제1 박막 트랜지스터(TFT1), 상기 게이트 라인 및 제2 데이터 라인과 연결되는 제2 트랜지스터(TFT2), 제1 화소 전극, 제2 화소 전극(160) 및 공통 전극(도 1의 250 참조)을 포함한다. 상기 제1 화소 전극은 제1 부분(150a) 및 제2 부분(150b)을 포함한다. 상기 제1 화소 전극 및 상기 제2 화소 전극(160) 사이에 상기 제2 데이터 라인이 배치된다. 따라서, 상기 제1 화소 전극 및 상기 제2 화소 전극(160)은 상기 제2 데이터 라인에 의해 나뉘어 진다.
상기 제1 화소 전극의 상기 제1 부분(150a)은 상기 제1 박막 트랜지스터(TFT1)에 인접하여 배치된다. 상기 제2 부분(150b)은 상기 제1 박막 트랜지스터(TFT1)를 기준으로 상기 제1 부분(150a)과 반대 방향에 배치된다. 상기 제1 및 제2 부분(150a, 150b)은 전기적으로 연결된다. 상기 제1 부분(150a)은 복수의 절개부들(152a)을 포함한다. 상기 제2 부분(150b)은 복수의 절개부들(152b)을 포함한다.
상기 공통 전극은 상기 제1 화소 전극의 상기 제1 부분(150a)에 대응하는 제1 절개선(254a) 및 상기 제1 절개선(254a)과 교차하는 복수의 제1 절개부들(252a)을 포함한다. 또한, 상기 공통 전극은 상기 제2 부분(150b) 에 대응하는 제1 절개선(254b), 상기 제1 절개선(254b) 과 교차하는 복수의 제1 절개부들(252b), 제2 절개선(256a) 및 상기 제2 절개선(256a)과 교차하는 복수의 제2 절개부들(258a)을 포함한다.
본 실시예에서 상기 표시 패널은 제1 부분(150a) 및 제2 부분(150b)을 포함하는 제1 화소 전극 및 제2 화소 전극(160)를 포함하는 것으로 설명하였으나, 상기 표시 패널은 상기 제2 데이터 라인을 중심으로 제1 및 제2 화소들(도 1의 PL1, PL2 참조)로 나뉘어 지고, 상기 각각의 제1 및 제2 화소들은 제1 화소 전극의 절개부들, 제2 화소 전극의 절개부들 및 공통 전극의 절개선 및 절개부들에 의해 다양한 형상의 복수의 도메인으로 분할 될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 표시 패널의 단위 화소를 나타낸 평면도이다.
도 12를 참조하면, 표시 패널은 제1 및 제2 화소 전극들의 모서리 개구부들(151, 161)를 제외하면 도 1의 표시 패널과 실질적으로 동일하므로, 중복되는 설명은 생략하거나 간략히 한다.
상기 표시 패널의 상기 단위 화소는 제2 데이터 라인(도 1의 DL2 참조)에 의해 나뉘어 지는 제1 화소(PL1) 및 제2 화소(PL2)를 포함한다. 상기 표시 패널은 상기 제1 화소(PL1)에 대응되어 형성되는 제1 화소 전극(150) 및 상기 제2 화소(PL2)에 대응되어 배치되는 제2 화소 전극(160)을 포함한다.
상기 제1 화소 전극(150)은 복수의 모서리 절개부들(151)을 더 포함한다. 상기 모서리 절개부들(151)은 각각의 도메인들(도 8 참조)에 대응하여 형성될 수 있다. 상기 각각의 모서리 절개부(151)는 단위 도메인(도 8 참조)의 외곽에 대응하여 L 자 형상을 가질 수 있다. 상기 모서리 절개부들(151)은 상기 단위 도메인의 외곽에 대응하는 액정 분자들의 불규칙한 배열을 방지하여 투과율을 향상시킬 수 있다.
본 발명의 실시예들에 따르면, 표시 패널은 제1 화소 전극과 제2 화소 전극 사이에 배치되는 제2 데이터 라인을 포함하므로, 인접하는 화소의 제1 데이터 라인이 상기 제2 화소 전극에 인접하여 배치될 수 있다. 또한, 상기 표시 패널은 상기 제1 및 제2 화소 전극들 및 공통 전극이 복수의 절개부들 또는 절개선을 포함한다. 따라서, 상기 표시 패널의 개구율 및 투과율이 향상될 수 있다.
또한, 상기 표시 패널은 서로 다른 구동 전압을 인가 받는 제1 및 제2 화소 전극을 포함하므로, 상기 표시 패널의 표시 품질을 향상시킬 수 있다.
또한, 상기 표시 패널은 서로 다른 방향의 액정 디렉터들을 갖는 제1 내지 제4 도메인들을 포함하므로, 상기 표시 패널의 표시 품질을 향상시킬 수 있다.
또한, 상기 표시 패널의 제1 및 제2 화소 전극들은 복수의 모서리 절개부들을 포함하므로, 상기 표시 패널의 표시 품질을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
150: 제1 화소 전극 160: 제2 화소 전극
250: 공통 전극 GL: 게이트 라인
DL1: 제1 데이터 라인 DL2: 제2 데이터 라인
STL: 스토리지 라인 TFT1: 제1 박막 트랜지스터
TFT2: 제2 박막 트랜지스터 PL1: 제1 화소
PL2: 제2 화소

Claims (20)

  1. 게이트 라인;
    상기 게이트 라인과 교차하고 제1 전압을 인가받는 제1 데이터 라인;
    상기 제1 데이터 라인과 평행하고, 상기 제1 데이터 라인과 이격되고, 상기 제1 전압과 다른 제2 전압을 인가받는 제2 데이터 라인;
    상기 제1 데이터 라인과 전기적으로 연결되는 제1 박막 트랜지스터;
    상기 제2 데이터 라인과 전기적으로 연결되는 제2 박막 트랜지스터;
    상기 제1 박막 트랜지스터와 전기적으로 연결되고, 상기 제1 데이터 라인과상기 제2 데이터 라인 사이에 배치되는 제1 화소 전극; 및
    상기 제2 박막 트랜지스터와 전기적으로 연결되고, 상기 제2 데이터 라인을 기준으로 상기 제1 화소 전극의 반대 방향에 배치되는 제2 화소 전극을 포함하는 표시 패널.
  2. 제1항에 있어서,
    상기 제1 화소 전극은 상기 제2 데이터 라인이 연장된 방향으로 배열되는 복수개의 절개부들을 포함하고,
    상기 제2 화소 전극은 상기 제2 데이터 라인이 연장된 방향으로 배열되는 복수개의 절개부들을 포함하는 것을 특징으로 하는 표시 패널.
  3. 제2항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩하는 공통 전극을 더 포함하고,
    상기 공통 전극은 상기 제1 화소 전극에 대응하고 상기 제2 데이터 라인이 연장된 방향으로 배열되는 제1 절개선, 및 상기 제2 화소 전극에 대응하고 제2 데이터 라인이 연장된 방향으로 배열되는 제2 절개선을 포함하는 것을 특징으로 하는 표시 패널.
  4. 제3항에 있어서,
    상기 공통 전극은 상기 제1 화소 전극의 상기 절개부들 사이에 배치되는 복수개의 제1 절개부들, 및 상기 제2 화소 전극의 상기 절개부들 사이에 배치되는 복수개의 제2 절개부들을 더 포함하는 것을 특징으로 하는 표시 패널.
  5. 제4항에 있어서,
    상기 공통 전극은 상기 제2 데이터 라인과 중첩하는 제3 절개선을 더 포함하는 것을 특징으로 하는 표시 패널.
  6. 제4항에 있어서,
    상기 제1 화소 전극이 형성된 영역은 제1 화소를 이루고, 상기 제2 화소 전극이 형성된 영역은 제2 화소를 이루며,
    상기 제1 화소는 상기 제1 화소의 상기 절개부들, 및 상기 공통 전극의 상기 제1 절개선 및 상기 제1 절개부들에 의해 나뉘어 지는 복수개의 도메인들을 포함하고,
    상기 제2 화소는 상기 제2 화소의 상기 절개부들, 및 상기 공통 전극의 상기 제2 절개선 및 상기 제2 절개부들에 의해 나뉘어 지는 복수개의 도메인들을 포함하는 것을 특징으로 하는 표시 패널.
  7. 제6항에 있어서,
    상기 제1 화소는 상기 제1 화소 전극의 상기 절개부들에 의해 복수의 단위 도메인들로 나뉘어 지고,
    상기 제2 화소는 상기 제2 화소 전극의 상기 절개부들에 의해 복수의 단위 도메인들로 나뉘어 지는 것을 특징으로 하는 표시 패널.
  8. 제7항에 있어서,
    상기 제1 및 제2 화소 전극과 상기 공통 전극 사이에 배치되고, 액정 분자들을 포함하는 액정층을 더 포함하고,
    상기 제1 화소의 상기 단위 도메인은 상기 공통 전극의 상기 제1 절개선 및 상기 제1 절개부에 의해 제1 내지 제4 도메인으로 나뉘어 지고,
    상기 제2 화소의 상기 단위 도메인은 상기 공통 전극의 상기 제2 절개선 및 상기 제2 절개부에 의해 제1 내지 제4 도메인으로 나뉘어 지고,
    상기 각각의 제1 내지 제4 도메인들은 상기 액정 분자들이 서로 다른 방향으로 배향되어, 서로 다른 액정 디렉터 방향을 갖는 것을 특징으로 하는 표시 패널.
  9. 제8항에 있어서,
    상기 제1 내지 제4 도메인들의 상기 액정 디렉터 방향은 반시계 방향으로 차례대로 변화하는 것을 특징으로 하는 표시 패널.
  10. 제8항에 있어서,
    상기 각각의 제1 내지 제4 도메인들은 정사각형인 것을 특징으로 하는 표시 패널.
  11. 제6항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극은 상기 각각의 도메인에 대응하여 각각 배치되는 복수개의 모서리 절개부를 더 포함하는 것을 특징으로 하는 표시 패널.
  12. 제4항에 있어서,
    상기 제2 데이터 라인은 단위 화소의 중심에서 상기 제1 데이터 라인 방향으로 떨어져 위치하여, 상기 제1 화소 전극의 면적과 상기 제2 화소 전극의 면적이 서로 다른 것을 특징으로 하는 표시 패널.
  13. 제12항에 있어서,
    상기 제1 화소 전극의 상기 면적과 상기 제2 화소 전극의 상기 면적은 1: 1.5 내지 2 인 것을 특징으로 하는 표시 패널.
  14. 제4항에 있어서,
    상기 제1 화소 전극은 상기 제1 박막 트랜지스터에 인접하여 배치되는 제1 부분 및 상기 제1 박막 트랜지스터를 기준으로 상기 제1 부분의 반대 방향에 배치되는 제2 부분을 포함하고,
    상기 제1 화소 전극의 상기 제1 부분과 상기 제2 부분은 전기적으로 연결되는 것을 특징으로 하는 표시 패널.
  15. 제4항에 있어서, 상기 공통 전극의 상기 제1 절개선과 상기 제1 절개부는 십자(+)형태를 이루는 것을 특징으로 하는 표시 장치.
  16. 제1항에 있어서, 상기 제1 전압은 상기 제2 전압보다 작은 것을 특징으로 하는 표시 패널.
  17. 제1항에 있어서, 상기 제2 화소 전극은 인접하는 단위 화소의 제1 게이트 전극과 인접하게 배치되는 것을 특징으로 하는 표시 패널.
  18. 제1 베이스 기판 상에 제1 데이터 라인, 및 상기 제1 데이터 라인과 평행하고, 상기 제1 데이터 라인과 이격된 제2 데이터 라인을 형성하는 단계;
    상기 제1 데이터 라인과 전기적으로 연결된 제1 박막 트랜지스터 및 상기 제2 데이터 라인과 전기적으로 연결된 제2 박막 트랜지스터를 형성하는 단계;
    상기 제1 박막 트랜지스터와 전기적으로 연결되고 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치되는 제1 화소 전극, 및 상기 제2 박막 트랜지스터와 전기적으로 연결되고 상기 제2 데이터 라인을 기준으로 상기 제1 화소 전극과 반대 방향에 배치되는 제2 화소 전극을 형성하는 단계;
    상기 제2 베이스 기판 상에 공통 전극을 형성하는 단계; 및
    상기 제1 및 제2 화소 전극들과 상기 공통 전극 사이에 액정층을 형성하는 단계를 포함하는 표시 패널의 제조 방법.
  19. 제 18항에 있어서,
    상기 제1 및 제2 화소 전극들을 형성하는 단계는,
    상기 제1 및 제2 데이터 라인들 및 상기 제1 및 제2 박막 트랜지스터들이 형성된 상기 제1 베이스 기판 상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 복수의 절개부를 갖는 상기 제1 화소 전극 및 복수의 절개부를 갖는 상기 제2 화소 전극을 형성하는 것을 특징으로 하는 표시 패널의 제조 방법.
  20. 제 18항에 있어서,
    상기 공통 전극을 형성하는 단계는,
    상기 제2 베이스 기판상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝 하여 상기 제1 화소 전극과 중첩하는 제1 절개선, 상기 제1 절개선과 교차하는 복수의 제1 절개부들, 상기 제2 화소 전극과 중첩하는 제2 절개선, 및 상기 제2 절개선과 교차하는 복수의 제2 절개부들을 포함하는 상기 공통 전극을 형성하는 것을 특징으로 하는 표시 패널의 제조 방법.
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