KR20150009671A

KR20150009671A - Printed circuit board substrate having metal post and the method of manufacturing the same

Info

Publication number: KR20150009671A
Application number: KR20130083845A
Authority: KR
Inventors: 임윤호; 이종태
Original assignee: 주식회사 심텍
Priority date: 2013-07-16
Filing date: 2013-07-16
Publication date: 2015-01-27
Also published as: KR101501902B1

Abstract

A printed circuit board substrate having a metal post according to the present application includes a step of preparing a stack substrate which has a circuit line layer formed on an outer surface; a step of forming a register pattern to partly expose the surface of the circuit line layer on the stack substrate; a step of forming a metal layer for a post on the front surface of the stack substrate including the circuit line layer and the register pattern; a step of forming a mask pattern to selectively block the metal layer for a post in a region for forming a post; a step of forming a metal post by etching an exposed part of the metal post for a post by using the mask pattern as an etch mask; and a step of forming a solder mask pattern to cover part of the sidewall of the metal post and the circuit line layer.

Description

Technical Field [0001] The present invention relates to a printed circuit board having a metal post and a method of manufacturing the same,

본 출원은 인쇄회로기판에 관한 것으로서, 보다 상세하게는 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a printed circuit board, and more particularly, to a printed circuit board having a metal post and a method of manufacturing the same.

전자 기기들에 요구되는 전자 소자는 다양한 능동 및 수동 회로 요소들을 포함하고 있으며, 이러한 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리기도 하는 반도체 기판에 집적될 수 있다. 집적회로의 전자 소자들은 인쇄회로기판(PCB)과 같이 회로 배선을 포함하는 패키지(package) 기판에 실장된 전자 패키지 형태로 제공될 수 있다. 이러한 전자 패키지는 전자 기기의 메인 보드에 장착되어 컴퓨터나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 시스템을 구성하는 데 이용될 수 있다. Electronic devices required for electronic devices include a variety of active and passive circuit elements, which may be integrated into a semiconductor substrate, also referred to as a semiconductor chip or die. Electronic components of the integrated circuit may be provided in the form of an electronic package mounted on a package substrate including circuit wiring such as a printed circuit board (PCB). Such an electronic package may be mounted on a main board of an electronic device and used to configure an electronic system such as a computer, a mobile device, or a data storage.

반도체 칩을 패키지 기판에 실장시켜 전기적으로 연결시킬 때, 또는 반도체 칩과 반도체 칩을 상호 전기적으로 연결시킬 때, 연결 부재를 이용한 연결 구조가 전자 소자의 패키지에 많이 적용되고 있다. 예컨대, 플립 칩(flip chip) 패키지는 다양한 형태의 반도체 칩의 적층 구조를 구현하는 데 유리하고, 또한, 입/출력(I/O) 단자의 수를 많이 확보하기 위해서, 복수 개의 연결 부재들을 채용하고 있다. 이러한 연결 부재를 형성하는 방법 가운데, 솔더-온-패드(SOP, Solder-On-Pad)법이 있다. 솔더-온-패드법은 솔더 마스크 패턴에 의해 노출되는 인쇄회로기판 상면의 접속 패드 상에 금속성 페이스트로 인쇄하거나 볼 형태의 솔더를 실장한 후에, 리플로우(reflow)하여 표면장력효과에 의해 구 형태의 솔더볼을 형성한다. 그러나 반도체의 집적도가 높아짐에 따라 반도체 소자의 크기가 작아지면서, SOP법으로 미세 피치(Fine pitch)를 가지는 연결 부재를 구현하는데 한계가 발생하는 문제가 있다.BACKGROUND ART [0002] When a semiconductor chip is mounted on a package substrate and electrically connected, or when a semiconductor chip and a semiconductor chip are electrically connected to each other, a connection structure using a connecting member is widely applied to an electronic device package. For example, a flip chip package is advantageous for realizing a stacked structure of various types of semiconductor chips and also employs a plurality of connecting members in order to secure a large number of input / output (I / O) . Among these methods for forming the connecting member, there is a solder-on-pad (SOP) method. The solder-on-pad method is a method in which a solder mask pattern is printed on a connection pad on a top surface of a printed circuit board exposed by a solder mask pattern or printed with a metallic paste or solder in the form of a ball and then reflowed, Of solder balls. However, as the degree of integration of semiconductors increases, the size of semiconductor devices becomes smaller, and there is a problem that a connection member having a fine pitch is generated by the SOP method.

또한, 연결 부재로 금속 포스트를 도입하는 방법이 있다. 금속 포스트를 연결 부재로 도입하기 위해서는 금속 포스트를 미세 피치를 가지게 형성하고, 또한, 정확한 위치에 배치하는 것이 중요한다. 이에 따라 금속 포스트의 크기를 미세하게 형성하면서 정확한 위치에 정렬(align)시키는 것이 전체 반도체 패키지의 전기적 신뢰성을 향상시키는 조건으로 작용되고 있다. 금속 포스트가 정상적으로 형성되지 못하고 높이 편차가 발생하거나 균일하지 못한 도금에 의해 찌그러진 형태로 금속 포스트가 형성되면 다른 기능을 수행하는 패키지와의 전기적인 연결이 정확하게 이루어지지 않아 반도체 패키지의 신뢰성을 저하시키게 된다.
There is also a method of introducing a metal post into the connecting member. In order to introduce the metal posts into the connecting member, it is important to form the metal posts with a fine pitch and also to arrange them at the correct positions. Accordingly, aligning the metal post with a precise position while finely forming the size of the metal post is a condition for improving the electrical reliability of the entire semiconductor package. If metal posts are not formed properly and a height deviation occurs or a metal post is formed in a distorted shape due to uneven plating, electrical connection with a package performing other functions is not accurately performed, thereby reducing the reliability of the semiconductor package .

본 출원이 이루고자 하는 기술적 과제는, 높이 편차가 없이 균일한 높이를 가지는 금속 포스트를 구현할 수 있는 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법을 제공하는 데 있다. SUMMARY OF THE INVENTION The present invention provides a printed circuit board having a metal post capable of realizing a metal post having a uniform height without a height deviation, and a method of manufacturing the same.

본 출원이 이루고자 하는 다른 기술적 과제는, 금속 포스트가 정확한 위치에 형성될 수 있는 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a printed circuit board having a metal post in which a metal post can be formed at an accurate position and a method of manufacturing the same.

본 출원의 실시예에 따른 금속 포스트를 구비한 인쇄회로기판의 제조 방법은, 외측 표면에 회로배선층이 형성된 적층 기판을 준비하는 단계; 상기 적층 기판 상에 상기 회로배선층의 표면 일부를 노출시키는 레지스트 패턴을 형성하는 단계; 상기 회로배선층 및 레지스트 패턴을 포함하는 상기 적층 기판 전면에 포스트용 금속층을 형성하는 단계; 포스트가 형성될 영역의 상기 포스트용 금속층을 선택적으로 차단하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 포스트용 금속층의 노출 부분을 식각하여 금속 포스트를 형성하는 단계; 및 상기 회로배선층 및 상기 금속 포스트의 측벽 일부를 덮는 솔더 마스크 패턴을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a printed circuit board having a metal post, the method including: preparing a laminated board having a circuit wiring layer formed on an outer surface thereof; Forming a resist pattern for exposing a part of the surface of the circuit wiring layer on the laminated substrate; Forming a post metal layer on the entire surface of the multilayer substrate including the circuit interconnection layer and the resist pattern; Forming a mask pattern for selectively blocking the metal layer for post of the region in which the posts are to be formed; Forming a metal post by etching the exposed portion of the metal layer for post with the mask pattern using an etching mask; And forming a solder mask pattern covering the circuit wiring layer and a part of a side wall of the metal post.

상기 적층 기판을 준비하는 단계는, 제1 코어 양면에 제1 도전층 및 제2 도전층이 접합된 베이스 기판을 형성하는 단계; 상기 제1 도전층 및 제2 도전층을 패터닝하여 상기 제1 코어의 표면 일부를 노출시키는 제1 내층 회로배선층 및 제2 내층 회로배선층을 형성하는 단계; 제2 코어의 일면에 제2 금속 박막이 접합된 제1 층간 기판을 상기 베이스 기판의 제1 코어의 일면에 배치하고, 제3 코어의 일면에 제3 금속 박막이 접합된 제2 층간 기판을 상기 베이스 기판의 제1 코어의 나머지 타면에 배치하는 단계; 상기 베이스 기판과 상기 제1 및 제2 층간 기판을 압착하여 적층 기판을 형성하는 단계; 상기 적층 기판을 가공하여 상기 적층 기판의 상면으로부터 하면을 관통하는 관통홀을 형성하는 단계; 상기 관통홀 노출면에 금속막으로 이루어진 비아 패턴을 형성하는 단계; 및 상기 제1 금속 박막 및 제2 금속 박막을 패터닝하여 상기 적층 기판의 외측 표면에 제1 외층 회로배선층 및 제2 외층 회로배선층을 형성하는 단계를 포함한다.The step of preparing the laminated substrate includes: forming a base substrate to which a first conductive layer and a second conductive layer are bonded to both surfaces of a first core; Forming a first inner-layer circuit interconnection layer and a second inner-layer circuit interconnection layer by patterning the first conductive layer and the second conductive layer to expose a part of the surface of the first core; A first interlayer substrate bonded to one surface of a second core is disposed on one surface of a first core of the base substrate and a second interlayer substrate bonded with a third metal thin film on one surface of the third core, Placing on the other surface of the first core of the base substrate; Pressing the base substrate and the first and second interlayer substrates to form a laminate substrate; Forming a through hole through the lower surface from the upper surface of the laminated substrate by processing the laminated substrate; Forming a via pattern made of a metal film on the through-hole exposed surface; And patterning the first metal thin film and the second metal thin film to form a first outer layer circuit wiring layer and a second outer layer circuit wiring layer on the outer surface of the laminated substrate.

상기 관통홀을 형성하는 단계는, 기계적 드릴링법 또는 레이저 가공법에 의해 수행될 수 있다.The step of forming the through holes may be performed by a mechanical drilling method or a laser processing method.

상기 비아 패턴은 상기 관통홀의 내부와 상기 관통홀과 인접한 상기 제1 외층 회로배선층 및 제2 외층 회로배선층의 측면에 형성한다.The via pattern is formed in the inside of the through hole and on the side surfaces of the first outer layer circuit wiring layer and the second outer layer circuit wiring layer adjacent to the through hole.

상기 레지스트 패턴은 드라이 필름 레지스트(DFR)를 포함하는 광감응성 필름 또는 유동성을 가지는 감광응성 레지스트로 형성한다.The resist pattern is formed of a photosensitive film containing dry film resist (DFR) or a photosensitive resist having fluidity.

상기 포스트용 금속층을 형성하는 단계는, 상기 레지스트 패턴을 형성하는 단계 이후에, 상기 레지스트 패턴 상부 및 상기 회로배선층의 노출 표면상에 시드 금속층을 형성하는 단계; 및 상기 시드 금속층을 포함하는 상기 레지스트 패턴 전면을 균일한 두께로 덮는 금속층을 형성하여 상기 시드 금속층 및 상기 금속층으로 이루어진 포스트용 금속층을 형성하는 단계를 포함한다.Forming the post metal layer includes forming a seed metal layer on the resist pattern upper surface and the exposed surface of the circuit wiring layer after the step of forming the resist pattern; And forming a metal layer covering the entire surface of the resist pattern including the seed metal layer with a uniform thickness to form a metal layer for the post made of the seed metal layer and the metal layer.

상기 시드 금속층 또는 금속층은 구리(Cu)를 포함한다.The seed metal layer or the metal layer includes copper (Cu).

상기 시드 금속층은 화학 도금법으로 형성하고 상기 금속층은 전기 도금법으로 형성할 수 있다.The seed metal layer may be formed by a chemical plating method, and the metal layer may be formed by an electroplating method.

상기 솔더 마스크 패턴을 형성하는 단계는, 상기 금속 포스트의 노출면 및 상기 회로배선층이 형성된 적층 기판 상에 솔더 마스크층을 형성하는 단계; 및 상기 금속 포스트의 상부면 및 측벽의 솔더 마스크층을 제거하는 디스미어(de-smear) 공정을 수행하는 단계를 포함하고, 상기 디스미어 공정은 플라즈마를 이용한 건식방법을 이용하거나 현상액 또는 식각용액을 이용한 습식방법을 이용하여 수행한다.The forming of the solder mask pattern may include forming a solder mask layer on the exposed surface of the metal post and the laminated substrate on which the circuit wiring layer is formed; And performing a de-smear process of removing the solder mask layer on the upper surface and the sidewalls of the metal posts, wherein the desmear process is performed using a dry process using a plasma, a developer or an etching solution Is carried out using a wet method.

상기 솔더 마스크 패턴은 상기 금속 포스트와 접촉하지 않은 회로배선층의 노출면을 덮으면서 상기 금속 포스트를 고정시키는 기능을 한다.The solder mask pattern functions to fix the metal posts while covering the exposed surfaces of the circuit wiring layers not in contact with the metal posts.

본 출원의 다른 실시예에 따른 금속 포스트를 구비한 인쇄회로기판의 제조 방법은, 외측 표면에 회로배선층이 형성된 적층 기판을 준비하는 단계; 상기 회로배선층의 표면 일부를 노출시키는 솔더 마스크 패턴을 형성하는 단계; 상기 회로배선층 및 솔더 마스크 패턴을 포함하는 상기 적층 기판 전면에 포스트용 금속층을 형성하는 단계; 금속 포스트가 형성될 영역의 상기 포스트용 금속층을 선택적으로 차단하는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각마스크로 포스트용 금속층의 노출 부분을 식각하여 금속 포스트를 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a printed circuit board having a metal post, the method including: preparing a laminated substrate having a circuit wiring layer formed on an outer surface thereof; Forming a solder mask pattern exposing a part of the surface of the circuit wiring layer; Forming a post metal layer on the entire surface of the multilayer substrate including the circuit wiring layer and the solder mask pattern; Forming a mask pattern for selectively shielding the post metal layer in the region where the metal posts are to be formed; And forming a metal post by etching the exposed portion of the metal layer for post with the mask pattern using an etching mask.

본 출원의 실시예에 따른 금속 포스트를 구비한 인쇄회로기판은, 외측 표면에 회로배선층이 형성된 적층 기판; 상기 적층 기판 내부에 형성된 관통홀; 상기 관통홀 노출면 및 상기 회로배선층의 측벽에 형성된 비아 패턴; 상기 회로배선층과 바닥부가 접촉하면서 전기적으로 연결되는 복수 개의 금속 포스트들; 상기 금속 포스트들과 접촉하지 않은 회로배선층의 노출면을 덮으면서 상기 금속 포스트들을 상기 적층 기판 상에 고정시키는 솔더 마스크 패턴을 포함한다.A printed circuit board having a metal post according to an embodiment of the present application includes: a laminated substrate having a circuit wiring layer formed on an outer surface thereof; A through hole formed in the laminated substrate; A via pattern formed on the through-hole exposed surface and the side wall of the circuit wiring layer; A plurality of metal posts electrically connected to the circuit wiring layer and the bottom portion; And a solder mask pattern for covering the exposed surfaces of the circuit wiring layer not in contact with the metal posts while fixing the metal posts on the laminated substrate.

상기 적층 기판은 내층 회로배선층을 구비하는 복수의 기판들을 포함한다.The laminated substrate includes a plurality of substrates including an inner-layer circuit wiring layer.

상기 금속 포스트들은 구리(Cu)를 포함하여 이루어진다.The metal posts include copper (Cu).

상기 금속 포스트들은 균일한 높이를 가지게 형성된다.
The metal posts are formed to have a uniform height.

본 출원에 따르면, 균일한 두께를 가지는 금속층을 형성하고 금속층 상에 마스크 패턴을 이용한 식각 공정을 이용하여 금속 포스트를 형성한다. 이에 따라 금속 포스트들 사이의 높이 편차를 감소시킬 수 있다. 또한, 균일한 높이를 가지는 금속 포스트를 형성함으로써 다른 패키지와의 조립시 연결 불량이 발생하지 않는 효과가 있다. According to the present application, a metal layer having a uniform thickness is formed and a metal post is formed on the metal layer using an etching process using a mask pattern. Thereby making it possible to reduce the height deviation between the metal posts. In addition, since the metal posts having a uniform height are formed, there is an effect that connection failure does not occur during assembly with other packages.

본 출원에 따르면, 마스크 패턴을 이용한 식각 방법으로 금속 포스트를 형성함으로써 미세한 피치를 가지면서 균일한 크기의 금속 포스트를 형성할 수 있어 금속 포스트 형상에 대한 불량을 방지할 수 있다. According to the present invention, a metal post having a uniform size can be formed with a fine pitch by forming a metal post by an etching method using a mask pattern, thereby preventing defects in the shape of the metal post.

또한, 마스크 패턴을 이용하여 금속 포스트가 형성될 영역을 미리 지정한 다음 금속 포스트를 형성함으로써 금속 포스트가 형성되는 위치를 타겟 지점에 정확하게 정렬시킬 수 있다.
Further, by using the mask pattern to specify the region where the metal posts are to be formed, and then forming the metal posts, the position at which the metal posts are formed can be accurately aligned with the target point.

도 1 내지 도 13은 본 출원의 일 실시예에 따른 금속 포스트를 구비한 인쇄회로기판의 제조 방법을 설명하기 위해 나타내보인 도면들이다.
도 14 내지 도 17은 본 출원의 다른 실시예에 따른 금속 포스트를 구비한 인쇄회로기판의 제조 방법을 설명하기 위해 나타내보인 도면들이다.
도 18은 일반적인 금속 포스트 형성시 발생된 문제점을 설명하기 위해 나타내보인 도면이다. FIGS. 1 to 13 are views illustrating a method of manufacturing a printed circuit board having a metal post according to an embodiment of the present invention.
FIGS. 14 to 17 are views illustrating a method of manufacturing a printed circuit board having a metal post according to another embodiment of the present application.
FIG. 18 is a view for explaining a problem occurred in forming a general metal post. FIG.

이하, 첨부한 도면을 참조하여 본 개시의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present disclosure, examples of which are illustrated in the accompanying drawings. However, the present disclosure may be embodied in many different forms and is not limited to the embodiments described herein. In the drawings, the width, thickness, and the like of the components are enlarged in order to clearly illustrate the components of each device. It is to be understood that when an element is described as being located on another element, it is meant that the element is directly on top of the other element or that additional elements can be interposed between the elements .

복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. Like numbers refer to like elements throughout the several views. It is to be understood that the singular forms "a", "an", and "the" include plural referents unless the context clearly dictates otherwise, and the terms "comprise" Or combinations thereof, and does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 경우에 따라 반대의 순서대로 수행되는 경우를 배제하지 않는다. Further, in carrying out the method or the manufacturing method, the respective steps of the method may take place differently from the stated order unless clearly specified in the context. That is, each process may occur in the same order as described, may be performed substantially concurrently, and may not be excluded in some cases in the reverse order.

도 1 내지 도 13은 본 출원의 일 실시예에 따른 인쇄회로기판의 제조 방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 18은 일반적인 금속 포스트 형성시 발생된 문제점을 설명하기 위해 나타내보인 도면이다. 1 to 13 are views illustrating a method of manufacturing a printed circuit board according to an embodiment of the present application. And FIG. 18 is a view for explaining a problem occurred in forming a general metal post.

도 1을 참조하면, 베이스 기판(100)을 형성한다. 베이스 기판(100)은, 제1 코어(103)의 양면에 제1 도전층(105) 및 제2 도전층(110)을 각각 접합한 동박적층판(CCL: Copper Clad Laminate)으로 형성될 수 있다. 제1 코어(100)는 절연층 또는 프리프레그(prepreg)를 포함하여 구성할 수 있다. 제1 또는 제2 도전층(105, 110)은 구리(Cu)를 포함하여 구성할 수 있다. 제1 코어(100)의 양면에 형성된 제1 또는 제2 도전층(105, 110)은 압력과 온도를 인가하여 제1 코어(100) 상에 접합하여 구성할 수 있다. Referring to FIG. 1, a base substrate 100 is formed. The base substrate 100 may be formed of a copper clad laminate (CCL) in which a first conductive layer 105 and a second conductive layer 110 are bonded to both surfaces of a first core 103. The first core 100 may include an insulating layer or a prepreg. The first or second conductive layer 105 or 110 may include copper (Cu). The first and second conductive layers 105 and 110 formed on both surfaces of the first core 100 may be formed by applying pressure and temperature to the first core 100.

도 2를 참조하면, 베이스 기판(100)의 제1 코어(103) 양면에 형성된 제1 도전층(105) 및 제2 도전층(110)을 패터닝하여 제1 내층 회로배선층(115) 및 제2 내층 회로배선층(120)을 형성한다. 제1 내층 회로배선층(115) 및 제2 내층 회로배선층(120)에 의해 제1 코어(100) 양면에서 표면 일부가 노출된다. Referring to FIG. 2, a first conductive layer 105 and a second conductive layer 110 formed on both surfaces of a first core 103 of a base substrate 100 are patterned to form a first inner-layer circuit wiring layer 115 and a second inner- The inner-layer circuit wiring layer 120 is formed. A part of the surface is exposed on both surfaces of the first core 100 by the first inner-layer circuit wiring layer 115 and the second inner-layer circuit wiring layer 120.

도 3을 참조하면, 제1 층간 기판(137) 및 제2 층간 기판(147)을 준비한다. 제1 층간 기판(137)은 제2 코어(130)의 일면(132)에 제1 금속 박막(135)이 접합된 구조로 형성될 수 있다. 제2 코어(130)는 제1 코어(103)와 대등한 물질, 예컨대 절연물질 또는 프리프레그를 포함하여 형성할 수 있다. 제1 층간 기판(137)의 제1 금속 박막(135)이 접합된 일면(132)과 대향하는 타면(134)에서는 제2 코어(130)의 표면이 노출하게 형성한다. 제2 층간 기판(147)은 제3 코어(140)의 일면(142)에 제2 금속 박막(145)이 접합된 구조로 형성될 수 있다. 제3 코어(140)는 제2 코어(130)와 대등한 물질, 예컨대 절연물질 또는 프리프레그를 포함하여 형성할 수 있다. 제2 층간 기판(147)의 제2 금속 박막(145)이 형성된 일면(142)과 대향하는 위치의 타면(144)에서는 제3 코어(140)의 표면이 노출하게 형성한다. Referring to FIG. 3, a first interlayer substrate 137 and a second interlayer substrate 147 are prepared. The first interlayer substrate 137 may have a structure in which the first metal thin film 135 is bonded to one surface 132 of the second core 130. The second core 130 may be formed of a material equivalent to the first core 103, for example, an insulating material or a prepreg. The surface of the second core 130 is exposed on the other surface 134 of the first interlayer substrate 137 opposite to the surface 132 to which the first metal thin film 135 is bonded. The second interlayer substrate 147 may have a structure in which the second metal thin film 145 is bonded to one surface 142 of the third core 140. The third core 140 may be formed of a material equivalent to the second core 130, for example, an insulating material or a prepreg. The surface of the third core 140 is exposed on the other surface 144 of the second interlayer substrate 147 opposite to the surface 142 on which the second metal thin film 145 is formed.

다음에, 제1 코어(103)의 일면(A)과 제2 코어(130)의 노출된 표면이 서로 대면하도록 제1 층간 기판(137)을 배치하고, 제1 코어(103)의 나머지 타면(B)과 제3 코어(140)의 노출된 표면이 서로 대면하도록 제2 층간 기판(147)을 배치한다.The first interlayer substrate 137 is disposed so that one surface A of the first core 103 and the exposed surface of the second core 130 face each other and the other surface B and the exposed surface of the third core 140 face each other.

그리고 베이스 기판(100)과 제1 및 제2 층간 기판(137, 147)을 압착하여 접합시키면 도 4에 도시된 바와 같이, 적층 기판(200)을 형성할 수 있다. 일 실시예에 있어서, 제1 및 제2 층간 기판(137, 147)을 베이스 기판(100)과 접합하는 공정은 소정의 압력과 온도를 인가하여 진행함으로써, 베이스 기판(100)과 제1 및 제2 층간 기판(137, 147) 사이의 접합력을 증가시킬 수 있다. 이에 따라 제1 내층 회로배선층(115) 및 제2 내층 회로배선층(120)에 의해 노출된 제1 코어(100)의 표면 일부도 제1 및 제2 층간 기판(137, 147)과 빈틈없이 접합될 수 있다.When the base substrate 100 and the first and second interlayer substrates 137 and 147 are bonded and bonded together, the laminated substrate 200 can be formed as shown in FIG. In one embodiment, the process of bonding the first and second interlayer substrates 137 and 147 to the base substrate 100 is performed by applying a predetermined pressure and temperature to the base substrate 100, The bonding force between the two-layer substrates 137 and 147 can be increased. A part of the surface of the first core 100 exposed by the first inner-layer circuit wiring layer 115 and the second inner-layer circuit wiring layer 120 is also bonded to the first and second interlayer substrates 137 and 147 .

도 5를 참조하면, 적층 기판(200)을 선택적으로 가공하여 제1 코어(100), 제2 코어(130) 및 제3 코어(140)를 관통하는 관통홀(150)을 형성한다. 관통홀(150)을 형성하기 위한 가공 공정은 일예로서, 기계적 드릴링법 또는 레이저 가공법에 의하여 수행될 수 있다. 관통홀(150)은, 적층 기판(200)의 상면과 하면을 모두 관통하도록 가공함으로써 형성될 수 있다. 다음에 제1 및 제2 금속 박막(135, 145)을 제거한다. 5, the laminated substrate 200 is selectively processed to form a through-hole 150 passing through the first core 100, the second core 130, and the third core 140. As shown in FIG. The forming process for forming the through hole 150 is an example, and can be performed by a mechanical drilling method or a laser processing method. The through-holes 150 may be formed by penetrating both the upper surface and the lower surface of the laminated substrate 200. Next, the first and second metal thin films 135 and 145 are removed.

도 6을 참조하면, 관통홀(150) 내부의 제1 코어(100), 제2 코어(130) 및 제3 코어(140)의 노출면 및 제1 및 제2 금속 박막(135, 145) 상부면에 제3 금속 박막(160)을 형성한다. 제3 금속 박막(160)을 형성하는 공정은 먼저, 화학 도금법에 의하여 관통홀(150)의 내부 및 제1 및 제2 코어(130, 140)의 노출면에 시드 금속층(미도시함)을 형성한다. 그리고 전기 도금법에 의하여, 시드 금속층 상에 제3 금속 박막(160)을 형성한다. 제3 금속 박막(160)은 구리(Cu)를 포함하여 형성하고, 관통홀(150) 내부에 증착되는 구리층이 신뢰성 전기적 특성을 갖도록 충분한 두께를 가지게 형성할 수 있다. 6, the exposed surfaces of the first core 100, the second core 130, and the third core 140 in the through hole 150 and the exposed surfaces of the first and second metal thin films 135 and 145 The third metal thin film 160 is formed. The third metal thin film 160 is formed by first forming a seed metal layer (not shown) on the inside of the through hole 150 and the exposed surfaces of the first and second cores 130 and 140 by a chemical plating method do. Then, the third metal thin film 160 is formed on the seed metal layer by an electroplating method. The third metal thin film 160 may be formed to include copper (Cu), and the copper layer deposited inside the through hole 150 may have a sufficient thickness to have reliable electrical characteristics.

도 7을 참조하면, 제3 금속 박막(160)을 패터닝하여 제1 및 제2 코어(130, 140)의 노출면에 제1 외층 회로배선층(135a) 및 제2 외층 회로배선층(145a)을 형성하고 관통홀(150) 내부에 비아 패턴(165)을 형성한다. 제1 및 제2 외층 회로배선층(135a, 145a)은 리소그래피(lithography) 공정을 이용하여 형성할 수 있다. 예를 들어, 제1 및 제2 코어(130, 140)의 노출면에 형성된 제3 금속 박막(160) 상에 감광성 레지스트막을 형성하고 노광 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 감광성 레지스트 패턴을 형성한다. 다음에 이 감광성 레지스트 패턴을 식각마스크로 이용하여 제3 금속 박막(160)을 식각함으로써 수행할 수 있다. 제1 외층 회로배선층(135a) 및 제2 외층 회로배선층(145a)은 제2 코어(130) 및 제3 코어(140)의 표면 일부를 노출시키게 형성된다. 7, the third metal thin film 160 is patterned to form a first outer-layer circuit wiring layer 135a and a second outer-layer circuit wiring layer 145a on the exposed surfaces of the first and second cores 130 and 140 And the via pattern (165) is formed in the through hole (150). The first and second outer layer circuit wiring layers 135a and 145a may be formed using a lithography process. For example, a photosensitive resist film is formed on the third metal thin film 160 formed on the exposed surfaces of the first and second cores 130 and 140, and a lithography process including an exposure and a development process is performed to form a photosensitive resist pattern . Next, the third metal thin film 160 may be etched using the photosensitive resist pattern as an etching mask. The first outer layer circuit interconnection layer 135a and the second outer layer circuit interconnection layer 145a are formed to expose a part of the surface of the second core 130 and the third core 140. [

도 8을 참조하면, 적층 기판(200) 상에 제1 외층 회로배선층(135a)의 표면을 일부 노출시키는 레지스트 패턴(170)을 형성한다. 이를 위해 적층 기판(200)의 일 면 상에 레지스트층을 형성한다. 레지스트층은 드라이 필름 레지스트(dry film resist, DFR)과 같은 광감응성 필름으로 적용할 수 있다. 광감응성 필름으로 레지스트층을 형성하는 경우, 먼저 광감응성 필름을 제1 외층 회로배선층(135a)이 형성된 적층 기판(200) 상에 접착시킨다. 다음에 광감응성 필름 상에 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 소정의 이미지가 구현된 레지스트 패턴(170)을 형성한다. Referring to FIG. 8, a resist pattern 170 is formed on the laminated substrate 200 to partially expose the surface of the first outer-layer circuit wiring layer 135a. For this purpose, a resist layer is formed on one surface of the laminated substrate 200. The resist layer may be applied as a photosensitive film such as a dry film resist (DFR). In the case of forming a resist layer with a photosensitive film, the photosensitive film is first adhered to the laminated substrate 200 on which the first outer-layer circuit wiring layer 135a is formed. Next, an exposure and development process using an exposure mask is performed on the photosensitive film to form a resist pattern 170 having a predetermined image.

레지스트 패턴(170)은 제1 외층 회로배선층(135a)의 표면 일부를 노출시키는 오픈 영역(172)을 포함하여 형성될 수 있다. 여기서 오픈 영역(172)은 이후 금속 포스트(post)가 형성될 영역을 지정하는 역할을 한다. 오픈 영역(172)에 의해 노출되는 제1 외층 회로배선층(135a)의 표면 일부는 이후 금속 포스트가 접속되는 접속 패드 역할을 한다. 다른 실시예에 의하면, 레지스트 패턴(170)은 유동성을 가지는 감광응성 레지스트를 이용하여 형성할 수도 있다. 이를 위해 제1 외층 회로배선층(135a)이 형성된 적층 기판(200) 상에 유동성을 가지는 감광응성 레지스트를 도포한다. 다음에 광감응성 필름 상에 소정의 패턴이 구비된 노광 마스크를 배치하고 노광 및 현상 공정을 수행하여 소정의 이미지가 구현된 레지스트 패턴(170)을 형성할 수 있다. The resist pattern 170 may be formed to include an open region 172 for exposing a part of the surface of the first outer-layer circuit wiring layer 135a. Here, the open area 172 serves to designate an area where a metal post will be formed later. A part of the surface of the first outer-layer circuit wiring layer 135a exposed by the open region 172 serves as a connection pad to which the metal posts are subsequently connected. According to another embodiment, the resist pattern 170 may be formed using a photosensitive resist having fluidity. To this end, a photosensitive resist having fluidity is applied on the laminated substrate 200 on which the first outer layer circuit wiring layer 135a is formed. Next, an exposure mask having a predetermined pattern is disposed on the photosensitive film, and an exposure and development process is performed to form a resist pattern 170 having a predetermined image.

도 9를 참조하면, 레지스트 패턴(170) 상에 포스트용 금속층(182)을 형성한다. 포스트용 금속층(182)을 형성하기 위해 먼저, 레지스트 패턴(170) 상부, 오픈 영역(172)에 의해 노출된 측벽 및 제1 외층 회로배선층(135a)의 노출 표면상에 시드 금속층(175)을 형성한다. 시드 금속층(175)은 화학 도금법 또는 무전해 도금법을 이용하여 형성한다. 화학 도금법은 부도체 상에도 도금이 가능하여 부도체로 이루어진 레지스트 패턴(170)의 노출면 위에도 형성될 수 있다. Referring to FIG. 9, a post metal layer 182 is formed on the resist pattern 170. A seed metal layer 175 is first formed on the exposed surface of the sidewalls and the first outer layer circuit wiring layer 135a exposed by the open region 172 above the resist pattern 170 to form the post metal layer 182 do. The seed metal layer 175 is formed by a chemical plating method or an electroless plating method. The chemical plating method can also be formed on the exposed surface of the resist pattern 170 made of nonconductive material, which is also plated on the nonconductive surface.

다음에 시드 금속층(175) 상에 금속층(180)을 형성한다. 금속층(180)은 전류를 흘려 금속의 표면에 다른 금속의 막을 형성하는 방법인 전기 도금법 또는 전해 도금법을 이용하여 형성할 수 있다. 시드 금속층(175) 및 금속층(180)은 구리(Cu)를 포함하여 형성할 수 있다. 이 경우, 시드 금속층(175) 및 금속층(180)을 포함하는 포스트용 금속층(182)은 금속 포스트가 형성될 영역(172)에만 국부적으로 형성하는 대신, 레지스트 패턴(170) 상부를 전면적으로 덮도록 균일하게 도금한다. Next, a metal layer 180 is formed on the seed metal layer 175. The metal layer 180 can be formed by electroplating or electrolytic plating, which is a method of flowing a current to form a film of another metal on the surface of the metal. The seed metal layer 175 and the metal layer 180 may be formed of copper (Cu). In this case, the post metal layer 182 including the seed metal layer 175 and the metal layer 180 may be formed so as to cover the entire upper surface of the resist pattern 170, instead of locally forming only the region 172 in which the metal post is to be formed. Plating is uniform.

종래의 경우, 포스트가 형성될 영역에만 국부적으로 포스트용 금속층을 형성하였으며, 이를 위해 포스트가 형성될 영역에만 전해도금을 위한 전류가 공급되었다. 이 경우 영역별로 공급되는 전류량이 불균일하여 각각의 영역에서 도금되는 금속층의 양이 달라지게 된다. 그러면 포스트용 금속층이 영역별로 높이 편차가 발생하고, 최종 형성되는 금속 포스트도 영역별로 높이 편차가 발생하여 높이 편차의 정도에 따라 신뢰도가 취약해지는 문제가 발생하였다. Conventionally, a post metal layer was locally formed only in a region where a post was to be formed, and an electric current for electrolytic plating was supplied only to a region where a post was to be formed. In this case, the amount of current supplied to each region is uneven, and the amount of the metal layer to be plated in each region is different. In this case, the height of the metal layer for the posts is varied in height, and the height of the metal posts in the final region is varied in height, resulting in poor reliability depending on the degree of height deviation.

이에 본 출원의 실시예에서는 포스트용 금속층(182)이 레지스트 패턴(170) 상부를 전면적으로 덮도록 균일하게 도금함으로써 포스트용 금속층(182)이 영역별로 높이 편차가 발생하는 것을 방지할 수 있다. Therefore, in the embodiment of the present application, uniformity plating is performed so that the metal layer for post 182 covers the entire upper surface of the resist pattern 170, thereby preventing the height of the post metal layer 182 from being deviated in each region.

다음에, 포스트용 금속층(182) 상에 마스크 패턴(185)을 형성한다. 마스크 패턴(185)은 광감응성 레지스트층을 형성한 다음, 노광 및 현상 공정을 진행하여 형성할 수 있다. 마스크 패턴(185)은 포스트가 형성될 영역을 선택적으로 차단하고 나머지 영역의 포스트용 금속층(182)은 노출시키게 형성할 수 있다. Next, a mask pattern 185 is formed on the metal layer 182 for post. The mask pattern 185 can be formed by forming a photosensitive resist layer and then performing an exposure and a development process. The mask pattern 185 may be formed to selectively block the region in which the post is to be formed and to expose the post metal layer 182 in the remaining region.

도 10을 참조하면, 마스크 패턴(185)을 식각배리어막으로 포스트용 금속층(182)의 노출 부분을 식각하는 식각 공정을 수행한다. 식각 공정은 습식식각 방식으로 진행할 수 있다. 식각 공정은 레지스트 패턴(170)의 표면이 노출되는 지점을 식각 정지점으로 하여 진행할 수 있다. 포스트용 금속층(182)의 노출된 부분이 식각되면서 마스크 패턴(185)으로 차단되어 식각되지 않은 포스트용 금속층(182)은 금속 포스트(190)로 형성된다. 이 경우 금속 포스트(190)는 상부 부분이 레지스트 패턴(170)의 표면으로부터 소정 높이만큼 돌출된 형상으로 형성된다. 본 출원의 실시예에서는 마스크 패턴(185)을 도입하여 식각 공정을 이용하여 형성함으로써 솔더-온-패드(SOP)법을 이용하는 경우보다 미세한 피치(pitch)를 가지는 금속 포스트(190)를 형성할 수 있다. Referring to FIG. 10, an etching process for etching the exposed portion of the metal layer for post 182 is performed using the mask pattern 185 as an etching barrier film. The etching process can be performed by wet etching. The etching process can be performed at the point where the surface of the resist pattern 170 is exposed as the etching stop point. The exposed metal layer 182 is etched and the metal layer 182 for the post which is not etched away by the mask pattern 185 is formed of the metal post 190. In this case, the upper part of the metal post 190 is formed in a shape protruding from the surface of the resist pattern 170 by a predetermined height. The metal posts 190 having a finer pitch than that of the solder-on-pad (SOP) method can be formed by introducing the mask pattern 185 and using the etching process in the embodiment of the present application have.

도 11을 참조하면, 레지스트 패턴(170)을 제거하는 박리 공정을 수행한다. 레지스트 패턴(170)을 제거하는 과정에서 금속 포스트(190)의 상부면을 덮고 있는 마스크 패턴(185)도 함께 제거될 수 있다. 박리 공정에 의해 레지스트 패턴(170)에 의해 덮여 있던 제1 외층 회로배선층(135a) 및 제2 코어(130)의 표면 일부가 노출된다. Referring to FIG. 11, a peeling process for removing the resist pattern 170 is performed. The mask pattern 185 covering the upper surface of the metal post 190 may be removed together with the resist pattern 170. Part of the surface of the first outer-layer circuit wiring layer 135a and the second core 130 covered by the resist pattern 170 is exposed by the peeling process.

종래의 경우 제1 외층 회로배선층 상에 레지스트 패턴이 아닌 솔더 마스크 패턴이 형성된 상태에서 금속 포스트를 형성하는 과정에서 금속 포스트가 정확한 위치에 형성되지 않는 얼라인 문제가 발견되었다. 솔더 마스크 패턴이 형성된 상태에서 금속 포스트 형성시 발생된 문제점을 설명하기 위해 나타내보인 도 18을 참조하면, 접속 패드(410)가 형성된 기판(400) 상에 솔더 마스크 패턴(415)을 형성한다(도 18의 (a) 참조). 솔더 마스크 패턴(415)은 광감응성 레지스트 물질로 형성된다. 다음에 기판(400) 상에 레지스트층(420)을 형성한다(도 18의 (b) 참조). There has been found an alignment problem in which a metal post is not formed at an accurate position in the process of forming a metal post in a state where a solder mask pattern is formed instead of a resist pattern on the first outer layer circuit wiring layer in the conventional case. A solder mask pattern 415 is formed on a substrate 400 on which a connection pad 410 is formed (refer to FIG. 18). FIG. 18 illustrates a solder mask pattern 415 18 (a)). The solder mask pattern 415 is formed of a photosensitive resist material. Next, a resist layer 420 is formed on the substrate 400 (see FIG. 18 (b)).

다음에 레지스트층(420) 상에 노광 및 현상 공정을 진행하여 금속 포스트가 형성될 오픈 영역(425)을 포함하는 레지스트 패턴(420a)을 형성한다(도 18의(c) 참조). 그런데 레지스트층(420)을 현상하는 과정에서 솔더 마스크 패턴(415)의 경계면과 혼동되는 오류가 발생하여 타겟 위치(C)로부터 화살표 방향으로 벗어나 레지스트 패턴(420a)이 형성되는 얼라인 오류에 의한 문제가 발생될 수 있다. 이와 같이 레지스트 패턴(420a)이 타겟 위치(C)로부터 벗어난 상태에서 오픈 영역(425)을 금속층(430)으로 채운 다음(도 18의 (d) 참조), 레지스트 패턴(420a)을 제거하여 형성된 금속 포스트(430a)(도 18의 (e) 참조)는 타겟 형상으로 형성된 금속 포스트(430b)와 다른 비정상적인 형상을 가지게 형성된다. 이와 같이, 금속 포스트가 비정상적인 형상으로 형성되면, 접속 패드(410)와 접촉하는 면적(440)이 좁아 후속 공정을 진행하는 과정에서 접속 패드(440)에 안정적으로 고정되지 않고 박리되는 불량이 발생할 수도 있다. Next, an exposure and development process is performed on the resist layer 420 to form a resist pattern 420a including an open region 425 where a metal post is to be formed (see FIG. 18C). However, in the process of developing the resist layer 420, an error that is confused with the interface of the solder mask pattern 415 occurs, and a problem due to an alignment error in which the resist pattern 420a is formed away from the target position C in the direction of the arrow May occur. The open region 425 is filled with the metal layer 430 in the state where the resist pattern 420a is deviated from the target position C (see FIG. 18D), and then the resist pattern 420a is removed, The post 430a (see FIG. 18 (e)) is formed to have an abnormal shape different from the metal post 430b formed in the target shape. If the metal posts are formed in an abnormal shape as described above, the area 440 contacting the connection pad 410 is narrow, so that it is not stably fixed to the connection pad 440 in the course of the subsequent process, have.

이에 본 출원의 실시예에서는 도 7에 도시한 바와 같이, 제1 외층 회로배선층(135a) 상에 레지스트 패턴(170)을 형성한다. 이 경우 제1 외층 회로배선층(135a) 상에서 레지스트 패턴(170)을 얼라인(align)시키는 것은 솔더 마스크 패턴(415, 도 18의 (c))상에 레지스트 패턴을 형성하는 것보다 용이하게 얼라인시킬 수 있다. 이에 따라 레지스트 패턴(170)이 타겟 위치로부터 벗어나는 불량을 방지할 수 있다. 따라서 얼라인 불량에 의해 금속 포스트가 비정상적인 형상으로 형성되는 것을 방지할 수 있다. In this embodiment of the present application, as shown in Fig. 7, a resist pattern 170 is formed on the first outer-layer circuit wiring layer 135a. In this case, aligning the resist pattern 170 on the first outer-layer circuit wiring layer 135a is easier than aligning the resist pattern on the solder mask pattern 415 (FIG. 18C) . Thus, defects in which the resist pattern 170 deviates from the target position can be prevented. Therefore, it is possible to prevent the metal post from being formed in an abnormal shape by defective alignment.

한편, 다른 실시예에서는 마스크 패턴(185)을 적용하지 않고 금속 포스트(190)를 형성할 수도 있다. 예를 들어, 비록 도면에 도시하지는 않았지만, 레지스트 패턴(170) 상에 에치백(etch back) 공정을 수행하여 포스트용 금속층(182)을 전체적으로 식각한다. 에치백 공정은 레지스트 패턴(170)이 노출되는 지점에서 정지하도록 조절한다. 다음에 레지스트 패턴(170)을 제거하여 금속 포스트(190)를 형성할 수 있다. Meanwhile, in another embodiment, the metal posts 190 may be formed without applying the mask pattern 185. For example, although not shown in the drawing, an etch back process is performed on the resist pattern 170 to etch the post metal layer 182 as a whole. The etch back process is controlled so as to stop at the point where the resist pattern 170 is exposed. Next, the resist pattern 170 may be removed to form the metal post 190.

도 12를 참조하면, 적층 기판(200) 상에 솔더 마스크층(195)을 형성한다. 솔더 마스크층(195)은 먼저 유동성을 가지는 솔더 마스크 잉크를 도포한 후, 도포된 솔더 마스크 잉크를 고온-고압으로 적층 기판(200) 상에 밀착시키는 공정을 수행하여 형성할 수 있다. 솔더 마스크 잉크는 회로간 및 기판과 외부의 절연성을 유지하고, 화학약품이나 외부의 물리적인 힘에 대해 기판을 보호하는 성질을 가진 물질로서 고분자를 포함한 유기/무기 성분으로 구성될 수 있다. 이 경우 솔더 마스크 잉크를 도포한 후, 도포된 솔더 마스크 잉크를 밀착시키는 공정을 수행하는 과정에서 금속 포스트(190) 상부면에 솔더 마스크층(195)이 남아 있을 수 있다. Referring to FIG. 12, a solder mask layer 195 is formed on the laminated substrate 200. The solder mask layer 195 may be formed by first applying a solder mask ink having fluidity, and then applying the solder mask ink to the laminate substrate 200 at a high temperature and a high pressure. The solder mask ink may be composed of an organic / inorganic component including a polymer as a material that maintains insulation between circuits and the outside of the substrate and protects the substrate against chemicals or external physical forces. In this case, the solder mask layer 195 may remain on the upper surface of the metal post 190 during the process of applying the solder mask ink to the solder mask ink.

도 13을 참조하면, 금속 포스트(190) 상부면 및 측벽에 남아 있는 솔더 마스크층(195)을 제거하여 솔더 마스크 패턴(195a)을 형성하는 디스미어(de-smear) 공정을 수행한다. 디스미어 공정은 플라즈마를 이용한 건식방법을 이용하거나 현상액 또는 식각용액을 이용한 습식방법을 이용하여 수행할 수 있다. 디스미어 공정은 금속 포스트(190)의 상부면(190a)이 노출되는 지점까지 진행한다. 디스미어 공정으로 금속 포스트(190) 상부면 및 측벽에 남아 있는 솔더 마스크층(195)이 표면으로부터 소정 깊이(r)만큼 제거됨에 따라, 솔더 마스크 패턴(195a)은 제1 외층 회로배선층(135a) 및 금속 포스트(190)의 측벽 일부를 덮게 형성된다. 이에 따라 금속 포스트(190)는 솔더 마스크 패턴(195a)에 의해 접속 패드 역할을 하는 제1 외층 회로배선층(135a)의 노출된 표면상에 안정적으로 고정되어 있게 된다. 솔더 마스크 패턴(195a)은 적층 기판(200) 후면의 제2 외층 회로배선층(145a)을 선택적으로 노출시킨다. Referring to FIG. 13, a de-smear process is performed to remove the solder mask layer 195 remaining on the upper surface and sidewalls of the metal posts 190 to form a solder mask pattern 195a. The desmear process can be carried out using a dry process using a plasma or a wet process using a developer or an etching solution. The desmearing process proceeds to the point where the upper surface 190a of the metal post 190 is exposed. The solder mask pattern 195a is formed on the first outer-layer circuit wiring layer 135a as the solder mask layer 195 remaining on the upper surface and the sidewall of the metal post 190 is removed by a predetermined depth r from the surface, And a part of the side wall of the metal post 190. Thus, the metal posts 190 are stably fixed on the exposed surface of the first outer-layer circuit wiring layer 135a serving as a connection pad by the solder mask pattern 195a. The solder mask pattern 195a selectively exposes the second outer layer circuit wiring layer 145a on the rear surface of the laminated substrate 200. [

도 13을 다시 참조하면, 본 출원의 일 실시예에 의하여 제조된 인쇄회로기판은 외측 표면에 제1 외층 회로배선층(135a) 및 제2 외층 회로배선층(145a)이 형성된 적층 기판(200)과, 적층 기판(200)의 상면으로부터 하면까지 관통하여 내부에 형성된 관통홀(150)과, 관통홀(150) 노출면 및 제1 및 제2 회로배선층(135a, 145a)의 측벽에 형성된 비아 패턴(165)과, 제1 및 제2 회로배선층(135a, 145a)과 바닥부가 접촉하면서 전기적으로 연결되는 금속 포스트(190)와, 금속 포스트(190)와 접촉하지 않은 제1 및 제2 회로배선층(135a, 145a)의 노출면을 덮으면서 금속 포스트(190)를 고정시키는 솔더 마스크 패턴(195a)을 포함하여 구성된다.Referring again to FIG. 13, the printed circuit board manufactured according to one embodiment of the present application includes a laminate substrate 200 having a first outer layer circuit interconnection layer 135a and a second outer layer circuit interconnection layer 145a formed on an outer surface thereof, A through hole 150 penetrating from the upper surface to the lower surface of the laminated substrate 200 and formed in the via hole 150 and a via pattern 165 formed on the exposed surface of the through hole 150 and the sidewalls of the first and second circuit wiring layers 135a and 145a A metal post 190 electrically connected to the first and second circuit interconnection layers 135a and 145a while contacting the bottom of the first and second circuit interconnection layers 135a and 145a and first and second circuit interconnection layers 135a and 135b not in contact with the metal post 190, And a solder mask pattern 195a that covers the exposed surface of the metal posts 190 and fixes the metal posts 190.

상술한 바와 같이, 본 출원의 일 실시예에 따른 금속 포스트를 구비한 인쇄회로기판 및 제조방법은 종래의 솔더-온-패드(SOP) 공정에 의하여 범프를 형성하지 않는다. 본 출원의 일 실시예에서는 균일한 두께를 가지는 구리층을 형성하고 마스크 패턴을 이용한 식각 공정을 이용하여 금속 포스트를 형성한다. 이에 따라 종래의 솔더-온-패드(SOP) 공정보다 더 미세한 피치(pitch)의 금속 포스트를 구현할 수 있다. 또한, 균일한 두께를 가지게 구리층을 형성함으로써 금속 포스트들 사이의 높이 편차를 감소시켜 금속 포스트의 신뢰성을 향상시킬 수 있다. As described above, the printed circuit board with the metal posts and the method of manufacturing according to one embodiment of the present application do not form bumps by a conventional solder-on-pad (SOP) process. In an embodiment of the present invention, a copper layer having a uniform thickness is formed and a metal post is formed using an etching process using a mask pattern. Thus, it is possible to realize a metal post with a finer pitch than a conventional solder-on-pad (SOP) process. Also, by forming a copper layer having a uniform thickness, the height deviation between the metal posts can be reduced to improve the reliability of the metal posts.

또한, 본 출원의 일 실시예에 따르면, 마스크 패턴을 이용한 식각 방법으로 금속 포스트를 형성함으로써 균일한 크기의 금속 포스트를 형성할 수 있어 금속 포스트 형상에 대한 불량을 방지할 수 있다. 또한, 마스크 패턴을 이용하여 금속 포스트가 형성될 영역을 미리 지정한 다음 금속 포스트를 형성함으로써 금속 포스트가 형성되는 위치를 타겟 지점에 정확하게 정렬시킬 수 있다. 아울러, 균일한 높이를 가지는 금속 포스트를 형성함으로써 다른 패키지와의 조립시 연결 불량이 발생하지 않는 장점이 있다. According to an embodiment of the present invention, a metal post having a uniform size can be formed by forming a metal post by an etching method using a mask pattern, thereby preventing defects in the shape of the metal post. Further, by using the mask pattern to specify the region where the metal posts are to be formed, and then forming the metal posts, the position at which the metal posts are formed can be accurately aligned with the target point. In addition, since the metal posts having a uniform height are formed, there is an advantage that connection failure does not occur during assembly with other packages.

한편, 솔더 마스크 패턴을 이용하여 금속 포스트가 형성될 위치를 지정한 다음, 금속 포스트를 형성할 수도 있다. On the other hand, it is also possible to designate the position where the metal posts are to be formed by using the solder mask pattern, and then form metal posts.

도 14 내지 도 17은 본 출원의 다른 실시예에 따른 금속 포스트를 구비한 인쇄회로기판의 제조 방법을 설명하기 위해 나타내보인 도면들이다.FIGS. 14 to 17 are views illustrating a method of manufacturing a printed circuit board having a metal post according to another embodiment of the present application.

도 14를 참조하면, 제1 및 제2 코어(130, 140)의 노출면에 제1 외층 회로배선층(135a) 및 제2 외층 회로배선층(145a)이 형성되고, 관통홀(150) 내부에 비아 패턴(165)이 형성된 적층 기판(200)을 준비한다. 적층 기판(200)은 제1 내층 회로배선층(115) 및 제2 내층 회로배선층(120)이 배치된 제1 코어(103)를 포함하여 구성될 수 있다. 14, a first outer-layer circuit wiring layer 135a and a second outer-layer circuit wiring layer 145a are formed on the exposed surfaces of the first and second cores 130 and 140, and a via- A laminated substrate 200 on which a pattern 165 is formed is prepared. The laminated substrate 200 may include a first core 103 in which a first inner layer circuit interconnection layer 115 and a second inner layer circuit interconnection layer 120 are disposed.

다시 도 14를 참조하면, 적층 기판(200) 상에 제1 솔더 마스크 패턴(300) 및 제2 솔더 마스크 패턴(305)을 형성한다. 제1 및 제2 솔더 마스크 패턴(300, 305)은 먼저 유동성을 가지는 솔더 마스크 잉크를 도포한 후, 도포된 솔더 마스크 잉크를 고온-고압으로 적층 기판(200)의 양면에 밀착시키는 공정을 수행하여 형성할 수 있다. 솔더 마스크 잉크는 회로간 및 기판과 외부의 절연성을 유지하고, 화학약품이나 외부의 물리적인 힘에 대해 기판을 보호하는 성질을 가진 물질로서 고분자를 포함한 유기/무기 성분으로 구성될 수 있다. 다음에 적층 기판(200)의 양면에 형성된 솔더 마스크 잉크를 선택적으로 제거하여 적층 기판(200)의 제1면에 형성된 제1 솔더 마스크 패턴(300) 및 제2면에 형성된 제2 솔더 마스크 패턴(305)을 형성한다. Referring again to FIG. 14, a first solder mask pattern 300 and a second solder mask pattern 305 are formed on the stacked substrate 200. The first and second solder mask patterns 300 and 305 are formed by first applying a solder mask ink having fluidity and then applying a solder mask ink to both surfaces of the laminate substrate 200 at high temperature and high pressure . The solder mask ink may be composed of an organic / inorganic component including a polymer as a material that maintains insulation between circuits and the outside of the substrate and protects the substrate against chemicals or external physical forces. Next, solder mask ink formed on both sides of the laminated substrate 200 is selectively removed to form a first solder mask pattern 300 formed on the first surface of the laminated substrate 200 and a second solder mask pattern 300 formed on the second surface 305 are formed.

제1 솔더 마스크 패턴(300)은 적층 기판(200)의 제1면 상에 형성된 제1 외층 회로배선층(135a)의 표면 일부를 노출시키는 제1 오픈 영역(310a)을 포함하고, 제2 솔더 마스크 패턴(305)는 적층 기판(200)의 제2면 상에 형성된 제2 외층 회로배선층(145a)의 표면 일부를 노출시키는 제2 오픈 영역(310b)을 포함하여 형성될 수 있다. 여기서 제1 오픈 영역(310a)은 이후 금속 포스트가 형성될 위치를 지정하는 역할을 한다. 또한, 제1 오픈 영역(310a)에 의해 노출되는 제1 외층 회로배선층(135a)의 표면 일부는 이후 금속 포스트와 접속되는 접속 패드 역할을 한다.The first solder mask pattern 300 includes a first open region 310a exposing a part of the surface of the first outer circuit wiring layer 135a formed on the first surface of the laminated substrate 200, The pattern 305 may be formed to include a second open region 310b exposing a part of the surface of the second outer layer circuit wiring layer 145a formed on the second surface of the laminated substrate 200. [ Here, the first open region 310a serves to designate a position where a metal post is to be formed. Furthermore, a part of the surface of the first outer-layer circuit wiring layer 135a exposed by the first open region 310a serves as a connection pad to be subsequently connected to the metal post.

도 15를 참조하면, 제1 솔더 마스크 패턴(300) 상에 포스트용 금속층(330)을 형성한다. 포스트용 금속층(330)을 형성하기 위해 먼저, 제1 솔더 마스크 패턴(300)의 상부면, 제1 오픈 영역(310a)에 의해 노출된 측벽 및 제1 외층 회로배선층(135a)의 노출 표면상에 시드 금속층(315)을 형성한다. 시드 금속층(315)은 화학 도금법 또는 무전해 도금법을 이용하여 형성할 수 있다. 다음에 시드 금속층(315) 상에 금속층(320)을 형성한다. 금속층(320)은 전기 도금법 또는 전해 도금법을 이용하여 형성할 수 있다. 시드 금속층(315) 및 금속층(320)은 구리(Cu)를 포함하여 형성할 수 있다. 이 경우, 시드 금속층(315) 및 금속층(320)을 포함하는 포스트용 금속층(330)은 금속 포스트가 형성될 제1 오픈 영역(310a)에만 국부적으로 형성하는 대신, 제1 솔더 마스크 패턴(300) 상부를 전면적으로 덮도록 균일하게 도금하여 포스트용 금속층(330)이 영역별로 높이 편차가 발생하는 것을 방지한다.Referring to FIG. 15, a post metal layer 330 is formed on the first solder mask pattern 300. The upper surface of the first solder mask pattern 300, the exposed surface of the sidewall exposed by the first open area 310a, and the exposed surface of the first outer-layer circuit wiring layer 135a in order to form the metal layer for post 330 A seed metal layer 315 is formed. The seed metal layer 315 can be formed by a chemical plating method or an electroless plating method. Next, a metal layer 320 is formed on the seed metal layer 315. The metal layer 320 may be formed using an electroplating method or an electrolytic plating method. The seed metal layer 315 and the metal layer 320 may be formed of copper (Cu). In this case, the post-forming metal layer 330 including the seed metal layer 315 and the metal layer 320 may be formed only in the first open region 310a where the metal posts are to be formed, The upper metal layer 330 is uniformly plated so as to cover the entire surface, thereby preventing the height of the post metal layer 330 from being varied.

다음에, 포스트용 금속층(330) 상에 마스크 패턴(340)을 형성한다. 마스크 패턴(340)은 광감응성 레지스트층을 형성한 다음, 노광 및 현상 공정을 진행하여 형성할 수 있다. 마스크 패턴(340)은 포스트가 형성될 영역을 선택적으로 차단하고 나머지 영역의 포스트용 금속층(330)은 노출시키게 형성할 수 있다.Next, a mask pattern 340 is formed on the metal layer 330 for post. The mask pattern 340 may be formed by forming a photosensitive resist layer, and then performing an exposure and development process. The mask pattern 340 may be formed to selectively block the region where the post is to be formed and to expose the post metal layer 330 in the remaining region.

도 16을 참조하면, 마스크 패턴(340)을 식각배리어막으로 포스트용 금속층(330)의 노출 부분을 식각하는 식각 공정을 수행한다. 식각 공정은 습식식각 방식으로 진행할 수 있다. 식각 공정은 제1 솔더 마스크 패턴(300)의 표면이 노출되는 지점을 식각 정지점으로 하여 진행할 수 있다. 포스트용 금속층(330)의 노출된 부분이 식각되면서 마스크 패턴(340)에 의해 차단되어 식각되지 않은 포스트용 금속층(330)은 금속 포스트(350)로 형성된다. Referring to FIG. 16, an etching process for etching the exposed portion of the metal layer for post 330 is performed using the mask pattern 340 as an etching barrier film. The etching process can be performed by wet etching. The etching process can be performed at a point where the surface of the first solder mask pattern 300 is exposed as an etching stop point. The exposed metal layer 330 for post is etched and the metal layer 330 for the post which is not etched away by the mask pattern 340 is formed of the metal post 350.

도 17을 참조하면, 마스크 패턴(350)을 제거하는 박리 공정을 수행하여 제1 솔더 마스크 패턴(300)의 표면이 노출된다. 금속 포스트(350)는 제1 솔더 마스크 패턴(300)에 의해 접속 패드 역할을 하는 제1 외층 회로배선층(135a)의 노출된 표면상에 안정적으로 고정되어 있다. Referring to FIG. 17, the surface of the first solder mask pattern 300 is exposed by performing a peeling process to remove the mask pattern 350. The metal posts 350 are stably fixed on the exposed surface of the first outer-layer circuit wiring layer 135a serving as a connection pad by the first solder mask pattern 300. [

본 발명의 다른 실시예에서는 제1 솔더 마스크 패턴(300)을 이용하여 금속 포스트(350)이 형성될 위치를 형성한 다음, 마스크 패턴을 식각배리어로 한 식각공정을 수행하여 금속 포스트(350)를 형성한다. 이에 따라, 금속 포스트를 형성한 다음 솔더 마스크 패턴을 형성하기 위한 디스미어 공정을 생략할 수 있어 공정 단계를 감소시킬 수 있다.
In another embodiment of the present invention, the first solder mask pattern 300 is used to form the positions where the metal posts 350 are to be formed, and then the metal posts 350 are etched using the mask pattern as an etching barrier . Accordingly, the desmearing process for forming the solder mask pattern after forming the metal posts can be omitted, thereby reducing the number of process steps.

100: 베이스 기판 103: 제1 코어
115: 제1 내층 회로배선층 120: 제2 내층 회로배선층
130: 제2 코어 135: 제1 금속 박막
137: 제1 층간 기판 140: 제3 코어
145: 제2 금속 박막 147: 제2 층간 기판
150: 관통홀 165: 비아 패턴
135a: 제1 외층 회로배선층 145a: 제2 외층 회로배선층
190: 금속 포스트 200: 적층 기판 100: base substrate 103: first core
115: first inner-layer circuit wiring layer 120: second inner-layer circuit wiring layer
130: second core 135: first metal thin film
137: first interlayer substrate 140: third core
145: second metal thin film 147: second interlayer substrate
150: Through hole 165: Via pattern
135a: first outer layer circuit wiring layer 145a: second outer layer circuit wiring layer
190: metal post 200: laminated substrate

Claims

Preparing a laminate substrate having a circuit wiring layer formed on an outer surface thereof;
Forming a resist pattern for exposing a part of the surface of the circuit wiring layer on the laminated substrate;
Forming a post metal layer on the entire surface of the multilayer substrate including the circuit interconnection layer and the resist pattern;
Forming a mask pattern for selectively blocking the metal layer for post of the region in which the posts are to be formed;
Forming a metal post by etching the exposed portion of the metal layer for post with the mask pattern using an etching mask; And
And forming a solder mask pattern covering the circuit wiring layer and a part of a side wall of the metal post.

The method according to claim 1, wherein preparing the laminated substrate comprises:
Forming a base substrate to which a first conductive layer and a second conductive layer are bonded on both sides of a first core;
Forming a first inner-layer circuit interconnection layer and a second inner-layer circuit interconnection layer by patterning the first conductive layer and the second conductive layer to expose a part of the surface of the first core;
A first interlayer substrate bonded to one surface of a second core is disposed on one surface of a first core of the base substrate and a second interlayer substrate bonded with a third metal thin film on one surface of the third core, Placing on the other surface of the first core of the base substrate;
Pressing the base substrate and the first and second interlayer substrates to form a laminate substrate;
Forming a through hole through the lower surface from the upper surface of the laminated substrate by processing the laminated substrate;
Forming a via pattern made of a metal film on the through-hole exposed surface; And
And patterning the first metal thin film and the second metal thin film to form a first outer layer circuit wiring layer and a second outer layer circuit wiring layer on the outer surface of the laminated substrate.

3. The method of claim 2,
Wherein the step of forming the through hole includes a metal post carried out by a mechanical drilling method or a laser processing method.

3. The method of claim 2,
Wherein the via pattern includes a metal post formed on the side of the first outer circuit wiring layer and the second outer circuit wiring layer adjacent to the inside of the through hole and the through hole.

The method according to claim 1,
Wherein the resist pattern has a metal post formed of a photosensitive film containing dry film resist (DFR) or a photosensitive resist having fluidity.

The method as claimed in claim 1, wherein the step of forming the post-
Forming a seed metal layer on the exposed upper surface of the resist pattern and the exposed surface of the circuit wiring layer after the step of forming the resist pattern; And
And forming a metal layer for covering the entire surface of the resist pattern including the seed metal layer with a uniform thickness to form a metal layer for the post made of the seed metal layer and the metal layer.

The method according to claim 6,
Wherein the seed metal layer or the metal layer comprises a metal post comprising copper (Cu).

The method according to claim 6,
Wherein the seed metal layer is formed by a chemical plating method and the metal layer is formed by an electroplating method.

The method of claim 1, wherein forming the solder mask pattern comprises:
Forming a solder mask layer on the exposed surface of the metal post and the laminated substrate on which the circuit wiring layer is formed; And
And performing a de-smear process to remove the solder mask layer on the upper surface and the sidewalls of the metal posts.

10. The method of claim 9,
Wherein the desmearing step is performed by using a dry method using a plasma or a wet method using a developer or an etching solution.

The method according to claim 1,
Wherein the solder mask pattern covers the exposed surface of the circuit wiring layer that is not in contact with the metal posts, and fixes the metal posts.

Preparing a laminate substrate having a circuit wiring layer formed on an outer surface thereof;
Forming a solder mask pattern exposing a part of the surface of the circuit wiring layer;
Forming a post metal layer on the entire surface of the multilayer substrate including the circuit wiring layer and the solder mask pattern;
Forming a mask pattern for selectively shielding the post metal layer in the region where the metal posts are to be formed; And
And forming a metal post by etching the exposed portion of the metal layer for post with the mask pattern using an etching mask.

13. The method of claim 12, wherein forming the metal layer for post comprises:
Forming a seed metal layer on the solder mask pattern upper surface and the exposed surface of the circuit wiring layer after forming the solder mask pattern; And
Forming a metal layer covering the entire surface of the solder mask pattern including the seed metal layer with a uniform thickness to form a metal layer for a post made of the seed metal layer and the metal layer; .

14. The method of claim 13,
Wherein the seed metal layer or the metal layer comprises a metal post comprising copper (Cu).

14. The method of claim 13,
Wherein the seed metal layer is formed by a chemical plating method and the metal layer is formed by an electroplating method.

A laminated substrate having a circuit wiring layer formed on an outer surface thereof;
A through hole formed in the laminated substrate;
A via pattern formed on the through-hole exposed surface and the side wall of the circuit wiring layer;
A plurality of metal posts electrically connected to the circuit wiring layer and the bottom portion;
And a solder mask pattern for covering the exposed surfaces of the circuit wiring layer not in contact with the metal posts and fixing the metal posts on the laminated substrate.

17. The method of claim 16,
Wherein the laminated substrate has a metal post including a plurality of substrates having an inner-layer circuit wiring layer.

17. The method of claim 16,
Wherein the metal posts comprise a metal post comprising copper (Cu).

17. The method of claim 16,
Wherein the metal posts have a metal post formed to have a uniform height.