KR20150008606A - Method for manufacturing substrate and the substrate - Google Patents

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Abstract

Provided is a method for manufacturing a substrate to simplify a manufacturing process. The method for manufacturing a substrate includes a step of forming a first circuit pattern by laminating a metallic material on one side of an insulating layer, a step of forming a through hole which penetrates the insulating layer and the first circuit pattern layer, a step of forming a second circuit pattern layer by laminating a metallic material on the other side facing the one side of the insulating layer, and a step of a conductive process on the edge of the through hole to electrically connect the first circuit pattern layer and the second circuit pattern layer.

Description

기판 제조 방법 및 그 기판{METHOD FOR MANUFACTURING SUBSTRATE AND THE SUBSTRATE}[0001] METHOD FOR MANUFACTURING SUBSTRATE AND THE SUBSTRATE [0002]

본 발명은 기판을 제조하기 위한 방안에 관한 것이다.
The present invention relates to a method for manufacturing a substrate.

반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조기술에 비하여 상대적으로 뒤쳐져 있는 상태이다. 따라서, 최근에는 반도체 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 크게 대두되고 있다.Semiconductor or optical device package technology has been steadily developed in accordance with demands for high density, miniaturization and high performance, but it is relatively inferior to semiconductor manufacturing technology. Therefore, in recent years, there has been a great deal of effort to solve the demand for high performance, miniaturization, and high density by developing semiconductor package technology.

반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.Related to the semiconductor / optical device package, a silicon chip, an LED (Light Emitting Diode) chip, a smart IC chip and the like are bonded on a substrate through wire bonding or LOC (Lead On Chip) bonding.

기판(Substrate)은 절연층을 사이에 두고, 절연층의 상, 하면에 회로패턴층이 형성된 것이다. 이러한, 상기 기판은 먼저 절연층의 상면에 상부 접착층을 통해 금속물질을 라미네이트하여 제1 회로패턴층이 형성되고, 상기 절연층의 하면에 하부 접착층을 통해 금속물질을 라미네이트하여 제2 회로패턴층이 형성된다.A substrate is a circuit pattern layer formed on upper and lower surfaces of an insulating layer with an insulating layer therebetween. The first circuit pattern layer is formed by laminating a metal material on the upper surface of the insulating layer through an upper adhesive layer. A metal material is laminated on the lower surface of the insulating layer through a lower adhesive layer to form a second circuit pattern layer .

그런데, 상기 기판 상에는 절연층과 제1 회로패턴층을 관통하는 관통홀이 형성되는데, 종래에는 관통홀을 포르말린을 환원제로 적용한 화학 동도금 약품을 이용하여 도금하고 있다. 그러나, 포르말린 자체가 페놀보다 독성이 5배가 강하기 때문에 인체에 유해한 약품으로 알려지면서, 처리 후 남은 약품을 안전하게 처리하는데 비용이 많이 발생하고 있다.
On the substrate, a through hole is formed through the insulating layer and the first circuit pattern layer. In the past, the through hole is plated with a chemical plating chemical using formalin as a reducing agent. However, since formalin itself is five times more toxic than phenol, it is known to be harmful to the human body, and it is costly to safely treat remaining chemicals after treatment.

본 발명의 일실시예는 관통홀의 가장자리를 전도성 처리하여 절연층을 사이에 두고 형성된 제1 회로패턴층과 제2 회로패턴층이 상호 통전되도록 함으로써, 제조공정을 간편화할 수 있는, 기판 제조 방법 및 그 기판을 제공한다.One embodiment of the present invention is a substrate manufacturing method and a manufacturing method thereof, in which the first circuit pattern layer and the second circuit pattern layer formed by conducting the edges of the through holes through the insulating layer are electrically connected to each other, Thereby providing the substrate.

본 발명의 일실시예는 관통홀이 형성된 절연층의 측면과 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면을 전도성 처리함으로써, 종래에 비해 비용을 절약하면서 제1 회로패턴층과 제2 회로패턴층이 상호 통전되도록 하는, 기판 제조 방법 및 그 기판을 제공한다.One embodiment of the present invention conducts the conductive treatment of the side surface of the insulating layer on which the through holes are formed, the side surface of the first circuit pattern layer, and one surface of the second circuit pattern layer to reduce the cost of the first circuit pattern layer and the second circuit pattern layer, The two circuit pattern layers are mutually energized, and a substrate thereof.

본 발명의 일실시예는 관통홀의 가장자리 또는 관통홀이 형성된 절연층의 측면, 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 전도성 미립자 물질을 처리함으로써, 제1 회로패턴층과 제2 회로패턴층이 상호 통전되도록 하는, 기판 제조 방법 및 그 기판을 제공한다.One embodiment of the present invention is a method for manufacturing a semiconductor device comprising the steps of: treating a conductive fine particle material on a side of an insulating layer on which an edge of a through hole or a through hole is formed, a side surface of the first circuit pattern layer, The two circuit pattern layers are mutually energized, and a substrate thereof.

본 발명의 일실시예는 카본 블랙 콜로이드(Carbon Black Colloid)를 관통홀의 가장자리 또는 관통홀이 형성된 절연층의 측면, 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 처리함으로써, 종래보다 더욱 안전하게 전도성 처리할 수 있는, 기판 제조 방법 및 그 기판을 제공한다.
In one embodiment of the present invention, carbon black colloid is treated on one side of the first circuit pattern layer and on one side of the first circuit pattern layer, on the side of the insulating layer where the through hole is formed or the through hole is formed, A method for manufacturing a substrate and a substrate for the same which can conduct a conductive process more safely.

본 발명의 일실시예에 따른 기판 제조방법은 절연층의 일면에 금속물질을 라미네이트하여 제1 회로패턴층을 형성하는 단계, 상기 제1 회로패턴층 및 상기 절연층을 관통하는 관통홀을 형성하는 단계, 상기 절연층의 상기 일면과 대향하는 타면에 금속물질을 라미네이트하여 제2 회로패턴층을 형성하는 단계, 및 상기 형성된 관통홀의 가장자리를 전도성 처리하여 상기 제1 회로패턴층과 상기 제2 회로패턴층이 상호 통전되도록 하는 단계를 포함한다.A method of manufacturing a substrate according to an embodiment of the present invention includes forming a first circuit pattern layer by laminating a metal material on one surface of an insulating layer, forming a through hole penetrating the first circuit pattern layer and the insulating layer Forming a second circuit pattern layer by laminating a metal material on the other surface opposite to the one surface of the insulating layer to form a second circuit pattern layer; and conducting a conductive treatment on an edge of the formed through hole to form the first circuit pattern layer and the second circuit pattern Thereby allowing the layers to be mutually energized.

상기 형성된 관통홀의 가장자리를 전도성 처리하는 단계는 상기 관통홀의 가장자리에 1차 전도성 미립자 물질을 처리하는 단계, 상기 처리된 1차 전도성 미립자 물질 상에 컨디셔너 처리하는 단계, 및 상기 관통홀의 가장자리에 2차 전도성 미립자 물질을 처리하는 단계를 포함할 수 있다.The step of conducting the edge of the formed through hole includes treating the edge of the through hole with a first conductive fine particle material, subjecting the treated first conductive fine particle material to a conditioner treatment, Treating the particulate material.

상기 형성된 관통홀의 가장자리를 전도성 처리하는 단계는 상기 관통홀이 형성된 절연층과 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 1차 전도성 미립자 물질을 처리하는 단계, 상기 처리된 1차 전도성 미립자 물질 상에 컨디셔너 처리하는 단계, 및 상기 관통홀이 형성된 절연층과 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 2차 전도성 미립자 물질을 처리하는 단계를 포함할 수 있다.The step of conducting the conductive treatment of the edges of the through holes may include treating the first conductive fine particle material on one side of the insulating layer on which the through holes are formed and the side surfaces of the first circuit pattern layer and the second circuit pattern layer, Treating the conductive fine particle material on the side of the insulating layer on which the through hole is formed and the first circuit pattern layer and one side of the second circuit pattern layer.

제1 회로패턴층을 형성하는 단계는 상기 금속물질을 1차 에칭하는 단계, 및 상기 전도성 처리한 후, 2차 에칭하여 상기 제1 회로패턴층을 형성하는 단계를 포함할 수 있다.The step of forming the first circuit pattern layer may include a step of firstly etching the metal material, and a step of forming the first circuit pattern layer by performing second treatment after the conductive treatment.

상기 1차 전도성 미립자 물질 또는 상기 2차 전도성 미립자 물질을 처리하는 단계는 상기 1차 전도성 미립자 물질 또는 상기 2차 전도성 미립자 물질로 카본 블랙 콜로이드를 처리할 수 있다.The step of treating the first conductive fine particle material or the second conductive fine particle material may treat the carbon black colloid with the first conductive fine particle material or the second conductive fine particle material.

상기 기판 제조방법은 상기 1차 전도성 미립자 물질을 처리하기 전에 크리너 처리하는 단계를 더 포함할 수 있다.The substrate manufacturing method may further include a step of treating the first conductive fine particle material before the treatment.

상기 기판 제조방법은 상기 관통홀의 가장자리, 상기 제1 회로패턴층의 일면 및 상기 제2 회로패턴층의 일면 상에 도금 처리된 전기 도금층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a plated electroplating layer on an edge of the through hole, one side of the first circuit pattern layer, and one side of the second circuit pattern layer.

본 발명의 일실시예에 따른 기판은 절연층의 일면에 형성되는 제1 회로패턴층, 상기 절연층의 상기 일면과 대향하는 타면에 형성되는 제2 회로패턴층, 상기 제1 회로패턴층 및 상기 절연층을 관통하는 관통홀 및 상기 관통홀이 형성된 절연층의 측면과 제1 회로패턴층의 측면이 전도성 처리되어 형성되는 블랙홀을 포함하되, 상기 블랙홀을 통해 상기 제1 회로패턴층과 상기 제2 회로패턴층이 상호 통전된다.
A substrate according to an embodiment of the present invention includes a first circuit pattern layer formed on one surface of an insulating layer, a second circuit pattern layer formed on the other surface opposite to the first surface of the insulating layer, Wherein the first circuit pattern layer and the second circuit pattern layer are electrically connected through a through hole penetrating the insulating layer and a side surface of the insulating layer having the through hole and a side surface of the first circuit pattern layer, The circuit pattern layers are mutually energized.

본 발명의 일실시예에 따르면, 관통홀의 가장자리를 전도성 처리하여 절연층을 사이에 두고 형성된 제1 회로패턴층과 제2 회로패턴층이 상호 통전되도록 함으로써, 제조공정을 간편화할 수 있다.According to an embodiment of the present invention, the first circuit pattern layer and the second circuit pattern layer, which are formed by conducting the edges of the through holes through the insulating layer and electrically connected to each other, can be simplified.

본 발명의 일실시예에 따르면, 관통홀이 형성된 절연층의 측면, 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 전도성 처리함으로써, 종래에 비해 비용을 절약하면서 제1 회로패턴층과 제2 회로패턴층이 상호 통전되도록 한다.According to an embodiment of the present invention, conductive treatment is performed on the side surface of the insulating layer on which the through hole is formed, the side surface of the first circuit pattern layer, and the surface of the second circuit pattern layer, And the second circuit pattern layer.

본 발명의 일실시예에 따르면, 관통홀의 가장자리 또는 관통홀이 형성된 절연층의 측면, 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 전도성 미립자 물질을 처리함으로써, 제1 회로패턴층과 제2 회로패턴층이 상호 통전되도록 한다.According to an embodiment of the present invention, by treating the conductive fine particle material on the side of the insulating layer on which the edge of the through hole or the through hole is formed, the side of the first circuit pattern layer and one side of the second circuit pattern layer, And the second circuit pattern layer.

본 발명의 일실시예에 따르면, 카본 블랙 콜로이드를 관통홀의 가장자리 또는 관통홀이 형성된 절연층의 측면, 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 처리함으로써, 종래보다 더욱 안전하게 전도성 처리할 수 있다.
According to one embodiment of the present invention, the carbon black colloid is treated on the side of the insulating layer where the edge of the through hole or the through hole is formed, the side of the first circuit pattern layer and one surface of the second circuit pattern layer, Can be processed.

도 1은 본 발명의 일실시예에 따른 기판의 구조를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 기판 제조방법을 도시한 흐름도이다.
도 3은 전도성 처리하는 일례를 도시한 도면이다.
도 4는 카본 블랙 콜로이드를 이용하여 블랙홀을 형성하는 일례를 도시한 도면이다.
도 5는 전도성 처리한 이후의 기판 제조방법을 도시한 흐름도이다.
도 6은 본 발명의 일실시예에 따른 기판의 표면을 도시한 도면이다.1 is a view showing a structure of a substrate according to an embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing a substrate according to an embodiment of the present invention.
Fig. 3 is a diagram showing an example of conducting conductive treatment.
4 is a view showing an example of forming a black hole using carbon black colloid.
5 is a flow chart showing a method of manufacturing a substrate after conducting a conductive treatment.
6 is a view showing a surface of a substrate according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Hereinafter, the configuration and operation according to the present invention will be described in detail with reference to the accompanying drawings. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description with reference to the accompanying drawings, the same reference numerals denote the same elements regardless of the reference numerals, and redundant description thereof will be omitted. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

도 1은 본 발명의 일실시예에 따른 기판의 구조를 도시한 도면이다.1 is a view showing a structure of a substrate according to an embodiment of the present invention.

도 1을 참고하면, 기판(100)은 절연층(30)을 사이에 두고, 제1 회로패턴층(10), 제2 회로패턴층(50)이 형성되고, 제1 회로패턴층(10)과 절연층(30)을 관통하는 관통홀(60)이 형성되며, 관통홀(60)이 형성된 절연층(30)의 측면과 제1 회로패턴층(10)의 측면이 전도성 처리되어 형성되는 블랙홀(70)을 포함한다. 특히, 기판(100)은 블랙홀(70)을 통해 제1 회로패턴층(10)과 제2 회로패턴층(50)이 상호 통전된다.1, a substrate 100 is formed with a first circuit pattern layer 10 and a second circuit pattern layer 50 with an insulating layer 30 interposed therebetween. The first circuit pattern layer 10, And a side surface of the first circuit pattern layer 10 is formed by conducting a conductive treatment on the side surface of the insulating layer 30 in which the through hole 60 is formed, (70). Particularly, in the substrate 100, the first circuit pattern layer 10 and the second circuit pattern layer 50 are electrically connected to each other through the black hole 70.

제1 회로패턴층(10)은 절연층(30)의 일면에 형성된다. 즉, 제1 회로패턴층(10)은 절연층(30)의 상면(본딩영역(Bonding Area))에 상부 접착층(20)을 통해 금속물질을 라미네이트하고, 에칭함으로써, 형성된다. 절연층(30)은 PET(polyethylene terephthalate), PC(polycarbonate), PES(polyether sulfone), PI(polyimide) 및 PMMA(PolyMethly MethaAcrylate) 중 적어도 하나로 구성될 수 있다. 상기 금속물질은 구리(Cu)로 이루어진 것이거나, 금속성 물질을 포함하는 다른 것일 수도 있다.The first circuit pattern layer 10 is formed on one surface of the insulating layer 30. That is, the first circuit pattern layer 10 is formed by laminating a metal material on the upper surface (bonding area) of the insulating layer 30 through the upper adhesive layer 20 and etching. The insulating layer 30 may be formed of at least one of PET (polyethylene terephthalate), PC (polycarbonate), PES (polyether sulfone), PI (polyimide), and PMMA (polyimethly methacrylate). The metal material may be copper (Cu), or another material including a metallic material.

제2 회로패턴층(50)은 절연층(30)의 일면과 대향하는 타면에 형성된다. 즉, 제2 회로패턴층(50)은 절연층(30)의 하면(콘택영역(Contact Area))에 하부 접착층(40)을 통해 금속물질을 라미네이트하고, 에칭함으로써, 형성된다.The second circuit pattern layer 50 is formed on the other surface opposite to the one surface of the insulating layer 30. That is, the second circuit pattern layer 50 is formed by laminating a metal material on the lower surface (contact area) of the insulating layer 30 through the lower adhesive layer 40 and etching.

관통홀(60)은 제1 회로패턴층(10), 상부 접착층(20), 절연층(30), 및 하부 접착층(40)을 관통하여 형성된다. 즉, 관통홀(60)은 제1 회로패턴층(10)부터 하부 접착층(40)까지를 관통함으로써, 형성된다.The through hole 60 is formed through the first circuit pattern layer 10, the upper adhesive layer 20, the insulating layer 30, and the lower adhesive layer 40. That is, the through holes 60 are formed by penetrating from the first circuit pattern layer 10 to the lower adhesive layer 40.

이렇게 형성된 기판은 관통홀(60)을 통해 제1 회로패턴층(10)과 제2 회로패턴층(50)이 서로 전기적으로 연결되어야 한다. 따라서, 종래에는 관통홀을 포르말린을 환원제로 적용한 화학 동도금 약품을 이용하여 도금하고 있다. 그러나, 포르말린 자체가 페놀보다 독성이 5배가 강하기 때문에 인체에 유해한 약품으로 알려지면서, 처리 후 남은 약품을 안전하게 처리하는데 비용이 많이 발생하고 있다.The substrate thus formed should be electrically connected to the first circuit pattern layer 10 and the second circuit pattern layer 50 through the through holes 60. Therefore, conventionally, the through-holes are plated using a chemical copper plating chemical in which formalin is used as a reducing agent. However, since formalin itself is five times more toxic than phenol, it is known to be harmful to the human body, and it is costly to safely treat remaining chemicals after treatment.

따라서, 본 발명에서는 인체에 유해한 화학약품 대신에 안전하고 제조비용도 절약할 수 있는 전도성 처리를 수행한다.Therefore, in the present invention, a conductive treatment that is safe and can save manufacturing cost is performed instead of a chemical harmful to the human body.

실시예로, 기판(100)은 관통홀(60)이 형성된 절연층(30)의 측면과 제1 회로패턴층(10)의 측면 및 제2 회로패턴층(50)의 일면이 전도성 처리된 블랙홀(70)이 형성된다. 따라서, 블랙홀(70)을 통해 제1 회로패턴층(10)과 제2 회로패턴층(50)이 상호 통전된다.The substrate 100 has a structure in which the side surface of the insulating layer 30 on which the through hole 60 is formed and the side surface of the first circuit pattern layer 10 and one surface of the second circuit pattern layer 50, (70) are formed. Therefore, the first circuit pattern layer 10 and the second circuit pattern layer 50 are electrically connected to each other through the black hole 70.

실시예로, 블랙홀(70)은 관통홀(60)이 형성된 절연층(30)의 측면과 제1 회로패턴층(10)의 측면 및 제2 회로패턴층(50)의 일면에 1차 전도성 미립자 물질을 처리하고, 상기 처리된 1차 전도성 미립자 물질 상에 컨디셔너 처리하며, 상기 관통홀의 가장자리에 2차 전도성 미립자 물질을 처리하여 형성될 수 있다.The black hole 70 is formed on the side surface of the insulating layer 30 on which the through hole 60 is formed and on the side surface of the first circuit pattern layer 10 and on one surface of the second circuit pattern layer 50, Treating the material, subjecting the treated primary conductive fine particle material to a conditioner treatment, and treating the edge of the through hole with a secondary conductive fine particle material.

또는, 블랙홀(70)은 관통홀(60)의 가장자리에 1차 전도성 미립자 물질을 처리하고, 상기 처리된 1차 전도성 미립자 물질 상에 컨디셔너 처리하며, 관통홀(60)의 가장자리에 2차 전도성 미립자 물질을 처리하여 형성될 수 있다.Alternatively, the black hole 70 may be formed by treating the edge of the through hole 60 with a first conductive fine particle material, subjecting the treated first conductive fine particle material to conditioner treatment, and forming a second conductive fine particle Can be formed by treating the material.

이때, 상기 1차 전도성 미립자 물질 또는 상기 2차 전도성 미립자 물질은 카본 블랙 콜로이드(Carbon Black Colloid)를 사용할 수 있다.At this time, the first conductive fine particle material or the second conductive fine particle material may be carbon black colloid.

또한, 기판(100)은 블랙홀(70)의 가장자리, 제1 회로패턴층(10)의 일면 및 제2 회로패턴층(50)의 일면 상에 도금 처리되는 전기 도금층(도시하지 않음)을 더 포함할 수 있다.The substrate 100 further includes an electroplating layer (not shown) that is plated on one edge of the black hole 70, one surface of the first circuit pattern layer 10, and one surface of the second circuit pattern layer 50 can do.

도 2는 본 발명의 일실시예에 따른 기판 제조방법을 도시한 흐름도이다.2 is a flowchart illustrating a method of manufacturing a substrate according to an embodiment of the present invention.

도 2를 참고하면, 기판 제조방법은 절연층(30)을 제공하고(201), 절연층(30)의 일면에 상부 접착층(20)을 통해 금속물질(10)을 라미네이트하고(202), 라미네이트한 금속물질을 1차 에칭하여 제1 회로패턴층(10)을 형성할 수 있다(203). Referring to FIG. 2, a method of manufacturing a substrate includes providing an insulating layer 30, laminating a metal material 10 on one side of the insulating layer 30 through an upper adhesive layer 20, The first circuit pattern layer 10 may be formed by first etching one metal material (203).

상기 기판 제조방법은 절연층(30)의 상기 일면에 대응하는 타면에 하부 접착층(40)을 접착시키고(204), 제1 회로패턴층(10), 상부 접착층(20), 절연층(30), 및 하부 접착층(40)을 관통하는 관통홀(60)을 형성한다(205).The lower adhesive layer 40 is adhered 204 to the other surface of the insulating layer 30 and the first circuit pattern layer 10, the upper adhesive layer 20, the insulating layer 30, And a through hole 60 penetrating the lower adhesive layer 40 are formed (205).

상기 기판 제조방법은 절연층(30)의 타면에 접착된 하부 접착층(40)을 통해 금속물질(50)을 라미네이트하고(206), 관통홀(60)이 형성된 절연층(30)의 측면과 제1 회로패턴층(10)의 측면이 전도성 처리된 블랙홀(70)을 형성한다(207).The method of manufacturing a substrate includes laminating (206) the metal material (50) through the lower adhesive layer (40) bonded to the other surface of the insulating layer (30) The side surface of the one-circuit pattern layer 10 forms a conductive black hole 70 (207).

즉, 206 단계까지 수행한 기판은 제1 회로패턴층(10)과 제2 회로패턴층(50)이 서로 전기적으로 연결되어 있지 않다. 따라서, 상기 기판 제조방법은 비전도체인 절연층(30), 상부 접착층(20), 하부 접착층(40)에 전도성을 부여해야 한다. 이를 위해서, 상기 기판 제조방법은 제1 회로패턴층(10)부터 하부 접착층(40)까지의 관통홀(60)의 가장자리를 전도성 물질로 처리함으로써, 블랙홀(70)을 형성할 수 있는 것이다.That is, the first circuit pattern layer 10 and the second circuit pattern layer 50 are not electrically connected to each other in the step 206. Therefore, the substrate manufacturing method should impart conductivity to the insulating layer 30, the upper adhesive layer 20, and the lower adhesive layer 40, which are nonconductive. For this purpose, in the above substrate manufacturing method, the black hole 70 can be formed by treating the edge of the through hole 60 from the first circuit pattern layer 10 to the lower adhesive layer 40 with a conductive material.

상기 기판 제조방법은 블랙홀(70)의 가장자리, 제1 회로패턴층(10)의 일면 및 제2 회로패턴층(50)의 일면 상에 도금 처리되는 전기 도금층(80)을 형성할 수 있다(208).The substrate manufacturing method may form an electroplating layer 80 that is plated on the edge of the black hole 70, one side of the first circuit pattern layer 10 and one side of the second circuit pattern layer 50 ).

도 3은 전도성 처리하는 일례를 도시한 도면이다.Fig. 3 is a diagram showing an example of conducting conductive treatment.

도 3을 참고하면, 상기 기판 제조방법은 금속물질을 1차 에칭(Pre-etching)하여 제1 회로패턴층(10)을 형성하고 관통홀(60)을 형성한 후(301), 크리너(Cleaner) 처리하고, 관통홀(60)의 가장자리에 1차 전도성 미립자 물질을 처리한다(302). 크리너는 1차 전도성 미립자 물질을 처리하기 전 전처리 공정에 속한다. 즉, 상기 기판 제조방법은 1차 전도성 미립자 물질이 관통홀(60)의 가장자리에 잘 처리될 수 있도록 먼저 크리너 공정을 수행한 후, 1차 전도성 미립자 물질을 처리할 수 있다.Referring to FIG. 3, the substrate manufacturing method includes a step of pre-etching a metal material to form a first circuit pattern layer 10, a through hole 60 (301), a cleaner ), And the first conductive fine particle material is treated at the edge of the through hole 60 (302). The cleaner belongs to a pretreatment process before treating the first conductive fine particle material. That is, in the substrate manufacturing method, the first conductive fine particle material may be treated after the first conductive fine particle material is cleaned to the edge of the through hole 60 first.

상기 기판 제조방법은 상기 처리된 1차 전도성 미립자 물질 상에 컨디셔너(Conditioner) 처리하고, 관통홀(60)의 가장자리에 2차 전도성 미립자 물질을 처리한다(303). 상기 기판 제조방법은 2차 전도성 미립자 물질이 관통홀(60)의 가장자리에 잘 처리될 수 있도록 먼저 컨디셔너 공정을 수행한 후, 2차 전도성 미립자 물질을 처리할 수 있다.The substrate is subjected to conditioner treatment on the treated first conductive fine particle material, and the secondary conductive fine particle material is treated at the edge of the through hole 60 (303). The substrate manufacturing method may process the secondary conductive fine particle material after the conditioner process is first performed so that the secondary conductive fine particle material can be well processed at the edge of the through hole 60.

이로써, 상기 기판 제조방법은 블랙홀(70)을 형성할 수 있는 것이다.Thus, the substrate manufacturing method can form the black hole 70.

이때, 관통홀의 가장자리는 제1 회로패턴층(10), 상부 접착층(20), 절연층(30), 및 하부 접착층(40)의 측면 부분과 제2 회로패턴층(50)의 일면 부분일 수 있다.At this time, the edge of the through hole may be a side surface portion of the first circuit pattern layer 10, the upper adhesive layer 20, the insulating layer 30, and the lower adhesive layer 40 and a surface portion of the second circuit pattern layer 50 have.

이후, 상기 기판 제조방법은 2차 에칭(soft-etching)하여 제1 회로패턴층(10)을 형성하고(304), 블랙홀(70)의 가장자리, 제1 회로패턴층(10)의 일면 및 제2 회로패턴층(50)의 일면 상에 도금 처리되는 전기 도금층(80)을 형성할 수 있다(305).Thereafter, the substrate is soft-etched to form a first circuit pattern layer 10, an edge of the black hole 70, one surface of the first circuit pattern layer 10, The electroplating layer 80 to be plated can be formed on one surface of the two-circuit pattern layer 50 (305).

도 4는 카본 블랙 콜로이드를 이용하여 블랙홀을 형성하는 일례를 도시한 도면이다.4 is a view showing an example of forming a black hole using carbon black colloid.

도 4를 참고하면, 블랙홀을 형성할 때, 상기 기판 제조방법은 상기 1차 전도성 미립자 물질 또는 상기 2차 전도성 미립자 물질로 카본 블랙 콜로이드(Carbon Black Colloid)를 이용할 수 있다. 상기 기판 제조방법은 관통홀의 가장자리에 카본 블랙 콜로이드를 처리함으로써, 비전도체인 상부 접착층(20), 절연층(30), 및 하부 접착층(40)의 측면 특성 자체를 전도성으로 변경시킬 수 있다. 따라서, 본 발명의 기판 제조방법은 카본 블랙 콜로이드를 전도성 미립자 물질로 이용함으로써, 종래의 포르말린보다 처리공정이 간단하고, 처리비용을 절약할 수 있다.Referring to FIG. 4, when forming a black hole, the substrate manufacturing method may use carbon black colloid as the first conductive fine particle material or the second conductive fine particle material. The substrate manufacturing method can conductively change the side characteristics of the top adhesive layer 20, the insulating layer 30, and the bottom adhesive layer 40, which are non-conductive, by treating carbon black colloid at the edges of the through holes. Therefore, by using carbon black colloid as the conductive fine particle material, the method of the present invention can simplify the treatment process and save the treatment cost compared to the conventional formalin.

도 5는 전도성 처리한 이후의 기판 제조방법을 도시한 흐름도이다.5 is a flow chart showing a method of manufacturing a substrate after conducting a conductive treatment.

도 5를 참고하면, 도 4의 마지막 단계 이후에, 기판 제조방법은 제1 회로패턴층(10) 상의 전기 도금층(80)에 드라이 필름(90)을 라미네이트하고(501), 노광하고(502), 하부 접착층(40)에 라미네이트한 금속물질을 에칭하여 제2 회로패턴층(50)을 형성하고(503), 상기 라미네이트한 드라이 필름(90)을 제거하고(504), 제1 회로패턴층(10) 및 제2 회로패턴층(50)의 일면 상에 제1 도금층(a)을 형성하고, 제1 도금층(a) 상에 제1 도금층(a)과 이종(異種)의 제2 도금층(b)을 형성한다(505). 4, after the last step of FIG. 4, the substrate manufacturing method includes laminating (501), exposing (502) the dry film (90) to the electroplating layer (80) on the first circuit pattern layer (10) The second circuit pattern layer 50 is formed by etching the laminated metal material on the lower adhesive layer 40 and the laminated dry film 90 is removed 504 to form the first circuit pattern layer A first plating layer a is formed on one surface of the first circuit pattern layer 10 and the second circuit pattern layer 50 and a second plating layer b different from the first plating layer a is formed on the first plating layer a. (505).

예를 들어, 제1 도금층(a)은 니켈(Ni) 또는 Cu, Zn, Cr, Al, Co, Sn, Pt, 및 Pd 중 적어도 하나와 상기 니켈을 포함하는 합금으로 구성될 수 있다. 제2 도금층(b)은 금(Au) 또는 Cu, Zn, Cr, Al, Co, Sn, Pt, 및 Pd 중 적어도 하나와 상기 금을 포함하는 합금으로 구성될 수 있다.For example, the first plating layer (a) may be composed of nickel (Ni) or an alloy containing at least one of Cu, Zn, Cr, Al, Co, Sn, Pt, and Pd and the nickel. The second plating layer (b) may be composed of gold (Au) or an alloy containing at least one of Cu, Zn, Cr, Al, Co, Sn, Pt, and Pd and the gold.

도 6은 본 발명의 일실시예에 따른 기판의 표면을 도시한 도면이다.6 is a view showing a surface of a substrate according to an embodiment of the present invention.

도 6을 참고하면, 기판의 콘택영역(610)과 본딩영역(620)은 종래의 유해한 화학약품으로 처리한 기판의 콘택영역과 본딩영역과 같이 형성된다. 즉, 본 발명과 같이 관통홀에 블랙홀 처리한 경우에도, 제1 회로패턴층과 제2 회로패턴층이 서로 전기적으로 연결됨으로써, 기판 본연의 기능을 수행할 수 있다.Referring to FIG. 6, a contact region 610 and a bonding region 620 of the substrate are formed as a contact region and a bonding region of a substrate treated with conventional harmful chemicals. That is, even when the through holes are subjected to the black hole treatment as in the present invention, the first circuit pattern layer and the second circuit pattern layer are electrically connected to each other, so that the function of the substrate can be performed.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical idea of the present invention should not be limited to the embodiments of the present invention but should be determined by the equivalents of the claims and the claims.

100: 기판
10: 제1 회로패턴층 20: 상부 접착층
30: 절연층 40: 하부 접착층
50: 제2 회로패턴층 60: 관통홀
70: 블랙홀 80: 전기 도금층100: substrate
10: first circuit pattern layer 20: upper adhesive layer
30: insulating layer 40: lower adhesive layer
50: second circuit pattern layer 60: through hole
70: black hole 80: electroplated layer

Claims (13)

절연층의 일면에 금속물질을 라미네이트하여 제1 회로패턴층을 형성하는 단계;
상기 제1 회로패턴층 및 상기 절연층을 관통하는 관통홀을 형성하는 단계;
상기 절연층의 상기 일면과 대향하는 타면에 금속물질을 라미네이트하여 제2 회로패턴층을 형성하는 단계; 및
상기 형성된 관통홀의 가장자리를 전도성 처리하여 상기 제1 회로패턴층과 상기 제2 회로패턴층이 상호 통전되도록 하는 단계
를 포함하는 기판 제조방법.
Forming a first circuit pattern layer by laminating a metal material on one surface of the insulating layer;
Forming a through hole through the first circuit pattern layer and the insulating layer;
Forming a second circuit pattern layer by laminating a metal material on the other surface opposite to the one surface of the insulating layer; And
Conducting the edge of the formed through hole to conduct the first circuit pattern layer and the second circuit pattern layer with each other
≪ / RTI >
제1항에 있어서,
상기 형성된 관통홀의 가장자리를 전도성 처리하는 단계는,
상기 관통홀의 가장자리에 1차 전도성 미립자 물질을 처리하는 단계;
상기 처리된 1차 전도성 미립자 물질 상에 컨디셔너 처리하는 단계; 및
상기 관통홀의 가장자리에 2차 전도성 미립자 물질을 처리하는 단계
를 포함하는 기판 제조방법.
The method according to claim 1,
The step of conducting the edge of the formed through-
Treating the edge of the through hole with a first conductive fine particle material;
Subjecting the treated primary conductive particulate material to a conditioner treatment; And
Treating the edge of the through hole with a secondary conductive fine particle material
≪ / RTI >
제1항에 있어서,
상기 형성된 관통홀의 가장자리를 전도성 처리하는 단계는,
상기 관통홀이 형성된 절연층과 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 1차 전도성 미립자 물질을 처리하는 단계;
상기 처리된 1차 전도성 미립자 물질 상에 컨디셔너 처리하는 단계; 및
상기 관통홀이 형성된 절연층과 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 2차 전도성 미립자 물질을 처리하는 단계
를 포함하는 기판 제조방법.
The method according to claim 1,
The step of conducting the edge of the formed through-
Treating the first conductive fine particle material on one side of the insulating layer on which the through holes are formed and the side surfaces of the first circuit pattern layer and the second circuit pattern layer;
Subjecting the treated primary conductive particulate material to a conditioner treatment; And
Treating the secondary conductive fine particle material on one side of the insulating layer on which the through holes are formed and the side surfaces of the first circuit pattern layer and the second circuit pattern layer
≪ / RTI >
제3항에 있어서,
제1 회로패턴층을 형성하는 단계는,
상기 금속물질을 1차 에칭하는 단계; 및
상기 전도성 처리한 후, 2차 에칭하여 상기 제1 회로패턴층을 형성하는 단계
를 포함하는 기판 제조방법.
The method of claim 3,
The step of forming the first circuit pattern layer may include:
Firstly etching the metal material; And
Forming a first circuit pattern layer by conducting second-order etching after the conductive treatment;
≪ / RTI >
제2항 또는 제3항에 있어서,
상기 1차 전도성 미립자 물질 또는 상기 2차 전도성 미립자 물질을 처리하는 단계는,
상기 1차 전도성 미립자 물질 또는 상기 2차 전도성 미립자 물질로 카본 블랙 콜로이드(Carbon Black Colloid)를 처리하는 단계
를 포함하는 기판 제조방법.
The method according to claim 2 or 3,
Wherein the step of treating the first conductive fine particle material or the second conductive fine particle material comprises:
Treating the carbon black colloid with the first conductive fine particle material or the second conductive fine particle material;
≪ / RTI >
제2항 또는 제3항에 있어서,
상기 1차 전도성 미립자 물질을 처리하기 전에 크리너 처리하는 단계
를 더 포함하는 기판 제조방법.
The method according to claim 2 or 3,
Treating the first conductive fine particle material with a cleaner before the treatment
≪ / RTI >
제1항에 있어서,
상기 관통홀의 가장자리, 상기 제1 회로패턴층의 일면 및 상기 제2 회로패턴층의 일면 상에 도금 처리된 전기 도금층을 형성하는 단계
를 더 포함하는, 기판 제조방법.
The method according to claim 1,
Forming a plated electroplating layer on the edge of the through hole, one side of the first circuit pattern layer and one side of the second circuit pattern layer
≪ / RTI >
절연층의 일면에 형성되는 제1 회로패턴층;
상기 절연층의 상기 일면과 대향하는 타면에 형성되는 제2 회로패턴층;
상기 제1 회로패턴층 및 상기 절연층을 관통하는 관통홀; 및
상기 관통홀이 형성된 절연층의 측면과 제1 회로패턴층의 측면이 전도성 처리되어 형성되는 블랙홀을 포함하되,
상기 블랙홀을 통해 상기 제1 회로패턴층과 상기 제2 회로패턴층이 상호 통전되는, 기판.
A first circuit pattern layer formed on one surface of the insulating layer;
A second circuit pattern layer formed on the other surface opposite to the one surface of the insulating layer;
A through hole penetrating the first circuit pattern layer and the insulating layer; And
And a black hole in which a side surface of the insulating layer on which the through hole is formed and a side surface of the first circuit pattern layer are formed by conducting a conductive treatment,
Wherein the first circuit pattern layer and the second circuit pattern layer are energized through the black hole.
제8항에 있어서,
상기 블랙홀의 가장자리, 상기 제1 회로패턴층의 일면 및 상기 제2 회로패턴층의 일면 상에 도금 처리되는 전기 도금층
을 더 포함하는, 기판.
9. The method of claim 8,
An edge of the black hole, one surface of the first circuit pattern layer, and one surface of the second circuit pattern layer,
≪ / RTI >
제8항에 있어서,
상기 절연층의 일면과 상기 제1 회로패턴층을 상호 접착시키는 상부 접착층; 및
상기 절연층의 타면과 상기 제2 회로패턴층을 상호 접착시키는 하부 접착층을 더 포함하고,
상기 관통홀은, 상기 상부 접착층 및 상기 하부 접착층을 관통하고,
상기 블랙홀은, 상기 관통홀이 형성된 상부 접착층의 측면 및 하부 접착층의 측면이 전도성 처리되어 형성되는, 기판.
9. The method of claim 8,
An upper adhesive layer for bonding one side of the insulating layer and the first circuit pattern layer to each other; And
Further comprising a lower adhesive layer for bonding the other surface of the insulating layer and the second circuit pattern layer to each other,
Wherein the through hole passes through the upper adhesive layer and the lower adhesive layer,
Wherein the black hole is formed by conducting a side surface of the upper adhesive layer on which the through hole is formed and a side surface of the lower adhesive layer.
제8항에 있어서,
상기 블랙홀은,
상기 관통홀이 형성된 절연층의 측면, 제1 회로패턴층의 측면 및 제2 회로패턴층의 일면에 1차 전도성 미립자 물질을 처리하고, 상기 처리된 1차 전도성 미립자 물질 상에 컨디셔너 처리하며, 상기 관통홀의 가장자리에 2차 전도성 미립자 물질을 처리하여 형성되는, 기판.
9. The method of claim 8,
The black hole,
Treating the first conductive fine particle material on the side of the insulating layer on which the through hole is formed, the side of the first circuit pattern layer and one side of the second circuit pattern layer, subjecting the processed first conductive fine particle material to a conditioner treatment, And the second conductive fine particle material is formed on the edge of the through hole.
제8항에 있어서,
상기 블랙홀은,
상기 관통홀의 가장자리에 1차 전도성 미립자 물질을 처리하고, 상기 처리된 1차 전도성 미립자 물질 상에 컨디셔너 처리하며, 상기 관통홀의 가장자리에 2차 전도성 미립자 물질을 처리하여 형성되는, 기판.
9. The method of claim 8,
The black hole,
Wherein the through hole is formed by treating a first conductive fine particle material at an edge of the through hole and subjecting the treated first conductive fine particle material to a conditioner treatment and treating the edge of the through hole with a secondary conductive fine particle material.
제11항 또는 제12항에 있어서,
상기 1차 전도성 미립자 물질 또는 상기 2차 전도성 미립자 물질은,
카본 블랙 콜로이드인, 기판.13. The method according to claim 11 or 12,
Wherein the first conductive fine particle material or the second conductive fine particle material is a non-
Carbon black colloid.
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