KR20140142670A - Low defective semiconductor device and method of manufacturing the same - Google Patents

Low defective semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
KR20140142670A
KR20140142670A KR1020140067519A KR20140067519A KR20140142670A KR 20140142670 A KR20140142670 A KR 20140142670A KR 1020140067519 A KR1020140067519 A KR 1020140067519A KR 20140067519 A KR20140067519 A KR 20140067519A KR 20140142670 A KR20140142670 A KR 20140142670A
Authority
KR
South Korea
Prior art keywords
layer
nitride
control layer
interface
buffer layer
Prior art date
Application number
KR1020140067519A
Other languages
Korean (ko)
Other versions
KR102341263B1 (en
Inventor
탁영조
김재균
김주성
김준연
박영수
이은하
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US14/294,823 priority Critical patent/US9190270B2/en
Publication of KR20140142670A publication Critical patent/KR20140142670A/en
Application granted granted Critical
Publication of KR102341263B1 publication Critical patent/KR102341263B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides

Abstract

Disclosed are a low defective semiconductor device and a method of manufacturing the same. The method of manufacturing the semiconductor device includes forming a buffer layer on a silicon substrate, forming an interface control layer which has a first growth condition on the buffer layer, and forming a nitride laminate which has a second growth condition different from the first growth condition on the interface control layer.

Description

저결함 반도체 소자 및 그 제조 방법{Low defective semiconductor device and method of manufacturing the same} BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a low defect semiconductor device and a manufacturing method thereof,

저결함 반도체 소자 및 그 제조 방법에 관한 것으로, 소형이면서 트위스트 그레인 바운더리 발생이 감소된 반도체 소자 및 그 제조 방법에 관한 것이다. To a semiconductor device having a reduced size and reduced occurrence of twist grain boundaries, and a method of manufacturing the same.

질화물계 반도체 소자를 형성하기 위한 기판으로 사파이어 기판 또는 실리콘카바이드(SiC) 기판이 많이 사용된다. 하지만, 사파이어 기판은 가격이 비싸고, 단단해서 칩 제작에 어려움이 있으며, 전기 전도성이 낮다. 그리고, 사파이어 기판을 대구경으로 에피 성장 시에, 낮은 열 전도도로 인해 고온에서 기판 자체의 휨 현상이 발생하여 대면적으로 제작하는 것이 어렵다. 이러한 한계를 극복하기 위해, 사파이어 기판 대신 실리콘 기판을 활용한 질화물계 반도체 소자의 개발이 이루어지고 있다. A sapphire substrate or a silicon carbide (SiC) substrate is often used as a substrate for forming a nitride semiconductor device. However, the sapphire substrate is expensive, hard, difficult to manufacture, and low in electric conductivity. When the sapphire substrate is epitaxially grown at a large diameter, it is difficult to fabricate the sapphire substrate in a large area due to warpage of the substrate itself at a high temperature due to low thermal conductivity. To overcome these limitations, a nitride-based semiconductor device utilizing a silicon substrate instead of a sapphire substrate has been developed.

실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 질화물 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 대구경의 박막 성장이 가능하다. 그러나, 실리콘 기판에 질화물 박막을 성장시 기판과 박막 사이의 격자 상수 불일치로 인해 결함 밀도(dislocation density)가 커지고, 열팽창 계수의 불일치로 인해 크랙이 발생된다. 따라서, 결함 밀도를 감소시키기 위한 방법과 크랙 방지를 위한 방법이 많이 연구되고 있다. 하지만, 결함 밀도를 감소시키면 부수적으로 인장 응력(tensile stress)이 생성되어 결함 밀도는 감소하는 반면 크랙 발생이 증가되거나, 반대로 크랙은 감소되었으나 결함 밀도는 증가되는 양상이 나타난다. 이와 같이 실리콘 기판에서의 질화물 박막 성장시 결함 밀도 감소와 크랙 감소 양쪽을 만족시키는 것이 어렵다. Since the silicon substrate has higher thermal conductivity than the sapphire substrate, the warpage of the substrate is not large even at the growth temperature of the nitride film grown at a high temperature, so that the growth of a large diameter film is possible. However, when a nitride thin film is grown on a silicon substrate, dislocation density increases due to lattice constant mismatch between the substrate and the thin film, and cracks are generated due to inconsistency of the thermal expansion coefficient. Therefore, a method for reducing the defect density and a method for preventing cracks have been extensively studied. However, when the defect density is decreased, a tensile stress is generated incidentally to reduce the defect density, while the cracks are increased or the cracks are decreased, but the defect density is increased. As described above, it is difficult to satisfy both of the reduction of defect density and the reduction of cracks in the growth of a nitride thin film on a silicon substrate.

본 발명의 실시예들은 소형이면서 결함이 적은 반도체 소자의 제조 방법을 제공한다.Embodiments of the present invention provide a method of manufacturing a semiconductor device that is compact and has few defects.

본 발명의 실시예들은 소형이면서 결함이 적은 반도체 소자를 제공한다.Embodiments of the present invention provide a semiconductor device that is compact and has few defects.

본 발명의 실시예에 따른 반도체 소자 제조 방법은, 실리콘 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 제1성장 조건을 가지고 계면 조절층을 형성하는 단계; 및 상기 계면 조절층 상에 상기 제1 성장 조건과 다른 제2 성장 조건을 가지고 질화물 적층체를 형성하는 단계;를 포함하고,A method of fabricating a semiconductor device according to an embodiment of the present invention includes: forming a buffer layer on a silicon substrate; Forming an interfacial control layer on the buffer layer with a first growth condition; And forming a nitride layered body on the interfacial control layer with a second growth condition different from the first growth condition,

상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 0.8 이상의 범위를 가지도록 상기 제1 성장 조건과 제2 성장 조건을 조절할 수 있다. The first growth condition and the second growth condition may be adjusted so that the ratio of the minimum value of the reflectance oscillation center value of the interfacial control layer to the maximum value of the reflectivity oscillation center value of the nitride laminate has a range of 0.8 or more.

상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 0.9 이상의 범위를 가질 수 있다. The ratio of the minimum value of the reflectance oscillation center value of the interface adjusting layer to the maximum value of the reflectivity oscillation center value of the nitride laminate may be 0.9 or more.

상기 계면 조절층은 온도, 압력, 두께 중 적어도 하나가 상기 질화물 적층체와 다른 조건으로 형성될 수 있다. At least one of the temperature, pressure, and thickness of the interfacial control layer may be different from that of the nitride layered body.

상기 계면 조절층은 900℃보다 크고 1050℃ 보다 작은 범위의 제1온도에서 형성되고, 상기 질화물 적층체는 상기 제1온도보다 높은 제2온도에서 형성될 수 있다. The interface layer may be formed at a first temperature in a range greater than 900 ° C and less than 1050 ° C, and the nitride layer body may be formed at a second temperature higher than the first temperature.

상기 계면 조절층은 20~500torr범위의 제1압력에서 형성되고, 상기 질화물 적층체는 상기 제1압력보다 같거나 높은 제2압력에서 형성될 수 있다. The interface layer may be formed at a first pressure ranging from 20 to 500 torr, and the nitride layer may be formed at a second pressure equal to or higher than the first pressure.

상기 계면 조절층은 2~1000nm범위의 두께를 가지도록 형성될 수 있다. The interfacial control layer may have a thickness ranging from 2 to 1000 nm.

상기 계면 조절층과 질화물 적층체는 V/III 족 화합물로 형성되고, 상기 계면 조절층은 성장시 V족 물질과 III족 물질의 몰조성비가 20~2000 범위를 가질 수 있다. The interfacial control layer and the nitride layered body may be formed of a V / III group compound, and the mole ratio of the V-group material and the III-group material may be in the range of 20 to 2000 when growing the interfacial control layer.

상기 계면 조절층이 상기 버퍼층 상에 다른 층의 개입 없이 연속적으로 적층될 수 있다. The interfacial control layer may be successively deposited on the buffer layer without intervention of other layers.

상기 질화물 적층체가 상기 계면 조절층 상에 다른 층의 개입 없이 연속적으로 적층될 수 있다. The nitride laminates may be successively laminated on the interface controlling layer without intervention of other layers.

상기 질화물 적층체는 갈륨을 함유한 질화물로 형성된 적어도 하나의 질화물 반도체층을 포함할 수 있다. The nitride stack may include at least one nitride semiconductor layer formed of a nitride containing gallium.

상기 질화물 적층체는 동종의 질화물 화합물로 형성된 복수 개의 질화물 반도체층이 연속적으로 적층될 수 있다. The nitride layered body may be formed by continuously stacking a plurality of nitride semiconductor layers formed of the same kind of nitride compound.

상기 질화물 적층체는 Alx1Iny2Ga1 -x1- y1N(0≤x1,y1≤1, x1+y1≤1)로 형성될 수 있다. The nitride layered body may be formed of Al x 1 In y 2 Ga 1 -x 1 -y 1 N (0? X1, y1? 1 , x1 + y1? 1 ).

상기 버퍼층은 하나의 층 또는 복수의 층을 포함하고, Alx2Iny2Ga1 -x2- y2N (0≤x2,y2≤1, x2+y2≤1)으로 형성될 수 있다. The buffer layer may include one layer or a plurality of layers and may be formed of Al x 2 In y 2 Ga 1 -x 2 -y 2 N (0? X2, y2? 1 , x2 + y2? 1 ).

상기 실리콘 기판과 버퍼층 사이에 핵성장층을 형성할 수 있다. A nucleated growth layer may be formed between the silicon substrate and the buffer layer.

상기 핵성장층은 AlN로 형성될 수 있다. The nucleation layer may be formed of AlN.

상기 기판과 버퍼층을 제거하는 단계를 더 포함할 수 있다. And removing the substrate and the buffer layer.

본 발명의 실시예에 따른 반도체 소자는, In the semiconductor device according to the embodiment of the present invention,

실리콘 기판;A silicon substrate;

상기 실리콘 기판 상의 버퍼층;A buffer layer on the silicon substrate;

상기 버퍼층 상에 구비된 계면 조절층; 및An interface control layer provided on the buffer layer; And

상기 계면 조절층 상의 질화물 적층체;를 포함하고,And a nitride laminate on the interface control layer,

상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 0.8 이상의 범위를 가질 수 있다. The ratio of the minimum value of the reflectance oscillation center value of the interface adjusting layer to the maximum value of the reflectance oscillation center value of the nitride laminate may be 0.8 or more.

본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법은 얇으면서 표면 조도가 낮은 계면 조절층에 의해 소형이면서 낮은 결함을 가지는 반도체 소자를 제공할 수 있다. The semiconductor device and the method for fabricating the same according to the embodiments of the present invention can provide a semiconductor device having a small size and a low defect by using an interface control layer which is thin and has a low surface roughness.

도 1은 본 발명의 일 실시예에 따른 저결함 반도체 소자를 개략적으로 도시한 것이다.
도 2는 도 1에 도시된 저결함 반도체 소자에 핵성장층이 더 구비된 예를 도시한 것이다.
도 3은 도 1에 도시된 저결함 반도체 소자에 활성층이 더 구비된 예를 도시한 것이다.
도 4는 도 3에 도시된 저결함 반도체 소자에서 기판과 버퍼층이 제거된 상태를 도시한 것이다.
도 5a 내지 도 5d는 반도체 소자의 계면 조절층의 성장 온도를 변경함에 따른 반사율(Reflectivity)의 변화를 도시한 것이다.
도 6a 및 도 6b는 반도체 소자의 계면 조절층의 성장 온도에 따른 질화물 반도체층 표면의 그레인 사이즈를 보여준 것이다.
도 7a 및 도 7b는 반도체 소자의 계면 조절층의 성장 온도에 따른 쓰레딩 관통 전위(threading dislocation)를 횡방향 단면에서 보인 것이다.
도 8a 및 도 8b는 반도체 소자의 계면 조절층의 성장 온도에 따른 관통 전위(threading dislocation)를 종방향 단면에서 보인 것이다.
도 9a 및 도 9b는 반도체 소자의 계면 조절층의 성장 온도에 따른 계면 조절층의 표면 AFM 이미지를 보인 것이다.
도 10 내지 도 15는 실시예들에 따른 반도체 소자에 채용되는 실리콘 기판의 예들을 보인 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자에 채용되는 버퍼층의 일 예를 도시한 것이다.
도 17a 내지 도 17d는 도 16의 버퍼층에 채용되는 개별 층의 예들을 보인다.
도 18은 본 발명의 실시예들에 따른 반도체 소자에 채용되는 다른 예의 버퍼층을 보이는 단면도이다.
도 19는 또 다른 실시예에 따른 반도체 소자에 채용되는 다른 예의 버퍼층을 보이는 단면도이다.
도 20은 도 16, 18, 19의 버퍼층을 이루는 각 층의 격자 상수 간의 관계를 보인 그래프이다.
도 21은 도 16, 18, 19의 버퍼층을 이루는 각 층의 두께, 격자 상수의 예시적인 조합을 보인다.
도 22는 도 16, 18, 19의 버퍼층을 이루는 각 층의 두께, 격자 상수의 조합의 다른 예를 보인다.
도 23은 또 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 24 내지 도 27은 또 다른 실시예에 따른 반도체 소자로서, 발광 소자로 적용된 예들을 보인 단면도이다.도 28은 또 다른 실시예에 따른 반도체 소자로서 발광 소자 패키지의 예를 보인 단면도이다.
도 29는 실시예에 따른 발광소자 패키지를 채용한 조명장치의 예를 보인 분해 사시도이다.1 schematically shows a low-defect semiconductor device according to an embodiment of the present invention.
FIG. 2 shows an example in which a low-defect semiconductor device shown in FIG. 1 is further provided with a nucleation layer.
FIG. 3 shows an example in which the active layer is further provided in the low-defect semiconductor device shown in FIG.
FIG. 4 shows a state in which the substrate and the buffer layer are removed from the low-defect semiconductor device shown in FIG. 3. FIG.
FIGS. 5A to 5D show changes in reflectivity as the growth temperature of the interface control layer of a semiconductor device is changed.
6A and 6B show the grain size of the surface of the nitride semiconductor layer according to the growth temperature of the interface control layer of the semiconductor device.
FIGS. 7A and 7B show a threading dislocation in a transverse section according to the growth temperature of the interface control layer of a semiconductor device. FIG.
8A and 8B are longitudinal sectional views showing a threading dislocation according to the growth temperature of the interface control layer of a semiconductor device.
9A and 9B show surface AFM images of the interfacial control layer according to the growth temperature of the interfacial control layer of a semiconductor device.
10 to 15 are sectional views showing examples of a silicon substrate employed in a semiconductor device according to the embodiments.
16 illustrates an example of a buffer layer employed in a semiconductor device according to embodiments of the present invention.
Figs. 17A-17D show examples of individual layers employed in the buffer layer of Fig.
18 is a cross-sectional view showing another example of the buffer layer employed in the semiconductor device according to the embodiments of the present invention.
19 is a cross-sectional view showing another example of a buffer layer employed in a semiconductor device according to another embodiment.
FIG. 20 is a graph showing the relationship between lattice constants of the respective layers constituting the buffer layers of FIGS. 16, 18 and 19.
FIG. 21 shows an exemplary combination of thicknesses and lattice constants of the respective layers constituting the buffer layers of FIGS. 16, 18 and 19.
FIG. 22 shows another example of combinations of the thicknesses and lattice constants of the respective layers constituting the buffer layers of FIGS. 16, 18 and 19.
23 is a cross-sectional view showing a schematic structure of a semiconductor device according to still another embodiment.
FIGS. 24 to 27 are cross-sectional views illustrating examples of a semiconductor device according to still another embodiment of the present invention. FIG. 28 is a cross-sectional view illustrating an example of a light emitting device package as a semiconductor device according to still another embodiment.
29 is an exploded perspective view showing an example of a lighting apparatus employing the light emitting device package according to the embodiment.

이하, 본 발명의 실시예에 따른 저결함 반도체 소자 및 그 제조 방법에 대해 첨부 도면을 참조하여 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, 어느 층의 "상부" 나 "상"이라고 기재된 것은 다른 층이 어느 층에 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS [0029] Hereinafter, a low-defect semiconductor device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements, and the sizes and thicknesses of the respective elements may be exaggerated for convenience of explanation. On the other hand, the embodiments described below are merely illustrative, and various modifications are possible from these embodiments. Hereinafter, what is referred to as "upper" or "upper" of a layer may include not only being on top of another layer in contact with,

도 1은 본 발명의 일 실시예에 따른 저결함 반도체 소자(100)를 개략적으로 도시한 것이다. 상기 반도체 소자(100)는 기판(110)과, 상기 기판 상의 버퍼층(115) 및 상기 버퍼층(115) 상의 계면 조절층(120) 및 상기 계면 조절층(120) 상의 질화물 적층체(125)를 포함한다. 상기 기판(110)은 실리콘계 기판일 수 있다. 예를 들어, 상기 기판(110)은 실리콘 기판일 수 있다. 1 schematically shows a low-defect semiconductor device 100 according to an embodiment of the present invention. The semiconductor device 100 includes a substrate 110 and a buffer layer 115 on the substrate and an interface control layer 120 on the buffer layer 115 and a nitride layered body 125 on the interface control layer 120 do. The substrate 110 may be a silicon substrate. For example, the substrate 110 may be a silicon substrate.

실리콘 기판은 예를 들어, (111)면을 사용할 수 있으며, 황산과수, 불산, 탈이온화수에 의해 클리닝될 수 있다. 이와 같이 클리닝된 기판은 금속 및 유기물 등의 불순물 및 자연 산화막이 제거되고, 수소로 표면이 터미네이션(termination)되어 에피 성장에 적합한 상태가 될 수 있다. 상기 버퍼층(115)은 예를 들어, AlN, AlGaN, 스텝 그레이드 AlxInyGa1 -x- yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성될 수 있다.The silicon substrate can be, for example, a (111) surface, and can be cleaned with sulfuric acid and water, hydrofluoric acid, and deionized water. The substrate cleaned in this way can remove impurities such as metals and organic substances and the natural oxide film, terminate the surface with hydrogen, and become suitable for epitaxial growth. The buffer layer 115 is, for example, AlN, AlGaN, step-graded Al x In y Ga 1 -x- y N (0≤x, y≤1, x + y≤1), Al x1 In y1 Ga 1 - x1- y1 N / Al x2 In y2 Ga 1 -x2-y2 N (0≤x1, x2, y1, y2≤1, x1 ≠ x2 or y1 ≠ y2, x1 + y1≤1, x2 + y2≤1) seconds Lattice, and the like.

상기 버퍼층(115)은 예를 들어, 기판(110)과 계면 조절층(120) 사이의 격자 상수의 불일치로 인한 변위(dislocation)을 줄이고, 열팽창 계수의 불일치로 인해 발생되는 크랙 생성을 억제하기 위해 구비될 수 있다. 도 1에서는 버퍼층이 한 층으로 된 예를 도시하였으나, 버퍼층이 복수 개 구비되는 것도 가능하다. 또한, 복수 개의 버퍼층 중 하나는 핵성장층으로 작용할 수 있다. 이하에서는 버퍼층과 핵성장층을 구분하여 설명하기로 한다. 버퍼층(115)은 예를 들어, AlGaN/AlN/AlGaN의 복수층으로 형성될 수 있다. 하지만, 여기에 한정되는 것은 아니며, 다른 예들에 대해서는 후술하기로 한다.The buffer layer 115 may be formed to reduce dislocation due to mismatch of lattice constants between the substrate 110 and the interface control layer 120 and to suppress crack generation due to mismatch in thermal expansion coefficient . In FIG. 1, an example in which the buffer layer is a single layer is shown, but it is also possible that a plurality of buffer layers are provided. In addition, one of the plurality of buffer layers may serve as a nucleation layer. Hereinafter, the buffer layer and the nucleation layer will be described separately. The buffer layer 115 may be formed of a plurality of layers of AlGaN / AlN / AlGaN, for example. However, the present invention is not limited thereto, and other examples will be described later.

상기 계면 조절층(120)은 Alx3Iny3Ga1 -x3- y3N (0≤x3,y3≤1, x3+y3≤1)으로 형성될 수 있다. 예를 들어, 상기 계면 조절층(120)은 갈륨을 함유한 질화물로 형성될 수 있다. 상기 버퍼층(115)과 계면 조절층(120)은 서로 다른 물질로 형성되어 구분될 수 있다. 예를 들어, 버퍼층(115)은 Al을 함유하는 질화물로 형성되고, 계면 조절층(120)은 Al을 함유하지 않는 질화물로 형성될 수 있다. 예를 들어, 버퍼층(115)은 AlGaN으로 형성되고, 계면 조절층은 GaN으로 형성될 수 있다. 하지만, 여기에 한정되는 것은 아니다. The interfacial control layer 120 may be formed of Al x 3 In y 3 Ga 1 -x 3 -y 3 N (0? X 3, y 3? 1, x 3 + y 3? 1). For example, the interface regulating layer 120 may be formed of a nitride containing gallium. The buffer layer 115 and the interfacial control layer 120 may be formed of different materials. For example, the buffer layer 115 may be formed of a nitride containing Al, and the interface control layer 120 may be formed of a nitride containing no Al. For example, the buffer layer 115 may be formed of AlGaN, and the interface control layer may be formed of GaN. However, it is not limited thereto.

상기 버퍼층(115)과 계면 조절층(120)의 계면에서는 변위루프(dislocation loop)가 형성되어 전위밀도(dislocation density)가 감소될 수 있다. 상기 버퍼층(115)이 예를 들어 AlxGa1 -xN(0<x≤1)으로 형성될 때, Al 조성은 단일 조성을 가지거나 순차적으로 줄어드는 조성을 가질 수 있다. 예를 들어 Al 조성을 Al0 .7Ga0 .3N --> Al0 .5Ga0 .5N --> Al0 .3Ga0 .7N 으로 step-grade로 순차적으로 감소시킬 수 있다. 이 경우, 버퍼층(115)과 계면 조절층(120) 사이의 격자 부정합 및 열팽창계수 부정합을 단계적으로 줄여 주어 에피 성장시 압축 응력을 효과적으로 발생시킬 수 있다. 이 압축 응력으로 인해 에피 냉각시 발생되는 인장응력이 감소됨으로써 크랙 발생을 줄일 수 있다. 또한, 상기 버퍼층(115)이 관통 전위의 밴딩(bending)을 유발하여 결함을 감소시킬 수 있다. 버퍼층의 두께가 두꺼워질수록 그 위에 성장되는 질화물 적층체의 압축응력 완화(compressive stress relaxation)를 감소시킬 수 있으며, 결함도 감소시킬 수 있다. 하지만, 버퍼층의 두께가 두꺼울수록 공정시간이 늘어나는 불리함이 있으므로 적절한 결함 감소를 위한 버퍼층의 두께를 한정할 필요가 있다. 예를 들어, 버퍼층의 두께는 수백 나노에서 수 마이크로 두께를 가질 수 있다. A dislocation loop may be formed at the interface between the buffer layer 115 and the interface regulating layer 120 to reduce the dislocation density. When the buffer layer 115 is formed of, for example, Al x Ga 1 -x N (0 < x &lt; / = 1 ), the Al composition may have a composition that has a single composition or sequentially decreases. For example, the Al composition can be sequentially reduced step-by-step with Al 0 .7 Ga 0 .3 N -> Al 0 .5 Ga 0 .5 N -> Al 0 .3 Ga 0 .7 N. In this case, the lattice mismatching and the thermal expansion coefficient mismatching between the buffer layer 115 and the interfacial control layer 120 are reduced stepwise, so that compressive stress can be effectively generated during epitaxial growth. This compressive stress reduces the tensile stress generated during the epi-cooling, thereby reducing the occurrence of cracks. In addition, the buffer layer 115 may cause bending of the threading dislocations to reduce defects. The thicker the buffer layer, the less the compressive stress relaxation of the nitride layer grown thereon, and the fewer the defects. However, since the thicker the buffer layer is, the longer the processing time is, and the thickness of the buffer layer for proper defect reduction needs to be limited. For example, the thickness of the buffer layer may be several hundred nanometers to several micrometers thick.

한편, 상기 기판(110)은 반도체 소자의 제작 중 또는 제작 후에 제거될 수 있다. 또는, 상기 기판(110)을 제거시 버퍼층(115)도 함께 제거될 수 있다. 실리콘 기판은 빛을 투과하지 않기 때문에 반도체 소자로부터 방사된 빛의 투과를 위해 선택적으로 기판을 제거할 수 있다. Meanwhile, the substrate 110 may be removed during or after fabricating the semiconductor device. Alternatively, when the substrate 110 is removed, the buffer layer 115 may be removed together. Since the silicon substrate does not transmit light, the substrate can be selectively removed for transmission of light emitted from the semiconductor device.

상기 계면 조절층(120)은 질화물 적층체(125)와의 계면에서 트위스트 그레인 바운더리(twist grain boundary)의 발생을 감소시킬 수 있다. 상기 계면 조절층(120)은 2~1000nm 범위의 두께를 가지고, 상기 버퍼층(115)의 조도(roughness)에 대한 계면 조절층(120)의 조도 비가 3 이하의 범위를 가지도록 형성될 수 있다.The interfacial control layer 120 may reduce the occurrence of twist grain boundary at the interface with the nitride layer stack 125. The interfacial control layer 120 may have a thickness ranging from 2 to 1000 nm and may have a roughness ratio of 3 or less to the roughness of the buffer layer 115.

계면 조절층(120)의 두께를 두껍게 할수록 계면 조절층(120)과 질화물 적층체(125)와의 계면에서 트위스트 그레인 바운더리의 발생이 감소될 수 있다. 하지만, 계면 조절층(120)의 두께를 두껍게 하면 전체 박막의 결정성이 나빠질 수 있다. 이는 계면 조절층이 질화물 반도체층에 비해 상대적으로 낮은 온도에서 성장되어 오히려 결함이 증가할 수 있기 때문이다. 그러므로, 계면 조절층(120)의 두께를 얇게 하면서 트위스트 그레인 바운더리 발생이 감소되도록 하는 것이 좋다. As the thickness of the interfacial control layer 120 is increased, the occurrence of the twist grain boundary at the interface between the interfacial control layer 120 and the nitride layered body 125 can be reduced. However, if the thickness of the interfacial control layer 120 is increased, the crystallinity of the entire thin film may deteriorate. This is because the interfacial control layer is grown at a relatively low temperature as compared with the nitride semiconductor layer, and the defect may increase. Therefore, it is preferable that the thickness of the interface adjusting layer 120 is reduced and the occurrence of the twist grain boundary is reduced.

트위스트 그레인 바운더리가 감소되면 계면 조절층(120) 위에 적층되는 질화물 적층체의 결함이 감소될 수 있다. 즉, 상기 계면 조절층(120)은 2~1000nm 범위의 두께를 가지고, 버퍼층의 조도 대비 계면 조절층의 조도 비가 3 이하 범위를 가짐으로써 그 위에 적층되는 질화물 적층체의 결함을 감소시킬 수 있다. 따라서, 계면 조절층을 사용하지 않는 후막(thick layer) 대비 동일한 정도의 결정성을 낮은 두께에서 얻을 수 있어 전체구조의 박막화가 가능하다. 또한, 본 발명의 실시예에 따른 반도체 소자를 위한 에피성장 단계의 공정 시간과 원가를 감소시킬 수 있다.When the twist grain boundary is reduced, defects of the nitride layer stacked on the interfacial control layer 120 can be reduced. That is, the interface control layer 120 has a thickness in the range of 2 to 1000 nm, and the roughness ratio of the interface control layer relative to the roughness of the buffer layer has a range of 3 or less, whereby defects of the nitride layered body stacked thereover can be reduced. Therefore, it is possible to obtain the same degree of crystallinity at a low thickness as compared with a thick layer which does not use an interfacial control layer, so that the entire structure can be made thinner. Further, it is possible to reduce the processing time and cost of the epitaxial growth step for the semiconductor device according to the embodiment of the present invention.

상기 질화물 적층체(125)는 하나의 질화물 반도체층 또는 복수 개의 질화물 반도체층을 포함할 수 있다. 질화물 적층체(125)는 상기 버퍼층 위에 성장시키고자 하는 타겟층을 나타낼 수 있다. 질화물 반도체층은 Alx4Iny4Ga1 -x4-y4N(0≤x4,y4≤1, x4+y4<1)로 형성될 수 있다. 상기 질화물 적층체(125)가 복수 개의 질화물 반도체층을 포함하는 경우, 질화물 반도체층은 기능적으로 또는 조성물질에 따라 구분될 수 있다. 예를 들어 복수의 질화물 반도체층은 다른 조성비를 가지거나, 도핑과 언도핑에 의해 구분되거나, 다른 도핑농도를 가짐으로써 구별될 수 있다. 상기 질화물 적층체(125)는 예를 들어, 언도핑 GaN층, n형 GaN층을 포함할 수 있다. The nitride layered body 125 may include one nitride semiconductor layer or a plurality of nitride semiconductor layers. The nitride layered body 125 may represent a target layer to be grown on the buffer layer. The nitride semiconductor layer may be formed of Al x 4 In y 4 Ga 1 -x 4 -y 4 N (0? X4, y4? 1, x4 + y4 <1). When the nitride layered body 125 includes a plurality of nitride semiconductor layers, the nitride semiconductor layers may be classified according to function or composition. For example, a plurality of nitride semiconductor layers can be distinguished by having different composition ratios, by doping and undoping, or by having different doping concentrations. The nitride layered body 125 may include, for example, an undoped GaN layer and an n-type GaN layer.

도 2는 도 1에 도시된 반도체 소자에서 핵성장층이 더 구비된 예를 도시한 것이다. 도 2에 도시된 반도체 소자(100A)는 기판(110)과 버퍼층(115) 사이에 핵성장층(113)을 더 구비할 수 있다. 핵성장층(113)은 Alx4Iny4Ga1 -x4- y4N (0≤x4,y4≤1, x4+y4≤1)으로 형성될 수 있다. 핵성장층은 수십에서 수백 나노의 두께를 가질 수 있다. 또한, 핵성장층(113)과 버퍼층(115)은 각각의 조성 물질에 의해 구분될 수 있다. FIG. 2 shows an example in which a nucleation layer is further provided in the semiconductor device shown in FIG. 1. The semiconductor device 100A shown in FIG. 2 may further include a nucleation layer 113 between the substrate 110 and the buffer layer 115. The nucleation layer 113 may be formed of Al x 4 In y 4 Ga 1 -x 4 -y 4 N ( 0? X 4 , y 4? 1, x 4 + y 4? 1 ). The nucleated growth layer can have a thickness of tens to hundreds of nanometers. In addition, the nucleation layer 113 and the buffer layer 115 can be separated by the respective composition materials.

상기 핵성장층(113)은 예를 들어, AlN 로 형성될 수 있다. 핵성장층은 기판과 질화물 적층체가 반응하여 생기는 melt-back 현상을 막아 주며 버퍼층(115) 또는 계면 조절층(120)이 잘 웨팅(wetting) 될 수 있게 하는 역할을 할 수 있다. 핵성장층의 성장 단계에서 증착 장치에 N 소스보다 Al 소스(source)를 먼저 주입한다. 이는 N 소스인 암모니아를 먼저 주입하는 경우, 기판이 암모니아에 먼저 노출되어 질화되는 것을 막기 위한 것이다. The nucleation layer 113 may be formed of, for example, AlN. The nucleation layer can prevent the melt-back phenomenon caused by the reaction between the substrate and the nitride layer, and can act to wet the buffer layer 115 or the interface control layer 120 well. In the growth step of the nucleation layer, an Al source is first implanted into the deposition apparatus rather than the N source. This is to prevent the substrate from being firstly exposed to ammonia and nitriding if the N source, ammonia, is injected first.

도 3에 도시된 반도체 소자(200)는 기판(210)과, 기판 상의 버퍼층(215), 버퍼층(215) 상의 계면 조절층(220) 및 계면 조절층(220) 상의 제1 질화물 적층체(225)를 포함한다. 그리고, 상기 제1 질화물 적층체(225) 위에 활성층(230)이 구비되고, 상기 활성층(230) 상에 제2 질화물 적층체(325)가 구비될 수 있다. 상기 기판(210)은 실리콘계 기판일 수 있으며, 예를 들어 실리콘 기판일 수 있다. 상기 버퍼층(215)과 계면 조절층(220)은 도 1을 참조하여 설명한 버퍼층 및 계면 조절층과 실질적으로 동일한 구성 및 작용을 가지므로 여기서는 상세한 설명을 생략하기로 한다.The semiconductor device 200 shown in Figure 3 includes a substrate 210 and a first nitride stack 225 on the buffer layer 215 on the substrate, an interface control layer 220 on the buffer layer 215 and an interface control layer 220 ). The active layer 230 may be provided on the first nitride layered body 225 and the second nitride layered body 325 may be provided on the active layer 230. The substrate 210 may be a silicon substrate, for example, a silicon substrate. The buffer layer 215 and the interface control layer 220 have substantially the same structure and function as those of the buffer layer and the interface control layer described with reference to FIG. 1, and thus the detailed description thereof will be omitted here.

상기 제1 질화물 적층체(225)는 하나의 질화물 반도체층 또는 복수 개의 질화물 반도체층을 포함할 수 있다. 제1 질화물 적층체(225)를 이루는 질화물 반도체층은 제1형으로 도핑되거나 도핑되지 않을 수 있다. 제1형은 예를 들어 n형일 수 있다. 예를 들어, 제1 질화물 적층체를 이루는 질화물 반도체층 중 상기 활성층(230)과 직접 접촉하는 질화물 반도체층은 제1형, 예를 들어 n형으로 도핑될 수 있다. 하지만, 제1형이 p형인 경우도 가능하다.The first nitride layered body 225 may include one nitride semiconductor layer or a plurality of nitride semiconductor layers. The nitride semiconductor layer constituting the first nitride layered body 225 may be doped or undoped as the first type. The first type may be n-type, for example. For example, the nitride semiconductor layer in direct contact with the active layer 230 among the nitride semiconductor layers constituting the first nitride layered body may be doped with a first type, for example, an n type. However, it is also possible that the first type is p-type.

상기 제2 질화물 적층체(235)는 하나의 질화물 반도체층 또는 복수 개의 질화물 반도체층을 포함할 수 있다. 제2 질화물 적층체(235)를 이루는 질화물 반도체층은 제2형으로 도핑되거나 도핑되지 않을 수 있다. 제2형은 예를 들어 p형일 수 있다. 하지만, 상기 제1 질화물 적층체(235)의 질화물 반도체층이 p형으로 도핑된 경우에는 제2 질화물 적층체의 질화물 반도체층이 n형으로 도핑되는 것도 가능하다. 예를 들어, 제2 질화물 적층체를 이루는 질화물 반도체층 중 상기 활성층(230)과 직접 접촉하는 질화물 반도체층이 제2형, 예를 들어 p형으로 도핑될 수 있다. The second nitride layered body 235 may include one nitride semiconductor layer or a plurality of nitride semiconductor layers. The nitride semiconductor layer constituting the second nitride layered body 235 may be doped or undoped to the second type. The second type may be, for example, p-type. However, when the nitride semiconductor layer of the first nitride layered body 235 is doped with p-type, the nitride semiconductor layer of the second nitride layered body may be doped with n-type. For example, a nitride semiconductor layer in direct contact with the active layer 230 of the nitride semiconductor layer constituting the second nitride layered body may be doped with a second type, for example, a p-type.

상기 활성층(230)은 다중양자우물구조를 가질 수 있다. 예를 들어, 활성층(230)은 GaN/InGaN 다중양자우물구조로 형성될 수 있다. 상기 활성층(230)에서는 제1질화물 적층체로부터의 전자(또는 정공)와 상기 제2 질화물 적층체로부터의 정공(또는 전자)이 결합하면서 빛이 방출될 수 있다. The active layer 230 may have a multiple quantum well structure. For example, the active layer 230 may be formed of a GaN / InGaN multiple quantum well structure. In the active layer 230, light may be emitted while electrons (or holes) from the first nitride laminate and holes (or electrons) from the second nitride laminate are coupled.

본 발명의 실시예에 따른 반도체 소자는 실리콘 기판을 사용하여 대구경의 웨이퍼 제작이 가능하게 된다. 본 발명의 실시예에 따른 반도체 소자는 발광 소자(Light emitting diode), 쇼트키 다이오드, 레이저 다이오드, 전계 효과 트랜지스터(Field Effect Transistor) 또는 파워 디바이스(power device) 등에 적용될 수 있다. The semiconductor device according to the embodiment of the present invention can manufacture a wafer having a large diameter by using a silicon substrate. A semiconductor device according to an embodiment of the present invention may be applied to a light emitting diode, a Schottky diode, a laser diode, a field effect transistor, a power device, or the like.

한편, 도 4에 도시된 바와 같이 상기 반도체 소자(200)에서 기판(210)과 버퍼층(215)이 제거될 수 있다. 예를 들어, 기판과 버퍼층은 활성층(230)으로부터의 광이 아래 방향으로 방출되도록 하기 위해 제거될 수 있다. 도시되지는 않았지만, 기판(210)과 버퍼층(215)이 제거될 때, 반도체 소자를 지지하기 위해 상기 제2 질화물 적층체(235) 위에 지지 기판이 더 구비될 수 있다. Meanwhile, as shown in FIG. 4, the substrate 210 and the buffer layer 215 may be removed from the semiconductor device 200. For example, the substrate and the buffer layer may be removed to allow light from the active layer 230 to be emitted in a downward direction. Although not shown, when the substrate 210 and the buffer layer 215 are removed, a supporting substrate may be further provided on the second nitride layered body 235 to support the semiconductor element.

다음, 도 1을 참조하여 계면 조절층(120)과 질화물 적층체(125)에 대해 상세히 설명한다.Next, the interfacial control layer 120 and the nitride laminate 125 will be described in detail with reference to FIG.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 상기 계면 조절층(120)의 조도를 감소시키기 위해 성장 조건을 조절할 수 있다. 상기 버퍼층 상에 상기 버퍼층의 조도 대비 계면 조절층의 조도 비율을 조절하도록 제1 성장 조건을 가지고 계면 조절층을 형성한다. 그리고, 상기 계면 조절층 상에 상기 제1 성장 조건과 다른 제2 성장 조건을 가지고 질화물 적층체를 형성한다. 예를 들어, 계면 조절층(120)은 온도, 압력, 두께 중 적어도 하나를 조절하여 성장할 수 있다. 또는, 계면 조절층이 V/III 족 화합물로 형성되고, 상기 계면 조절층의 V족 물질과 III족 물질의 몰조성비를 조절하여 성장할 수 있다. 그리고, 계면 조절층(120)의 성장 조건을 질화물 적층체(125)의 성장 조건을 다르게 조절할 수 있다. The method of fabricating a semiconductor device according to an embodiment of the present invention may adjust growth conditions to reduce the roughness of the interface regulating layer 120. And an interface control layer is formed on the buffer layer with a first growth condition so as to control the roughness ratio of the interface control layer to the roughness of the buffer layer. A nitride layered body is formed on the interface controlling layer with a second growth condition different from the first growth condition. For example, the interface regulating layer 120 may grow by adjusting at least one of temperature, pressure, and thickness. Alternatively, the interfacial control layer may be formed of a V / III group compound, and the interfacial control layer may be grown by adjusting the molar composition ratio of the group V material and the group III material. The growth condition of the interface layer 120 can be controlled by varying the growth conditions of the nitride layered body 125.

예를 들어, 상기 계면 조절층(120)은 900℃보다 크고 1050℃ 보다 작은 범위에서 성장될 수 있다. 상기 계면 조절층(120)은 20~500torr 범위의 압력에서 성장될 수 있다. For example, the interfacial control layer 120 may be grown at a temperature higher than 900 ° C and lower than 1050 ° C. The interface regulating layer 120 may be grown at a pressure ranging from 20 to 500 torr.

도 5a는 계면 조절층(120)을 900℃에서 성장시켰을 때, 반도체 소자의 두께 방향에 따른 곡률(Curvature)과 반사율(%)을 나타낸 것이다. A1으로 표시된 부분(20~21구간)이 계면 조절층(120)에 대응되는 부분을 나타낸다. 반사율은 표면의 조도를 판단할 수 있는 지표가 될 수 있다. 예를 들어, 표면 조도가 크면 빛이 표면에서 산란되어 반사율이 낮아질 수 있다. 참고로 이하의 실험에서 계면 조절층의 성장 이후 질화물 반도체층의 성장에서는 1050℃의 상대적으로 높은 온도를 사용하였다. 도 5a의 A1에 도시된 예에서, 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 대략 0.48을 가질 수 있다. 반사율 진동 중심 값은 반사율 오실레이션의 각 주기에서 진폭의 중심 값들을 나타낼 수 있다. 박막 성장시 박막의 상태를 모니터링하기 위한 방법으로, 레이저를 박막에 비추고 박막으로부터 반사된 빛의 세기를 측정한다. 이때 박막 외부에서 반사된 빛과 박막 내부에서 반사된 빛의 합이 측정되기 때문에, 박막의 두께가 변화할 때, 간섭 효과에 따라 측정된 빛의 세기가 진동하게 된다. 여기서, 진동(Oscillation) 진폭의 중심값인 반사율 진동 중심값(center value of reflectivity oscillation)을 막질을 대표하는 값으로 사용할 수 있다. 예를 들어, 질화물 적층체의 반사율 진동 중심 값의 최대 값은 질화물 적층체 구간에서의 반사율 진동 중심 값들 중 최대 값을 나타낼 수 있다. 계면 조절층의 반사율 진동 중심 값의 최소 값은 계면 조절층의 구간에서의 반사율 진동 중심 값들 중 최소 값을 나타낼 수 있다. 5A shows curvature and reflectance (%) of the interface controlling layer 120 according to the thickness direction of the semiconductor device when grown at 900 ° C. A portion indicated by A1 (a section from 20 to 21) represents a portion corresponding to the interface regulating layer 120. [ The reflectance can be an indicator for determining the illuminance of the surface. For example, if the surface roughness is large, the light may scatter on the surface and the reflectance may be lowered. For reference, in the following experiment, a relatively high temperature of 1050 DEG C was used for the growth of the nitride semiconductor layer after the growth of the interfacial control layer. In the example shown in A1 of Fig. 5A, the ratio of the minimum value of the reflectance oscillation center value of the interface control layer to the maximum value of the reflectance oscillation center value of the nitride layer can be approximately 0.48. The reflectance oscillation center value can represent the center values of the amplitudes in each period of reflectance oscillation. As a method for monitoring the state of a thin film during thin film growth, a laser is irradiated on a thin film and the intensity of light reflected from the thin film is measured. At this time, since the sum of the light reflected from the outside of the thin film and the light reflected from the inside of the thin film is measured, when the thickness of the thin film is changed, the intensity of light measured according to the interference effect oscillates. Here, the center value of reflectivity oscillation, which is the center value of the oscillation amplitude, can be used as a representative value of the film quality. For example, the maximum value of the reflectivity oscillation center value of the nitride laminate can represent the maximum value among the reflectance oscillation center values in the nitride laminate section. The minimum value of the reflectance oscillation center value of the interface control layer may represent the minimum value among the reflectance oscillation center values in the interval of the interface control layer.

예를 들어, 도 5a에서는 22-25 구간에서 질화물 적층체의 반사율 진동 중심 값들 중 최대 값을 얻을 수 있고, 20-21 구간에서 계면 조절층의 반사율 진동 중심값들 중 최소 값을 얻을 수 있다. For example, in FIG. 5A, the maximum value of the reflectivity oscillation center values of the nitride laminate can be obtained in the interval of 22-25, and the minimum value of the reflectance oscillation center values of the interface control layer in the interval of 20-21 can be obtained.

도 5b는 계면 조절층(120)을 950℃에서 성장시켰을 때, 반도체 소자의 두께 방향에 따른 곡률(Curvature)과 반사율(%)을 나타낸 것이다. A2로 표시된 부분(20~21구간)이 계면 조절층에 대응되는 부분을 나타낸다. 도 5b에 도시된 계면 조절층에서의 조도는 대략 r.m.s 7.1nm 를 가질 수 있다. 도 5b에서는 22-25 구간에서 질화물 적층체의 반사율 진동 중심 값들 중 최대 값을 얻을 수 있고, 20-21 구간에서 계면 조절층의 반사율 진동 중심값들 중 최소 값을 얻을 수 있다. 도 5b의 A1에 도시된 예에서, 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소 값의 비가 대략 0.99를 가질 수 있다.5B shows the curvature and the reflectance (%) of the semiconductor device according to the thickness direction of the semiconductor device when the interface controlling layer 120 is grown at 950 ° C. A portion indicated by A2 (20 to 21 section) represents a portion corresponding to the interface control layer. The roughness in the interfacial control layer shown in Fig. 5B may have an approximate rms of 7.1 nm. 5B, the maximum value of the reflectivity oscillation center values of the nitride laminate can be obtained in the interval of 22-25, and the minimum value of the reflectance oscillation center values of the interface control layer can be obtained in the interval of 20-21. In the example shown by A1 in Fig. 5B, the ratio of the minimum value of the reflectance oscillation center value of the interface-regulating layer to the maximum value of the reflectance oscillation center value of the nitride laminate may be about 0.99.

도 5c는 계면 조절층(120)을 1000℃에서 성장시켰을 때, 반도체 소자의 두께 방향에 따른 곡률(Curvature)과 반사율(%)을 나타낸 것이다. A3으로 표시된 부분(20~21구간)이 계면 조절층에 대응되는 부분을 나타낸다. 도 5c의 A1에 도시된 예에서, 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 대략 0.93을 가질 수 있다. 도 5d는 계면 조절층(120)을 1050℃에서 성장시켰을 때, 반도체 소자의 두께 방향에 따른 곡률(Curvature)과 반사율(%)을 나타낸 것이다. A4로 표시된 부분(20~21구간)이 계면 조절층에 대응되는 부분을 나타낸다. 도 5d에 도시된 계면 조절층의 조도는 대략 r.m.s 28.6을 가질 수 있다. 도 5d의 A1에 도시된 예에서, 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 대략 0.71를 가질 수 있다. 5C shows the curvature and the reflectance (%) of the interfacial control layer 120 according to the thickness direction of the semiconductor device when grown at 1000 ° C. A portion indicated by A3 (section 20 to 21) represents a portion corresponding to the interface control layer. In the example shown in A1 of Fig. 5C, the ratio of the minimum value of the reflectance oscillation center value of the interface control layer to the maximum value of the reflectance oscillation center value of the nitride layer can be approximately 0.93. 5D shows curvature and reflectance (%) according to the thickness direction of the semiconductor device when the interface controlling layer 120 is grown at 1050 ° C. A portion indicated by A4 (20 to 21 sections) represents a portion corresponding to the interface control layer. The roughness of the interfacial control layer shown in Fig. 5D can have roughly r.m.s 28.6. In the example shown by A1 in Fig. 5D, the ratio of the minimum value of the reflectance oscillation center value of the interface-regulating layer to the maximum value of the reflectivity oscillation center value of the nitride laminate can be approximately 0.71.

다음은, 계면 조절층의 성장 온도에 대해, 질화물 적층체의 반사율 진동 중심 값의 최대 값(RNmax)에 대한 계면 조절층의 반사율 진동 중심 값의 최소값(RImin)의 비를 나타낸 것이다.The following shows the ratio of the minimum value (RImin) of the reflectance oscillation center value of the interfacial control layer to the maximum value (RNmax) of the reflectance oscillation center value of the nitride laminate with respect to the growth temperature of the interfacial control layer.

계면 조절층 성장 온도(℃)Interfacial regulating layer growth temperature (캜) 900900 950950 10001000 10501050 (RImin /RNmax)(RImin / RNmax) 0.480.48 0.990.99 0.930.93 0.710.71

후술하는 바와 같이 도 5b, 도 5c에 도시된 반도체 소자의 결정성이 상대적으로 양호하게 나왔다. 따라서, 예를 들어, 본 발명의 실시예에 따른 반도체 소자에서 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 0.71보다 클 수 있다. 예를 들어, 본 발명의 실시예에 따른 반도체 소자에서 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 0.8 이상의 범위를 가질 수 있다. 여기서, 대부분의 경우 계면 조절층의 조도가 질화물 적층체의 조도보다 크고, 상기 질화물 적층체의 반사율 진동 중심 값은 계면 조절층의 반사율 진동 중심 값보다 클 것이 예상될 수 있다. 이 경우, 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 1보다 작을 수 있다. 하지만, 여기에 한정되지는 않고, 상기 질화물 적층체의 반사율 진동 중심 값과 계면 조절층의 반사율 진동 중심 값이 거의 같은 경우도 가능하며, 이런 경우 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 대략 1이 될 수 있다. 또한, 질화물 적층체의 성장 조건 및/또는 계면 조절층의 성장 조건에 따라 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값이 계면 조절층의 반사율 진동 중심 값의 최소 값보다 작은 경우도 발생될 수 있다. 이 경우에는 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 1보다 클 수 있다. 예를 들어, 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 0.8 내지 1.1 범위를 가질 수 있다. As described later, the crystallinity of the semiconductor device shown in Figs. 5B and 5C is relatively good. Therefore, for example, the ratio of the minimum value of the reflectance oscillation center value of the interfacial control layer to the maximum value of the reflectivity oscillation center value of the nitride laminate in the semiconductor device according to the embodiment of the present invention may be larger than 0.71. For example, in the semiconductor device according to the embodiment of the present invention, the ratio of the minimum value of the reflectance oscillation center value of the interface control layer to the maximum value of the reflectivity oscillation center value of the nitride layered body may have a range of 0.8 or more. Here, in most cases, the roughness of the interfacial control layer is larger than that of the nitride laminate, and the reflectivity oscillation center value of the nitride laminate can be expected to be larger than the reflectivity vibration center value of the interface control layer. In this case, the ratio of the minimum value of the reflectance oscillation center value of the interfacial control layer to the maximum value of the reflectivity oscillation center value of the nitride laminate may be smaller than 1. However, the present invention is not limited to this, and it is also possible that the reflectance oscillation center value of the nitride laminate is substantially equal to the reflectance oscillation center value of the interface control layer. In this case, The ratio of the minimum value of the reflectance oscillation center value of the interfacial control layer for about 1 can be approximately 1. [ The maximum value of the reflectivity oscillation center value of the nitride laminate may be smaller than the minimum value of the reflectance oscillation center value of the interface adjusting layer depending on the growth conditions of the nitride laminate and / or the growth conditions of the interface control layer have. In this case, the ratio of the minimum value of the reflectance oscillation center value of the interfacial control layer to the maximum value of the reflectance oscillation center value of the nitride laminate may be larger than 1. [ For example, the ratio of the minimum value of the reflectance oscillation center value of the interface control layer to the maximum value of the reflectance oscillation center value of the nitride laminate may have a range of 0.8 to 1.1.

예를 들어, 본 발명의 실시예에 따른 반도체 소자에서 상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 0.9-1.1 범위를 가질 수 있다. A1과 A4에서 반사 특성이 불규칙하게 나왔으며, 이는 도 5a에서의 계면 조절층과 도 5d에서의 계면 조절층 성장 조건의 경우 도 5b 및 도 5c에서의 계면 조절층의 성장 조건에 비해 상대적으로 표면 조도가 커짐을 나타낸다. 각 성장 온도에 따른 전체 박막의 GaN(002) 및 GaN(102) XRC(X-Ray rocking curve)의 FWHM(arcsec)(Full Widths at Half Maximum)은 다음과 같이 나타난다.  For example, in the semiconductor device according to the embodiment of the present invention, the ratio of the minimum value of the reflectance oscillation center value of the interface control layer to the maximum value of the reflectivity oscillation center value of the nitride layered body may have a range of 0.9-1.1. A1 and A4 exhibit irregular reflection characteristics. This is because the interface control layer in FIG. 5A and the interface control layer growth condition in FIG. 5D are relatively inferior to the growth condition of the interface control layer in FIGS. 5B and 5C, And the illuminance increases. The FWHM (arcsec) (Full Widths at Half Maximum) of GaN (002) and GaN (102) X-Ray rocking curves of the entire thin film according to each growth temperature is as follows.

계면 조절층 성장 온도Interfacial regulating layer growth temperature XRC FWHM (arcsec)XRC FWHM (arcsec) (002)(002) (102)(102) 900℃900 ℃ N/AN / A N/AN / A 950℃950 ℃ 275 275 323 323 1000℃1000 ℃ 287 287 357 357 1050℃1050 ° C 316 316 375 375

여기서, XRC(X-Ray rocking Curves)의 FWHM(Full width at half maximum)는 X-Ray의 입사각도에 따른 광 세기 변화 그래프에서의 반치폭을 나타낸다. FWHM 값이 작을수록 결함이 작은 것을 나타내며, 950℃, 1000℃에서 상대적으로 결함이 적게 나왔다. 1050℃ 이하로 온도가 감소할수록 결정성 및 압축 응력이 향상되고, 900℃ 이하로 온도가 낮아지면 1050℃의 경우와 같이 반사도가 떨어지는 거친 계면이 막 성장 중에 형성되어 결정성이 저하되었다. 900℃ 의 경우 높은 결함밀도에 의한 압축 응력 완화(compressive stress relaxation)가 커져서 크랙이 발생하였고 XRC FWHM를 얻을 수 없었고, 표 2에서 N/A( Not available)로 나타내었다.Here, the full width at half maximum (FWHM) of the X-ray rocking curves (XRC) represents the half width in the graph of the light intensity change according to the incident angle of the X-ray. The smaller the FWHM value, the smaller the defects, and the fewer defects were found at 950 ° C and 1000 ° C. Crystallinity and compressive stress were improved as the temperature decreased to 1050 캜 or lower. When the temperature was lowered to 900 캜 or lower, a coarse interface with a low reflectivity was formed during film growth, as in the case of 1050 캜, and crystallinity deteriorated. At 900 ° C, compressive stress relaxation due to high defect density increased, cracking occurred, and XRC FWHM was not obtained, which is shown in Table 2 as N / A (Not available).

도 6a는 950℃에서 계면 조절층을 성장한 경우 STEM(Scanning Transmission Election Microscope) 이미지를 보여준 것이고, 도 6b는 1050℃에서 계면 조절층을 성장한 경우 STEM 이미지를 보여 준 것이다. 도 6a의 계면 조절층에서의 그레인 사이즈가 도 6b의 계면 조절층에서의 그레인 사이즈보다 상대적으로 크다. 그레인 사이즈가 크면 그레인들 사이의 경계에서 발생되는 트위스트 그레인 바운더리(twist grain boundary)가 감소될 수 있다. FIG. 6A shows a STEM (Scanning Transmission Election Microscope) image when the interface control layer is grown at 950 ° C, and FIG. 6b shows a STEM image when the interface control layer is grown at 1050 ° C. The grain size in the interface control layer of FIG. 6A is relatively larger than the grain size of the interface control layer of FIG. 6B. If the grain size is large, the twist grain boundary generated at the boundary between the grains can be reduced.

또한, 도 7a 및 도 7b는 각각 950℃와 1050℃에서 계면 조절층을 성장한 경우 계면 조절층 표면에 도달하는 관통 전위(threading dislocation)를 횡방향 단면(Si(111) 기판의 flat-zone 방향에 평행한 단면) 에서 보인 것이다. 도 8a 및 도 8b는 각각 950℃와 1050℃에서 계면 조절층을 성장한 경우 계면 조절층 표면에 도달하는 관통 전위를 종방향 단면(Si(111) 기판의 flat-zone 방향에 수직인 단면)에서 보인 것이다. 도 7a, 도 7b, 도 8a, 도 8b에서 화살표가 관통 전위를 나타낸다. 도 7a 및 도 8a에서의 화살표가 도 7b 및 도 8b에서의 화살표에 비해 상대적으로 적게 나타났다. 이는 950℃에서 성장한 계면 조절층의 관통 전위가 1050℃에서 성장한 계면 조절층의 관통 전위보다 적었음을 나타낸다.7A and 7B show threading dislocations reaching the surface of the interfacial control layer when the interfacial control layer is grown at 950 ° C and 1050 ° C, respectively, in the cross-section (in the flat-zone direction of the Si (111) Parallel cross-section). 8A and 8B are graphs showing the through-hole dislocations reaching the surface of the interfacial control layer when the interfacial control layer is grown at 950 DEG C and 1050 DEG C, respectively, at a longitudinal section (a section perpendicular to the flat-zone direction of the Si (111) substrate) will be. In Figs. 7A, 7B, 8A and 8B, arrows indicate threading dislocations. The arrows in Figs. 7A and 8A are relatively smaller than those in Figs. 7B and 8B. This indicates that the threading potential of the interfacial control layer grown at 950 ° C is lower than the threading potential of the interfacial control layer grown at 1050 ° C.

도 9a 및 도 9b는 각각 950℃와 1050℃에서 계면 조절층을 성장한 경우 계면 조절층의 표면 AFM 이미지를 보인 것이다. 도 9b에서는 화살표로 표시된 부분에서 트위스트 그레인 바운더리가 만나면서 발생되는 에지 타입(edge-type)의 전위(dislocation)가 라인(line) 형태로 배열된 것을 나타낸다.9A and 9B show surface AFM images of the interface control layer when the interface control layer is grown at 950 ° C and 1050 ° C, respectively. In FIG. 9B, the dislocation of an edge-type generated when a twist grain boundary is encountered at a portion indicated by an arrow is arranged in a line form.

따라서, 계면 조절층(120)을 예를 들어, 900℃보다 크고 1050℃보다 작은 범위의 온도에서 성장함으로써 결정성을 높이고, 트위스트 그레인 바운더리의 발생을 감소시킬 수 있다.Thus, the crystallinity can be increased and the occurrence of twist grain boundary can be reduced by growing the interface controlling layer 120 at, for example, a temperature higher than 900 ° C and lower than 1050 ° C.

다음, 계면 조절층의 두께를 조절하여 결정성을 높이고, 트위스트 그레인 바운더리 발생을 감소시킬 수 있다. 계면 조절층의 두께가 두꺼울수록 결정성이 저하되고, 압축 응력이 감소될 수 있다. 다음은, 950℃에서 계면 조절층의 두께를 각각 160nm, 320nm, 640nm 로 성장한 경우 XRC의 FWHM을 나타낸 것이다.Next, the thickness of the interfacial control layer may be adjusted to increase the crystallinity and reduce the occurrence of twist grain boundaries. The thicker the thickness of the interface control layer, the lower the crystallinity and the compressive stress can be reduced. The following shows the FWHM of the XRC when the thickness of the interfacial control layer is grown to 160 nm, 320 nm, and 640 nm at 950 ° C, respectively.

두께thickness XRC FWHMXRC FWHM (002)(002) (102)(102) 160nm160 nm 282 282 311 311 320nm320nm 275 275 323 323 640nm640 nm 310 310 382 382

표 3에 따르면, 두께가 두꺼울수록 결정성이 저하되고, 압축 응력이 감소되었다. 계면 조절층의 성장 온도가 상대적으로 낮기 때문에 비록, 두께가 두꺼울수록 조도(roughness)는 향상되지만, 결정성과 압축 응력은 나빠질 수 있다. 따라서, 두께를 온도에 따라 적절히 작게 하여 결정성과 압축 응력을 향상시키면서 성장 온도를 900℃보다 크고 1050℃보다 작게 하여 조도를 향상시킬 수 있다. 그럼으로써, 트위스트 그레인 바운더리를 감소시킬 수 있다. 계면 조절층은 버퍼층(115)의 조도에 비해 3 이하의 비율을 가지는 조도를 가질 수 있다. 이와 같이 계면 조절층의 성장 조건을 조절하여 계면 조절층의 두께를 작게 하면서 버퍼층에 대한 계면 조절층의 조도 비를 감소시킬 수 있다. According to Table 3, as the thickness is thicker, the crystallinity is lowered and the compressive stress is decreased. Though the growth temperature of the interfacial control layer is relatively low, the roughness is improved as the thickness is increased, but the crystallinity and compressive stress can be deteriorated. Accordingly, it is possible to improve the crystallinity and compressive stress by appropriately reducing the thickness according to the temperature, and to increase the growth temperature by setting the growth temperature higher than 900 캜 and lower than 1050 캜. Thereby, the twist grain boundary can be reduced. The interface control layer may have a roughness ratio of 3 or less in comparison with the roughness of the buffer layer 115. In this way, the growth condition of the interfacial control layer can be controlled to reduce the thickness of the interfacial control layer and reduce the roughness ratio of the interfacial control layer to the buffer layer.

다음은, 계면 조절층의 성장 압력과 계면 조절층의 성장 몰조성비를 조절하면서 결정성과 압축 응력을 알아보았다. 여기서, 계면 조절층은 GaN으로 형성되고, Ga과 N의 몰조성비(V/III)를 변경하면서 시뮬레이션 하였다. 여기서, V/III는 계면 조절층 성장시 사용되는 V족 물질과 III족 물질의 몰조성비를 나타낸다.Next, crystallinity and compressive stress were measured while controlling the growth pressure of the interface control layer and the growth mole composition ratio of the interface control layer. Here, the interface control layer is formed of GaN and simulated by changing the molar composition ratio (V / III) of Ga and N. Here, V / III represents the molar composition ratio of the Group V material and the Group III material used in growing the interface controlling layer.

성장 조건Growth condition XRC FWHM(arcsec)XRC FWHM (arcsec) 압력pressure 온도Temperature 물질matter 조성비Composition ratio (002)(002) (102)(102) 75torr75 torr 950℃950 ℃ GaNGaN V/III=837V / III = 837 273 273 294 294 200torr200 torr 950℃950 ℃ GaNGaN V/III=812V / III = 812 282 282 304 304 500torr500 torr 950℃950 ℃ GaNGaN V/III=812V / III = 812 330 330 530 530 75torr75 torr 950℃950 ℃ GaNGaN V/III=1674V / III = 1674 280 280 300 300

표 4에 따르면, 압력이 낮을수록 결정성 및 압축 응력이 향상되고, V/III 조성비가 커질수록 결정성 및 압축 응력이 향상되었다. According to Table 4, the lower the pressure, the higher the crystallinity and compressive stress, and the higher the V / III composition ratio, the better the crystallinity and compressive stress.

예를 들어, 계면 조절층은 20~500torr범위의 압력에서 성장될 수 있다. 그리고, 계면 조절층은 10~2000 범위의 V/III 몰조성비를 가질 수 있다. For example, the interfacial control layer can be grown at a pressure in the range of 20 to 500 torr. The interfacial control layer may have a V / III molar composition ranging from 10 to 2000.

다음, 상기 계면 조절층(120) 상에 질화물 적층체(125)를 형성한다. 상기 질화물 적층체(125)는 상기 계면 조절층(120)과는 다른 성장 조건을 가지고 형성될 수 있다. 따라서, 상기 계면 조절층(120)과 질화물 적층체(125)는 예를 들어 성장 특성에 의해 구분될 수 있다. 예를 들어, 상기 질화물 적층체(125)는 950~1100℃ 온도 범위에서 성장될 수 있다. 상기 질화물 적층체(125)는 50~300torr 압력 범위에서 성장될 수 있다.Next, a nitride layered body 125 is formed on the interfacial control layer 120. The nitride layered body 125 may have a growth condition different from that of the interface control layer 120. Therefore, the interface control layer 120 and the nitride layered body 125 can be classified by, for example, growth characteristics. For example, the nitride layered body 125 may be grown at a temperature range of 950 to 1100 ° C. The nitride layered body 125 may be grown at a pressure ranging from 50 to 300 torr.

상기 질화물 적층체(125)는 Alx4Iny4Ga1 -x4-y4N(0≤x4,y4≤1, x4+y4<1)로 형성될 수 있다. 상기 질화물 적층체(125)는 하나의 질화물 반도체층 또는 복수 개의 질화물 반도체층을 포함할 수 있다. 상기 질화물 적층체(125)가 복수 개의 질화물 반도체층을 포함하는 경우, 질화물 반도체층은 기능적으로 또는 물질적으로 구분될 수 있다. 예를 들어 복수의 질화물 반도체층은 다른 조성을 가지거나, 도핑 여부, 다른 도핑농도를 가짐으로써 구별될 수 있다. 상기 질화물 적층체(125)는 예를 들어, 언도핑 GaN층, n형 GaN층을 포함할 수 있다. The nitride layered body 125 may be formed of Al x 4 In y 4 Ga 1 -x 4 -y4 N (0? X4, y4? 1, x4 + y4 <1). The nitride layered body 125 may include one nitride semiconductor layer or a plurality of nitride semiconductor layers. When the nitride layered body 125 includes a plurality of nitride semiconductor layers, the nitride semiconductor layers may be functionally or materially classified. For example, a plurality of nitride semiconductor layers may be distinguished by having different compositions, by doping, or by having different doping concentrations. The nitride layered body 125 may include, for example, an undoped GaN layer and an n-type GaN layer.

상기 계면 조절층(120)이 성장 조건에 따라 얇은 두께를 가지면서, 계면 조절층의 표면의 조도가 버퍼층 대비 3이하의 범위를 가지도록 형성됨으로써, 상기 계면 조절층(120) 위의 질화물 적층체(125)가 저결함으로 성장될 수 있다. 계면 조절층(120)에 의해 낮은 관통 전위를 얻을 수 있으며 따라서 관통 전위에 의한 압축 응력이 완화(relaxation) 되는 현상이 줄어 들기 때문에 상기 질화물 적층체(125)는 질화물 반도체층 사이에 결정성이나 압축 응력 확보를 위한 다른 층들의 삽입 없이 성장될 수 있다. 즉, 상기 질화물 적층체를 이루는 질화물 반도체층들이 다른 층의 개입 없이 연속적으로 적층될 수 있다. 여기서, 질화물 반도체층들은 동종의 재질로 형성될 수 있다. 동종의 재질은 질화물 반도체층의 성분이 같은 것을 나타낼 수 있다. 하지만, 다른 특성들의 확보를 위해 질화물 반도체층들 사이에 이종의 질화물 반도체층이 개입되는 것을 제한하는 것은 아니다.The interface control layer 120 is formed to have a thin thickness according to the growth conditions and the surface roughness of the interface control layer is set to be in a range of 3 or less of the buffer layer so that the nitride layer on the interface control layer 120 (125) can be grown with low defectiveness. The nitride layered body 125 can be crystallized or compressed between the nitride semiconductor layers because the interface regulating layer 120 can obtain a low threading dislocation and therefore the phenomenon of relaxation of the compressive stress due to the threading dislocations is reduced. Can be grown without the insertion of other layers for stress relief. That is, the nitride semiconductor layers constituting the nitride layer can be continuously stacked without intervention of other layers. Here, the nitride semiconductor layers may be formed of the same material. The same type of material may indicate that the nitride semiconductor layer has the same composition. However, it does not limit the interposition of the different kinds of nitride semiconductor layers between the nitride semiconductor layers for securing other characteristics.

또한, 상기 계면 조절층이 상기 버퍼층 상에 다른 층의 개입 없이 연속적으로 적층될 수 있다. 즉, 계면 조절층에 의해 결정성 및 압축 응력 특성이 확보되므로 버퍼층과 계면 조절층 사이에 결정성 및 압축 응력 확보를 위한 다른 층들의 개입 없이 버퍼층 바로 위에 계면 조절층이 적층될 수 있다. In addition, the interfacial control layer may be continuously laminated on the buffer layer without intervention of other layers. That is, since the crystallinity and compressive stress characteristics are secured by the interfacial control layer, the interfacial control layer can be stacked directly on the buffer layer without intervention of other layers for securing crystallinity and compressive stress between the buffer layer and the interfacial control layer.

본 발명의 실시예에 따른 반도체 소자 및 제조 방법은 얇으면서 표면 조도가 낮은 계면 조절층에 의해 비교적 낮은 두께를 가지는 박막구조에서 낮은 결함을 가지는 반도체 소자를 제공할 수 있다. SiNx 마스크층을 이용하여 결함 밀도를 감소시키는 경우, 마스크층 위에서 질화물층의 성장시 합체(coalescence)를 위해 수 ㎛ 이상의 두께로 성장을 하여야 하므로 이러한 방법을 사용하여 제조된 반도체 소자는 두껍게 제작될 수 있다. 또한, 합체 과정에서 상대적인 인장 응력(tensile stress)이 유발되어 박막의 크랙 발생 가능성이 높아질 수 있다. 하지만, 본 발명의 실시예에서는 이러한 마스크층을 사용하지 않더라도 버퍼층, 계면 조절층, 질화물 적층체의 전체 두께가 예를 들어, 6㎛ 이하로 제작될 수 있다. 그리고, AFM(Atomic Force Microscope)에 의해 관측된 surface pit density가 5E8/cm2 이하인 낮은 결함 밀도를 가질 수 있다. 그리고, (002) 방향과 (102) 방향에 대한 FWHM의 비가 280"/300" 이하인 결정성을 가질 수 있다. 또한, 예를 들어 4E18/cm3 이상의 Si 도핑 농도를 가지는 n형 GaN층을 3㎛ 이상 크랙 없이 성장할 수 있다. 이는 예시적인 것일 뿐이며, 본 발명이 여기에 한정되는 것은 아니다. 이와 같이, 본 발명의 실시예에 따른 반도체 소자 및 제조 방법은 얇으면서 결함이 낮은 성능을 확보할 수 있다.The semiconductor device and the fabrication method according to the embodiments of the present invention can provide a semiconductor device having a low defectivity in a thin film structure having a relatively low thickness by the thin interface and low surface roughness. In the case of reducing the defect density by using the SiNx mask layer, since the nitride layer must be grown to a thickness of several micrometers or more for coalescence of the nitride layer on the mask layer, the semiconductor device manufactured using this method can be made thick have. In addition, relative tensile stress is induced in the coalescence process, which may increase the possibility of cracking of the thin film. However, in the embodiment of the present invention, the total thickness of the buffer layer, the interface control layer, and the nitride layered body may be set to, for example, 6 탆 or less without using such a mask layer. And, the surface pit density observed by AFM (Atomic Force Microscope) can have a low defect density of 5E8 / cm 2 or less. And, the ratio of FWHM with respect to the (002) direction and the (102) direction is 280 "/ 300" or less. Further, for example, to grow an n-type GaN layer having a 4E18 / cm 3 or more Si doping concentration without cracking over 3㎛. It is to be understood that the present invention is not limited thereto. As described above, the semiconductor device and the manufacturing method according to the embodiment of the present invention can secure a thin and low-defect performance.

본 발명의 실시예에 따른 반도체 소자는 적은 두께로 결정성을 좋게 할 수 있고, 예를 들어 8인치 이상의 대구경으로 제작 가능할 수 있다.The semiconductor device according to the embodiment of the present invention can improve crystallinity with a small thickness and can be manufactured with a large diameter of 8 inches or more, for example.

한편, 도 10 내지 도 15는 본 발명의 실시예들에 따른 반도체 소자에 채용될 수 있는 기판(S)의 예들을 보인 단면도이다.10 to 15 are sectional views showing examples of a substrate S that can be employed in a semiconductor device according to embodiments of the present invention.

상기 기판(S)은 반도체 박막 성장 공정 중에 발생할 수 있는 균열에 취약한 테두리부(S1)에 균열 방지부를 구비한 형태로 사용될 수 있다.The substrate S may be used in a form having a crack preventing portion at a rim S1 which is vulnerable to cracks that may occur during a semiconductor thin film growing process.

도 10을 참조하면, 기판(S)은 메인부(S2)와, 메인부(S2)의 둘레에 있는 테두리부(S1)를 포함할 수 있다. 기판(S)은 예를 들어 원형일 수 있으며, 메인부(S2)는 기판의 테두리부 안쪽 부분을 나타낼 수 있다. 또한, 메인부(S2)는 단결정 질화물 반도체 박막을 성장하고자 하는 영역을 나타낼 수 있다. 실리콘 기판(S)은 예를 들어, 테두리부(S1)의 상면에 그 결정면의 방향이 랜덤하게 형성된 균열 방지부(CP1)을 구비할 수 있다. Referring to FIG. 10, the substrate S may include a main portion S2 and a rim S1 around the main portion S2. The substrate S may be circular, for example, and the main portion S2 may represent a portion inside the rim of the substrate. Further, the main portion S2 may represent a region where a single crystal nitride semiconductor thin film is to be grown. The silicon substrate S may be provided with, for example, a crack preventing portion CP1 formed on the upper surface of the rim portion S1 at random in the direction of the crystal face.

메인부(S2)는 예를 들어, (111) 결정면을 가질 수 있으며, 균열 방지부(CP1)는 불규칙한 결정면을 가질 수 있다. 균열 방지부(CP1)는 결정면의 방향이 불규칙적으로 형성되어 그 위에 질화물 반도체 박막을 성장시키는 경우 질화물 반도체 박막이 단결정으로 성장되지 못하고, 비정질 또는 다결정으로 형성될 수 있다. 반면에 메인부(S2) 위에서는 질화물 반도체 박막이 단결정으로 성장될 수 있다. The main portion S2 may have, for example, a (111) crystal face, and the crack preventing portion CP1 may have an irregular crystal face. The crack preventing portion CP1 may be formed of an amorphous or polycrystalline nitride semiconductor thin film without being grown into a single crystal when the crystal plane is irregularly formed and the nitride semiconductor thin film is grown thereon. On the other hand, the nitride semiconductor thin film can be grown as a single crystal on the main portion S2.

균열 방지부(CP1)가 랜덤한 방향의 결정면을 가지거나 거친 표면을 가질 때, 질화물 반도체 박막을 실리콘 기판에 성장하는 과정에서 메인부(S2)에서는, 예를 들어 결정이 (111) 방향으로 배향되는데 반해, 균열 방지부(CP1)에서는 거친 표면으로 인해 표면의 결정 방향이 랜덤하게 배향(orientation)될 수 있다. 따라서, 균열 방지부(CP1) 표면에서 성장되는 질화물 반도체 박막은 다결정 혹은 비정질(amorphous) 상태로 성장되므로, 실리콘 기판의 (111) 면에서 성장되는 질화물 반도체 박막의 단결정 부분과는 달리 이종 물질의 성장에 의한 기판과 박막 사이의 계면에서의 스트레스가 완화될 수 있다. 따라서, 테두리부(S1)에 질화물 반도체 박막을 성장할 때 박막에 의한 스트레스가 감소되어 실리콘 기판의 변성을 완화시킬 수 있다. When the crack prevention portion CP1 has a crystal plane in a random direction or has a rough surface, in the main portion S2 in the process of growing the nitride semiconductor thin film on the silicon substrate, for example, Whereas in the crack preventing portion CP1, the crystal orientation of the surface can be randomly oriented due to the rough surface. Therefore, since the nitride semiconductor thin film grown on the surface of the crack preventing portion CP1 is grown in the polycrystalline or amorphous state, unlike the single crystal portion of the nitride semiconductor thin film grown on the (111) plane of the silicon substrate, The stress at the interface between the substrate and the thin film can be alleviated. Therefore, when the nitride semiconductor thin film is grown on the rim S1, the stress caused by the thin film is reduced, and the denaturation of the silicon substrate can be mitigated.

도 11을 참조하면, 실리콘 기판(S)은 메인부(S2)와, 메인부(S2)의 둘레에 있는 테두리부(S1)를 포함하며, 테두리부(S1) 상에는 요철 패턴 형상의 균열 방지부(CP2)가 포함될 수 있다. 이러한 요철 패턴은 일반적인 포토 리소그라피 공정에 따라 형성될 수 있으며, 요철 패턴으로 인해 균열 방지부(CP2)가 거친 표면을 가지거나 표면의 결정 방향이 랜덤하게 될 수 있다. 11, the silicon substrate S includes a main portion S2 and a rim portion S1 around the main portion S2. On the rim portion S1, a silicon substrate S has a concavo- (CP2) may be included. Such a concavo-convex pattern may be formed according to a general photolithography process, and the crack preventing portion CP2 may have a rough surface due to the concavo-convex pattern, or the crystal direction of the surface may be random.

도 12를 참조하면, 실리콘 기판(S)은 실리콘 메인부(S2)와, 실리콘 메인부(S2)의 둘레에 있는 실리콘 테두리부(S1)와, 실리콘 테두리부(S1) 상에 형성된 균열 방지부(CP3)를 포함할 수 있다. 균열 방지부(CP3)는 예를 들어, 테두리부(S1)를 열산화(thermal oxidation)화여 형성된 열산화물(thermal oxide)로 형성될 수 있다. 또는, 실리콘 기판(S)에 CVD(Chemical Vaper Deposition) 또는 스퍼터링(sputtering)를 이용하여 산화물(oxide) 또는 질화물(nitride)과 같은 유전 물질을 증착하고, 포토 리소그라피 공정을 통해 테두리부(S1) 상에만 유전 물질이 남도록 패터닝하고 식각하여 유전체막으로 된 균열 방지부(CP2)를 형성할 수 있다. 여기서, 균열 방지부(CP2)는 실리콘 테두리부(S1)의 상부 이외에 실리콘 기판(S)의 측면에도 연장되어 형성될 수 있으며, 또는, 밑면에까지 연장되어 형성될 수 있다. 12, the silicon substrate S includes a silicon main portion S2, a silicon rim portion S1 around the silicon main portion S2, a silicon rim portion S1 formed on the silicon rim S1, (CP3). The crack preventing portion CP3 may be formed of, for example, a thermal oxide formed by thermally oxidizing the rim portion S1. Alternatively, a dielectric material such as oxide or nitride may be deposited on the silicon substrate S by using CVD (Chemical Vapor Deposition) or sputtering, and may be formed on the edge S1 by a photolithography process. It is possible to form a crack preventing portion CP2 made of a dielectric film by patterning and etching so that only the dielectric material remains. Here, the crack preventing portion CP2 may extend to the side surface of the silicon substrate S in addition to the upper portion of the silicon rim portion S1, or may extend to the bottom surface.

도 13을 참조하면, 실리콘 기판(S)은 테두리부(S1)의 상부가 식각되어 단차가 형성되고, 실리콘 기판(S)의 메인부(S2)보다 낮게 단차진 테두리부(S1)의 상부에 균열 방지부(CP4)를 포함할 수 있다. Referring to FIG. 13, the silicon substrate S has a stepped portion formed by etching the upper portion of the rim S1, and is formed on the upper portion of the stepped portion S1 lower than the main portion S2 of the silicon substrate S And a crack preventing portion CP4.

도 14를 참조하면, 실리콘 기판(S)은 메인부(S2)와, 메인부(S2)의 둘레에 있는 테두리부(S1)와, 실리콘 테두리부(S1) 상에 형성된 균열 방지부(CP5)를 포함할 수 있다. 균열 방지부(CP5)는 테두리부(S1) 상에 이온 주입(ion implantation)을 통해 형성될 수 있다. 이온 임플란트에 의해 테두리부(S1)의 표면이 다결정 또는 비정질 형태로 변성될 수 있다. 한편, 도면에서는 실리콘 테두리부(S1)의 상면에만 이온 임플란트가 된 것을 예시하였으나, 여기에 한정되는 것은 아니고 테두리부(S1)의 상면을 포함하여 측면과 하면, 그리고, 실리콘 메인부(S2)의 하면까지 연장하여 이온 임플란트 하는 것도 가능하다. 예를 들어, 테두리부(S1)의 측면에까지 균열 방지부가 형성되는 경우에는, 실리콘 기판을 증착 장치에서 고속으로 회전시킬 때 고속 회전으로 인한 충격을 완화시킴으로써 균열 감소 효과를 더 높일 수 있다. 14, the silicon substrate S includes a main portion S2, a rim S1 around the main portion S2, a crack preventing portion CP5 formed on the silicon rim S1, . &Lt; / RTI &gt; The crack preventing portion CP5 may be formed on the rim portion S1 through ion implantation. The surface of the rim portion S1 can be transformed into a polycrystalline or amorphous form by the ion implant. Although the present invention is not limited to this, the side surface and the bottom surface, including the upper surface of the rim portion S1, and the silicon main portion S2, It is also possible to extend to the lower surface and perform ion implantation. For example, in the case where the anti-crack portion is formed on the side surface of the rim portion S1, the impact due to high-speed rotation can be alleviated when the silicon substrate is rotated at high speed in the vapor deposition apparatus.

도 15를 참조하면, 실리콘 기판(S)은 테두리부(S1)의 상부가 식각되어 단차가 형성되고, 실리콘 기판(S)의 메인부(S2)보다 낮게 단차진 테두리부(S1)의 상부에 이온 주입에 의한 균열 방지부(CP5)가 형성될 수 있다.15, the upper surface of the rim portion S1 of the silicon substrate S is etched to form a stepped portion. The upper surface of the rim S1 is lower than the main portion S2 of the silicon substrate S A crack preventing portion CP5 by ion implantation can be formed.

도 10 내지 도 15에 도시된 실리콘 기판(S)은, 반도체 박막 제조공정 중에 발생하는 보우(bow)를 줄일 수 있도록, 불순물이 소정 농도로 도핑된 형태로 사용될 수도 있다.The silicon substrate S shown in FIGS. 10 to 15 may be used in the form of doping impurities at a predetermined concentration so as to reduce bow occurring during the semiconductor thin film manufacturing process.

다음, 본 발명의 실시예에 따른 반도체 소자에 채용되는 버퍼층에 대해 설명한다. Next, the buffer layer employed in the semiconductor device according to the embodiment of the present invention will be described.

버퍼층은 단일 층 또는 복합 층을 포함할 수 있다. 단일 층 또는 복합층을 구성하는 층은 균일한 조성을 가질 수도 있고, 층 내에서 조성이 변화되는 구조를 가질 수도 있다. 조성을 변화시키는 경우, 예를 들어 질화물 적층체로 갈수록 Al 조성이 감소되게 구성될 수 있다. The buffer layer may comprise a single layer or a multiple layer. The layer constituting the single layer or the multiple layer may have a uniform composition or may have a structure in which the composition is changed in the layer. When the composition is changed, for example, the Al composition may be decreased as the nitride layer is deposited.

버퍼층으로서 복합 층을 사용하는 경우, 초격자층을 사용할 수 있으며, 일부에 초격자층을 사용하는 것도 가능하다. 예를 들어, 도 16에 도시된 바와 같이 버퍼층(315)이 제1층(315a), 제2층(315b), 제3층(315c)을 포함할 수 있다.When a complex layer is used as the buffer layer, a superlattice layer can be used, and a superlattice layer can be used for a part of the buffer layer. For example, as shown in FIG. 16, the buffer layer 315 may include a first layer 315a, a second layer 315b, and a third layer 315c.

제1층(315A)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 격자 상수 LP1이 기판(도 1 내지 도 3의 110,210)의 격자상수 LP0보다 작은 값을 가질 수 있다. 제2층(315B)은 제1층(315A) 위에 형성되고, AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수 LP2는 LP1보다 크고 LP0보다 작은 값을 가질 수 있다. 제3층(315C)은 제2층(315B) 위에 형성되고, AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수 LP3는 LP2보다 작은 값을 가질 수 있다. LP3는 LP1 이상의 값을 가질 수 있다. The first layer 315A includes Al x In y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? 1) 1 to 110, 210 of FIG. 3). The second layer 315B is formed on the first layer 315A and is made of Al x In y Ga 1 -x- y N (0? X <1, 0? Y <1, 0? X + y < , And the lattice constant LP2 may be greater than LP1 and less than LP0. The third layer 315C is formed on the second layer 315B and is made of Al x In y Ga 1 -x- y N (0? X <1, 0? Y <1, 0? X + y < And the lattice constant LP3 may have a value smaller than LP2. LP3 may have a value equal to or greater than LP1.

제1층(315A)은 기판의 격자상수보다 작은 격자 상수 값을 가지며, 따라서, 인장 응력을 받을 수 있다. 제2층(315B)은 제1층(315A)의 격자 상수보다 큰 값을 가지므로, 제1층(315A)에 의해 압축 응력을 받을 수 있고, 제3층(315C)은 제2층(315B)의 격자 상수보다 작은 값을 가지므로, 제2층(315B)에 의해 인장응력을 받을 수 있다. 다만, 각 층이 받는 응력의 종류 및 크기는 하부 층과의 격자 상수 차 이외에도 두께 관계 및 격자 이완(lattice relaxation) 여부에 따라 달라질 수 있다. 예를 들어, 실리콘 기판상에서 격자 이완(lattice relaxation)이 발생한 제1층에(315A) 의해 압축 응력을 받는 제2층의(315B) 두께가 매우 얇아 격자 이완(lattice relaxation)이 발생하지 않고 제1층(315A)의 격자와 coherent 하게 성장될 경우, 즉 제2층(315B)의 격자 크기가 제1층(315A)의 격자 크기와 거의 유사하게 성장할 경우 제3층(315C)이 받는 응력의 종류 및 크기는 제1층(315A)의 격자 크기에 의존하게 된다. 이러한 관계에 따라, 예를 들어, 제1층(315A), 제3층(315C)이 기판 및 제2층(315B)에 의해 인장 응력을 받는 층이 되는 경우, 인장 응력이 과도하면 크랙이 발생할 수 있으므로, 성장 또는 냉각시에 크랙이 발생하는 임계 두께 이하의 두께를 가지도록 구성될 수 있다. The first layer 315A has a lattice constant value that is less than the lattice constant of the substrate and thus can be subjected to tensile stress. The second layer 315B has a value greater than the lattice constant of the first layer 315A and thus may be subjected to compressive stress by the first layer 315A and the third layer 315C may be subjected to compressive stress by the second layer 315B ), So that tensile stress can be applied by the second layer 315B. However, the type and size of the stress applied to each layer may vary depending on the thickness relationship and the lattice relaxation, in addition to the lattice constant difference with the lower layer. For example, the thickness of the second layer 315B, which is subjected to compressive stress by the first layer 315A on which the lattice relaxation occurs on the silicon substrate, is very thin, so that lattice relaxation does not occur, If the lattice size of the second layer 315B grows to be substantially similar to the lattice size of the first layer 315A when the lattice of the third layer 315A grows coherently with the lattice of the layer 315A, And the size will depend on the lattice size of the first layer 315A. According to this relationship, for example, when the first layer 315A, the third layer 315C is a layer subjected to tensile stress by the substrate and the second layer 315B, an excessive tensile stress causes a crack So that it can be configured to have a thickness equal to or less than a critical thickness at which cracking occurs during growth or cooling.

또한, 제1층(315A)은 기판과 직접 접촉하는 층으로 구성될 수 있으며, AlN으로 이루어질 수 있다. In addition, the first layer 315A may be composed of a layer in direct contact with the substrate, and may be made of AlN.

또한, 제1층(315A)은 기판에 의해 인장응력을 받으며, 격자 이완(lattice relaxation)이 일어날 수 있다.Also, the first layer 315A is subjected to tensile stress by the substrate, and lattice relaxation may occur.

또한, 버퍼층(315)을 이루는 각 층의 응력 합은 압축 응력이 되도록, 즉, 버퍼층(315) 상에 형성될 타겟층에 압축 응력을 인가할 수 있도록 각 층의 두께와 격자 상수가 정해질 수 있다.In addition, the thickness and lattice constant of each layer can be determined so that the stress sum of each layer constituting the buffer layer 315 becomes compressive stress, that is, compressive stress can be applied to the target layer to be formed on the buffer layer 315 .

도 17a 내지 도 17d는 버퍼층에 포함되는 개별 층의 예들을 보인다. 17A to 17D show examples of individual layers included in the buffer layer.

도 17a 및 도 17b는 버퍼층에 포함되는 다수 층 중 적어도 어느 하나에 적용될 수 있는 구조로서, 초격자층(SLS)(SLS')의 예를 보인다.FIGS. 17A and 17B show examples of a superlattice layer (SLS) (SLS '), which can be applied to at least one of the plurality of layers included in the buffer layer.

도 17a의 초격자층(SLS)은 해당하는 격자 상수, 즉, 버퍼층을 이루는 다수 층 중 적어도 어느 하나에 대한 격자 상수 조건을 구현하는 구조로서, 격자상수가 서로 다른 두 층(L1)(L2)이 교번 적층된 구조를 갖는다. 격자상수가 다른 두 층(L1)(L2)의 두께는 동일할 수 있다. 두 층(L1)(L2)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있으며, 각 층에서 x, y 조성은 구현하고자 하는 격자 상수에 따라 정해질 수 있다.The superlattice layer SLS of FIG. 17A is a structure for implementing a lattice constant condition for at least one of the corresponding lattice constants, that is, a plurality of layers constituting the buffer layer, and includes two layers L1 and L2 having different lattice constants, Stacked structure. The thicknesses of the two layers L1 and L2 having different lattice constants may be the same. The two layers L1 and L2 may include Al x In y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? 1) The x, y composition can be determined according to the lattice constant to be implemented.

도 17b의 초격자층(SLS')은 해당하는 격자 상수, 즉, 버퍼층을 이루는 다수층 중 적어도 어느 하나에 대한 격자 상수 조건을 구현하는 구조로서, 격자상수가 서로 다른 두 층(L3)(L4)이 교번 적층된 구조를 가지며, 격자 상수가 다른 두 층(L3)(L4)의 두께가 서로 다르게 형성될 수 있다. 두 층(L3)(L4)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있으며, 각 층에서 x, y 조성은 구현하고자 하는 격자 상수에 따라 정해질 수 있다.The superlattice layer SLS 'in FIG. 17B is a structure for implementing a lattice constant condition for at least one of the corresponding lattice constants, that is, a plurality of layers constituting the buffer layer. The two layers L3 and L4 ), And the thicknesses of the two layers L3 and L4 having different lattice constants may be different from each other. The two layers L3 and L4 may include Al x In y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? 1) The x, y composition can be determined according to the lattice constant to be implemented.

도 17c 및 도 17d는 해당하는 격자 상수, 즉, 버퍼층을 이루는 다수층 중 적어도 어느 하나에 대한 격자 상수 조건을 단일층(single layer)으로 구현한 예를 보인다. 여기서, 단일층의 의미는 내부에 물리적인 경계가 없는 하나의 층으로 이루어짐을 의미하며, 층 내의 물질 조성이 일정하다는 의미는 아니다.FIGS. 17C and 17D show an example in which a lattice constant, that is, a lattice constant condition for at least one of multiple layers constituting a buffer layer is implemented as a single layer. Here, the meaning of a single layer means that it is composed of one layer without a physical boundary therein, and it does not mean that the material composition in the layer is constant.

도 17c의 단일층(SL)은 두께 방향에 따라 일정한 격자 상수를 가질 수 있고, 도 17d의 단일층(SL')은 두께 방향에 따라 변하는 격자 상수를 가질 수 있다.The single layer SL of FIG. 17C may have a constant lattice constant along the thickness direction, and the single layer SL 'of FIG. 17D may have a lattice constant that varies along the thickness direction.

여기서, 버퍼층은 상기와 같이 구성된 층을 적어도 하나 이상 포함할 수 있다. Here, the buffer layer may include at least one or more layers constituted as described above.

도 18은 다른 예의 버퍼층 구조를 보이는 단면도이다.18 is a cross-sectional view showing a buffer layer structure of another example.

도 18의 버퍼층(330)은 도 16의 제1층(315A), 제2층(315B), 제3층(315C)과 실질적으로 동일한 제1층(330A), 제2층(330B), 제3층(330C)을 포함하며, 또한, 제3층(330C) 위에 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)로 이루어지고 격자 상수 LP4가 LP2보다 큰 값을 갖는 제4층(330D)을 더 포함할 수 있다. The buffer layer 330 of FIG. 18 includes a first layer 330A, a second layer 330B substantially identical to the first layer 315A, the second layer 315B, and the third layer 315C of FIG. comprises a three-layer (330C), In addition, the third layer (330C) on the Al x In y Ga 1 -x- y N (0≤x <1, 0≤y <1, 0≤x + y <1) And a fourth layer 330D having a lattice constant LP4 greater than LP2.

도 19는 또 다른 예의 버퍼층의 개략적인 구조를 보이는 단면도이다.19 is a cross-sectional view showing a schematic structure of a buffer layer of still another example.

도 19의 버퍼층(340)은 도 16의 제1층(315A), 제2층(315B), 제3층(315C)과 실질적으로 동일한 제1층(340A), 제2층(340B), 제3층(340C)을 포함하며, 또한, 제3층(340C) 위에 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)로 이루어지고, 격자 상수 LP4가 LP2보다 큰 값을 갖는 제4층(340D), 제4층(340D) 위에 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)로 이루어지고, 격자 상수 LP5가 LP3보다 크고 LP4보다 작은 값을 갖는 제5층(340E)을 더 포함할 수 있다. The buffer layer 340 of FIG. 19 includes a first layer 340A, a second layer 340B, and a second layer 340B that are substantially the same as the first layer 315A, the second layer 315B, and the third layer 315C of FIG. comprises a three-layer (340C), In addition, the third layer (340C) on the Al x In y Ga 1 -x- y N (0≤x <1, 0≤y <1, 0≤x + y <1) It made and the lattice constant LP4 the fourth layer (340D) having a value greater than LP2, the Al x in y Ga 1 -x- y N (0≤x over a four-layer (340D) <1, in 0≤y < 1, 0 < = x + y &lt; 1), and the lattice constant LP5 is larger than LP3 and smaller than LP4.

도 20은 도 16, 18, 19의 버퍼층(315)(330)(340)을 이루는 각 층의 격자 상수 간의 관계를 보인 그래프이다.20 is a graph showing the relationship between lattice constants of the respective layers constituting the buffer layers 315, 330 and 340 of FIGS. 16, 18 and 19.

버퍼층(315)(330)(340)은 도 20의 그래프에서 도시한 격자 상수 관계를 만족하는 복수층으로 구성될 수 있으며, 5층 이내 또는 이보다 많은 층으로 구성될 수 있으며, 버퍼층을 이루는 최상층의 격자 상수는 형성하고자 하는 타겟층, 예를 들어 질화물 반도체층의 격자 상수보다는 작은 값을 가질 수 있다.The buffer layers 315, 330, and 340 may be formed of a plurality of layers satisfying the lattice constant relationship shown in the graph of FIG. 20, and may be composed of five layers or more, and the uppermost layer The lattice constant may have a smaller value than the lattice constant of the target layer to be formed, for example, the nitride semiconductor layer.

도 21 및 도 22는 도 16, 18, 19의 버퍼층(315)(330)(340)을 이루는 각 층의 두께, 격자 상수의 예시적인 조합들을 보인다. FIGS. 21 and 22 show exemplary combinations of thicknesses and lattice constants of the respective layers of the buffer layers 315, 330 and 340 of FIGS. 16, 18 and 19.

도 21을 참조하면, 제2층과 제4층의 두께가 서로 같고, 제3층과 제5층의 두께가 서로 같으며, 제3층의 두께는 제2층의 두께보다 크게 형성될 수 있다. 이와 같은 두께 배치는 하부층의 격자 상수보다 작은 격자 상수를 가지는 제3층, 제5층에 인장 응력이 인가되지 않는 예가 될 수 있다. 격자 상수가 큰 하부층, 즉, 제2층, 제4층의 두께가 충분히 작아서 lattice relaxation이 거의 발생하지 않는 조건을 가지게 되면 격자 상수가 작은 상부층, 즉, 제3층, 제5층에 인장 응력을 인가하지 않을 수 있다. 이러한 경우, 격자 상수가 작은 상부층은 인장 응력에 의한 크랙 가능성이 적으므로, 그 두께를 하부층보다 크게 형성할 수 있다.21, the thicknesses of the second layer and the fourth layer are equal to each other, the thicknesses of the third layer and the fifth layer are equal to each other, and the thickness of the third layer is greater than the thickness of the second layer . Such a thickness arrangement may be an example in which no tensile stress is applied to the third and fifth layers having a lattice constant smaller than that of the lower layer. When the thickness of the lower layer having a large lattice constant, that is, the thicknesses of the second layer and the fourth layer is sufficiently small and lattice relaxation hardly occurs, tensile stress is applied to the upper layer having a small lattice constant, that is, the third layer and the fifth layer It may not be authorized. In this case, since the possibility of cracking due to tensile stress is small in the upper layer having a small lattice constant, its thickness can be made larger than that of the lower layer.

도 22를 참조하면, 제2층과 제4층의 두께가 서로 같고, 제3층과 제5층의 두께가 서로 같으며, 제3층의 두께는 제2층의 두께보다 작게 형성될 수 있다. 이와 같은 두께 배치는 격자 상수가 큰 하부층이 격자 상수가 작은 상부층에 인장 응력을 가할 수 있을 정도의 두께로 형성되는 예가 될 수 있다. 인장 응력을 받는 제3층, 제5층의 경우, 제조과정중, 성장 또는 냉각시에 크랙이 발생하지 않도록 작은 두께로 형성될 수 있다.22, the thicknesses of the second and fourth layers are equal to each other, the thicknesses of the third and fifth layers are equal to each other, and the thickness of the third layer is less than the thickness of the second layer . Such a thickness arrangement may be an example in which the lower layer having a large lattice constant is formed to a thickness enough to apply tensile stress to an upper layer having a small lattice constant. In the case of the third layer and the fifth layer which are subjected to the tensile stress, they may be formed to have a small thickness so as not to generate cracks during the manufacturing process, growth or cooling.

이상의 도 21과, 도 22의 예를 통해 각층에 인가되는 응력은 조성에 의해 정해지는 격자 상수의 차이뿐만 아니라 두께 및 격자 이완(lattice relaxation) 여부에 따라 종류 및 크기가 달라질 수 있음을 알 수 있다.21 and FIG. 22, it can be seen that the type and size of the stress applied to each layer can be varied depending on the thickness and the lattice relaxation as well as the difference in lattice constant determined by the composition .

한편, 본 발명의 실시예에 따른 반도체 소자는 발광 소자(Light emitting diode, LED), 쇼트키 다이오드(Schottky diode), 레이저 다이오드(Laser diode, LD), 전계 효과 트랜지스터(Field Effect Transistor, FET) 또는 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)를 위한 템플릿으로 적용될 수 있다. A semiconductor device according to an embodiment of the present invention may be a light emitting diode (LED), a Schottky diode, a laser diode (LD), a field effect transistor (FET) And can be applied as a template for a high electron mobility transistor (HEMT).

도 23은 본 발명의 다른 실시예에 따른 반도체 소자(2000)의 개략적인 구조를 보이는 단면도이다.23 is a cross-sectional view showing a schematic structure of a semiconductor device 2000 according to another embodiment of the present invention.

본 실시예에 따른 반도체 소자(2000)는 실리콘 기판(S), 실리콘 기판(S) 상에 형성된 버퍼층(1200), 버퍼층(1200) 상의 계면 조절층(ICL), 계면 조절층(ICL) 상에 형성된 질화물 반도체층(1300), 질화물 반도체층(1300) 상에 형성된 소자층을 포함한다. 상기 실리콘 기판(S), 버퍼층(1200), 계면 조절층(ICL), 질화물 반도체층(1300)은 앞서 설명한 것과 실질적으로 동일하므로 여기서는 상세한 설명을 생략하기로 한다. The semiconductor device 2000 according to the present embodiment has a structure including a silicon substrate S, a buffer layer 1200 formed on the silicon substrate S, an interface control layer ICL on the buffer layer 1200, and an interface control layer ICL A formed nitride semiconductor layer 1300, and an element layer formed on the nitride semiconductor layer 1300. Since the silicon substrate S, the buffer layer 1200, the interface control layer ICL, and the nitride semiconductor layer 1300 are substantially the same as those described above, detailed description thereof will be omitted here.

소자층은 제1형 반도체층(1500), 활성층(1600), 제2형 반도체층(1700)을 포함할 수 있다. The device layer may include a first type semiconductor layer 1500, an active layer 1600, and a second type semiconductor layer 1700.

제1형 반도체층(1500)은 제1형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 질화물 반도체 물질로 형성될 수 있으며, 예를 들어, n형 불순물이 도핑된 AlxGayInzN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 된 반도체 물질로 형성될 수 있다. n형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있다.The first type semiconductor layer 1500 may be formed of a III-V group nitride semiconductor material, for example, AlxGayInzN doped with an n-type impurity (0? X? 1, 0? Y? 1, 0? Z? 1, x + y + z = 1). As n-type impurities, Si, Ge, Se, Te and the like can be used.

제1형 반도체층(1700)은 제2형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 질화물 반도체 물질로 형성될 수 있으며, 예를 들어, p형 불순물이 도핑된 AlxGayInzN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 된 반도체 물질로 형성될 수 있다. p형 불순물로는 Mg, Zn, Be 등이 사용될 수 있다.The first-type semiconductor layer 1700 may be formed of a III-V group nitride semiconductor material, for example, AlxGayInzN (0? X? 1, 0? Y? 1, 0? Z? 1, x + y + z = 1). As the p-type impurity, Mg, Zn, Be and the like can be used.

활성층(1600)은 전자-정공 결합에 의해 빛을 발광하는 층으로, 활성층(1600)의 에너지 밴드갭(band gap)에 해당하는 만큼의 에너지가 빛의 형태로 방출될 수 있다. 활성층(1600)은 AlxGayInzN에서 x, y, z 값을 주기적으로 변화시켜 띠 간격을 조절하여 만든 단일양자우물 (single quantum well) 또는 다중양자우물(multi quantum well) 구조로 이루어질 수 있다. 예를 들어, 양자우물층과 장벽층이 InGaN/GaN, InGaN/InGaN, InGaN/AlGaN 또는 InGaN/InAlGaN의 형태로 쌍을 이루어 양자우물구조를 형성할 수 있으며, InGaN층에서의 In 몰분율에 따라 밴드갭 에너지가 제어되어 발광 파장 대역이 조절될 수 있다. 통상적으로, In의 몰분율이 1% 변화할 때 발광 파장은 약 5nm 정도 시프트된다.The active layer 1600 is a layer that emits light by electron-hole bonding, and energy corresponding to an energy band gap of the active layer 1600 can be emitted in the form of light. The active layer 1600 may have a single quantum well structure or a multi quantum well structure, which is formed by periodically changing x, y, and z values in AlxGayInzN to adjust the band gap. For example, the quantum well layer and the barrier layer may form a quantum well structure in the form of InGaN / GaN, InGaN / InGaN, InGaN / AlGaN or InGaN / InAlGaN, The gap energy can be controlled and the emission wavelength band can be adjusted. Normally, when the mole fraction of In changes by 1%, the emission wavelength is shifted by about 5 nm.

제1형 반도체층(1500)과 제2형 반도체층(1700)은 단층 구조로 도시되었으나, 복수층으로 이루어질 수도 있다.  Although the first-type semiconductor layer 1500 and the second-type semiconductor layer 1700 are illustrated as a single-layer structure, the first-type semiconductor layer 1500 and the second-type semiconductor layer 1700 may have a plurality of layers.

또한, 질화물 반도체층(1300)에 제1형 반도체층(1500)이 형성된 것으로 도시되어 있으나, 질화물 반도체층(1300) 형성시 제1형 불순물을 도핑함으로써 제1형 반도체층(1500)을 형성할 수도 있다. Although the first-type semiconductor layer 1500 is illustrated as being formed in the nitride semiconductor layer 1300, the first-type semiconductor layer 1500 may be formed by doping the first-type impurity when the nitride semiconductor layer 1300 is formed It is possible.

상술한 설명에서 소자층은 LED 구조를 예시하여 설명하였으나, 이외에도, LD(Laser Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 구조로 이루어질 수 있다. In the above description, the element layer has been described by exemplifying the LED structure, but it may also be formed of a laser diode (LD), a field effect transistor (FET), a high electron mobility transistor (HEMT), or a Schottky diode structure .

도 24의 반도체 소자(2001)는 활성층(1600)에서 전자, 정공이 재결합되도록 전류를 주입하는 다양한 형태의 전극 구조를 포함할 수 있으며, 도 25 내지 도 27은 이러한 예들을 보인다. The semiconductor device 2001 of FIG. 24 may include various types of electrode structures for injecting a current so that electrons and holes are recombined in the active layer 1600, and FIGS. 25 to 27 show these examples.

도 24 내지 도 27은 본 발명의 실시예에 따른 반도체 소자가 발광 소자로 적용된 다양한 예들을 보인 단면도이다.24 to 27 are sectional views showing various examples in which a semiconductor device according to an embodiment of the present invention is applied as a light emitting device.

도 24를 참조하면, 발광 소자(2001)는 제2형 반도체층(1700), 활성층(1600), 제1형 반도체층(1500)의 소정 영역을 식각하여 드러난 제1형 반도체층(1500) 상에 형성된 제1전극(191)이 형성되어 있고, 제2형 반도체층(1700) 상에 제2전극(192)이 형성되어 있다. 제2형 반도체층(1700)과 제2전극(1920) 사이에는 투명전극층(1800)이 더 형성될 수 있다. 24, the light emitting device 2001 includes a first-type semiconductor layer 1500 exposed on a predetermined region of the second-type semiconductor layer 1700, the active layer 1600, and the first-type semiconductor layer 1500, And the second electrode 192 is formed on the second-type semiconductor layer 1700. The second electrode 192 is formed on the second-type semiconductor layer 1700. The first electrode 191 is formed on the second- A transparent electrode layer 1800 may be further formed between the second-type semiconductor layer 1700 and the second electrode 1920.

이와 같은 형태의 칩 구조를 에피 업(epi-up) 구조라고 한다. This type of chip structure is referred to as an &quot; epi-up &quot; structure.

제1전극(1910), 제2전극(1920)은 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn 등의 금속의 단일 물질 또는 합금으로 이루어질 수 있다. 또는, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 이루어질 수도 있다. The first electrode 1910 and the second electrode 1920 may be formed of a single material of a metal such as Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Alloy. Ag / Ag / Pd / Al / Ir / Ag / Zn / Ag. And may have a structure of two or more layers such as Ir / Au, Pt / Ag, Pt / Al, and Ni / Ag / Pt.

투명 전극층(1800)은 투명 전도성 산화물(TCO, transparent conductive oxide)로 이루어질 수 있으며, 예를 들어, ITO(ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, Ga2O3 등으로 이루어질 수 있다.The transparent electrode layer 1800 may be formed of a transparent conductive oxide (TCO), for example, ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), AZO (Aluminum Zinc Oxide) GZO (ZnO: Ga), In2O3, SnO2, CdO, CdSnO4, Ga2O3 and the like.

도 25는 또 다른 실시예에 따른 반도체 소자로서, 수직 구조의 발광 소자(2002)의 개략적인 구조를 보이는 단면도이다.25 is a cross-sectional view showing a schematic structure of a vertical structure light emitting device 2002 as a semiconductor device according to still another embodiment.

발광 소자(2002)는 에피 성장에 사용된 실리콘 기판(S), 버퍼층(1200), 계면 조절층(ICL)이 제거된 형태이고, 지지기판(2070)이 제2형 반도체층(1700) 쪽에 구비될 수 있다.The light emitting device 2002 has a structure in which the silicon substrate S used for epitaxial growth, the buffer layer 1200 and the interface control layer ICL are removed and the support substrate 2070 is provided on the side of the second- .

실리콘 기판(S), 핵생성층(120), 버퍼층(1200), 계면 조절층(ICL)이 제거되고 드러난 제1형 반도체층(1500)의 상면은 광 추출효율을 높이기 위해 텍스처링(texturing) 되어 요철 패턴을 가지는 요철면(1500a)을 포함할 수 있다. 요철 패턴은 도시된 형태에 한정되는 것은 아니며 다양한 주기, 높이, 형상을 가질 수 있고, 또한, 불규칙한 패턴으로 형성될 수도 있다. The upper surface of the first type semiconductor layer 1500 where the silicon substrate S, the nucleation layer 120, the buffer layer 1200 and the interface control layer ICL are removed and exposed is textured to enhance light extraction efficiency And an uneven surface 1500a having an uneven pattern. The concavo-convex pattern is not limited to the illustrated form, and may have various periods, heights, and shapes, and may also be formed in an irregular pattern.

도면에서는 실리콘 기판(S), 버퍼층(1200), 계면 조절층(ICL)이 모두 제거된 형태로 도시되어 있으나, 계면 조절층(ICL)과 버퍼층(1200)의 적어도 일부는 제1형 반도체층(1500) 상에 잔류할 수 있고, 제1형 반도체층(1500)과 함께 텍스처링 되어 요철면(1500a)을 형성할 수 있다. Although the silicon substrate S, the buffer layer 1200, and the interfacial control layer (ICL) are all removed in the figure, at least a part of the interface control layer ICL and the buffer layer 1200 are formed in the first type semiconductor layer 1500) and may be textured together with the first-type semiconductor layer 1500 to form the uneven surface 1500a.

제1형 반도체층(1500) 상에 제1전극(2010)이 형성되고, 제2형 반도체층(1700) 하면에 제2전극(2030)이 형성되며, 제2전극(2030)과 지지 기판(2070) 사이에는 본딩 메탈층(2050)이 구비될 수 있다. 본딩 메탈층(2050)은 예를 들어, Au/Sn을 포함할 수 있다. 지지 기판(2070)은 Si 기판이나, SiAl 기판이 사용될 수 있다. 지지 기판(2070)의 하면에는 백 메탈층(2090)이 형성될 수 있다. A first electrode 2010 is formed on the first type semiconductor layer 1500 and a second electrode 2030 is formed on the lower surface of the second type semiconductor layer 1700. The second electrode 2030 and the supporting substrate A bonding metal layer 2050 may be provided between the first and second electrodes 2050 and 2070. The bonding metal layer 2050 may comprise, for example, Au / Sn. As the supporting substrate 2070, a Si substrate or an SiAl substrate can be used. A back metal layer 2090 may be formed on the lower surface of the supporting substrate 2070.

도 26은 또 다른 실시예에 따른 반도체 소자로서, 수직-수평 구조의 발광 소자(2003)의 개략적인 구조를 보이는 단면도이다.26 is a cross-sectional view showing a schematic structure of a light-emitting device 2003 of a vertical-horizontal structure as a semiconductor device according to still another embodiment.

발광 소자(2003)는, 에피 성장에 사용된 실리콘 기판(S), 버퍼층(1200), 계면 조절층이 제거된 형태이고, 지지 기판(2250)이 제2형 반도체층(1700) 쪽에 구비될 수 있다.The light emitting device 2003 has a structure in which the silicon substrate S used for epitaxial growth, the buffer layer 1200 and the interface control layer are removed and the support substrate 2250 can be provided on the side of the second-type semiconductor layer 1700 have.

실리콘 기판(S), 버퍼층(1200), 계면 조절층(ICL)이 제거되고 드러난 제1형 반도체층(1500)의 상면은 광 추출효율을 높이기 위해 텍스처링(texturing) 되어 요철면(1500a)을 포함할 수 있다. 또한, 도면에서는 실리콘 기판(S), 버퍼층(1200), 계면 조절층(ICL)이 모두 제거된 형태로 도시되어 있으나, 계면 조절층(ICL)과 버퍼층(1200)의 적어도 일부는 제1형 반도체층(1500) 상에 잔류할 수 있고, 제1형 반도체층(1500)과 함께 텍스처링 될 수도 있다.The upper surface of the first type semiconductor layer 1500 where the silicon substrate S, the buffer layer 1200 and the interface control layer ICL are removed and exposed is textured to improve the light extraction efficiency to include the uneven surface 1500a can do. Although the silicon substrate S, the buffer layer 1200, and the interfacial control layer (ICL) are all removed in the figure, at least a part of the interfacial control layer ICL and the buffer layer 1200 are formed in the first- May remain on layer 1500 and may be textured with first type semiconductor layer 1500. [

제1형 반도체층(1500)에 접하는 제1전극(2150)을 형성하기 위해 제1형 반도체층(1500), 활성층(1600)을 관통하는 복수의 비어홀(VH)이 형성되어 있으며, 제2형 반도체층(1700) 상에 제2전극(2130)이 형성되어 있다. 제2전극(2130) 상에는 전극 패드(2290)와의 연결을 위한 금속층(2170)이 형성되어 있다. 제1 패시베이션층(2100)이 복수의 비어홀의 측면과 제2형 반도체층(1700)의 상면 일부를 덮는 형태로 형성되고, 제2 패시베이션층(2190)이 금속층(2170)을 덮는 형태로 형성되어 있다. 배리어 메탈층(2210)이 제1전극(2150)과 연결되며 복수의 비어홀을 채우는 형태로 형성되어 있다.The first type semiconductor layer 1500 and the plurality of via holes VH penetrating the active layer 1600 are formed to form the first electrode 2150 in contact with the first type semiconductor layer 1500, A second electrode 2130 is formed on the semiconductor layer 1700. A metal layer 2170 for connection with the electrode pad 2290 is formed on the second electrode 2130. The first passivation layer 2100 is formed to cover the side surfaces of the plurality of via holes and the upper surface of the second-type semiconductor layer 1700 and the second passivation layer 2190 is formed to cover the metal layer 2170 have. The barrier metal layer 2210 is connected to the first electrode 2150 and is formed to fill a plurality of via holes.

지지 기판(2250)의 상면에는 본딩 메탈층(2230)이, 지지 기판(2250)의 하면에는 백 메탈층(2270)이 형성될 수 있다. A bonding metal layer 2230 may be formed on the upper surface of the supporting substrate 2250 and a back metal layer 2270 may be formed on the lower surface of the supporting substrate 2250.

도 27은 또 다른 실시예에 따른 반도체 소자로서, 플립 칩 형태의 발광 소자(2004)의 개략적인 구조를 보이는 단면도이다. 27 is a cross-sectional view showing a schematic structure of a flip chip type light emitting device 2004 as a semiconductor device according to still another embodiment.

실시예에 따른 발광 소자(2004)는 제1전극(2150), 제2전극(2130)이 모두 하부 쪽으로 전기적으로 노출된 구조인 점에서 도 25의 발광 소자(2003)와 차이가 있다. The light emitting device 2004 according to the embodiment is different from the light emitting device 2003 of FIG. 25 in that the first electrode 2150 and the second electrode 2130 are all electrically exposed downward.

즉, 제2 패시베이션층(2190)은 제1전극(2130)과 접하는 금속층(2170)의 일부를 노출하는 형태로 패터닝되어 있다. 또한, 배리어 메탈층(2211)은 두 부분으로 전기적으로 분리되도록 패터닝되어, 일부는 제1전극(2150)과 다른 일부는 제2전극(2130)과 접하게 된다. That is, the second passivation layer 2190 is patterned to expose a part of the metal layer 2170 in contact with the first electrode 2130. In addition, the barrier metal layer 2211 is patterned so as to be electrically separated into two portions, and a portion of the barrier metal layer 2211 is in contact with the first electrode 2150 and the other portion thereof is in contact with the second electrode 2130.

지지기판(2250)은 제1 도전성비어(CV1), 제2 도전성비어(CV2)가 형성된 비전도성 기판일 수 있다. 지지기판(2250)의 상, 하부의 본딩 메탈층(2231), 백 메탈층(2271)은 각각 전기적으로 분리된 두 영역을 갖도록 패터닝 되어 있다. 본딩 메탈층(2231)의 일 영역, 백 메탈층(2271)의 일 영역은 제1 도전성비어(CV1)를 통해 서로 전기적으로 연결되고, 메탈층(2231)의 다른 영역, 백 메탈층(2271)의 다른 영역은 제2 도전성비어(CV2)를 통해 서로 전기적으로 연결되어, 제1전극(2150), 제2전극(2130)을 외부로 노출시킬 수 있다. The supporting substrate 2250 may be a nonconductive substrate having a first conductive via (CV1) and a second conductive via (CV2). The bonding metal layer 2231 and the back metal layer 2271 on the upper and lower sides of the supporting substrate 2250 are patterned to have two electrically separated regions. One region of the bonding metal layer 2231 and one region of the back metal layer 2271 are electrically connected to each other through the first conductive via CV1 and the other region of the metal layer 2231, May be electrically connected to each other through the second conductive via (CV2) to expose the first electrode 2150 and the second electrode 2130 to the outside.

지지기판(2250)으로는 도전성 비어가 형성된 비도전성 기판을 예시하여 설명하였으나, 이에 한정되는 것은 아니며, 절연성 비어가 형성된 전도성 기판이 사용되는 것도 가능하다. As the supporting substrate 2250, a non-conductive substrate on which conductive vias are formed has been described. However, the present invention is not limited thereto, and a conductive substrate having insulating vias may be used.

도 28은 또 다른 실시예에 따른 반도체 소자로서, 백색광을 발광하는 발광소자(2005)의 예를 보인 단면도이다.FIG. 28 is a cross-sectional view showing an example of a light emitting device 2005 that emits white light, which is a semiconductor device according to still another embodiment.

발광 소자(2005)는 도 27의 반도체 소자(2004)에 파장 변환층(2300)을 더 코팅하여 형성할 수 있다. The light emitting element 2005 may be formed by further coating the semiconductor element 2004 of FIG. 27 with the wavelength conversion layer 2300. [

파장 변환층(2300)은 활성층(1600)으로부터 방출된 빛의 파장을 변환하는 기능을 하며, 형광체나 양자점(Quantum dot)과 같은 파장 변환 물질을 가질 수 있다. 상기 파장 변환 물질이 형광체이고 활성층(1600)으로부터 청색 빛이 방출되는 경우, 적색 형광체로는 MAlSiNx:Re(1≤x≤5)인 질화물계 형광체 및 MD:Re인 황화물계 형광체가 파장 변환층(2300)에 사용될 수 있다. 여기서, M은 Ba, Sr, Ca, Mg 중 선택된 적어도 하나이고, D는 S, Se 및 Te 중 선택된 적어도 하나이며, Re는 Eu, Y, La, Ce, Nd, Pm, Sm, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, F, Cl, Br 및 I 중 선택된 적어도 하나이다. 또한, 녹색 형광체는 M2SiO4:Re인 규산염계 형광체, MA2D4:Re인 황화물계 형광체, β-SiAlON:Re인 형광체, MA'2O4:Re'인 산화물계 형광체 등이 있으며, M은 Ba, Sr, Ca, Mg 중 선택된 적어도 하나의 원소이고, A는 Ga, Al 및 In 중 선택된 적어도 하나이고, D는 S, Se 및 Te 중 선택된 적어도 하나이며, A'은 Sc, Y, Gd, La, Lu, Al 및 In 중 선택된 적어도 하나이며, Re는 Eu, Y, La, Ce, Nd, Pm, Sm, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, F, Cl, Br 및 I 중 선택된 적어도 하나이고, Re'는 Ce, Nd, Pm, Sm, Tb, Dy, Ho, Er, Tm, Yb, F, Cl, Br 및 I 중 선택된 적어도 하나일 수 있다.The wavelength conversion layer 2300 has a function of converting the wavelength of light emitted from the active layer 1600 and may have a wavelength conversion material such as a phosphor or a quantum dot. When the wavelength converting material is a phosphor and blue light is emitted from the active layer 1600, a nitride phosphor of MAlSiNx: Re (1? X? 5) and a sulfide phosphor of MD: Re are used as the red phosphor, 2300). Wherein M is at least one selected from among Ba, Sr, Ca and Mg, D is at least one selected from S, Se and Te and Re is Eu, Y, La, Ce, Nd, Pm, Sm, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, F, Cl, Br and I. The green phosphor may be a silicate-based phosphor represented by M2SiO4: Re, a sulfide-based phosphor represented by MA2D4: Re, a phosphor represented by? -SiAlON: Re, or an oxide-based phosphor represented by MA'2O4: Re ' And Mg, A is at least one selected from Ga, Al and In, D is at least one selected from S, Se and Te, A 'is at least one element selected from Sc, Y, Gd, La, Lu, Al And In, and Re is at least one selected from Eu, Y, La, Ce, Nd, Pm, Sm, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, F, Cl, And Re 'may be at least one selected from Ce, Nd, Pm, Sm, Tb, Dy, Ho, Er, Tm, Yb, F, Cl, Br and I.

또한, 상기 파장 변환 물질은 양자점일 수 있다. 양자점은 코어(core)와 쉘(shell)로 이루어진 나노 크리스탈 입자로, 코어의 사이즈가 약 2 ~ 100nm 범위에 있다. 또한, 양자점은 코어의 사이즈를 조절함으로 청색(B), 황색(Y), 녹색(G), 적색(R)과 같은 다양한 색깔을 발광하는 형광물질로 사용될수 있으며, II-VI족의 화합물반도체(ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, MgTe등), III-V족의 화합물반도체 (GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, AlAs, AlP, AlSb, AlS등) 또는 Ⅳ족 반도체(Ge, Si, Pb 등) 중 적어도 두 종류의 반도체를 이종 접합하여 양자점을 이루는 코어(core)와 쉘(shell) 구조를 형성할 수 있다. 이 경우, 양자점의 쉘(shell) 외각에 쉘 표면의 분자 결합을 종료시키거나 양자점의 응집을 억제하고 실리콘 수지나 에폭시 수지등 수지내에 분산성을 향상시키거나 또는 형광체 기능을 향상시키기 위해 올레인산(Oleic acid)과 같은 물질을 이용한 유기 리간드(Organic ligand)를 형성할 수도 있다.Also, the wavelength converting material may be a quantum dot. The quantum dot is a nanocrystalline particle composed of a core and a shell, and the size of the core is about 2 to 100 nm. The quantum dot can be used as a fluorescent material emitting various colors such as blue (B), yellow (Y), green (G) and red (R) by adjusting the size of the core. (ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe and MgTe) and Group III-V compound semiconductors (GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, , AlSb, AlS, and the like) or a Group IV semiconductor (Ge, Si, Pb, and the like) are bonded to each other to form a core and a shell structure constituting quantum dots. In this case, in order to terminate the molecular bonding of the shell surface to the outer shell of the quantum dots, to suppress the aggregation of the quantum dots, to improve dispersibility in the resin such as silicon resin or epoxy resin, or to improve the function of the phosphor, acid to form an organic ligand.

파장 변환층(2300)은 제1형 반도체층(1500), 활성층(1600), 제2형 반도체층(1700)으로 이루어진 발광 구조물 전체, 즉, 상부, 측부를 모두 덮는 형태로 형성된 것으로 도시되었으나, 이는 예시적인 것이고, 제1형 반도체층(1500)의 상부에만 형성될 수도 있다. The wavelength conversion layer 2300 is formed to cover the entire light emitting structure including the first type semiconductor layer 1500, the active layer 1600 and the second type semiconductor layer 1700, that is, This is an example and may be formed only on the top of the first-type semiconductor layer 1500.

도 29는 또 다른 실시예에 따른 반도체 소자로서 발광 소자 패키지(2006)의 예를 보인 단면도이다.29 is a cross-sectional view showing an example of a light emitting device package 2006 as a semiconductor device according to still another embodiment.

발광 소자 패키지(2006)는 도 28의 발광 소자(2005)의 상부에 형성된 렌즈(2400)를 더 포함할 수 있다. 렌즈(2400)는 발광 구조에 대한 보호층의 기능을 할 수 있고, 또한, 발광 구조로부터 방출되는 빛의 지향각을 조절하는 역할을 할 수 있다. 렌즈(2400)는 개별 칩으로 분리된 상태에서 형성되거나, 또는 웨이퍼 레벨에서 형성되어 지지기판(2250)과 함께 다이싱될 수 있다. 렌즈(2400)가 발광소자의 상부, 측부를 모두 덮는 형태로 도시되었으나 이는 예시적인 것이고, 상부에만 배치될 수도 있다. The light emitting device package 2006 may further include a lens 2400 formed on the light emitting device 2005 of FIG. The lens 2400 can function as a protective layer for the light emitting structure and also can control the directing angle of the light emitted from the light emitting structure. The lens 2400 may be formed separately in individual chips, or may be formed at the wafer level and diced with the support substrate 2250. Although the lens 2400 is shown covering the top and sides of the light emitting element, this is exemplary and may be disposed only at the top.

이상, 설명한 발광소자, 발광소자 패키지는 실리콘 기판을 사용하여 발광구조를 성장시키고, 실리콘 기반의 지지기판을 사용하여 성장기판을 제거할 수 있다. 이 경우, 성장기판과 지지기판간의 열팽창률이 실질적으로 같아, 지지기판을 붙일 때, 성장기판을 제거할 때 웨이퍼에 발생하는 응력이 최소화되어 웨이퍼 휨이 적게 발생해, 상술한 형태의 칩 제조시 또는 칩스케일 패키지 제조시 취급이 쉽고 수율이 향상될 수 있다.In the light emitting device and the light emitting device package described above, a light emitting structure can be grown using a silicon substrate, and a growth substrate can be removed using a silicon based supporting substrate. In this case, since the coefficient of thermal expansion between the growth substrate and the support substrate is substantially the same, stress generated in the wafer when the growth substrate is removed when the support substrate is attached is minimized and wafer warpage is reduced, Or a chip scale package, and the yield can be improved.

도 30은 실시예에 따른 발광소자 패키지를 채용한 조명장치(3000)의 예를 보인 분해 사시도이다.30 is an exploded perspective view showing an example of a lighting device 3000 employing the light emitting device package according to the embodiment.

도 30을 참조하면, 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(3010)를 포함한다. 또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가적으로 포함할 수 있다. Referring to FIG. 30, the illumination device 3000 is shown as a bulb lamp as an example, and includes a light emitting module 3003, a driver 3008, and an external connection part 3010. In addition, external structures such as the outer and inner housings 3006 and 3009 and the cover portion 3007 may additionally be included.

발광모듈(3003)은 발광소자 패키지(3001)와 발광소자 패키지(3001)가 탑재된 회로기판(3002)을 포함할 수 있다. 발광소자 패키지(3001)로는 도 28에 도시한 발광소자 패키지(2006)가 채용될 수 있다. 하지만, 이에 한정되지 않으며, 실시예에 따른 반도체 버퍼 구조체를 이용하여 제조한 다양한 형태의 발광소자 패키지가 채용될 수 있다. 도면에서는 한 개의 발광소자 패키지(3001)가 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다. 이 경우, 복수의 발광소자 패키지(3001)는 동일한 파장의 빛을 발생시키는 동종(同種)일 수 있다. 또는, 서로 상이한 파장의 빛을 발생시키는 이종(異種)으로 다양하게 구성될 수도 있다. 예를 들어, 발광소자 패키지(3001)는 청색 LED에 황색, 녹색, 적색 또는 오렌지색의 형광체를 조합하여 백색광을 발하는 발광소자와 보라색, 청색, 녹색, 적색 또는 적외선 발광소자 중 적어도 하나를 포함하도록 구성될 수 있다. 이 경우, 조명장치(3000)는 연색성(CRI)을 나트륨(Na)등(40)에서 태양광(100) 수준으로 조절할 수 있으며 또한 색 온도를 촛불(1500K)에서 파란하늘(12000K) 수준으로 하는 다양한 백색광을 발생시킬 수 있다. 또한, 필요에 따라서는 보라색, 청색, 녹색, 적색, 오렌지색의 가시광 또는 적외선을 발생시켜 주위 분위기 또는 기분에 맞게 조명 색을 조절 할 수 있다. 또한 식물 성장을 촉진 할 수 있는 특수 파장의 광을 발생시킬 수도 있다.The light emitting module 3003 may include a light emitting device package 3001 and a circuit board 3002 on which the light emitting device package 3001 is mounted. As the light emitting device package 3001, the light emitting device package 2006 shown in FIG. 28 may be employed. However, the present invention is not limited thereto, and various types of light emitting device packages manufactured using the semiconductor buffer structure according to the embodiments may be employed. Although one light emitting device package 3001 is illustrated as being mounted on the circuit board 3002 in the drawing, a plurality of light emitting device packages 3001 may be mounted as needed. In this case, the plurality of light emitting device packages 3001 may be of the same type that emits light of the same wavelength. Alternatively, they may be variously configured to generate light of mutually different wavelengths. For example, the light emitting device package 3001 may include at least one of a light emitting device that emits white light by combining a blue LED with a phosphor of yellow, green, red, or orange, and at least one of a purple, blue, green, . In this case, the lighting apparatus 3000 can adjust the color rendering index (CRI) from the sodium (Na) or the like 40 to the level of the sunlight 100 and also adjusts the color temperature from the candle 1500K to the blue sky 12000K Various white light can be generated. In addition, if necessary, visible light of violet, blue, green, red, or orange or infrared light may be generated to adjust the illumination color according to the ambient atmosphere or mood. It may also generate light of a special wavelength that can promote plant growth.

또한, 조명장치(3000)에서, 발광모듈(3003)은 열방출부로 작용하는 외부 하우징(3006)을 포함할 수 있으며, 외부 하우징(3006)은 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004)을 포함할 수 있다. 또한, 조명장치(3000)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 갖는 커버부(3007)를 포함할 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.In the lighting apparatus 3000, the light emitting module 3003 may include an external housing 3006 serving as a heat emitting portion, and the external housing 3006 may be in direct contact with the light emitting module 3003 to improve the heat radiation effect (3004). &Lt; / RTI &gt; In addition, the illumination device 3000 may include a cover portion 3007 mounted on the light emitting module 3003 and having a convex lens shape. The driving unit 3008 may be mounted on the inner housing 3009 and connected to an external connection unit 3010 such as a socket structure to receive power from an external power source. The driving unit 3008 converts the current into a proper current source capable of driving the semiconductor light emitting device 3001 of the light emitting module 3003 and provides the current source. For example, such a driver 3008 may be composed of an AC-DC converter or a rectifying circuit component or the like.

본 발명의 실시예에 따른 반도체 소자는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it should be understood that various changes and modifications may be made therein without departing from the scope of the invention as defined by the appended claims. It will be appreciated that embodiments are possible. Accordingly, the true scope of the present invention should be determined by the appended claims.

100,100A,200,2000,2001,2002,2003,2004...반도체 소자,
110,210...기판, 113...핵성장층
115,215,315,330,340,1200...버퍼층
120,220,ICL...계면 조절층, 125,225,235...질화물 적층체
230...활성층 100, 100A, 200, 2000, 2001, 2002, 2003,
110, 210 ... substrate, 113 ... nucleated growth layer
115, 215, 315, 330, 340,
120,220, ICL ... interfacial control layer, 125,225,235 ... nitride layer
230 ... active layer

Claims (21)

실리콘 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 제1성장 조건을 가지고 계면 조절층을 형성하는 단계; 및
상기 계면 조절층 상에 상기 제1 성장 조건과 다른 제2 성장 조건을 가지고 질화물 적층체를 형성하는 단계;를 포함하고,
상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소 값의 비가 0.8 이상의범위를 가지도록 상기 제1 성장 조건과 제2 성장 조건을 조절하는 반도체 소자 제조 방법.Forming a buffer layer on the silicon substrate;
Forming an interfacial control layer on the buffer layer with a first growth condition; And
And forming a nitride layered body on the interfacial control layer with a second growth condition different from the first growth condition,
Wherein the first growth condition and the second growth condition are adjusted so that the ratio of the minimum value of the reflectance oscillation center value of the interfacial control layer to the maximum value of the reflectivity oscillation center value of the nitride laminate has a range of 0.8 or more . 제1항에 있어서,
상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 0.9 이상의 범위를 가지는 반도체 소자 제조 방법.The method according to claim 1,
Wherein the ratio of the minimum value of the reflectance oscillation center value of the interfacial control layer to the maximum value of the reflectivity oscillation center value of the nitride laminate is 0.9 or more. 제1항에 있어서,
상기 계면 조절층은 온도, 압력, 두께 중 적어도 하나가 상기 질화물 적층체와 다른 조건으로 형성되는 반도체 소자 제조 방법. The method according to claim 1,
Wherein at least one of the temperature, the pressure, and the thickness is formed in a condition different from the nitride layered structure. 제1항에 있어서,
상기 계면 조절층은 900℃보다 크고 1050℃ 보다 작은 범위의 제1온도에서 형성되고, 상기 질화물 적층체는 상기 제1온도보다 높은 제2온도에서 형성되는 반도체 소자 제조 방법. The method according to claim 1,
Wherein the interface layer is formed at a first temperature in a range of greater than 900 DEG C and less than 1050 DEG C, and the nitride layer body is formed at a second temperature higher than the first temperature. 제4항에 있어서,
상기 계면 조절층은 20~500torr범위의 제1압력에서 형성되고, 상기 질화물 적층체는 상기 제1압력보다 같거나 높은 제2압력에서 형성되는 반도체 소자 제조 방법.5. The method of claim 4,
Wherein the interface layer is formed at a first pressure ranging from 20 to 500 torr, and the nitride layer body is formed at a second pressure equal to or higher than the first pressure. 제1항에 있어서,
상기 계면 조절층은 2~1000nm범위의 두께를 가지도록 형성되는 반도체 소자 제조 방법.The method according to claim 1,
Wherein the interfacial control layer is formed to have a thickness ranging from 2 to 1000 nm. 제1항에 있어서,
상기 계면 조절층과 질화물 적층체는 V/III 족 화합물로 형성되고, 상기 계면 조절층은 성장시 V족 물질과 III족 물질의 몰조성비가 20~2000 범위를 가지는 반도체 소자 제조 방법.The method according to claim 1,
Wherein the interface control layer and the nitride layered body are formed of a V / III group compound, and the interface control layer has a molar composition ratio of a V group material and a III group material in the range of 20 to 2000 when grown. 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 계면 조절층이 상기 버퍼층 상에 다른 층의 개입 없이 연속적으로 적층된 반도체 소자 제조 방법.8. The method according to any one of claims 1 to 7,
Wherein the interfacial control layer is continuously laminated on the buffer layer without intervention of other layers. 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 질화물 적층체가 상기 계면 조절층 상에 다른 층의 개입 없이 연속적으로 적층된 반도체 소자 제조 방법. 7. The method according to any one of claims 1 to 6,
And the nitride laminate is continuously laminated on the interface controlling layer without intervention of other layers. 제9항에 있어서,
상기 질화물 적층체는 갈륨을 함유한 질화물로 형성된 적어도 하나의 질화물 반도체층을 포함하는 반도체 소자 제조 방법.10. The method of claim 9,
Wherein the nitride layer body comprises at least one nitride semiconductor layer formed of a nitride containing gallium. 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 질화물 적층체는 동종의 질화물 화합물로 형성된 복수 개의 질화물 반도체층이 연속적으로 적층된 반도체 소자 제조 방법.7. The method according to any one of claims 1 to 6,
Wherein the nitride layered body is formed by sequentially laminating a plurality of nitride semiconductor layers formed of the same kind of nitride compound. 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 질화물 적층체는 Alx1Iny2Ga1 -x1- y1N(0≤x1,y1≤1, x1+y1≤1)로 형성된 반도체 소자 제조 방법.7. The method according to any one of claims 1 to 6,
Wherein the nitride layered body is formed of Al x 1 In y 2 Ga 1 -x 1 -y 1 N (0? X 1, y 1 ? 1 , x 1 + y 1 ? 1 ). 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 버퍼층은 하나의 층 또는 복수의 층을 포함하고, Alx2Iny2Ga1 -x2- y2N (0≤x2,y2≤1, x2+y2≤1)으로 형성된 반도체 소자 제조 방법.7. The method according to any one of claims 1 to 6,
Wherein the buffer layer comprises one layer or a plurality of layers and is formed of Al x 2 In y 2 Ga 1 -x 2 -y 2 N (0? X2, y2? 1 , x2 + y2? 1 ). 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 실리콘 기판과 버퍼층 사이에 핵성장층을 형성하는 반도체 소자 제조 방법.7. The method according to any one of claims 1 to 6,
Wherein a nucleation layer is formed between the silicon substrate and the buffer layer. 제14항에 있어서,
상기 핵성장층은 AlN로 형성된 반도체 소자 제조 방법.15. The method of claim 14,
Wherein the nucleation layer is formed of AlN. 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 기판과 버퍼층을 제거하는 단계를 더 포함하는 반도체 소자 제조 방법.7. The method according to any one of claims 1 to 6,
And removing the substrate and the buffer layer. 실리콘 기판;
상기 실리콘 기판 상의 버퍼층;
상기 버퍼층 상에 구비된 계면 조절층; 및
상기 계면 조절층 상의 질화물 적층체;를 포함하고,
상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최대값의 비가 0.8 이상의 범위를 가지는 반도체 소자. A silicon substrate;
A buffer layer on the silicon substrate;
An interface control layer provided on the buffer layer; And
And a nitride laminate on the interface control layer,
Wherein the ratio of the maximum value of the reflectance oscillation center value of the interfacial control layer to the maximum value of the reflectivity oscillation center value of the nitride laminate has a range of 0.8 or more. 제17항에 있어서,
상기 질화물 적층체의 반사율 진동 중심 값의 최대 값에 대한 계면 조절층의 반사율 진동 중심 값의 최소값의 비가 0.9 이상의 범위를 가지는 반도체 소자.18. The method of claim 17,
Wherein the ratio of the minimum value of the reflectance oscillation center value of the interfacial control layer to the maximum value of the reflectivity oscillation center value of the nitride laminate has a range of 0.9 or more. 제17항 또는 제18항에 있어서,
상기 계면 조절층은 Alx3Iny3Ga1 -x3-y3N(0≤x3,y3≤1, x3+y3<1)로 형성된 반도체 소자.The method according to claim 17 or 18,
Semiconductor device said interface control layer is formed of Al x3 In y3 Ga 1 -x3- y3 N (0≤x3, y3≤1, x3 + y3 <1). 제17항 또는 제18항에 있어서,
상기 계면 조절층은 2~1000nm범위의 두께를 가지는 반도체 소자.The method according to claim 17 or 18,
Wherein the interfacial control layer has a thickness ranging from 2 to 1000 nm. 제17항 또는 제18항에 있어서,
상기 계면 조절층은 V/III 족 화합물로 형성되고, 상기 계면 조절층은 성장시 V족 물질과 III족 물질의 몰조성비가 20~2000 범위를 가지는 반도체 소자.The method according to claim 17 or 18,
Wherein the interface control layer is formed of a V / III group compound, and the interface control layer has a molar composition ratio of a Group V material and a Group III material in the range of 20 to 2000 at the time of growth.
KR1020140067519A 2013-06-04 2014-06-03 Low defective semiconductor device and method of manufacturing the same KR102341263B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/294,823 US9190270B2 (en) 2013-06-04 2014-06-03 Low-defect semiconductor device and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20130064336 2013-06-04
KR1020130064336 2013-06-04

Publications (2)

Publication Number Publication Date
KR20140142670A true KR20140142670A (en) 2014-12-12
KR102341263B1 KR102341263B1 (en) 2021-12-22

Family

ID=52460078

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140067519A KR102341263B1 (en) 2013-06-04 2014-06-03 Low defective semiconductor device and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR102341263B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007095873A (en) * 2005-09-28 2007-04-12 Sumitomo Chemical Co Ltd Epitaxial substrate for field-effect transistor
US20090127581A1 (en) * 2004-03-11 2009-05-21 Chen Ou Nitride-based light-emitting device
US20100059734A1 (en) * 2008-09-09 2010-03-11 Kei Kaneko Semiconductor light emitting device and wafer
KR100953404B1 (en) * 2002-02-27 2010-04-19 닛코킨조쿠 가부시키가이샤 Crystal manufacturing method
KR20120032329A (en) * 2010-09-28 2012-04-05 삼성전자주식회사 Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100953404B1 (en) * 2002-02-27 2010-04-19 닛코킨조쿠 가부시키가이샤 Crystal manufacturing method
US20090127581A1 (en) * 2004-03-11 2009-05-21 Chen Ou Nitride-based light-emitting device
JP2007095873A (en) * 2005-09-28 2007-04-12 Sumitomo Chemical Co Ltd Epitaxial substrate for field-effect transistor
US20100059734A1 (en) * 2008-09-09 2010-03-11 Kei Kaneko Semiconductor light emitting device and wafer
KR20120032329A (en) * 2010-09-28 2012-04-05 삼성전자주식회사 Semiconductor device

Also Published As

Publication number Publication date
KR102341263B1 (en) 2021-12-22

Similar Documents

Publication Publication Date Title
US9136430B2 (en) Semiconductor buffer structure, semiconductor device including the same, and method of manufacturing semiconductor device using semiconductor buffer structure
KR101505555B1 (en) Semiconductor buffer structure, semiconductor device employing the same and method of manufacturing semiconductor device using semiconductor buffer structure
US11251330B2 (en) Pseudomorphic electronic and optoelectronic devices having planar contacts
KR101358701B1 (en) Semiconductor light emitting device configured to emit multiple wavelengths of light
JP7022997B2 (en) Semiconductor devices and semiconductor device packages containing them
RU2515205C2 (en) Semiconductor light-emitting devices grown on composite wafers
US9190270B2 (en) Low-defect semiconductor device and method of manufacturing the same
US20120145991A1 (en) High-quality non-polar/semi-polar semiconductor element on tilt substrate and fabrication method thereof
KR20130111577A (en) Iii-nitride light emitting device
JP5038382B2 (en) Semiconductor light emitting device
KR20180136966A (en) Group III nitride laminates and Group III nitride light emitting devices
US20110024775A1 (en) Methods for and devices made using multiple stage growths
JP5115925B2 (en) Microcrystalline nitride semiconductor optical / electronic devices with controlled crystal orientation and facets
KR101644156B1 (en) Light emitting device having active region of quantum well structure
KR102341263B1 (en) Low defective semiconductor device and method of manufacturing the same
KR102330026B1 (en) Semiconductor device
KR102367758B1 (en) Semiconductor device
JP2011082248A (en) Semiconductor light emitting element and method of manufacturing the same, and lamp
JP5240881B2 (en) Microcrystalline nitride semiconductor optical / electronic devices with controlled crystal orientation and facets
US20220216188A1 (en) Light emitting device and light emitting module having the same
KR101154321B1 (en) Light emitting diode and method of fabricating the same
KR102477677B1 (en) Semiconductor device
KR101709431B1 (en) Manufacturing method for semiconductor light-emitting element, and semiconductor light-emitting element
KR20090079123A (en) A light emitting diode and a method of fabricating the same
Lee et al. Growth of high quality GaN epilayer on AlInN/GaN/AlInN/GaN multilayer buffer and its device characteristics

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right