KR20140130926A - Fan-out type system in package - Google Patents

Fan-out type system in package Download PDF

Info

Publication number
KR20140130926A
KR20140130926A KR1020130049515A KR20130049515A KR20140130926A KR 20140130926 A KR20140130926 A KR 20140130926A KR 1020130049515 A KR1020130049515 A KR 1020130049515A KR 20130049515 A KR20130049515 A KR 20130049515A KR 20140130926 A KR20140130926 A KR 20140130926A
Authority
KR
South Korea
Prior art keywords
fan
package
semiconductor die
die
electrically connected
Prior art date
Application number
KR1020130049515A
Other languages
Korean (ko)
Inventor
이현우
Original Assignee
하나 마이크론(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하나 마이크론(주) filed Critical 하나 마이크론(주)
Priority to KR1020130049515A priority Critical patent/KR20140130926A/en
Publication of KR20140130926A publication Critical patent/KR20140130926A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Disclosed is a fan-out type system in package which minimizes the entire size of a package by using a vertical stacking process and by applying a through silicon via (TSV) technique to a memory semiconductor chip and a non-memory semiconductor chip. The fan-out type system in package includes a fan out package which include a first semiconductor die which is electrically connected to a redistribution line layer and a conductive pattern which is arranged on the upper surface of the redistribution line layer to form the upper surface of the redistribution line layer; a plurality of second semiconductor dies stacked on the fan-out package; a substrate for arranging a stack structure which includes the fan-out package and the second semiconductor die; a connection member which electrically connects the redistribution line layer and the substrate; and a protection member which covers the fan-out package and the second semiconductor die. The second semiconductor die and the redistribution line layer are electrically interconnected by a penetration electrode.

Description

팬아웃 타입 시스템 인 패키지{FAN-OUT TYPE SYSTEM IN PACKAGE}FAN-OUT TYPE SYSTEM IN PACKAGE < RTI ID = 0.0 >

본 발명은, 팬 아웃 타입 시스템 인 패키지에 관한 것으로, 더욱 상세하게는 메모리와 비메모리를 포함하여 종류가 다른 반도체 다이들이 상하에서 수직으로 적층되는 시스템 인 패키지(SiP)를 통하여 패키지의 전체 사이즈를 감소시킬 수 있는 팬아웃 타입 시스템 인 패키지에 관한 것이다.The present invention relates to a package which is a fan-out type system, and more particularly, to a package which is a fan-out type system, and more particularly to a package which is a system in which semiconductor dies of different types including memory and non- To a package that is a fan-out type system that can reduce power consumption.

일반적으로, 반도체 패키지는 인쇄회로기판(Printed Circuit Board, PCB) 상에 반도체 칩이 실장되는 구조를 갖는다. 가령, 다수의 메모리 반도체 칩과 로직 반도체 칩이 동일한 기판 상에 적층될 때 전체 사이즈가 증가되는 경향이 있기 때문에, 패키지의 사이즈를 줄이기 위하여, 반도체 칩들을 상하로 적층하는 시스템 인 패키지(SiP) 기술이 제공되고 있다.In general, a semiconductor package has a structure in which a semiconductor chip is mounted on a printed circuit board (PCB). For example, when a plurality of memory semiconductor chips and logic semiconductor chips are stacked on the same substrate, the total size tends to increase. Therefore, in order to reduce the size of the package, a package (SiP) technology Are provided.

도 1에는 종래 기술에 의한 시스템 인 패키지의 구성이 단면도로 도시되어 있다.FIG. 1 is a cross-sectional view of the structure of a package which is a system according to the prior art.

도 1을 참조하면, 기판(20) 상에는 메모리 반도체 칩들(30)이 실장되고, 기판(20)의 하부에는 리세스 영역(R)이 형성될 수 있다. 이러한 리세스 영역(R)에 로직 반도체 칩(34)이 실장됨으로써, 로직 반도체 칩(34)이 기판(20)과 전기적으로 연결될 수 있다. Referring to FIG. 1, memory semiconductor chips 30 are mounted on a substrate 20, and a recess region R is formed under a substrate 20. The logic semiconductor chip 34 is mounted on the recess region R so that the logic semiconductor chip 34 can be electrically connected to the substrate 20. [

이와 같이, 기판(20) 위에는 메모리 반도체 칩들(30)이 실장되고, 기판(20)의 하부나 내부에는 로직 반도체 칩(34)이 실장됨으로써, 전체 반도체 패키지(10)의 사이즈와 배선 길이를 줄일 수 있는 장점이 있다. As described above, the memory semiconductor chips 30 are mounted on the substrate 20, and the logic semiconductor chips 34 are mounted on the bottom or inside of the substrate 20, thereby reducing the size and wiring length of the entire semiconductor package 10 There are advantages to be able to.

그러나 위와 같은 시스템 인 패키지(SiP)에 의하더라도 로직 반도체 칩(34)이 기판(20)에 별도로 실장되기 때문에, 전체 패키지 사이즈는 여전히 크며, 패키지 공정이 복잡한 문제점이 있다. 특히, 메모리 반도체 칩들(30)에만 TSV 기술이 적용되기 때문에 로직 반도체 칩(34)의 배선 길이가 여전히 길어질 수밖에 없다.However, since the logic semiconductor chip 34 is separately mounted on the substrate 20 even with the package SiP as described above, the overall package size is still large and the packaging process is complicated. In particular, because the TSV technology is applied to only the memory semiconductor chips 30, the wiring length of the logic semiconductor chip 34 is still long.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 메모리 반도체 칩은 물론이고 비메모리 반도체 칩에도 TSV(Through Silicon Via) 기술을 함께 적용하여 수직으로 적층함으로써, 패키지의 전체 사이즈를 최소화하는 팬아웃 타입 시스템 인 패키지를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.SUMMARY OF THE INVENTION The present invention has been proposed in order to solve the above problems of the related art. The present invention is applied to a non-memory semiconductor chip as well as a memory semiconductor chip by vertically stacking TSV (Through Silicon Via) Which is a fan-out type system.

상기 기술적 과제를 해결하기 위한 수단으로서, 본 발명은,As a means for solving the above-mentioned technical problems,

재배선층 및 상기 재배선층 상면에 배치되어 상기 재배선층의 상면에 형성된 도전성 패턴과 전기적으로 연결된 제1 반도체 다이를 포함하는 팬아웃 패키지;A re-wiring layer and a first semiconductor die disposed on the upper surface of the re-wiring layer and electrically connected to a conductive pattern formed on an upper surface of the re-wiring layer;

상기 팬아웃 패키지 상에 적층되는 복수의 제2 반도체 다이;A plurality of second semiconductor die stacked on the fan-out package;

상기 팬아웃 패키지 및 상기 복수의 제2 반도체 다이를 포함하는 적층구조물이 배치되는 기판;A substrate on which a laminated structure including the fan-out package and the plurality of second semiconductor dies is disposed;

상기 재배선층과 상기 기판을 전기적으로 연결하는 접속부재; 및A connecting member for electrically connecting the re-wiring layer and the substrate; And

상기 팬아웃 패키지 및 상기 복수의 제2 반도체 다이를 커버하는 보호 부재를 포함하며,And a protective member covering the fan-out package and the plurality of second semiconductor dies,

상기 제2 반도체 다이 및 상기 재배선층은 관통 전극에 의해 상호 전기적으로 연결된 것을 특징으로 하는 팬아웃 타입 시스템 인 패키지를 제공한다.And the second semiconductor die and the re-wiring layer are electrically connected to each other by a penetrating electrode.

본 발명의 일 실시형태에서, 상기 제1 반도체 다이는 로직 반도체 다이를 포함하고, 상기 제2 반도체 다이는 메모리 반도체 다이를 포함하며, 상기 로직 반도체 다이는 상기 메모리 반도체 다이를 제어하는 컨트롤러일 수 있다.In one embodiment of the present invention, the first semiconductor die comprises a logic semiconductor die, the second semiconductor die comprises a memory semiconductor die, and the logic semiconductor die may be a controller for controlling the memory semiconductor die .

본 발명의 일 실시형태에서, 상기 팬아웃 패키지는 상기 재배선층 상에 형성된 몰드부; 및 상기 몰드부에 형성되어 상기 재배선층의 상면에 형성된 접속 패드와 전기적으로 연결된 상기 관통 전극을 포함하며, 상기 복수의 제2 반도체 다이 각각은, 내부에 형성되는 집적 회로; 상기 집적 회로와 전기적으로 연결되는 다이 패드; 및 상기 다이 패드와 접촉하는 상기 관통 전극을 포함하며, 상기 팬아웃 패키지와 상기 복수의 제2 반도체 다이는 상호 접착 부재를 이용하여 상하로 적층되고, 상호 상하에 위치하는 각각의 상기 관통 전극들은 상기 다이 패드들을 통해 전기적으로 연결될 수 있다.
In one embodiment of the present invention, the fan-out package comprises: a mold part formed on the re-wiring layer; And a through electrode electrically connected to a connection pad formed on the upper surface of the redistribution layer, the integrated circuit comprising: a plurality of second semiconductor dies; A die pad electrically connected to the integrated circuit; And the through-hole electrode contacting the die pad, wherein the fan-out package and the plurality of second semiconductor dies are stacked on top and bottom using mutual adhesive members, and each of the through- And may be electrically connected through the die pads.

상기 기술적 과제를 해결하기 위한 다른 수단으로서, 본 발명은,According to another aspect of the present invention,

재배선층 및 상기 재배선층 상면에 배치되어 상기 재배선층의 상면에 형성된 도전성 패턴과 전기적으로 연결된 로직 반도체 다이를 포함하는 팬아웃 패키지;A re-distribution layer and a logic semiconductor die disposed on an upper surface of the re-distribution layer and electrically connected to a conductive pattern formed on an upper surface of the re-distribution layer;

상기 팬아웃 패키지 상에 적층되며, 상기 로직 반도체 다이에 의해 제어되는 복수의 메모리 반도체 다이;A plurality of memory semiconductor dies stacked on the fan-out package and controlled by the logic semiconductor die;

상기 팬아웃 패키지 및 상기 복수의 메모리 반도체 다이를 포함하는 적층구조물이 배치되는 기판;A substrate on which a laminated structure including the fan-out package and the plurality of memory semiconductor dies is disposed;

상기 재배선층과 상기 기판을 전기적으로 연결하는 접속부재; 및A connecting member for electrically connecting the re-wiring layer and the substrate; And

상기 팬아웃 패키지 및 상기 복수의 메모리 반도체 다이를 커버하는 보호 부재를 포함하며,And a protective member covering the fan-out package and the plurality of memory semiconductor dies,

상기 메모리 반도체 다이 및 상기 재배선층은 관통 전극에 의해 상호 전기적으로 연결된 것을 특징으로 하는 팬아웃 타입 시스템 인 패키지를 제공한다.Wherein the memory semiconductor die and the re-wiring layer are electrically connected to each other by a penetrating electrode.

본 발명의 일 실시형태에서, 상기 팬아웃 패키지는 상기 재배선층 상에 형성된 몰드부; 및 상기 몰드부에 형성되어 상기 재배선층의 상면에 형성된 접속 패드와 전기적으로 연결된 상기 관통 전극을 포함하며, 상기 복수의 메모리 반도체 다이 각각은, 내부에 형성되는 집적 회로; 상기 집적 회로와 전기적으로 연결되는 다이 패드; 및 상기 다이 패드와 접촉하는 상기 관통 전극을 포함하며, 상기 팬아웃 패키지와 상기 복수의 메모리 반도체 다이는 상호 접착 부재를 이용하여 상하로 적층되고, 상호 상하에 위치하는 각각의 상기 관통 전극들은 상기 다이 패드들을 통해 전기적으로 연결될 수 있다.In one embodiment of the present invention, the fan-out package comprises: a mold part formed on the re-wiring layer; And the penetrating electrode formed in the mold portion and electrically connected to a connection pad formed on the upper surface of the re-wiring layer, wherein each of the plurality of memory semiconductor dies includes: an integrated circuit formed therein; A die pad electrically connected to the integrated circuit; And the through-hole electrode contacting the die pad, wherein the fan-out package and the plurality of memory semiconductor dies are stacked one on top of another using an adhesive member, and each of the through- And may be electrically connected through pads.

본 발명에 따르면, 메모리 반도체 다이를 제어하는 컨트롤러용 반도체 반도체 다이를 팬아웃 패키지로 제조하고 그 상부에 복수의 메모리 반도체 다이를 TSV 공정을 이용하여 적층함으로써, 전체 패키지의 사이즈를 감소시킬 수 있으며 공정을 단순화 하여 수율을 향상시키는 효과가 있다.According to the present invention, the size of the entire package can be reduced by manufacturing a semiconductor semiconductor die for a controller for controlling a memory semiconductor die as a fan-out package and stacking a plurality of memory semiconductor dies thereon using a TSV process, And the yield is improved.

특히, 본 발명에 따르면, 메모리 반도체 다이와 컨트롤러 반도체 다이 간의 배선 길이를 감소시킴으로써 빠른 응답 속도 요구를 충족시킬 수 있는 효과가 있다.Particularly, according to the present invention, it is possible to satisfy a fast response speed requirement by reducing the wiring length between the memory semiconductor die and the controller semiconductor die.

도 1은 종래 기술에 의한 시스템 인 패키지의 구성을 나타내는 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 팬아웃 타입 시스템 인 패키지의 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 팬아웃 타입 시스템 인 패키지의 단면도이다.1 is a cross-sectional view showing a configuration of a package which is a system according to the prior art.
2 is a cross-sectional view of a package which is a fan-out type system according to an embodiment of the present invention.
3 is a cross-sectional view of a package which is a fan-out type system according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 또한, 본 발명을 설명함에 있어서, 정의되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 것으로, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 본 발명의 기술적 구성요소를 한정하는 의미로 이해되어서는 아니 될 것이다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, in describing the present invention, the defined terms are defined in consideration of the functions of the present invention, and they may be changed depending on the intention or custom of the technician working in the field, so that the technical components of the present invention are limited It will not be understood as meaning.

도 2는 본 발명의 일 실시형태에 따른 팬아웃 타입 시스템 인 패키지의 단면도이다.2 is a cross-sectional view of a package which is a fan-out type system according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시형태에 따른 팬아웃 타입 시스템 인 패키지는, 제1 반도체 다이(112)를 포함하는 팬아웃 패키지(100)와, 팬아웃 패키지(100) 상에 적층된 복수의 제2 반도체 다이(200)를 포함하여 구성될 수 있다. 2, a package that is a fan-out type system according to an embodiment of the present invention includes a fan-out package 100 including a first semiconductor die 112, And may include a plurality of second semiconductor dies 200.

이에 더하여, 본 발명의 일 실시형태에 따른 팬아웃 타입 시스템 인 패키지는, 팬아웃 패키지(100)와 복수의 제2 반도체 다이(200)가 구성하는 적층 구조물을 커버하도록 팬아웃 패키지(100) 내의 재배선층(110) 상에 형성된 보호 부재(300)를 더 포함할 수 있다.In addition, the package, which is a fan-out type system according to an embodiment of the present invention, includes a plurality of first semiconductor die 200 and a plurality of second semiconductor dies 200, And may further include a protection member 300 formed on the redistribution layer 110.

팬아웃 패키지(100)는 재배선층(110)을 이용하여 팬아웃 구조를 갖도록 제조된 패키지로서, 재배선층(110)과 재배선층(110)의 상면에 배치된 제1 반도체 다이(112) 및 제1 반도체 다이(112)가 배치된 재배선층(110)의 상면에 제1 반도체 다이(112)를 커버하도록 형성된 몰드부(114)를 포함할 수 있다. 도면에는 상세하게 도시하지는 않았지만, 제1 반도체 다이(112)는 재배선층(110)의 상면에 형성된 접속 패드와 전기적으로 연결되도록 배치될 수 있다. The fan-out package 100 is a package manufactured to have a fan-out structure by using the re-distribution layer 110 and includes a re-distribution layer 110 and a first semiconductor die 112 disposed on the upper surface of the re- The first semiconductor die 112 may include a mold part 114 formed to cover the first semiconductor die 112 on the upper surface of the re-wiring layer 110 on which the semiconductor die 112 is disposed. The first semiconductor die 112 may be disposed so as to be electrically connected to the connection pad formed on the upper surface of the re-wiring layer 110, although not shown in detail in the drawing.

복수의 제2 반도체 다이(200)는 팬아웃 패키지(100)의 상부에 순차적으로 적층될 수 있다. 각각의 제2 반도체 다이(200)는 실질적으로 동일한 종류의 반도체 다이로서 TSV(Through Silicon Via) 공정에 의해 상호 전기적인 연결을 형성할 수 있다. 즉, 복수의 제2 반도체 다이(200) 각각(210, 220, 230, 240)는 그 내부에 형성된 집적 회로(미도시) 및 이 집적 회로와 전기적인 연결을 형성하는 다이 패드(212, 222, 232, 242)와, 다이 패드(212, 222, 232, 242)와 접촉하며 반도체 다이의 상하면을 관통하는 관통전극(214, 224, 234, 244)을 포함할 수 있다.The plurality of second semiconductor dies 200 may be sequentially stacked on top of the fan-out package 100. Each second semiconductor die 200 is substantially the same type of semiconductor die and can form a mutual electrical connection by means of a through silicon via (TSV) process. Each of the plurality of second semiconductor dies 200 includes an integrated circuit (not shown) formed therein and a plurality of die pads 212, 222, 232 and 242 and penetrating electrodes 214, 224, 234 and 244 which contact the die pads 212, 222, 232 and 242 and penetrate the upper and lower surfaces of the semiconductor die.

본 발명의 일 실시형태에서, 팬아웃 패키지(100)는 복수의 제2 반도체 다이(200)와 전기적인 연결을 형성하기 위해, 재배선층(110)의 상면에 형성된 접속 패드(미도시)과 접촉하도록 몰드부(114)에 형성된 관통전극(116)을 포함할 수 있으며, 이 관통전극(116)은 적층된 복수의 제2 반도체 다이(200) 중 최저층의 반도체 다이(210)에 형성된 다이 패드(121)과 전기적인 접속을 형성할 수 있다.In an embodiment of the present invention, the fan-out package 100 is in contact with a connection pad (not shown) formed on the top surface of the re-distribution layer 110 to form an electrical connection with the plurality of second semiconductor dies 200, And the penetrating electrode 116 may be formed on the die pad 210 formed on the semiconductor die 210 of the lowest layer among the plurality of stacked second semiconductor dies 200 121 to form an electrical connection.

특히, 본 발명의 일 실시형태에서, 상기 팬아웃 패키지(100)에 포함된 제1 반도체 다이(112)는 비메모리 반도체 다이일 수 있으며, 복수의 제2 반도체 다이(200)는 메모리 반도체 다이일 수 있다. 따라서, 본 발명의 일 실시형태는, 이종 반도체 다이들이 상하로 적층된 패키지로서, 패키지 전체 사이즈가 현저하게 감소하는 동시에 배선 길이가 짧아지며, 특히 공정이 간단해짐으로써 수율이 향상될 수 있다.In particular, in one embodiment of the present invention, the first semiconductor die 112 included in the fan-out package 100 may be a non-memory semiconductor die, and the plurality of second semiconductor die 200 may be a memory semiconductor die . Therefore, one embodiment of the present invention is a package in which the heterogeneous semiconductor dies are stacked on top and bottom, the overall package size is significantly reduced, and the wiring length is shortened. In particular, the yield can be improved by simplifying the process.

본 발명의 일 실시형태에서, 제1 반도체 다이(112)는, 비메모리 반도체 다이로서 로직 반도체 다이일 수 있다. 예를 들어, 제1 반도체 다이(112)는, 복수의 메모리 반도체 다이를 제어하기 위한 제어 칩(controller chip), 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 또는 이와 유사한 것들을 포함할 수 있다. In one embodiment of the present invention, the first semiconductor die 112 may be a logic semiconductor die as a non-memory semiconductor die. For example, the first semiconductor die 112 may include a controller chip, a microprocessor, a digital signal processor, a microcontroller, or the like, for controlling a plurality of memory semiconductor dies.

제2 반도체 다이(200)는, 다수의 메모리 반도체 다이(210, 220, 230, 240)로 구성될 수 있다. 다수의 메모리 반도체 다이(210, 220, 230, 240)은, 비휘발성 메모리, 수시로 접근이 가능한 휘발성 메모리 및/또는 기타 다양한 종류의 메모리를 포함할 수 있다. 예를 들어, 제2 반도체 다이(200)는 플래시 메모리, DRAM, PRAM 또는 이들의 조합을 포함할 수 있다.The second semiconductor die 200 may be comprised of a plurality of memory semiconductor dies 210, 220, 230, and 240. The plurality of memory semiconductor dies 210, 220, 230, and 240 may include non-volatile memory, volatile memory that is often accessible, and / or various other types of memory. For example, the second semiconductor die 200 may comprise a flash memory, a DRAM, a PRAM, or a combination thereof.

상하에 위치하는 각각의 메모리 관통 전극(214, 224, 234, 244)은 메모리 다이 패드(212, 222, 232, 242)를 통해 전기적으로 연결될 수 있다. 이와 같이, 상대적으로 상부에 위치한 메모리 반도체 다이(220)에 형성된 관통 전극(224)의 저면과 하부에 위치한 메모리 반도체 다이(210)에 형성된 관통 전극(214)의 상면이 메모리 다이 패드(222)로 연결되고, 마찬가지로 다수의 메모리 반도체 다이(230, 240)의 관통 전극(234, 244)이 메모리 다이 패드(242)로 연결되는 방식으로 다수개의 메모리 반도체 다이(210, 220, 230, 240)가 그 개수에 제한을 받지 않고 상하로 적층될 수 있다.The upper and lower memory through electrodes 214, 224, 234 and 244 may be electrically connected through the memory die pads 212, 222, 232 and 242. [ The upper surface of the penetrating electrode 214 formed in the memory semiconductor die 210 located on the lower surface and the lower surface of the penetrating electrode 224 formed on the memory semiconductor die 220 located on the upper side is connected to the memory die pad 222 And a plurality of memory semiconductor dies 210, 220, 230, 240 are connected in such a manner that the through electrodes 234, 244 of the plurality of memory semiconductor dies 230, 240 are connected to the memory die pads 242, It can be stacked up and down without being limited by the number.

다만, 도 2에 도시된 실시형태에서는 다수의 메모리 반도체 다이(210, 220, 203, 240)를 단순히 연결하는 것으로 구성하였지만, 고집적의 적층 패키지를 실현하고, 각 메모리 반도체 다이(210, 220, 230, 240)가 상이한 신호 별로 구분될 수 있도록, 메모리 반도체 다이(210, 220, 230, 240) 내에 재배선층(RDL)을 형성하고, 재배선층(RDL)을 각 메모리 반도체 다이(210, 220, 230, 240)를 관통하는 메모리 관통 전극(214, 224, 234, 244) 혹은 이와 접촉하는 메모리 다이 패드(212, 222, 232, 242)와 전기적으로 연결할 수 있다.In the embodiment shown in FIG. 2, a plurality of memory semiconductor dies 210, 220, 203 and 240 are simply connected. However, it is also possible to realize a highly integrated stacked package, The redistribution layer RDL may be formed in each of the memory semiconductor dies 210, 220, 230, and 240 so that the memory semiconductor dies 210, 220, 230, and 240 may be separated by different signals. 224, 234, 244 or the memory die pads 212, 222, 232, 242 in contact therewith that pass through the memory through electrodes 214, 224, 234, 244.

한편, 재배선층(110)은 다수의 그 상면에 형성된 접속 패드(미도시)과, 접속 패드를 절연하는 보호막을 포함할 수 있으며, 보호막 내에 접속 패드를 연결하는 재배선 패턴을 더 포함할 수 있다. 접속 패드는 전기 전도성이 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다. 접속 패드는 솔더 볼 혹은 솔더 범프가 안착되는 볼 랜드일 수 있다.On the other hand, the re-distribution layer 110 may include a plurality of connection pads (not shown) formed on the upper surface thereof, and a protection film for insulating the connection pads, and may further include a rewiring pattern connecting the connection pads in the protection film . The connection pad may include copper (Cu), aluminum (Al), nickel (Ni), platinum (Pt), silver (Ag), gold (Au) or a combination thereof excellent in electrical conductivity. The connection pad may be a ball land on which the solder balls or solder bumps are seated.

접속 패드에는 외부와 연결되는 접속 부재(410)가 부착될 수 있다. 접속 부재(420)는 접속 패드, 관통 전극 및 다이 패드를 통하여 제1 및/혹은 제2 반도체 다이(112, 200)와 전기적으로 연결될 수 있다. 접속 부재(410)는 솔더 볼 또는 솔더 범프일 수 있다. 접속 부재(410)는 금(Au), 은(Ag), 니켈(Ni), 및 구리(Cu) 합금 중에서 선택된 하나를 포함할 수 있다. The connection pad 410 may be attached to the connection pad. The connection member 420 may be electrically connected to the first and / or second semiconductor dies 112 and 200 through a connection pad, a through electrode, and a die pad. The connecting member 410 may be a solder ball or a solder bump. The connecting member 410 may include one selected from gold (Au), silver (Ag), nickel (Ni), and copper (Cu)

본 발명의 팬 아웃 타입 시스템 인 패키지에 의하면, 접속 패드가 재배선층을 통하여 수평적으로 확장되고, 여기에 접속 부재(420)가 형성됨으로써, 파인 피치를 실현하면서도, 특히 표준 볼 레이아웃을 그대로 사용할 수 있다.
According to the package of the fanout type system of the present invention, since the connection pad extends horizontally through the re-wiring layer and the connection member 420 is formed thereon, a fine pitch can be realized, have.

도 3은 본 발명의 다른 실시형태에 따른 팬아웃 타입 시스템 인 패키지의 단면도이다.3 is a cross-sectional view of a package which is a fan-out type system according to another embodiment of the present invention.

도 3에 도시된 본 발명의 일 실시형태는 도 2에 도시된 실시형태에 별도의 기판(500)을 부가한 형태이다. 다만, 도 3에 도시된 본 발명의 일 실시형태는, 팬아웃 패키지 및 복수의 제2 반도체 다이를 몰드하는 보호 부재(300)를 기판(500)의 상면까지 확장한 형태로 구현할 수 있다. An embodiment of the present invention shown in FIG. 3 is a form in which a separate substrate 500 is added to the embodiment shown in FIG. 3, the protective member 300 for molding the fan-out package and the plurality of second semiconductor dies may be extended to the upper surface of the substrate 500. In this case,

도 3에 도시된 본 발명의 일 실시형태는, 제1 반도체 다이(112)를 포함하는 팬아웃 패키지(100)의 재배선층(110)과 기판(500) 상의 도전 패드(미도시)의 전기적 접속을 위해, 금(Au), 은(Ag), 니켈(Ni), 및 구리(Cu) 합금 중에서 선택된 적어도 하나의 재료로 이루어진 솔더 볼 또는 솔더 범프 형태의 접속 부재(410)를 더 포함할 수 있다.An embodiment of the present invention shown in Figure 3 is an electrical connection of a re-distribution layer 110 of a fan-out package 100 including a first semiconductor die 112 to a conductive pad (not shown) A solder ball or a solder bump type connection member 410 made of at least one material selected from gold (Au), silver (Ag), nickel (Ni), and copper (Cu) .

또한, 도 3에 도시된 본 발명의 일 실시형태는, 기판(500)과 외부의 전기적 접속을 위한 접속 부재(510)를 더 포함할 수 있다. 접속 부재(510)는 접속 부재(410)와 실질적으로 동일한 재질로 이루어질 수 있다.
In addition, an embodiment of the present invention shown in FIG. 3 may further include a connection member 510 for external electrical connection with the substrate 500. The connecting member 510 may be made of substantially the same material as the connecting member 410.

이상에서 설명한 바와 같이, 본 발명의 실시형태들은, 메모리 반도체 다이를 제어하는 컨트롤러용 반도체 다이를 팬아웃 패키지로 제조하고 그 상부에 복수의 메모리 반도체 다이를 TSV 공정을 이용하여 적층함으로써 전체 패키지의 사이즈를 감소시킬 수 있으며, 후속 공정을 단축 시킬 수 있다. 특히, 메모리 반도체 다이와 컨트롤러 반도체 다이 간의 배선 길이를 감소시킴으로써 빠른 응답 속도를 충족시킬 수 있다.
As described above, according to the embodiments of the present invention, a semiconductor die for a controller for controlling a memory semiconductor die is manufactured as a fan-out package, and a plurality of memory semiconductor dies are stacked thereon using a TSV process, Can be reduced, and the subsequent process can be shortened. Particularly, by reducing the wiring length between the memory semiconductor die and the controller semiconductor die, a fast response speed can be satisfied.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술되는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Although the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. Therefore, the scope of the present invention should not be limited to the embodiments described, but should be determined by the scope of the following claims and equivalents thereof.

100: 팬아웃 패키지 110: 재배선층
112: 제1 반도체 다이 114: 몰드부
116: 관통 전극 200: 제2 반도체 다이
210, 220, 230, 240: 메모리 반도체 다이
212, 222, 232, 242: 다이 패드
214, 224, 234, 244: 관통 전극
300: 보호 부재 410: 접속 부재
500: 기판 510: 접속 부재100: fan-out package 110: re-distribution layer
112: first semiconductor die 114:
116: penetrating electrode 200: second semiconductor die
210, 220, 230, 240: memory semiconductor die
212, 222, 232, 242: die pad
214, 224, 234, 244: through electrode
300: protective member 410: connecting member
500: substrate 510: connecting member

Claims (5)

재배선층 및 상기 재배선층 상면에 배치되어 상기 재배선층의 상면에 형성된 도전성 패턴과 전기적으로 연결된 제1 반도체 다이를 포함하는 팬아웃 패키지;
상기 팬아웃 패키지 상에 적층되는 복수의 제2 반도체 다이;
상기 팬아웃 패키지 및 상기 복수의 제2 반도체 다이를 포함하는 적층구조물이 배치되는 기판;
상기 재배선층과 상기 기판을 전기적으로 연결하는 접속부재; 및
상기 팬아웃 패키지 및 상기 복수의 제2 반도체 다이를 커버하는 보호 부재를 포함하며,
상기 제2 반도체 다이 및 상기 재배선층은 관통 전극에 의해 상호 전기적으로 연결된 것을 특징으로 하는 팬아웃 타입 시스템 인 패키지.A re-wiring layer and a first semiconductor die disposed on the upper surface of the re-wiring layer and electrically connected to a conductive pattern formed on an upper surface of the re-wiring layer;
A plurality of second semiconductor die stacked on the fan-out package;
A substrate on which a laminated structure including the fan-out package and the plurality of second semiconductor dies is disposed;
A connecting member for electrically connecting the re-wiring layer and the substrate; And
And a protective member covering the fan-out package and the plurality of second semiconductor dies,
Wherein the second semiconductor die and the re-wiring layer are electrically connected to each other by a penetrating electrode. 제1항에 있어서,
상기 제1 반도체 다이는 로직 반도체 다이를 포함하고, 상기 제2 반도체 다이는 메모리 반도체 다이를 포함하며, 상기 로직 반도체 다이는 상기 메모리 반도체 다이를 제어하는 컨트롤러인 것을 특징으로 하는 팬아웃 타입 시스템 인 패키지.The method according to claim 1,
Wherein the first semiconductor die comprises a logic semiconductor die and the second semiconductor die comprises a memory semiconductor die wherein the logic semiconductor die is a controller for controlling the memory semiconductor die. . 제1항에 있어서,
상기 팬아웃 패키지는 상기 재배선층 상에 형성된 몰드부; 및 상기 몰드부에 형성되어 상기 재배선층의 상면에 형성된 접속 패드와 전기적으로 연결된 상기 관통 전극을 포함하며,
상기 복수의 제2 반도체 다이 각각은, 내부에 형성되는 집적 회로; 상기 집적 회로와 전기적으로 연결되는 다이 패드; 및 상기 다이 패드와 접촉하는 상기 관통 전극을 포함하며,
상기 팬아웃 패키지와 상기 복수의 제2 반도체 다이는 상호 접착 부재를 이용하여 상하로 적층되고, 상호 상하에 위치하는 각각의 상기 관통 전극들은 상기 다이 패드들을 통해 전기적으로 연결되는 것을 특징으로 하는 팬 아웃 타입 시스템 인 패키지.The method according to claim 1,
Wherein the fan-out package comprises: a mold part formed on the re-wiring layer; And a through electrode electrically connected to a connection pad formed on the upper surface of the redistribution layer,
Each of the plurality of second semiconductor dies includes: an integrated circuit formed therein; A die pad electrically connected to the integrated circuit; And the penetrating electrode contacting the die pad,
Wherein the fan-out package and the plurality of second semiconductor dies are stacked one on top of the other using an adhesive member, and each of the through-holes positioned above and below each other is electrically connected through the die pads. A package that is a type system. 재배선층 및 상기 재배선층 상면에 배치되어 상기 재배선층의 상면에 형성된 도전성 패턴과 전기적으로 연결된 로직 반도체 다이를 포함하는 팬아웃 패키지;
상기 팬아웃 패키지 상에 적층되며, 상기 로직 반도체 다이에 의해 제어되는 복수의 메모리 반도체 다이;
상기 팬아웃 패키지 및 상기 복수의 메모리 반도체 다이를 포함하는 적층구조물이 배치되는 기판;
상기 재배선층과 상기 기판을 전기적으로 연결하는 접속부재; 및
상기 팬아웃 패키지 및 상기 복수의 메모리 반도체 다이를 커버하는 보호 부재를 포함하며,
상기 메모리 반도체 다이 및 상기 재배선층은 관통 전극에 의해 상호 전기적으로 연결된 것을 특징으로 하는 팬아웃 타입 시스템 인 패키지.A re-distribution layer and a logic semiconductor die disposed on an upper surface of the re-distribution layer and electrically connected to a conductive pattern formed on an upper surface of the re-distribution layer;
A plurality of memory semiconductor dies stacked on the fan-out package and controlled by the logic semiconductor die;
A substrate on which a laminated structure including the fan-out package and the plurality of memory semiconductor dies is disposed;
A connecting member for electrically connecting the re-wiring layer and the substrate; And
And a protective member covering the fan-out package and the plurality of memory semiconductor dies,
Wherein the memory semiconductor die and the redistribution layer are electrically connected to each other by a penetrating electrode. 제4항에 있어서,
상기 팬아웃 패키지는 상기 재배선층 상에 형성된 몰드부; 및 상기 몰드부에 형성되어 상기 재배선층의 상면에 형성된 접속 패드와 전기적으로 연결된 상기 관통 전극을 포함하며,
상기 복수의 메모리 반도체 다이 각각은, 내부에 형성되는 집적 회로; 상기 집적 회로와 전기적으로 연결되는 다이 패드; 및 상기 다이 패드와 접촉하는 상기 관통 전극을 포함하며,
상기 팬아웃 패키지와 상기 복수의 메모리 반도체 다이는 상호 접착 부재를 이용하여 상하로 적층되고, 상호 상하에 위치하는 각각의 상기 관통 전극들은 상기 다이 패드들을 통해 전기적으로 연결되는 것을 특징으로 하는 팬 아웃 타입 시스템 인 패키지.5. The method of claim 4,
Wherein the fan-out package comprises: a mold part formed on the re-wiring layer; And a through electrode electrically connected to a connection pad formed on the upper surface of the redistribution layer,
Each of the plurality of memory semiconductor dies comprising: an integrated circuit formed therein; A die pad electrically connected to the integrated circuit; And the penetrating electrode contacting the die pad,
Wherein the fan-out package and the plurality of memory semiconductor dies are stacked on top and bottom using mutual adhesive members, and each of the through-holes positioned above and below each other is electrically connected through the die pads. System-in-package.
KR1020130049515A 2013-05-02 2013-05-02 Fan-out type system in package KR20140130926A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130049515A KR20140130926A (en) 2013-05-02 2013-05-02 Fan-out type system in package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130049515A KR20140130926A (en) 2013-05-02 2013-05-02 Fan-out type system in package

Publications (1)

Publication Number Publication Date
KR20140130926A true KR20140130926A (en) 2014-11-12

Family

ID=52452534

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130049515A KR20140130926A (en) 2013-05-02 2013-05-02 Fan-out type system in package

Country Status (1)

Country Link
KR (1) KR20140130926A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160119367A (en) * 2015-04-03 2016-10-13 주식회사 네패스 System in package and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160119367A (en) * 2015-04-03 2016-10-13 주식회사 네패스 System in package and method for manufacturing the same

Similar Documents

Publication Publication Date Title
US11631611B2 (en) Wafer level chip scale packaging intermediate structure apparatus and method
KR101429344B1 (en) Semiconductor Package and Manufacturing Methode thereof
US20180130769A1 (en) Substrate Based Fan-Out Wafer Level Packaging
US20160079205A1 (en) Semiconductor package assembly
KR101099578B1 (en) Stack Chip Package using RDL and TSV
TW202245206A (en) Wafer-level stack chip package and method of manufacturing the same
TWI569390B (en) Electronic package and method of manufacture
KR101411741B1 (en) Semiconductor device
KR20200102883A (en) System in package including bridge die
US10002853B2 (en) Stacked semiconductor package having a support and method for fabricating the same
JP2012099648A (en) Semiconductor device, and method of manufacturing the same
KR20110036249A (en) Wafer level package having through silicon via
US20230245923A1 (en) Wafer Level Chip Scale Packaging Intermediate Structure Apparatus and Method
KR20210078415A (en) Semiconductor devices, semiconductor device packages, electronic systems including same, and related methods
KR101985236B1 (en) Multi-chip package and method of manufacturing the same
KR20100088514A (en) Seiconductor package
US20130069223A1 (en) Flash memory card without a substrate and its fabrication method
TW201729359A (en) Electronic package and method for fabricating the same
KR20130016566A (en) Semiconductor package and fabricating method thereof
KR101445964B1 (en) Semiconductor device and fabrication method thereof
US10008441B2 (en) Semiconductor package
KR20160119367A (en) System in package and method for manufacturing the same
KR20140130926A (en) Fan-out type system in package
US10991648B1 (en) Redistribution layer structure and semiconductor package
CN106158778B (en) Integrated circuit package with side contact pads and bottom contact pads

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application