KR20140128393A - 에피택셜 리프트 오프 후 웨이퍼 재사용을 위한 열 표면 처리 - Google Patents

에피택셜 리프트 오프 후 웨이퍼 재사용을 위한 열 표면 처리 Download PDF

Info

Publication number
KR20140128393A
KR20140128393A KR1020147024301A KR20147024301A KR20140128393A KR 20140128393 A KR20140128393 A KR 20140128393A KR 1020147024301 A KR1020147024301 A KR 1020147024301A KR 20147024301 A KR20147024301 A KR 20147024301A KR 20140128393 A KR20140128393 A KR 20140128393A
Authority
KR
South Korea
Prior art keywords
layer
growth substrate
protective layer
protective
epilayer
Prior art date
Application number
KR1020147024301A
Other languages
English (en)
Inventor
규상 이
제라미 짐머만
스테판 알 포레스트
Original Assignee
더 리젠츠 오브 더 유니버시티 오브 미시간
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 더 리젠츠 오브 더 유니버시티 오브 미시간 filed Critical 더 리젠츠 오브 더 유니버시티 오브 미시간
Publication of KR20140128393A publication Critical patent/KR20140128393A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • H01L31/1864—Annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1892—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates
    • H01L31/1896—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates for thin-film semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Abstract

본 출원에서는 성장 기판의 무결성(integrity)을 보존하는 방법으로서, 성장 기판, 하나 이상의 보호층, 희생층, 및 하나 이상의 에피층을 포함하는 구조체를 제공하는 단계로서, 희생층 및 하나 이상의 보호층은 성장 기판과 하나 이상의 에피층 사이에 위치하는 것인 단계; 희생층을 에칭제로 에칭시켜 하나 이상의 에피층을 노출시키는 단계; 및 성장 기판 및/또는 하나 이상의 보호층을 열처리하는 단계를 포함하는 방법이 개시되어 있다.

Description

에피택셜 리프트 오프 후 웨이퍼 재사용을 위한 열 표면 처리{THERMAL SURFACE TREATMENT FOR REUSE OF WAFERS AFTER EPITAXIAL LIFT OFF}
관련 출원의 상호 참조
본 출원은 미국 가출원 번호 제61/595,916호(2012년 2월 7일 출원)를 우선권으로 주장하며, 이의 전문은 본원에 참고 인용된다.
연방 정부 지원 연구에 관한 선언
본 발명은 미국 육군조사연구소(Army Research Office)에서 수여하는 수여번호 W911NF-08-2-0004의 미국 정부 지원을 받아 이루어졌다. 미국 정부는 본 발명에 일정 권리를 가진다.
공동 연구 협약
본 발명의 내용은 공동 산학 연구 협약에 따라 하기 당사자 중 하나 이상에 의해, 및/또는 하기 당사자 중 하나 이상을 위해, 및/또는 하기 당사자 중 하나 이상과 연계에 의해 이루어졌다: 미시간 유니버시티 및 글로벌 포토닉 에너지 코포레이션. 이 협약은 본 발명의 내용이 작성된 당일 및 그 전일부터 유효하고, 상기 협약의 범주에서 수행된 활동 결과로서 이루어진 것이다.
기술분야
본 발명은 일반적으로, 에피택셜 리프트 오프(epitaxial liftoff)의 사용을 통한, 전자 및 광전자 소자, 예컨대 연성(flexible) 광전 소자를 제조하는 방법에 관한 것이다. 특히, 본 출원은 추후 재사용을 위한 성장 기판의 무결성(integrity)을 보존하는 것에 관한 것이다.
광전자 소자는 전자적으로 전자기 방사선을 생성 또는 검출하거나 또는 주위 전자기 방사선으로부터 전기를 발생시키는 재료의 광학적 및 전자적 특성에 의존한다.
감광성 광전자 소자는 전자기 방사선을 전기로 전환시킨다. 태양 전지, 또한 소위 광전(PV) 소자는, 특별히 전력을 발생시키는 데 사용되는 감광성 광전자 소자의 유형이다. 태양광 이외의 광원으로부터 전기 에너지를 발생시킬 수 있는 PV 소자는 전력 소비 부하(load)를 구동시키는데 사용되어, 예를 들어 조명, 난방을 제공하거나, 또는 전자 회로 또는 소자, 예컨대 계산기, 라디오, 컴퓨터 또는 원격 모니터링 또는 통신 장치에 전력을 공급할 수 있다. 이러한 발전 적용예는 또한 종종 태양 또는 다른 광원으로부터의 직접 조명이 이용가능하지 않거나 또는 특정한 적용예의 요건에 PV 소자의 전력 출력의 균형을 맞출 때 동작이 계속될 수 있도록 배터리 또는 다른 에너지 저장 소자의 충전을 수반한다. 본원에 사용된 바와 같이 용어 "저항성 부하"란 임의 전력을 소비하거나 또는 저장하는 회로, 소자, 장치 또는 시스템을 의미한다.
또 다른 유형의 감광성 광전자 소자는 광전도체 전지이다. 이 기능에서, 신호 검출 회로(signal detection circuitry)는 흡광으로 인한 변화를 검출하는 소자의 저항을 모니터링한다.
또 다른 유형의 감광성 광전자 소자는 광검출기이다. 동작 시, 광검출기는 광검출기가 전자기 방사선에 노출되고 인가된 바이어스 전압을 가질 수 있을 때 발생된 전류를 측정하는 전류 검출 회로와 함께 사용된다. 본원에 기술된 바와 같은 검출 회로는 바이어스 전압을 광검출기에 제공하고 전자기 방사선에 대한 광검출기의 전자적 반응을 측정할 수 있다.
이러한 세 유형의 감광성 광전자 소자는 하기 정의된 바와 같은 정류 접합이 존재하는지 여부에 따라 그리고 또한 소자가 바이어스 또는 바이어스 전압으로 또한 공지된 외부 인가된 전압으로 작동하는지 여부에 따라 특징될 수 있다. 광전도체 전지는 정류 접합을 갖지 않고 통상 바이어스에 의해 작동된다. PV 소자는 하나 이상의 정류 접합을 갖고 바이어스 없이 작동된다. 광검출기는 하나 이상의 정류 접합을 갖고 통상 바이어스에 의해 작동하지만 항상 그렇지는 않다. 일반적으로, 광전지는 회로, 소자 또는 장치에 전력을 제공하지만, 검출 회로를 제어하는 신호 또는 전류, 또는 검출 회로로부터의 정보의 출력을 제공하지는 않는다. 대조적으로, 광검출기 또는 광전도체는 검출 회로를 제어하는 신호 또는 전류, 또는 검출 회로로부터의 정보의 출력을 제공하지만 회로, 소자 또는 장치에 전력을 제공하지는 않는다.
전형적으로, 감광성 광전자 소자는 다수의 무기 반도체, 예컨대 결정질, 다결정질 및 비정질 실리콘, 비화 갈륨, 텔루르화 카드뮴 등으로 구성되어 왔다. 본원에서 용어 "반도체"는 전하 담체가 열적 또는 전자기적 여기에 의해 유도된 경우 전기를 전도시킬 수 있는 재료를 의미한다. 용어 "광전도성"은 일반적으로 전자기적 방사 에너지가 흡수되고 이에 의해 담체가 재료에서 전하를 전도, 즉 수송할 수 있도록 전하 담체의 여기 에너지로 전환되는 과정에 관한 것이다. 본원에서 용어 "광전도체" 및 "광전도성 재료"는 전자기 방사선을 흡수하여 전하 담체를 발생시키는 이들의 특성에 대해 선택되는 반도체 재료를 의미하도록 사용된다.
PV 소자는 입사 태양 전력을 유용한 전력으로 전환시킬 수 있는 효율에 의해 특징될 수 있다. 결정질 또는 비정질 규소를 이용하는 소자는 상업 용도가 두드러지며, 일부는 23% 이상의 효율을 실현하였다. 하지만, 효율적이고 특히 표면적이 큰 결정질계 소자는 유의적인 효율 저하 결함 없이 커다란 결정을 생성하는 것에 대한 고유한 문제로 인해 생성하는 데 어려움이 있고 고비용이 든다. 반면, 고효율 비정질 규소 소자는 여전히 안정성에 대한 문제로 곤란을 겪는다. 현재 시판되는 비정질 규소 전지는 4 내지 8%의 안정화된 효율을 가진다.
PV 소자는 광전류와 광전압의 최대 곱에 대하여 표준 조명 조건(즉, 1000 W/m2, AM 1.5 스펙트럼 조명인 표준 테스트 조건) 하에서 최대 전력 발생에 최적화될 수 있다. 표준 조명 조건 하에서 이러한 전지의 전력 전환 효율은 다음의 3가지 매개변수에 따라 달라진다: (1) 제로 바이어스 하의 전류, 즉 단락 전류 I SC(단위 암페어), (2) 개회로 조건 하의 광전압, 즉 개회로 전압 VOC(단위 볼트), 및 (3) 충전율(fill factor, FF).
PV 소자는 부하를 가로질러 연결되고 광으로 조사되는 경우 광발생된 전류를 생성한다. 무한 부하(infinite load) 하에 조사되는 경우, PV 소자는 이의 최대 가능 전압, V 개회로, 또는 VOC를 발생시킨다. 이의 단락된 전기접촉부로 조사되는 경우, PV 소자는 이의 최대 가능 전류, I 단락, 또는 ISC를 발생시킨다. 사실상 전력을 발생시키는 데 사용되는 경우, PV 소자는 유한한 저항성 부하에 연결되고 전력 출력은 전류와 전압의 곱, 즉 I × V으로 주어진다. PV 소자에 의해 발생된 최대 총 전력은 본질적으로 ISC × VOC의 곱을 초과할 수 없다. 부하값이 최대 전력 추출에 최적화될 경우, 전류 및 전압은 각각 Imax 및 Vmax의 값을 가진다.
PV 소자의 성능 지수는 하기 (1)로 정의되는 충전율(FF)이다:
FF = { Imax Vmax }/{ ISC VOC } (1)
상기 식에서, ISC 및 VOC는 실제 사용 중에 절대로 동시에 수득되지 않기 때문에, FF는 항상 1 미만이다. 그럼에도 불구하고, FF가 1에 접근함에 따라, 소자는 직렬 또는 내부 저항이 더 적어지고 이에 따라 최적의 조건 하에 부하에 대해 ISC와 VOC 곱의 더 큰 백분율을 산출하게 된다. Pinc가 소자 상의 전력 입사인 경우, 소자의 전력 효율(ηP)은 다음과 같이 계산될 수 있다:
ηP = FF * (ISC * VOC) / Pinc
반도체의 상당한 부피를 차지하는 내부 발생된 전계를 생성하기 위한 통상의 방법은, 적절하게 선택된, 특히 분자 양자 에너지 상태의 분포와 관련된 전도 특성을 갖는 2개의 재료층을 병치시키는 것이다. 이들 두 재료의 계면은 광전 접합부로 지칭된다. 전형적인 반도체 이론에서, PV 접합을 형성하는 재료들은 이들이 n형 또는 p형이도록 제조될 수 있다. 여기서 n형은 대부분의 담체 유형이 전자인 것을 의미한다. 이것은 비교적 자유 에너지 상태인 다수의 전자를 갖는 재료로서 여겨질 수 있다. 여기서 p형은 대부분의 담체 유형이 정공인 것을 의미한다. 그러한 재료는 비교적 자유 에너지 상태인 다수의 정공을 가진다. 백그라운드, 즉 광발생되지 않은 것의 유형, 대부분의 담체의 농도는 의도적으로 또는 비의도적으로 결함 또는 불순물에 의해 도핑되는 것에 주로 의존한다. 불순물의 유형 및 농도는 전도대 최소 및 가전자대 최대 에너지 사이의 갭 내에서 페르미(Fermi) 에너지, 또는 준위의 값을 결정한다. 페르미 에너지는 점유 가능성이 ½인 에너지 값을 의미하는 분자 양자 에너지 상태의 통계적 점유를 특징으로 한다. 전도대 최소 에너지 부근의 페르미 에너지는 전자가 우세한 담체인 것을 나타낸다. 가전자대 최대 에너지 부근의 페르미 에너지는 정공이 우세한 담체인 것을 나타낸다. 따라서, 페르미 에너지는 전형적인 반도체의 주요 특징적 특성이고 원형(prototypical) PV 구조는 전형적으로 p-n 접합이었다.
용어 "정류화"는 특히, 계면이 비대칭적 전도 특성을 갖는 것, 즉 계면이 바람직하게는 한 방향으로 전자 전하 수송을 지지하는 것을 의미한다. 정류는 적절하게 선택된 재료들 사이의 접합에서 발생하는 내장(built-in) 전계와 통상 연관된다.
종래의 무기 반도체 PV 전지는 p-n 접합을 이용하여 내부 전계를 확립한다. 고효율 PV 소자는 값비싼 단일 결정 성장 기판 상에서 통상 제조된다. 이러한 성장 기판은 단일 결정 웨이퍼를 포함할 수 있고, 이는 완전 격자 및 "에피층"으로 공지된 활성층의 에피택셜 성장을 위한 구조적 지지체를 생성하는 데 이용될 수 있다. 이러한 에피층은 PV 소자의 기존 성장 기판을 손상시키지 않으면서 PV 소자 내로 통합될 수 있다. 대안적으로, 이러한 에피층은 제거되고 호스트 기판과 재조합될 수 있다.
일부 경우에서, 에피층을 소정 광학적, 기계적, 또는 열적 특성을 나타내는 호스트 기판으로 이동시키는 것이 바람직할 수 있다. 예를 들어, 비화 갈륨(GaAs) 에피층은 규소(Si) 기판 상에서 성장될 수 있다. 그러나, 결과로 생성되는 재료의 전자적 품질은 특정 전자적 적용예에 있어서 불충분할 수 있다. 따라서, 격자-매칭된(lattice-matched) 에피층의 높은 재료 품질을 보존하면서, 이러한 에피층의 다른 기판 내로의 통합을 가능하게 하는 것이 바람직할 수 있다. 이것은 에피택셜 리프트 오프로 공지된 방법에 의해 달성될 수 있다. 에피택셜 리프트 오프 공정에서, 에피층은 "리프트 오프된" 성장층이며 신규 호스트 기판에 재조합(예: 결합 또는 부착)될 수 있다. 반사성 후면 접촉부를 갖는 리프트 오프된 태양 전지는, 활성 영역 두께의 거의 절반이 종래 기판에 기초한 태양 전지에 비해 동등한 양의 입사 방사선을 흡수하여, 재료 소비 및 에피택셜층의 성장 시간을 감소시키는 것을 필요로 한다.
통상 성장 기판이 바람직한 에피택셜 성장 특징을 제공할 수 있지만, 상기 성장 기판은 두껍고 초과 중량을 생성할 수 있으며, 결과로 생성되는 소자는 부서지기 쉬운 경향이 있고 부피가 큰(bulky) 지지 시스템을 필요로 한다. 에피택셜 리프트 오프는 에피층을 이의 성장 기판으로부터 더 효율적이고 경량 및 연성인 호스트 기판으로 이동시키는 바람직한 방법일 수 있다. 통상 성장 기판의 상대적 희소성과 결과로 생성되는 전지 구조체에 부여되는 소정 특징들을 고려할 때, 추후 에피택셜 성장에 성장 기판을 재순환시키고/시키거나 재사용하는 것이 바람직할 수 있다. 성장 웨이퍼를 재사용하는 과거의 시도들은 효율의 감소를 야기하거나 웨이퍼로부터 물질의 상단 몇 마이크로미터를 제거하는 것에 의한 웨이퍼의 연마 "폴리싱(polishing)"을 필요로 했다.
미국 특허 공개 공보 제2010/0047959호에서는 에피택셜층을 단일 결정 기판으로부터 선택적으로 자유화하는 방법이 기술되어 있다. 상기 기술된 방법은 제1 버퍼층, 에치 스톱 층(etch stop layer), 제2 버퍼층, 및 분리층의 증착 단계를 포함한다. 분리층 위로, 연속된 반도체 층들이 증착되어 전지를 형성한다. 이후 상기 방법은 분리층을 에칭하는 단계로서, 이에 의해 반도체 층이 기판 및 관련 버퍼 층 및 에치 스톱 층으로부터 떼어내는 단계를 포함한다. 그러나, 상기 명세서에서는 자유화된 기판을 재사용하도록 예비하는, 예를 들어 버퍼층 및/또는 에치 스톱 층을 선택적으로 에칭하는 등의 방법이 기술되어 있지 않다.
본 출원인은 이전에 ELO 공정 중에 성장 기판 표면을 보존하고, 성장 기판의 추후 재사용을 위해 ELO 후에 보호층을 선택적으로 에칭시키는 보호층 방식을 기술하였다. 특히, 에피택셜 보호층 및 재료 에칭제의 조합을 이용함으로써, 성장 기판 표면은 추후 에피택셜층 성장을 위해 보존될 수 있으며, 이는 값비싼 성장 기판의 소비를 감소시킴으로써 유의한 제조 비용 절감을 가능하게 할 수 있다. 본 출원인은 이전에 이중층(bi-layer) 보호 방식 및 재료(예를 들어 InP-웨이퍼/lnGaAs/lnP)를 기술하였다. 이 방식 및 재료는 미국 특허 공개 공보 제2011/0186910호에 기술되어 있고, 상기 방식 및 재료의 개시내용은 본원에 참고 인용되어 있다. 본 출원인은 또한 이전에 1층, 2층, 및 3층 이상의 보호 방식 및 재료(예를 들어 GaAs-웨이퍼/InGaP/GaAs/lnGaP)를 기술하였다. 상기 방식 및 재료의 개시내용은 미국 특허 출원 제13/536,267호에 기술되어 있고, 상기 방식 및 재료의 개시내용은 본원에 참고 인용되어 있다.
보호층 제거 중에, 오염 물질, 특히 큰 크기의 오염 물질은 제거하기 어려울 수 있다. 이러한 오염 물질을 완전히 제거하기 위해서, 보호층은 아래의 층을 손상시키지 않으면서 미립자의 아래를 깎아냄으로써 오염 물질을 리프트 오프시키기에 충분히 두꺼워야 한다. 그러나 두꺼운 보호층은 재료 소비 및 성장 시간을 증가시킨다. 따라서, 이것은 폴리싱 또는 성장 기판 표면을 예비하는 다른 파괴적인 방법을 필요로 하지 않으면서 재사용을 위해 성장 기판 표면을 예비하기 위해 오염 물질 제거, 특히 큰 오염 물질의 제거를 개선해야할 필요성을 남긴다. 단일 모체 웨이퍼로부터 다중 성장을 수행하는 능력은 높은 전력 전환 효율 태양 전지, 예컨대 GaAs 태양 전지에 대한 생산 비용을 극적으로 절감시키는 것을 보장한다.
본 발명은 하나 이상의 보호층을 적어도 부분적으로 분해함으로써 이러한 요구들을 다룬다. 상기 부분적인 분해는 성장 기판 및/또는 하나 이상의 보호 층을 열처리함으로써 달성될 수 있다. 하나 이상의 보호층을 적어도 부분적으로 분해하는 것은 잔류물 및 오염 물질, 예컨대 산화비소 및 ELO 및/또는 보호층 제거 공정의 결과물로서 생성되는 다른 대형 잔류물 및 오염 물질을 제거할 수 있다. 이 성장 기판 보호층의 조합 및 열처리를 통한 분해는 추후 에피택셜 성장을 위한 성장 기판 표면의 보존을 가능하게 한다.
따라서, 본 발명에서는, 성장 기판의 무결성을 보존하는 방법으로서,
성장 기판, 하나 이상의 보호층, 희생층, 및 하나 이상의 에피층을 포함하는 구조체를 제공하는 단계로서, 희생층 및 하나 이상의 보호층은 성장 기판과 하나 이상의 에피층 사이에 위치하는 것인 단계;
희생층을 에칭제로 에칭시켜 하나 이상의 에피층을 노출시키는 단계; 및
성장 기판 및/또는 하나 이상의 보호층을 열처리하는 단계
를 포함하는 방법이 기술되어 있다.
일부 실시양태에서, 성장 기판의 무결성을 보존하는 방법은
성장 기판, 제1 보호층, 제2 보호층, 희생층, 및 하나 이상의 에피층을 포함하는 구조체를 제공하는 단계로서, 희생층, 제1 보호층 및 제2 보호층은 성장 기판과 하나 이상의 에피층 사이에 위치하는 것인 단계;
희생층을 에칭제로 에칭시켜 하나 이상의 에피층을 노출시키는 단계; 및
성장 기판 및/또는 제1 보호층과 제2 보호층 중 하나 이상을 열처리하는 단계
를 포함한다.
본원에 사용된 바와 같이, 용어 "열처리"는 보호층을 적어도 부분적으로 분해하도록 충분한 양 및 지속 기간으로 열을 제공하는 것을 지칭한다.
본 발명의 상기 내용 및 다른 특징들은 첨부된 도면과 함께 하기 예시적인 실시양태들의 상세한 설명으로부터 더욱 용이하게 분명할 것이다. 편의를 위해 소자의 모든 도면은 폭에 비해 높이 치수를 과장하여 나타냈음에 유의해야 한다.
도 1에서는 본원에 기술된 본 발명의 방법을 수행하기 위한 일반적인 구조체가 도시되어 있으며, 상기 구조체는 성장 기판, 하나 이상의 보호층, 희생층, 및 하나 이상의 에피층을 포함한다.
도 2에서는 이중층(double-layer) 보호 방식에 따라 GaAs 기판 상에서 성장된 에피택셜층 구조체의 예를 나타낸다.
도 3에서는 ELO 및 50 ㎛ 두께의 캡톤(Kapton)® 시이트(sheet)로의 냉간 용접 접착(cold-weld bonding)의 조합에 의한 리프트 오프된 하프(half) 2-인치-직경 GaAs 에피택셜층의 사진이다. 삽도는 캡톤® 시이트 상에 제조된 GaAs 박막 태양 전지의 사진을 나타낸다.
도 4에서는 (a) 신규 GaAs 웨이퍼 표면(RMS = 0.62 nm의 RMS 거칠기(root mean square roughness)), (b) ELO 공정 후 GaAs 보호층의 표면(RMS = 3.37 nm), (c) 열처리 후 GaAs 보호층의 분해된 표면(RMS = 5.09 nm), 및 (d) 보호층 제거 후의 GaAs 웨이퍼 표면(RMS = 0.71 nm)의 원자간력 현미경 사진을 나타낸다.
도 5에서는 (a) 급속 열 어닐링(rapid thermal annealing)에 의한 열처리 이전 및 (b) 그 이후의 보호층 표면의 현미경 사진을 나타낸다.
도 6에서는 (a) GaAs 에피택셜 막의 홀 효과 및 광발광 측정 결과, 및 보호층을 사용하여 기존 웨이퍼 및 재사용 웨이퍼 상에서 성장된 GaAs 태양 전지의 1 sun, AM1.5G 모의 태양 조명 하의 소자 성능 매개변수들, (b) 기존 웨이퍼 및 재사용 웨이퍼 상에서 성장된 에피택셜 GaAs 층의 원자 분해능 단면 투과 전자 현미경 사진을 나타낸다. 삽도는 기존 웨이퍼 및 재사용 웨이퍼의 반사 고에너지 전자 회절 패턴(reflection high energy electron diffraction)을 나타낸다.
본원에 사용된 바와 같이, 용어 "층"은 기본 차원이 X-Y인, 즉 이의 길이와 폭인 요소를 지칭한다. 용어 "층"은 재료의 시이트들 또는 단일 층들에 한정될 필요가 없음이 이해되어야 한다. 층은 몇 개의 재료 시이트들의 조합 또는 라미네이트(laminate)를 포함할 수 있다. 추가로, 이러한 층들과 다른 재료(들) 또는 층(들)과의 계면(들)을 포함하는 이 특정 층의 표면들은 불완전할 수 있으며, 여기서 상기 표면들은 다른 재료(들) 또는 층(들)과 상호 관통하거나, 엉키거나(entangled) 또는 나선형의(convoluted) 네트워크를 나타낸다는 것이 이해되어야 한다. 유사하게, 층은 불연속적이며, 이로써 층의 X-Y 차원을 따른 연속성이 다른 층(들) 또는 재료(들)에 의해 방해되거나(disturbed) 또는 이와 달리 단절(interrupted)될 수 있다는 것이 또한 이해되어야 한다.
본원에 사용된 바와 같이, 용어 "웨이퍼" 및 "성장 기판"은 동일한 것을 의미하도록 상호 교환적으로 사용될 수 있다.
본원에 사용된 바와 같이, 용어 "III-V 재료"는 주기율표의 IIIA족 및 VA족의 원소를 함유하는 화합물 결정을 지칭하도록 사용될 수 있다. 더욱 구체적으로, 용어 III-V 재료는 본원에서 갈륨(Ga), 인듐(In) 및 알루미늄(Al)의 군, 및 비소(As), 인(P), 질소(N), 및 안티몬(Sb)의 군의 조합인 화합물들을 지칭하도록 사용될 수 있다. 대표적인 재료는 GaAs, InP, InGaAs, AlAs, AlGaAs, InGaAsP, InGaAsPN, GaN, InGaN, InGaP, GaSb, GaAlSb, InGaTeP, 및 InSb 및 모든 관련 화합물을 포함할 수 있다. 용어 "IV족"은 주기율표의 IV 컬럼의 Si 및 Ge과 같은 이러한 반도체를 포함한다. II-VI족은, 예를 들어 주기율표의 II족 및 VI족에 잔류하는 CdS 및 CdTe와 같은 이러한 반도체를 포함한다. 본원에 기술된 방법은 모든 이러한 반도체의 통상적인 유형들에 적용될 수 있음이 이해된다.
본원에 기술된 화합물들은 약자 형태로 지칭된다는 점에 유의하여야 한다. 2성분 재료는 약 1:1 몰비의 III:V족 화합물인 것으로 간주된다. 3 이상의 성분 시스템(예를 들어 InGaAlAsP)에서, III족 화학종(즉 In, Ga, 및 Al)의 합은 약 1이고 V족 성분(즉 As, 및 P)의 합은 약 1이며, 따라서 III족 대 V족의 비는 거의 일치한다.
주변 문맥에서 암시되는 바와 같이, 화합물들의 명칭(예를 들어 GaAs에 격자 매칭된 격자 화합물에 대해 GaAs, AlInP, GalnP, AlGaAs, GaPSb, AIPSb 및 이들의 조합, 또는 InP에 격자 매칭된 화합물에 대해 InP, InGaAs, AlInP, GalnP, lnAs, InSb, GaP, AlP, GaSb, AlSb 및 이들의 조합)은 격자 매칭 및 스트레인(strain)을 달성하는데 필요한 화학양론 비로 존재하는 것으로 가정된다. 예를 들어, InGaP를 InP에 격자 매칭시키기 위해서, 그 조성은 In0.53Ga0.47As이다. AlGaAs(즉 AlXGa1-XAs)은 흥미로운 예시인데, 이것이 0 ≤ X ≤ 1의 전체 조성 범위에 걸쳐 GaAs에 거의 격자 매칭되기 때문이다. 추가로, 명칭은 어느 정도 순서가 바뀔 수 있다. 예를 들어, AlGaAs와 GaAlAs은 동일한 재료이다.
본원에 사용된 바와 같이, 용어 "에칭제 선택성"은 특정 에칭제가 또 다른 재료의 에칭율에 비하여 특정 재료를 제거하는 비율을 지칭한다. X와 Y의 에칭제 선택성은 특정 에칭제에 있어서 X의 에칭율 대 Y의 에칭율의 비로 정량화된다. 따라서, 본원에 사용된 바와 같이, "고선택성"은, 하나의 재료가 급속으로 에칭되는 반면 다른 재료는 매우 느리게 에칭되거나 전혀 에칭되지 않는, 예컨대 10:1 초과, 또는 100:1, 또는 심지어 1000:1, 또는 그 초과인 경우를 지칭한다.
본원에 사용된 바와 같이, 용어 "위에"는 에피택셜 성장의 방향으로의 위치를 지칭한다.
기술된 바와 같이, 성장 기판의 무결성을 보존하는 방법은,
성장 기판, 하나 이상의 보호층, 희생층, 및 하나 이상의 에피층을 포함하는 구조체를 제공하는 단계로서, 희생층 및 하나 이상의 보호층은 성장 기판과 하나 이상의 에피층 사이에 위치하는 것인 단계;
희생층을 에칭제로 에칭시켜 하나 이상의 에피층을 노출시키는 단계; 및
성장 기판 및/또는 하나 이상의 보호층을 열처리하는 단계
를 포함할 수 있다.
일부 실시양태에서, 성장 기판 및 하나 이상의 보호층은 열처리된다. 열처리는 예를 들어, 튜브 노 가열과 같은 노 가열, 석영 램프 가열(quartz lamp heating)과 같은 램프 가열, 레이저 가열, 및 스트립 가열로부터 선택될 수 있다. 열처리는 불활성 기체에서 또는 다양한 수준의 진공에서 수행될 수 있다. 일부 실시양태에서, 열처리는 급속 열 가공(RTP) 기법으로부터 선택될 수 있다. 당업자는, 온도 및 열처리의 지속시간이 매개변수, 예컨대 존재하는 기체 종, 진공의 수준, 적어도 부분적으로 분해될 재료의 유형, 적어도 부분적으로 분해될 층의 두께, 및 분해의 소정 수준에 따라 달라질 수 있음을 이해할 것이다.
일부 실시양태에서, 열처리는 RTP 기법, 예컨대 급속 열 어닐링(RTA)으로부터 선택된다. 당업자가 이해하는 바와 같이, RTA는 기체 유형, 가열 온도, 및 가열 지속 시간과 같은 매개변수들이 제어되는 환경에서 예를 들어 수 초 내지 수 분의 기간 동안 소정 온도로 기판을 가열하는 데 사용되는 기법이다. 이 매개변수들은, 예를 들어 적어도 부분적으로 분해될 재료의 유형, 적어도 부분적으로 분해될 층의 두께, 및 분해의 소정 수준에 따라 달라질 수 있다. RTA 중에, 일단 기판이 소정 온도에 도달하면, 기판은 원하는 기간의 시간, 예컨대 1분 이상, 2분 이상, 또는 5분 이상, 또는 1분 미만, 30초 미만, 또는 심지어 5초 미만 동안 그 온도에서 유지될 수 있다. RTA는 예를 들어 400℃ 이하, 700℃ 이하, 또는 그 초과의 온도에서 수행될 수 있다.
일부 실시양태에서, 보호된 층들 중 하나 이상은 성장 기판을 의도적으로 가열하지 않으면서 열처리된다. 이 실시양태에서, 열처리는 레이저 기법, 예컨대 펄스 레이저 용융(pulsed-laser melting)으로부터 선택될 수 있다.
본 발명의 방법은, 재료 소비를 절감하고 성장 시간을 감소시키는 얇은 보호층의 사용을 가능하게 한다. 특정 실시양태에서, 보호층 두께는 5 nm 내지 500 nm, 예컨대 10-450, 20-400, 30-350, 40-300, 50-300, 50-250, 50-200, 75-300, 75-250, 75-200, 100-300, 및 100-200 범위일 수 있다.
일부 실시양태에서, 하나 이상의 보호층은 성장 기판 위에 위치할 수 있고, 희생층은 하나 이상의 보호층 위에 위치한다. 도 1에서는 본 발명의 방법을 수행하기 위한 일반적 구조체의 예가 도시되어 있다. 일부 실시양태에서, 단층(one-layer) 보호 방식이 사용될 수 있다. 다른 실시양태에서, 2층(two-layer) 보호 방식이 사용될 수 있다. 일부 실시양태에서 3 이상의 보호층이 사용될 수 있다. 상기 기술된 바와 같이, 본 출원인은 이전에 미국 특허 공개 공보 제2011/0186910호 및 미국 특허 출원 제13/536,267호에서 여러가지 보호층 방식 및 재료를 기술하였으며, 두 출원 모두 앞서 방식 및 재료의 그 개시내용에 대해 본원에 참고 인용되어 있다. 본원에 기술된 본 발명의 방법은 참조된 출원에 기술된 방식 및 재료와 함께 이용될 수 있고, 본 발명과 함께 사용하기 위한 보호층 방식 및 재료 모두가 본원에서 반복되지는 않을 것이라는 점이 이해되어야 한다.
성장 기판은 단일 결정 웨이퍼 재료를 비롯한 임의 수의 재료를 포함할 수 있다. 일부 실시양태에서, 성장 기판은 Ge, Si, GaAs, InP, GaN, AlN, GaSb, InSb, InAs, SiC, CdTe, 사파이어, 및 이들의 조합을 포함하나 이에 한정되지 않는 재료들로부터 선택될 수 있다. 일부 실시양태에서, 성장 기판은 GaAs를 포함한다. 일부 실시양태에서, 성장 기판은 InP를 포함한다. 일부 실시양태에서, 성장 기판을 포함하는 재료는 도핑될 수 있다. 적합한 도펀트는, 아연(Zn), Mg(및 다른 IIA족 화합물), Zn, Cd, Hg, C, Si, Ge, Sn, O, S, Se, Te, Fe, 및 Cr를 포함할 수 있지만 이에 한정되지 않는다. 예를 들어, 성장 기판은 Zn 및/또는 S로 도핑된 InP를 포함할 수 있다.
하나 이상의 보호층은 임의 III-V 재료로부터 선택된 재료를 포함할 수 있다. 일부 실시양태에서, III-V 재료는, 예를 들어 GaAs, InAlP, InGaP, AlGaAs, AsSb, GaPSb, AlPSb, InP, InGaAs, InAlAs, InAs, InSb, GaP, AlP, GaSb, AlSb, GaAsSb, AlAsSb, AlGaInP, 및 이들의 조합으로부터 선택될 수 있다. 일부 실시양태에서, 열처리될 하나 이상의 보호층은 GaAs를 포함할 수 있다.
성장 기판 및 하나 이상의 보호층은 동일한 재료를 포함할 수 있다. 일부 실시양태에서, 열처리될 성장 기판 및 하나 이상의 보호층은 동일한 재료를 포함할 수 있다. 특정 실시양태에서, 상기 동일한 재료는 GaAs이다. 본원에 기술된 실시양태들 중 임의에서, 다른 보호층들에 비해 성장 기판에 가장 가까이 위치한 보호층은, 상기 가깝게 위치한 보호층이 성장 기판 상에서 갑자기 중단된 에칭제와 함께 제거될 수 있도록, 성장 기판에 비해 높은 에치 선택성을 가질 수 있다.
보호층은 격자 매칭된 화합물 및/또는 스트레인된 층(strained layer)을, 예컨대 스트레인된 층에 대한 스트레인-이완(strain-relaxation) 임계 두께 하에서 포함할 수 있다. 특정 실시양태에서, 보호층들 중 하나 이상은 격자 매칭되고, 다른 실시양태에서, 보호층들 중 2 이상은 격자 매칭되며, 추가 실시양태에서, 보호층들 중 3 이상은 격자 매칭된다. 부가 실시양태에서, 보호층들 중 하나 이상은 스트레인되고, 다른 실시양태에서, 보호층들 중 2 이상은 스트레인되며, 추가 실시양태에서, 보호층들 중 3 이상은 스트레인된다. 부가 실시양태에서, 보호층은 스트레인 평형화(strain balanced)될 수 있고, 여기서 하나 이상의 보호층은 포지티브로(positively) 스트레인되고, 하나 이상의 보호층은 네거티브로(negatively) 스트레인되어, 하나의 층에서 스트레인의 효과를 부분적으로 또는 완전히 무효화한다. 보호층이 격자 매칭된 하나 이상의 층 및 스트레인된 하나 이상의 층의 조합을 포함할 수 있다는 점이 또한 고려된다.
일부 실시양태에서, 2층 보호 방식이 사용될 수 있으며, 여기서 보호층들 중 하나 또는 둘 모두는 열처리될 수 있다. 다른 실시양태에서, 3층(three-layer) 보호 방식이 사용될 수 있으며, 여기서 보호층들 중 하나, 둘, 또는 셋 모두는 열처리될 수 있다. 다른 실시양태에서, 3개 초과의 보호층들이 사용될 수 있으며, 여기서 보호층들 중 임의 하나, 둘, 셋, 넷 등, 또는 전부는 열처리될 수 있다. 본원에 기술된 실시양태들 중 임의에서, 열처리될 하나 이상의 보호층은 열처리시 다른 보호층들에 비해 성장 기판 위로 가장 멀리 위치할 수 있다. 일부 실시양태에서, 이 보호층은 희생층에 인접하여 위치한다.
일부 실시양태에서, 본 방법은 보호층들 중 하나 이상을 에칭하는 단계를 추가로 포함한다. 일부 실시양태에서, 각각의 보호층들은 선택적으로 에칭된다. 보호층은 하나 이상의 보호층을 열처리하기 전에 또는 그 후에 에칭될 수 있다. 일부 실시양태에서, 하나 이상의 보호층은 하나 이상의 보호층의 열처리 전에 에칭된다. 일부 실시양태에서, 하나 이상의 보호층은 하나 이상의 보호층의 열처리에 이어 에칭된다. 일부 실시양태에서, 각각의 보호층들은 하나 이상의 보호층의 열처리 후에 선택적으로 에칭된다. 일부 실시양태에서, 하나 이상의 보호층, 예컨대 다른 보호층들에 비해 성장 기판 위로 가장 멀리 위치한 보호층은 하나 이상의 보호층을 열처리하기 전에 에칭될 수 있다. 일부 실시양태에서, 적합한 에칭제는 HF, H3PO4, HCl, H2SO4, HNO3, C6H8O7(시트르산), H2O2, NH4OH, H2O 및 이들의 조합으로부터 독립적으로 선택될 수 있다.
하나 초과의 보호층이 열처리되는 실시양태에서, 각 열처리된 층은 개별적으로 열처리될 수 있다. 예를 들어, 일부 실시양태에서, 다른 보호층들에 비해 성장 기판 위로 가장 멀리 위치한 보호층은 임의로 열처리된 후 임의 열처리에 이어 에칭될 수 있다. 이어서, 또 다른 보호층, 예컨대 이전 보호층의 에칭 이후 다른 층들에 비해 성장 기판 위로 가장 멀리 위치한 보호층은, 임의로 열처리된 후 그 열처리에 이어 에칭될 수 있다. 이 공정은 오염물질을 제거하기 위해 원하는만큼 반복될 수 있다.
일부 실시양태에서, 희생층은 AlAs를 포함한다. 희생층은 초격자(super-lattice)를 포함할 수 있다. 일부 실시양태에서, 초격자는 InAs/AlAs 또는 합금, 예컨대 AlAsSb, AlGaAs 또는 다른 Al에 주로 기초한 합금을 포함한다.
일부 실시양태에서, 하나 이상의 에피층을 노출시키기 위한 에칭제는 HF, H3PO4, HCl, H2SO4, HNO3, C6H8O7(시트르산), H2O2, NH4OH, H2O 및 이들의 조합을 포함한다. 특정 실시양태에서, 에칭제는 HF를 포함한다. 일부 실시양태에서, 하나 이상의 에피층을 노출시키기 위한 에칭제는 HF를 포함하고, 열처리될 하나 이상의 보호층은 GaAs를 포함한다.
일부 실시양태에서, 하나 이상의 에피층은 감광 소자에 사용하기에 적합한 임의 재료를 포함할 수 있다. 감광 소자는 광검출기, 광센서, 광전도체, 화학적 센서, 생물학적 센서, 및 PV 소자, 예컨대 태양 전지를 포함할 수 있으나 이에 한정되지 않는다. 하나 이상의 에피층은 하나 이상의 III-V 재료로부터 선택될 수 있다. GaAs, InP, 및 다른 III-V 화합물들은 PV 소자를 비롯한 광전자 소자의 다양한 유형에 있어 매력적인 전자 재료일 수 있다. 일반적으로, 특정 III-V 화합물은 (헤테로구조 및 격자 매칭된 합금이 드물거나 이용 가능하지 않은 Si에 비해) 헤테로 구조의 제조를 가능하게 하는 바람직한 압전 및 광전자 특성, 높은 압전 상수, 및 광범위한 전자 밴드갭을 가질 수 있다. 일부 실시양태에서, 특정 에피층의 바람직한 특징들은 얇은 경량 PV 소자의 제조를 가능하게 할 수 있다. 일부 실시양태에서, 결과로 생성되는 PV 소자는 단지 수 마이크로미터 두께 내지 수백 마이크로미터 두께를 나타낼 수 있다. 예시적인 소자는, 약 10 ㎛ 내지 약 150 ㎛, 약 25 ㎛ 내지 약 30 ㎛, 약 10 ㎛ 내지 약 25 ㎛, 및, 일부 경우에서, 10 ㎛ 미만을 포함하나, 이에 한정되지 않는 최종 두께를 나타낼 수 있다. 추가로, 일부 III-V 재료는, 이들이 유래한 2원(binary) 화합물(예: AlxGa1-xAs 및 GaAs)과 근접 매칭된 격자 상수를 갖는 3원(ternary) 또는 4원(quaternary) "매칭된 합금"으로서 증착될 수 있으며 가지고, 이로써 소자 성능을 촉진하는 광범위한 헤테로구조의 제조를 가능하게 한다. InP의 매칭된 합금은, InGaAs, InAlAs, InGaAsP, 및 InGaAlAs와 같은 화합물을 포함할 수 있다.
일부 실시양태에서, 하나 이상의 에피층은 도핑될 수 있다. 적합한 도펀트는 베릴륨(Be), Mg(및 다른 IIAs족), Zn, Cd, Hg, C, Si, Ge, Sn, O, S, Se, 및 Te을 포함할 수 있으나, 이에 한정되지 않는다. 예를 들어, 하나 이상의 에피층은 InGaAs/InP 또는 InGaAs/InP/InGaAs 스택(stack)을 포함할 수 있으며, 여기서 각각의 스택 재료들은 Be와 같은 도펀트로 저농도(lightly) 도핑된다.
일부 실시양태에서, 하나 이상의 에피층은 전지 구조체의 일부일 수 있다. 일부 실시양태에서, 전지 구조체는 몇 가지 상이한 반도체의 다중 에피층, 접촉층, 기판, 및 중간층을 포함하는, 성장 후 완전 디벨롭된(fully-developed) 전지를 나타낼 수 있다. 일부 실시양태에서, 전지 구조체는 빛을 전기로 전환하는 데 필요한 광학적 및 전기적 활성 반도체 층을 포함하는 PV 전지 구조체이다. 일부 실시양태에서, 전지 구조체는 PV 소자에 사용하기 적합한 하나 이상의 재료, 예컨대 활성층을 포함하는 하나 이상의 성장층, 예컨대 단일 에피층을 단순히 포함할 수 있다. 일부 실시양태에서, 하나 이상의 에피층은 ELO 중에 소자, 예컨대 PV 전지를 보호하기 위한 하나 이상의 보호층을 포함할 수 있다.
본원에 기술된 본 발명의 방법에서 사용되는 구조체는 버퍼층을 추가로 포함할 수 있다. 일부 실시양태에서, 버퍼층은 하나 이상의 에피층과 성장 기판 사이에 위치한다. 일부 실시양태에서, 버퍼층은 성장 기판과 하나 이상의 보호층 사이에 위치한다. 성장 기판, 버퍼층, 및 하나 이상의 보호층은 동일한 재료를 포함할 수 있다. 일부 실시양태에서, 열처리될 성장 기판, 버퍼층, 및 하나 이상의 보호층은 동일한 재료를 포함한다. 일부 실시양태에서, 동일한 재료는 GaAs를 포함한다.
본 발명의 다른 실시양태는 성장 기판의 무결성을 보존하는 방법으로서,
성장 기판, 제1 보호층, 제2 보호층, 희생층, 및 하나 이상의 에피층을 포함하는 구조체를 제공하는 단계로서, 희생층, 제1 보호층 및 제2 보호층은 성장 기판과 하나 이상의 에피층 사이에 위치하는 것인 단계;
희생층을 에칭제로 에칭시켜 하나 이상의 에피층을 노출시키는 단계; 및
성장 기판 및/또는 제1 보호층과 제2 보호층 중 하나 이상을 열처리하는 단계
를 포함하는 방법에 관한 것이다.
일부 실시양태에서, 제1 보호층은 성장 기판 위에 위치하고, 제2 보호층은 제1 보호층 위에 위치하며, 희생층은 제2 보호층 위에 위치한다.
성장 기판, 제1 보호층 및 제2 보호층, 희생층, 및 하나 이상의 에피층은 본원에 기술된 바와 같은 재료를 포함할 수 있다.
일부 실시양태에서, 제1 보호층과 제2 보호층 중 어느 하나 또는 둘 다는 열처리된다. 일부 실시양태에서, 제1 보호층과 제2 보호층은 개별적으로 열처리된다. 특정 실시양태에서, 제2 보호층은 열처리되고 GaAs를 포함한다. 특정 실시양태에서, 제2 보호층은 열처리되고 GaAs를 포함하며, 제1 보호층은 AlGaInP 및 InGaP로부터 선택된다.
상기 방법은 제2 보호층을 에칭하는 단계를 추가로 포함할 수 있다. 일부 실시양태에서, 상기 방법은 제2 보호층 및 제1 보호층 각각을 선택적으로 에칭하는 단계를 추가로 포함할 수 있다. 일부 실시양태에서, 제2 보호층은 제1 보호층을 열처리하기 전에 에칭된다. 일부 실시양태에서, 제2 보호층은 임의로 열처리되고, 이후 제1 보호층을 임의로 열처리하기 전에 에칭될 수 있다. 일부 실시양태에서, 적합한 에칭제는 독립적으로 HF, H3PO4, HCl, H2SO4, HNO3, C6H8O7(시트르산), H2O2, NH4OH, H2O 및 이들의 조합으로부터 선택될 수 있다.
본 발명이 습식 에칭을 논의하였지만, 물리적 및 화학적 건식 에칭 기법이 층을 에칭하기 위해 사용될 수 있으며, 따라서 습식 에칭 선택에 있어서 필요한 에치 선택성이 제거된다. 건식 에칭 기법은 예를 들어, 물리적 스퍼터 에칭(physical sputter etching) 및 반응성 이온 에칭(reactive ion etching, RIE), 예컨대 유도 결합 플라즈마(inductively coupled plasma) RIE를 포함할 수 있다.
일부 실시양태에서, 성장 기판 및 제2 보호층은 동일한 재료를 포함한다. 특정 실시양태에서, 상기 동일한 재료는 GaAs이다. 특정 실시양태에서, 상기 동일한 재료는 GaAs이고, 제1 보호층은 AlGaInP 및 InGaP로부터 선택된다.
일부 실시양태에서, 버퍼층은 하나 이상의 에피층과 성장 기판 사이에 위치한다. 일부 실시양태에서, 버퍼층은 성장 기판과 제1 보호층 사이에 위치한다. 특정 실시양태에서, 성장 기판, 버퍼층, 및 제2 보호층은 동일한 재료를 포함한다. 특정 실시양태에서, 상기 동일한 재료는 GaAs이다. 특정 실시양태에서, 상기 동일한 재료는 GaAs이고, 제2 보호층은 열처리된다.
본 발명은 추가로, 본 발명의 순수한 예시로 의도된 하기 비한정적 예시에 의해 명확해질 것이다.
[실시예]
본 실시예에서, 본 발명의 성장 기판 보호 공정을 이중층(double-layer) 보호 방식을 사용하여 단일 모체 웨이퍼로부터 다중 성장을 가능하게 함으로써 실시하였다.
도 2에 나타난 바와 같이, 에피택셜층 구조체를 Zn 도핑된 (100) p- GaAs 기판 상에 가스 공급원 분자선 증착(gas-source molecular beam epitaxy, GSMBE)에 의해 성장시켰다. 0.2 ㎛ 두께 GaAs 버퍼층으로 성장을 개시하였다. 이후, 0.1 ㎛ 격자 매칭된 In0.49Ga0.51P 보호 에칭 스톱 층을 성장시키고, 이어서 0.1 ㎛ 두께 GaAs 보호층을 성장시켰다. 이어서, 0.1 ㎛ 두께 AlAs 희생 ELO 층을 성장시켰다. 이후 역전된 GaAs 태양 전지 활성 영역을 하기와 같이 성장시켰다: 0.2 ㎛ 두께, 5x1018 cm-3 Si 도핑된 GaAs 접촉층, 0.025 ㎛ 두께, 2x1018 cm-3 Si 도핑된 In0.49Ga0.51P 윈도우 층, 0.15 ㎛ 두께, 1x1018 cm-3 Si 도핑된 n-GaAs 이미터 층, 3.5 ㎛ 두께, 2x1017 cm-3 Be 도핑된 p-GaAs 베이스 층, 0.075 ㎛ 두께, 4x1017 cm-3 Be 도핑된 In0.49Ga0.51P 후면 전계(back surface field, BSF) 층, 및 0.2 ㎛ 두께, 2x1018 cm-3 Be 도핑된 p-GaAs 접촉층.
성장 후에, 전자 빔 증착(electron beam evaporation)에 의해 Ir(150 Å)/Au(8000 Å) 접촉층을 50 ㎛ 두께 캡톤® 시이트 상으로 증착시키고 Au(600 Å) 층을 GaAs 에피택셜층 상에 증착시켰다. 기판 및 플라스틱 시이트를 냉간 용접을 통해 결합시킨 후에 HF:H2O(1:10) 용액 내로 함침시켜 ELO를 수행하였다(즉 AlAs 희생층을 선택적으로 에칭함). 도 3에서는 리프트 오프된 GaAs 태양 전지 활성층의 사진을 나타낸다. 박막은 BCl3 및 Ar 기체로 플라즈마 에칭시켜 세정하였다. 이후에, 박막을 태양 전지 제조를 위한 1/4 웨이퍼 조각으로 잘랐다.
상기 기술된 바와 같이, 이중층(bilayer) 보호 방식은 ELO 공정 중에 모체 GaAs 웨이퍼 표면을 보호하기 위한 보호 에치 스톱 층(0.1 ㎛ 두께 InGaP) 및 보호층(0.1 ㎛ 두께 GaAs)의 성장에 의해 형성되었다. 도 4(b)에 나타난 바와 같이, 묽은 HF에 노출된 GaAs은 깨끗하게 에칭되기에 어려운 잔류물 또는 표면 오염을 발생시킬 수 있다. 이 문제를 완화하기 위해, ELO의 완료 후에, GaAs 보호층 표면은 RTA 도구를 사용하여 GaAs 웨이퍼 및 보호층을 열처리함으로써 고의 분해되었다. RTA는 N2 조건 하에 수행되었다. 온도는 30초 후 500℃로 증가되었다. 웨이퍼는 60초 동안 500℃에서 유지되었다. 열 처리 후에, 대부분의 대형 오염은 제거되었다.
도 5에서는 (a) RTA 처리 이전 및 (b) RTA 처리 이후의 보호층 표면의 현미경 사진을 나타낸다. 상기 사진은 대부분의 대형 오염물이 어닐링 공정 중에 제거되었다는 것을 나타낸다. 분해된 GaAs 표면의 원자간력 현미경(AFM) 사진은 도 4(c)에 제시되어 있다. RTA 후에, 보호층 및 에치 스톱 층은, 각각 H3PO4:H2O2:H2O(3:1:25) 및 H3PO4:HCl(1:1)을 사용하는 습식 에칭에 의해 제거되었다. 도 4는 (d) 보호층 제거 후(0.71 nm의 RMS(root mean square) 거칠기)의 웨이퍼의 표면 거칠기가 (a) 신규 웨이퍼(0.62 nm의 RMS 거칠기)와 비슷하다는 점을 나타내며, 이는 거의 동일한 품질을 나타낸다.
기존 및 후속 에피택셜층의 성장 품질을 비교하기 위해, ELO 공정을 48 시간 동안 7.5 % HF:H2O의 묽은 용액에 보호층을 지닌 웨이퍼를 노출시킴으로써 시뮬레이션하였다. RTA 처리 및 에피택셜 보호층 제거 후에, 기판은 GSMBE 챔버 내로 다시 로딩되고 탈가스된다. 이후 층 구조체는 기준 구조체의 구조와 동일한 구조를 갖는 기존 모체 기판 상에서 성장된다. 도 6에 나타난 바와 같이, 기존 웨이퍼 및 재사용 웨이퍼 양쪽 상의 GaAs 에피택셜층에 대한 GaAs 태양 전지 성능, 홀 효과, 광발광(PL), 주사 투과 전자 현미경(STEM) 및 반사 고에너지 전자 회절(RHEED) 측정은 에피택셜 막의 거의 동일한 전기적 및 광학적 품질을 나타내었다. 단면 STEM 사진은 신규 및 재성장된 에피택셜 막 양쪽에 대해 거의 완전한 결정질 성장을 확증하였다(도 6(b)). RHEED 패턴은 또한 이 웨이퍼들의 동일한 표면 품질을 나타내었다(도 6(b)의 삽도). 추가로, 에너지 분산 분광법(EDS), 및 X선 광전자 분광법(XPS)에 의해 연구돤 계면화학은 기존 웨이퍼와 재사용 웨이퍼 사이의 유의한 차이점을 나타내지 않았다(나타내지 않음). 기존 웨이퍼 및 재사용 웨이퍼 상에서 성장된 GaAs p/n 접합 태양 전지는 모의 AM1.5G 조명 하에서 약 23%의 전력 전환 효율의 거의 동일한 성능을 나타내었다.
실시예 외의, 또는 달리 제시되지 않는 한, 명세서 및 특허청구범위에 사용된, 성분, 반응 조건, 분석적 측정 등의 양을 나타내는 모든 수치는 모든 경우에 용어 "약"에 의해 변형되는 것으로 이해되어야 한다. 따라서, 반대로 제시하지 않는 한, 명세서 및 첨부된 특허청구범위에 개시된 수치적 매개변수는 본 발명에 의해 수득하고하 하는 소정 특성에 따라 달라질 수 있는 근사치이다. 적어도, 그리고 특허청구범위의 영역에 균등론의 적용을 한정하려는 시도로서가 아니도록, 각 수치적 매개변수는 유효숫자의 수 및 통상적인 반올림 기법에 비추어 이해되어야 한다.
그럼에도 불구하고, 본 출원의 넓은 범위를 개시하는 수치적 범위 및 매개변수는 근사치이며, 달리 제시되지 않은 한, 특정 실시예에 개시된 수치 값은 가능한 한 정밀하게 기록되었다. 그러나, 임의 수치 값은, 본질적으로 이들의 각 테스트 측정에서 발견되는 표준 편차에서 필수적으로 야기되는 약간의 오차를 포함한다.
본원에서 기술된 소자 및 방법의 다른 실시양태들은 당업자에게 명세서 및 실시예의 고려사항으로부터 명백할 것이다. 명세서 및 실시예는 단지 예시로서 고려되고, 기술된 소자 및 방법의 진정한 범위는 하기 특허청구범위에 의해 기재되도록 의도되었다.

Claims (20)

  1. 성장 기판, 하나 이상의 보호층, 희생층, 및 하나 이상의 에피층을 포함하는 구조체를 제공하는 단계로서, 희생층 및 하나 이상의 보호층은 성장 기판과 하나 이상의 에피층 사이에 위치하는 것인 단계;
    희생층을 에칭제로 에칭시켜 하나 이상의 에피층을 노출시키는 단계; 및
    성장 기판 및/또는 하나 이상의 보호층을 열처리하는 단계
    를 포함하는, 성장 기판의 무결성(integrity)을 보존하는 방법.
  2. 제1항에 있어서, 성장 기판 및 하나 이상의 보호층은 열처리되는 것인 방법.
  3. 제1항에 있어서, 하나 이상의 보호층은 성장 기판 위에 위치하고, 희생층은 하나 이상의 보호층 위에 위치하는 것인 방법.
  4. 제2항에 있어서, 열처리는 노 가열, 램프 가열, 레이저 가열, 및 스트립 가열로부터 선택되는 것인 방법.
  5. 제2항에 있어서, 열처리는 급속 열 가공 기법을 포함하는 것인 방법.
  6. 제5항에 있어서, 급속 열 가공 기법은 급속 열 어닐링(rapid thermal annealing)인 방법.
  7. 제1항에 있어서, 하나 이상의 보호층을 에칭하는 단계를 추가로 포함하는 방법.
  8. 제2항에 있어서, 열처리 전에 하나 이상의 보호층을 에칭하는 단계를 추가로 포함하는 방법.
  9. 제2항에 있어서, 성장 기판은 Ge, Si, GaAs, InP, GaN, AlN, GaSb, InSb, InAs, 및 이들의 조합으로부터 선택된 재료를 포함하는 것인 방법.
  10. 제2항에 있어서, 하나 이상의 보호층은 III-V 재료로부터 선택되는 재료를 포함하는 것인 방법.
  11. 제2항에 있어서, 열처리될 하나 이상의 보호층은 GaAs를 포함하는 것인 방법.
  12. 제9항에 있어서, 하나 이상의 보호층은 III-V 재료로부터 선택되는 재료를 포함하는 것인 방법.
  13. 제2항에 있어서, 성장 기판 및 하나 이상의 보호층은 동일한 재료를 포함하는 것인 방법.
  14. 제13항에 있어서, 열처리될 성장 기판 및 하나 이상의 보호층은 동일한 재료를 포함하는 것인 방법.
  15. 제2항에 있어서, 하나 이상의 에피층을 노출시키기 위한 에칭제는 HF를 포함하는 것인 방법.
  16. 제2항에 있어서, 구조체는 하나 이상의 에피층과 성장 기판 사이에 위치한 버퍼층을 추가로 포함하는 것인 방법.
  17. 제16항에 있어서, 버퍼층은 성장 기판과 하나 이상의 보호층 사이에 위치하는 것인 방법.
  18. 제17항에 있어서, 성장 기판, 버퍼층, 및 하나 이상의 보호층은 동일한 재료를 포함하는 것인 방법.
  19. 제18항에 있어서, 열처리될 성장 기판, 버퍼층, 및 하나 이상의 보호층은 동일한 재료를 포함하는 것인 방법.
  20. 성장 기판, 제1 보호층, 제2 보호층, 희생층, 및 하나 이상의 에피층을 포함하는 구조체를 제공하는 단계로서, 희생층, 제1 보호층 및 제2 보호층은 성장 기판과 하나 이상의 에피층 사이에 위치하는 것인 단계;
    희생층을 에칭제로 에칭시켜 하나 이상의 에피층을 노출시키는 단계; 및
    성장 기판 및/또는 제1 보호층과 제2 보호층 중 하나 이상을 열처리하는 단계
    를 포함하는, 성장 기판의 무결성을 보존하는 방법.
KR1020147024301A 2012-02-07 2013-02-07 에피택셜 리프트 오프 후 웨이퍼 재사용을 위한 열 표면 처리 KR20140128393A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261595916P 2012-02-07 2012-02-07
US61/595,916 2012-02-07
PCT/US2013/025020 WO2013119728A2 (en) 2012-02-07 2013-02-07 Thermal surface treatment for reuse of wafers after epitaxial lift off

Publications (1)

Publication Number Publication Date
KR20140128393A true KR20140128393A (ko) 2014-11-05

Family

ID=47741304

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147024301A KR20140128393A (ko) 2012-02-07 2013-02-07 에피택셜 리프트 오프 후 웨이퍼 재사용을 위한 열 표면 처리

Country Status (10)

Country Link
US (1) US9548218B2 (ko)
EP (1) EP2812927A2 (ko)
JP (1) JP2015512150A (ko)
KR (1) KR20140128393A (ko)
CN (1) CN104335365A (ko)
AU (1) AU2013217128A1 (ko)
CA (1) CA2863179A1 (ko)
IL (1) IL233854A0 (ko)
TW (1) TW201344796A (ko)
WO (1) WO2013119728A2 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170078973A (ko) * 2015-12-29 2017-07-10 (재)한국나노기술원 Iii-v족 화합물 활용층 형성용 기판 및 iii-v족 화합물 활용층 제조방법
KR20180034879A (ko) * 2016-09-28 2018-04-05 한국과학기술연구원 친수성 층을 이용하여 에피택셜 리프트오프 공정을 고속화하기 위한 반도체 소자의 제조 방법
US9941168B1 (en) 2016-09-21 2018-04-10 Korea Institute Of Science And Technology Method for manufacturing semiconductor device by epitaxial lift-off using plane dependency of III-V compound
KR20230011604A (ko) * 2021-07-14 2023-01-25 한국광기술원 기판의 재활용이 가능한 ⅲ-ⅴ족 나노로드 태양전지 제조방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103346079A (zh) * 2013-06-07 2013-10-09 刘凤全 一种重复使用的半导体基底及其纯化重复使用方法
EP3095137A2 (en) * 2014-01-15 2016-11-23 The Regents Of The University Of Michigan Integration of epitaxial lift-off solar cells with mini-parabolic concentrator arrays via printing method
CN105986321B (zh) * 2015-02-16 2018-08-28 中国科学院苏州纳米技术与纳米仿生研究所 在Ge衬底上生长GaAs外延薄膜的方法
CN104810444B (zh) * 2015-03-04 2018-01-09 华灿光电(苏州）有限公司 发光二极管外延片及其制备方法、发光二极管芯片制备及衬底回收方法
KR101743017B1 (ko) * 2015-05-19 2017-06-05 한국과학기술연구원 고속 에피택셜 리프트오프와 iii-v족 직접 성장용 템플릿을 이용한 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자
KR101633871B1 (ko) * 2015-06-08 2016-06-28 한국광기술원 3-5족 화합물 반도체 제조방법
US20170076986A1 (en) * 2015-07-15 2017-03-16 The Regents Of The University Of Michigan Non-destructive epitaxial lift-off of large area iii-v thin-film grown by metal organic chemical vapor deposition and substrate reuse
CN104993003B (zh) * 2015-07-16 2017-03-08 苏州强明光电有限公司 一种太阳能电池外延片及其制作方法
US9444019B1 (en) * 2015-09-21 2016-09-13 Epistar Corporation Method for reusing a substrate for making light-emitting device
CN105428427B (zh) * 2015-12-11 2017-06-27 中国电子科技集团公司第十八研究所 薄膜砷化镓太阳电池衬底复用的衬底保护结构及加工工艺
KR101852767B1 (ko) * 2016-05-25 2018-04-27 전북대학교산학협력단 템플레이트 에피 기판 및 이의 제조방법
CN108520901A (zh) * 2018-04-16 2018-09-11 江苏宜兴德融科技有限公司 薄膜太阳能电池及其制造方法
CN112119481A (zh) * 2018-05-11 2020-12-22 加利福尼亚大学董事会 磷砷化镓包覆材料在砷化镓衬底上的外延生长

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4518886B2 (ja) 2004-09-09 2010-08-04 シャープ株式会社 半導体素子の製造方法
US20100047959A1 (en) 2006-08-07 2010-02-25 Emcore Solar Power, Inc. Epitaxial Lift Off on Film Mounted Inverted Metamorphic Multijunction Solar Cells
FR2915625B1 (fr) * 2007-04-27 2009-10-02 Soitec Silicon On Insulator Procede de transfert d'une couche epitaxiale
TW200905922A (en) 2007-07-30 2009-02-01 Juh-Yuh Su Reusable substrate structure and method of handling the same
US8932403B1 (en) * 2009-02-18 2015-01-13 Sandia Corporation Method of fabricating low-dislocation-density epitaxially-grown films with textured surfaces
TW201040331A (en) 2009-02-27 2010-11-16 Alta Devices Inc Tiled substrates for deposition and epitaxial lift off processes
EP2462631B1 (en) 2009-09-10 2021-06-30 The Regents of the University of Michigan Methods of preparing flexible photovoltaic devices using epitaxial liftoff, and preserving the integrity of growth substrates used in epitaxial growth

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170078973A (ko) * 2015-12-29 2017-07-10 (재)한국나노기술원 Iii-v족 화합물 활용층 형성용 기판 및 iii-v족 화합물 활용층 제조방법
US9941168B1 (en) 2016-09-21 2018-04-10 Korea Institute Of Science And Technology Method for manufacturing semiconductor device by epitaxial lift-off using plane dependency of III-V compound
KR20180034879A (ko) * 2016-09-28 2018-04-05 한국과학기술연구원 친수성 층을 이용하여 에피택셜 리프트오프 공정을 고속화하기 위한 반도체 소자의 제조 방법
KR20230011604A (ko) * 2021-07-14 2023-01-25 한국광기술원 기판의 재활용이 가능한 ⅲ-ⅴ족 나노로드 태양전지 제조방법

Also Published As

Publication number Publication date
CA2863179A1 (en) 2013-08-15
WO2013119728A2 (en) 2013-08-15
AU2013217128A1 (en) 2014-08-21
IL233854A0 (en) 2014-09-30
WO2013119728A3 (en) 2013-12-05
CN104335365A (zh) 2015-02-04
EP2812927A2 (en) 2014-12-17
TW201344796A (zh) 2013-11-01
JP2015512150A (ja) 2015-04-23
US9548218B2 (en) 2017-01-17
US20140370716A1 (en) 2014-12-18

Similar Documents

Publication Publication Date Title
US9548218B2 (en) Thermal surface treatment for reuse of wafers after epitaxial lift off
TWI550895B (zh) 使用磊晶剝離以製備撓性光伏打裝置及使用在磊晶生長以保存生長基材完整性之方法
JP2020155778A (ja) エピタキシャルリフトオフ後のウエハーの再利用のための犠牲エッチング保護層
US6150604A (en) Quantum well thermophotovoltaic energy converter
US10186629B2 (en) Thin film lift-off via combination of epitaxial lift-off and spalling
KR102103040B1 (ko) 에피택셜 리프트 오프의 가속을 위한 변형 제어
JP2010186915A (ja) 太陽電池
Lee Compound Semiconductor-Based Thin-Film and Flexible Optoelectronics.

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid