KR20140126791A - 이중대역 송수신 장치 - Google Patents

Abstract

이중대역의 주파수를 송수신하는데 있어서 동일 기능을 하는 기능 블록을 최대한 공유하여 그 구조를 간단하게 한 이중대역 송수신 장치가 개시된다. 이를 위한 본 발명의 일 면에 따른 이중대역 송수신 장치는 제1 주파수 대역과 제2 주파수 대역을 동시에 지원하는 이중 대역 무선 송수신 장치에 있어서,
상기 제1 주파수 대역에서의 무선 송수신을 지원하기 위한 기능 블록과 상기 제2 주파수 대역에서의 무선 송수신을 지원하기 위한 기능 블록 중에서 동일 기능을 수행하는 기능 블록 중 일부를 공유하는 것을 특징으로 한다.

Description

이중대역 송수신 장치{Dual frequency band transceiver}

본 발명은 무선 주파수를 송수신하는 장치에 관한 것으로서, 특히, 이중대역의 주파수를 송수신하는데 있어서 동일 기능을 하는 기능 블록을 최대한 공유하여 그 구조를 간단하게 한 이중대역 송수신 장치에 관한 것이다.

도 1은 종래의 이중대역 송수신 장치의 블록도이다.

도 1에 도시된 바와 같이, 종래의 이중대역 송수신 장치는, 제 1 듀플렉서(11)와, 제 1 저잡음 증폭기(12)와, 주파수 발진기(13)와, 제 1 하향 변환기(14)와, 제 1 대역 여파기(15)와, 제 2 하향 변환기(16)와, 제 2 듀플렉서(17)와, 제 2 저잡음 증폭기(18)와, 제 3 하향 변환기(20)와, 제 2 주파수 발진기(19)와, 제 2 대역 여파기(21)와, 제 4 하향 여파기(22)와, 제 3 대역 여파기(23)와, 제 1 절체부(24)와, 기저대역 처리부(25)와, 제 2 절체부(26)와, 제 1 상향 변환기(27)와, 제 1 여파기(28)와, 제 2 상향 변환기(29)와, 제 1 전력 증폭기(30)와, 제 3 상향 변환기(31)와, 제 2 여파기(32)와, 제4 상향 변환기(33)와, 제 2 전력 증폭기(34)를 구비한다.

그리고, 제 1 주파수 발진기(13)는 754 779의 주파수를 발진시켜 제 1 하향 변환기(14)와 제 2 상향 변환기(29)로 전달하고, 제 2 주파수 발진기(19)는 1.4 1.5의 주파수를 발진시켜 제 3 하향 변환기(20)와 제 4 상향 변환기(33)로 전달한다.

제 1 및 제 2 듀플렉서(11, 17)는 안테나(35)를 송신과 수신에 공통으로 사용하기 위하여 이용되었다.

상기한 바와 같은 구조를 갖는 종래의 이중대역 송수신 장치의 동작을 설명하면 다음과 같다.

우선, 제 1 듀플렉서(11)를 통해 수신되는 고주파 신호의 수신 과정에 대하여 설명한다.

제 1 듀플렉서(11)는 안테나(35)를 통해 수신된 고주파 신호를 제 1 저잡음 증폭기(12)로 전송하고, 제1 저잡음 증폭기(12)는 제 1 듀플렉서(11)로부터 전달된 고주파 신호를 충분한 신호로 증폭하여 제 1 하향 변환기(14)로 전달한다.

제1 하향 변환기(14)는 제 1 저잡음 증폭기(12)로부터 전달된 고주파 신호를 제 1 주파수 발진기(13)로부터 발진된 주파수에 해당하는 중간주파수 신호로 변환시켜 제 1 대역 여파기(15)로 전달한다. 이때, 제1 주파수 발진기(13)는 원하는 주파수 대역의 신호를 발진하는 발진기로 동일한 주파수 대역에서는 송수신단이 공유하여 사용한다.

제1 대역 여파기(15)는 제 1 하향 변환기(14)로부터 전달된 중간 주파수 신호를 필터링하여 해당 신호를 추출하여 제 2 하향 변환기(16)로 전달한다.

제2 하향 변환기(16)는 제 1 대역 여파기(15)를 통해 필터링된 중간 주파수 신호를 저주파 신호로 변환시켜 제1 절체부(24)로 전달한다.

다음은, 제1 듀플렉서(11)를 통해 수신된 고주파 신호보다 상대적으로 높은 고주파 신호가 수신되는 경우에 대하여 설명한다.

제2 듀플렉서(17)는 안테나(35)를 통해 수신된 고주파 신호를 제 2 저잡음 증폭기(18)로 전송하고, 제2 저잡음 증폭기(17)는 제 2 듀플렉서(17)로부터 전달된 고주파 신호를 충분한 신호로 증폭하여 제3 하향 변환기(20)로 전달한다.

제3 하향 변환기(20)는 제 2 저잡음 증폭기(18)로부터 전달된 고주파 신호를 제 2 주파수 발진기(19)로부터 발진된 주파수에 해당하는 중간주파수 신호로 변환시켜 제 2 대역 여파기(21)로 전달한다. 이때, 제 2 주파수 발진기(19)는 원하는 주파수 대역의 신호를 발진하는 발진기로 동일한 주파수 대역에서는 송수신단이 공유하여 사용한다.

제2 대역 여파기(21)는 제 4 하향 변환기(22)로부터 전달된 중간 주파수 신호를 필터링하여 해당 신호를 추출하여 제 4 하향 변환기(22)로 전달한다.

제4 하향 변환기(22)는 제 2 대역 여파기(15)를 통해 필터링된 중간 주파수 신호를 저주파 신호로 변환시켜 제 3 대역 여파기(23)로 전달한다.

제3 대역 여파기(23)는 제 4 하향 변환기(22)로부터 전달된 저주파신호를 필터링하여 제 1 절체부(24)로 전달한다.

제1 절체부(24)는 제 2 하향 변환기(16)와 제 3 대역 여파기(23)로부터 전달된 저주파신호들을 선택적으로 기저대역 처리부(25)로 전달한다. 이때, 제 1 절체부(24)는 사용자에 의해 임의로 절체되거나, 자체적으로 검색한 주파수 대역을 이용하여 자동적으로 절체를 수행한다.

이어서, 기저대역 처리부(25)는 제 1 절체부(24)를 통해 전달된 저주파 신호를 사람이 인식할 수 있는 신호로 변환시켜 주며, 음성이나 데이터(팩스) 등의 사람이 인식할 수 있는 신호를 저주파 신호로 변환시켜 제 2 절체부(26)로 전달한다. 이때, 제 2 절체부(26)에는 저주파 대역의 신호가 전달된다.

상기한 바와 같은 과정을 통해 수신된 저주파 신호를 사람이 인식할 수 있는 신호로 변환하여 송신하는 과정에 대하여 설명하면 다음과 같다.

제2 절체부(26)는 기저대역 처리부(25)로부터 전달된 저주파신호를 제 1 및 제 3 상향 변환기(27, 31)로 선택적으로 전달하는데, 제 1 듀플렉서(11)를 통해 수신된 주파수 신호는 제 1 상향 변환기(27)로 전달하고, 제 2 듀플렉서(17)를 통해 수신된 주파수 신호는 제 3 상향 변환기(31)로 전달한다.

우선, 제 1 듀플렉서(11)를 통해 주파수 신호를 송신하는 과정에 대하여 설명한다.

제1 상향 변환기(27)는 제 2 절체부(26)로부터 전달된 저주파 신호를 중간 주파수 신호로 변환시켜 제1 여파기(28)로 전달한다.

제1 여파기(28)는 제 1 상향 변환기(27)로부터 전달된 중간 주파수 신호를 필터링하여 해당 신호를 추출하여 제2 상향 변환기(29)로 전달한다.

제2 상향 변환기(29)는 제 1 여파기(28)로부터 전달된 중간 주파수 신호를 제 1 주파수 발진기(13)로부터 발진된 주파수에 해당하는 고주파 신호로 변환시켜 제 1 전력 증폭기(30)로 전달한다.

제1 전력 증폭기(30)는 제 2 상향 변환기(29)로부터 전달된 고주파 신호를 충분한 신호로 증폭하여 제1 듀플렉서(11)로 전달한다.

이어서, 제 1 듀플렉서(11)는 제 1 전력 증폭기(30)로부터 전달된 고주파 신호를 송신할 수 있는 신호만 필터링하여 안테나(35)를 통해 송신한다.

다음은, 제 2 듀플렉서(17)를 통해 주파수 신호를 송신하는 과정에 대하여 설명한다.

제3 상향 변환기(31)는 제 2 절체부(26)로부터 전달된 저주파 신호를 중간 주파수 신호로 변환시켜 제2 여파기(32)로 전달한다.

제2 여파기(32)는 제 3 상향 변환기(31)로부터 전달된 중간 주파수 신호를 필터링하여 해당 신호를 추출하여 제 4 상향 변환기(44)로 전달한다.

제4 상향 변환기(44)는 제 2 여파기(32)로부터 전달된 중간 주파수 신호를 제 2 주파수 발진기(19)로부터 발진된 주파수에 해당하는 고주파 신호만 필터링하여 제 2 전력 증폭기(34)로 전달한다.

제2 전력 증폭기(34)는 제 4 상향 변환기(33)로부터 전달된 고주파 신호를 충분한 신호로 증폭하여 제2 듀플렉서(17)로 전달한다.

이어서, 제2 듀플렉서(17)는 제 2 전력 증폭기(34)로부터 전달된 고주파 신호를 송신할 수 있는 신호로 변환시켜 안테나(35)를 통해 송신한다.

다음은, 제2 듀플렉서(17)를 통해 주파수 신호를 송신하는 과정에 대하여 설명한다.

제3 상향 변환기(31)는 제 2 절체부(26)로부터 전달된 저주파 신호를 중간 주파수 신호로 변환시켜 제2 여파기(32)로 전달한다.

제2 여파기(32)는 제 3 상향 변환기(31)로부터 전달된 중간 주파수 신호를 필터링하여 해당 신호를 추출하여 제 4 상향 변환기(44)로 전달한다.

제4 상향 변환기(44)는 제 2 여파기(32)로부터 전달된 중간 주파수 신호를 제 2 주파수 발진기(19)로부터 발진된 주파수에 해당하는 고주파 신호만 필터링하여 제 2 전력 증폭기(34)로 전달한다.

제2 전력 증폭기(34)는 제 4 상향 변환기(33)로부터 전달된 고주파 신호를 충분한 신호로 증폭하여 제2 듀플렉서(17)로 전달한다.

이어서, 제2 듀플렉서(17)는 제 2 전력 증폭기(34)로부터 전달된 고주파 신호를 송신할 수 있는 신호로 변환시켜 안테나(35)를 통해 송신한다.

그러나, 상기한 바와 같은 종래의 이중대역 송수신 장치는, 각각의 주파수 대역마다 별도의 송수신단을 각각 구비하므로 결과적으로 유사한 고주파 회로부를 중복 사용하게 되며, 주파수 차이에 따라 발생될 수 있는 많은 간섭 신호를 최소화하기 위해 필요 이상으로 복잡한 구조를 가지게 되는 문제점이 있었다.

따라서, 본 발명의 목적은, 이중 대역을 지원하는 송수신기에서 저전력, 저비용을 실현할 수 있는 내부 아키텍쳐를 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명의 일 면에 따른 이중대역 송수신 장치는 제1 주파수 대역과 제2 주파수 대역을 동시에 지원하는 이중 대역 무선 송수신 장치에 있어서,

상기 제1 주파수 대역에서의 무선 송수신을 지원하기 위한 기능 블록과 상기 제2 주파수 대역에서의 무선 송수신을 지원하기 위한 기능 블록 중에서 동일 기능을 수행하는 기능 블록 중 일부를 공유하는 것을 특징으로 한다.

이상 상술한 바와 같은 본 발명에 따르면 이중 대역을 지원하는 송수신기에 있어서, 이중 대역을 지원하기 위한 송수신 단의 구성 중에 공통되는 일부 구성을 공동으로 사용함으로써, SoC(System on Chip)의 집적율을 향상시킬 수 있으며, 이에 따라 소비되는 전력을 줄일 수 있는 이점이 있다.

도 1은 종래의 이중대역 송수신 장치의 블록도.
도 2는 본 발명의 실시예에 따른 이중대역 무선송수신기에서 2.4GHz 대역의 송수신기의 내부 구성을 도시한 블록도.
도 3은 본 발명의 실시예에서 BPF+PGA의 구조를 도시한 블록도.
도 4는 본 발명의 실시예에서 AFT의 구조를 도시한 블록도.
도 5는 본 발명의 실시예에서 ADC의 구조를 도시한 블록도.
도 6은 본 발명의 실시예에서 DA의 구조를 도시한 블록도.
도 7은 본 실시예에서 delta-sigma fractional-N frequency synthesizer의 블록도.
도 8은 본 발명의 실시예에 따른 이중대역 무선송수신기에서 900MHz 대역의 송수신기의 내부 구성을 도시한 블록도.
도 9는 본 발명의 실시예에서 900MHz 대역의 수신기에서 LAN의 구조를 도시한 회로도.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가급적 동일한 부호를 부여하고 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있는 경우에는 그 상세한 설명은 생략한다.

1. 2.4HGz 대역의 RF 송수신기의 내부 아키텍쳐

2.4GHz RF 송수신기 구조는 도 2에 도시된 바와 같다. 수신기는 Low-IF 구조로 안테나에서 수신된 RF 신호를 2MHz의 IF 신호로 변환하고 다시 ADC를 거쳐 디지털 신호로 변환되는 구조를 사용하였으며 송신기는 기저대역에서 받은 디지털 신호를 DAC에서 아날로그 신호로 변환한 후, 바로 RF 신호로 바꾸는 Direct-up conversion 구조를 사용하였다. VCO는 약 2.4GHz의 주파수를 발생시키며 I/Q quadrature 신호를 만들기 위해 I/Q-VCO를 사용하였다. 수신기에서는 ADC를 사용하므로 ADC 입력 레벨을 일정하게 유지시켜야 하기 때문에 automatic gain control(AGC)가 필요하다. 따라서 수신기는 dynamic range가 넓은 programmable gain amplifier(PGA)를 포함하고 있으며, digital control word를 받아 1dB step으로 이득을 정밀하고 정확하게 제어할 수 있도록 하였다. 또한 LNA의 이득을 2bit으로 제어하여 high gain mode와 mid gain mode 및 low gain mode로 동작하도록 설계하였다.

RF RX 회로는 크게 LNA(Low-Noise Amplifier), Mixer, BPF, PGA(Programmable Gain Amplifier) 및 ADC(Analog Digital Converter)로 구성된다.

가. LNA

RF LNA는 안테나로부터 받은 미약한 RF 신호를 증폭하는 역할을 한다. 안테나로부터 나온 신호를 반사 손실 없이 받아들이기 위해서는 입력단 임피던스를 50으로 매칭하여야 한다. RF 전단부의 입력신호는 매우 작기 때문에 Noise Figure(NF) 특성이 매우 중요하며, 원하는 시스템 NF를 얻기 위해서는 LNA의 Gain이 크고 NF는 작아야 한다. 수신단 전체의 NF는 다음과 같이 계산되며, 첫 단 즉, LNA의 NF 및 Gain이 가장 큰 영향을 미침을 알 수 있다. 특히, RX_MIXER의 NF는 LNA에 비해 크므로 LNA의 Gain을 높이는 것이 전체 시스템의 NF를 낮출 수 있는 좋은 방법이다.

본 실시예에서 LNA는 common source with resistive feedback 구조를 사용한다. 본 LNA는 시스템의 dynamic range를 높여주기 위해 세 개의 gain을 제공할 수 있는 기능이 있다.

나. RXM

Application 특성상 전류 소모가 중요하기 때문에 전류 소모가 적은 구조를 선택하여야 한다. 우선 MOS switching stage를 사용하는 active 회로의 경우, LO swing 및 모양에 따라서 mixer의 성능이 많이 다르게 나온다. 게다가 1.5GHz 이하 application의 경우는 적당한 성능이 나오지만, 그 이상의 주파수에서는 전류 소모도 많이 필요하고, 원하는 정도의 LO swing을 얻기 힘들다.

LO swing이 충분하지 못하면 IP3도 좋지 않게 나오고, NF도 좋지 않게 나온다. 특히 NF의 경우 1/f noise가 많이 올라와서, in-band에 기여를 많이 하게 된다. 따라서 본 실시예에서는 passive mixer tpye 구조를 사용한다.

passive mixer의 LO swing의 요구사항이 active mixer보다 더 구현하기 힘들지만 switching stage의 gate에 bias를 가하면, active mixer와 동일 또는 그 이하의 swing에서도 잘 동작하게 된다. 게다가, low swing이 작아진다고 하더라도, 1/f noise가 올라오지 않기 때문에 active mixer 보다 장점이 있다고 말할 수 있다.

다. Low IF baseband analog block(BPF, PGA)

RF 송수신기 시스템은 여러 개의 채널을 가지고 있기 때문에 관심 채널 외의 채널은 rejection이 필요하다. 뿐만 아니라, 본 실시예에서는 low-IF architecture를 사용하기 때문에 image-rejection 역할도 필수적이다. 또한, 각 필터 단에 가능한 많은 gain을 분산시켜 부담함으로써 noise figure(NF) 특성을 좋게 가져갈 수 있다. 위의 기능을 variable gain complex band-pass filter를 사용함으로써 한 번에 가져갈 수 있다. 또한, complex DC-offset loop이 발진현상을 제거하기 위해 complex DC-offset loop를 제거한다. DC-offset에 의해 출력이 saturation되는 문제를 해결하기 위해 complex band-pass filter의 gain을 줄이고 PGA stage를 한 단 추가하여 gain을 분배한다. 도 3은 BPF+PGA의 구조를 보여준다.

라. AFT

AFT 블록은 공정 변화에 관계없이 RC 값을 일정하게 맞추어주는 회로로, 기존에 공정 변화로 인한 RC 값의 변화를 외부에서 수동으로 trimming 해주던 것을 chip 내부에서 자동으로 이뤄지게 하기 위하여 사용된다. 이 회로는 필터의 RC 값을 일정하게 유지시켜 필터의 중심주파수나 대역폭의 특성이 공정 변화에 의해 변형되는 것을 방지한다. 도 4는 AFT의 블록도이다.

도 4에 도시된 바와 같이, AFT 회로는 AFT timing 블록과 RC trimming 블록, SAR의 세 가지 부분으로 나누어진다. 먼저 AFT Timing block은 외부로부터 기준 clock을 받아서 충전/방전, 비교에 관한 내부 제어 신호들을 만들어내는 부분으로 D-F/F, logic gate 등과 같은 digital 회로들로 구성된다. 다음으로 RC trimming block은 고정된 전류를 capacitor에 충전시켜 얻은 전압을 기준 전압(Vref)과 비교하는 기능을 수행하는 부분으로, 일반적으로 OP amp를 적분기로 구성하여 구현하는 방법과 current mirror를 이용하여 구현하는 두 가지 방법이 있는데, 보다 정확한 충전동작을 위해 OP amp를 이용한 구성을 사용하는 것이 바람직하다. 마지막으로 SAR(Successive Approximation trimming) block은 값을 일시적으로 저장하는 곳으로, 일반적으로 UP/down counter를 사용하는데 여기서는 빠른 trimming을 위하여 SAR을 이용한다. N 개의 state에 대하여 UP/down counter가 평균적으로 N/2의 시간이 걸리는 것에 비하여 SAR의 경우 log2(N)의 시간이 걸리므로 보다 빠른 trimming을 기대할 수 있다.

라. ADC

ADC는 아날로그 신호를 디지털 신호로 변환하는 역할을 한다. 아래 그림 3은 플래시 방식으로 구현한 ADc의 구조이다. ADC는 voltage reference, preamp, adc_latch, encoder, adc_clock_generator 등으로 구성된다.

RF TX(송신단)은 DAC, LPF, TX_MIXER 및 DA(Driver Amplifier)로 구성된다. 송신단에서는 Direct up conversion 방식을 사용한다.

가. DAC

DAC는 6bit 디지털 신호를 받아 아날로그 신호로 변환한다. 그림 4는 전류 방식으로 구현한 6 bit DAC의 구조를 나타낸다. DAC는 디코더와 전류_셀로 이루어지고, 상기 전류_셀은 상위 4bit에 의해 제어되는 전류_셀 4X4와 하위 2bit에 의해 제어되는 전류_셀_2X2로 나뉘어진다.

나. TX LPF

송신단의 LPF는 DAC의 클럭 하모닉 성분들을 줄이는 역할을 한다. 본 실시예에서는 2차 Butterworth LPF를 active-RC 형태로 사용한다.

다. TX MIXER 및 DA

TX MIXER회로는 소비전류를 줄이면서 큰 출력의 swing을 얻기 위해, complementary switching 구조를 이용한다. 기존의 Gilbert mixer 구조에 비하여 동일한 bias 전류 하에서 약 2배의 gm을 갖는다는 장점이 있어, 저전력 응용에 적합한 구조라고 할 수 있다. 또한, LO 신호 leakage가 complementary switching 단을 거치면서 반대 극성과 서로 상쇄되는 특성을 가지게 되어 우수한 LO isolation 특성을 갖는다는 추가적인 장점이 있다. 한편, LO switch는 기존의 Gilbert 구조에 비해입력 캐패시턴스가 증가한다는 단점이 있다. 이는 LO buffer 회로의 전류 소비량을 증가시킬 수 있다. 회로설계 시 이러한 장단점을 고려하여, LO buffer회로의 소비 전류량과 mixer의 전류 소비량의 합인 total 전류랑을 줄이도록 LO switch의 크기가 최적화되었다.

Tx mixer는 큰 입력을 처리할 수 있어야 함과 동시에 큰 출력을 가져야 하므로, 선형 특성이 매우 중요하다. 본 실시예에서는 mixer를 개선시키기 위하여 linear gm stage와 complementary switching stage의 조합으로 구성된다. conversion gain은 전류 mirroring ration를 가변시킴으로써 선형적인 이득제어가 가능하도록 구성된다. Switching stage에서는 전류신호로 변환된 기저대역 입력신호를LO 신호와 곱하여 출력으로 전달해주는 기능을 담당한다.

Mixer의 출력단은 LC tank load를 사용하여 2.4GHz에서 공진한다. LC 값의 변화를 보상하기 위해 cap array를 사용하여 공진주파수를 트리밍할 수 있으며, load로 사용된 inductor의 center tap voltage를 vdd/2로 안정적으로 공급해 주기 위해 voltage reference circuit을 추가한다.

Driver amplifier(DA)는 TX mixer 출력 신호를 받아 외부 50 load에 0dBm 이상의 파워로 공급하는 CS(Common Source) 증폭기로서, 3dB step으로 이득 제어가 가능하도록 설계된다. 도 6은 일 실시예에 따른 DA의 구조를 도시한다. 그림 5를 참조하면, 본 실시예에 따른 DA는 약 3dB의 gain control step를 갖도록 단위 셀들을 조합하여 구성한다. Cascode에 기반한 open-drain 구조를 사용하여 외부 인덕터와 함께 수신기 LNA의 off-state impedence를 load로 갖는다.

PLL 회로

도 7은 본 실시예에서 delta-sigma fractional-N frequency synthesizer의 블록도이다. 2.4GHz RF 송수신기에 적절한 LO(Local Oscillator)를 공급하는 블록으로, Low-If(IF=2MHz) 수신기에서는 2403MHz~2478MHz 주파수 범위에서 5MHz 채널 간격으로 I/Q LO를 Receiver에 공급하고, Direct-Up conversion Transmitter에서는 2405MHz~2480MHz 주파수 범위에서 5MHz 채널 간격으로 I/Q LO를 Transmitter에 공급한다.

도 7의 delta-sigma fractional-N frequency synthesizer는 디지털로부터 16MHz 클럭을 공급받는다. 그리고 저전력 구현을 위해 2*LO 주파소 VCO에 나누기 2회로를 이용해서 I/Q 신호를 생성하는 방법 대신에 Quadrature LO 주파수 VCO를 이용한다. delta-sigma Modulator와 Multi-Modulus Counter를 이용하여 채널 별 LO 신호에 맞는 Divider Ratio를 생성한다. Phase-Frequency Detector(PFD)는 기준주파수와 VCO 출력을 나눈 신호의 위상 및 주파수 차이를 검출하고, 이것을 Charge Pump와 On-Chip Loop Filter가 VCO의 아날로그 제어 신호를 생성한다.

2. 900MHz RF 송수신기의 구조

900MHz 대역의 RF 송수신기는 On-chip oscillator를 포함한 주파수 합성기 부분과 DAC를 포함한 송신기 부분과 ADC를 포함한 수신기 부분을 포함한다.

수신기

수신기는 저잡음 증폭기(LNA)와, 주파수 혼합기와, 저주파 대역 여과기들과, 가변 이득 증폭기들 및 ADC로 구성된다. 전체 cascaded-NF는 12dB 이하이고, high-gain mode의 gain은 63dB이며, ADC의 resolution은 4bit이다. Down-conversion mixer의 gain은 15dB이며, PGA는 최대 50dB의 gain을 가지며, 6bit로 제어한다.

송신기

송신기는 고출력 중폭기, 주파수 혼합기,저주파 대역 여과기들, 및 DAC로 구성된다. 전체 출력 파워 세기(output power strength)는 2dBm 이상이고,, adjacent spectrum power는 1MHz에서 20dBc이상, DAC의 resolution은 6bit이다. Up-conversion mixer의 gain은 0dB이며, power-amplifier는 최대 15dB의gain을 갖는다.

가. LNA

RF LNA는 안테나로부터 받은 미약한 RF 신호를 증폭하는 역할을 한다. 안테나로부터 나온 신호를 반사 손실 없이 받아들이기 위해서는 입력단 임피던스를 50으로 매칭하여야 한다. RF 전단부의 입력신호는 매우 작기 때문에 Noise Figure(NF) 특성이 매우 중요하며, 원하는 시스템 NF를 얻기 위해서는 LNA의 Gain이 크고 NF는 작아야 한다. 도 9를 참조하면, nMOS, pMOS를 complementary로 구성한 current reuse technique를 이용하였으며, Fully Differential 구조이다. 출력단에서 0.6K의 저항을 달아, Bandwidth를 키웠으며, 실장하게 될 패키지 모델을 포함시켜 그 영향을 설계에 포함시켰다.

나. MIXER 구조

수신기 MIXER는 LNA를 통하여 증폭된 RF 신호를 VCO로부터 전달된 LO 신호와 혼합하여 IF 신호로 변환하는 역할을 한다. 일 실시예로서 Double-balanced 방식으로 구성될 수 있으며, 이 경우 1 비트의 제어신호를 이용하여 약 14dB 정도 Gain 변화를 줄 수 있다. 또한, 수신기가 Direct-Conversion 방식이므로 1/f noise를 줄이기 위해 LO 신호의 Switching pair로 Bipolar tnasistor를 사용할 수 있다.

다. 필터 구조

채널 필터는 원하는 대역의 신호를 통과시키고, 인접 채널, 대안 채널 방해자를 감쇄시키는 역할을 한다. IEEE802.15.4는 채널 대역폭에 비하여 channel spacing이 넓으므로, 필터 감쇄 특성 요구사항이 타 무선 통신 규격에 비교했을 때 낮은 편이다. 따라서 차수가 낮은 필터를 사용할 수 있으므로 수신기 면적의 대부분을 차지하는 채널 필터의 면적을 획기적으로 줄일 수 있다.

라. ADC

ADC는 아날로그 신호를 디지털 신호로 변환한다. 플래시 방식으로 구현될 수 있는데 이때 플래시 ADC는 voltage reference, preamp, latch, bubble error correction block, encoder 등으로 구성된다.

단위 저항의 경우 설계나 공정의 편의를 위해 소비전력 내에서 어느 정도 가감할 수 있다. pMOS나 nMOS를 이용하여 bias를 ON/OFF시 pMOS와 nMOS의 채널저항을 고려하여 RUP과 RDOWN의 값을 조정한다.

1) Preamp

Preamp는 입력 신호의 크기와 기준 전압의 크기를 비교하여 그 차이를 증폭하여 출력한다.

2) Latch

preamp 출력을 LOW와 HIGH로 구분하여 디지털 값으로 출력한다. Latch는 clk 신호가 LOW일 때 동작한다. 입력 신호의 +값이면 HIGH를 출력하고, -값이면 LOW를 출력한다.

3) Bubble error correction block

Preamp의 동작오류에 의해 latch의 출력 중 0열에 1이 끼어 있거나, 1열에 0이 끼어 있는 경우가 발생할 수 있는데, 이를 Bubble error라 한다. Bubble error correction cell은 0열에 1이 끼어 있거나, 1열에 0이 끼어 있는 오류를 수정한다.

4) 인코더

Bubble error correction block로부터 받은 15개의 신호는 인코더를 거쳐 4bit로 변환된다.

마. DAC

DAC는 디지털 6bit 신호를 받아 아날로그 신호로 바꾸어준다. DAC의 동작원리는 voltage reference에 의해 만들어진 등간격(1 LSB)의 전압(V

~V

)을 디지털 입력 값에 따라 출력 전압을 바꾸어 주는 것이다.

바. 주파수 합성기

RF 주파수합성기는 chip의 phase-noise 및 spurious 등의 특성뿐만 아니라 전력소모, 다이면적에 많은 영향을 주므로 적당한 응용 시스템에 맞춰 잘 선택되어 지는 것이 필요하다. 유비쿼터스 저전력/소형화를 위한 구조로 가장 적합한 구조는 정수-N 주파수합성기 구조(integer-N frequency synthesizer architecture)일 수 있다. 예컨대, 전압제어발진기/주파수 체배기, integer-N PLL 및 clock generator로 구성될 수 있다.

이상, 본 발명의 바람직한 실시예를 통하여 본 발명의 구성을 상세히 설명하였으나, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 명세서에 개시된 내용과는 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (1)

1. 제1 주파수 대역과 제2 주파수 대역을 동시에 지원하는 이중 대역 무선 송수신 장치에 있어서,
   상기 제1 주파수 대역에서의 무선 송수신을 지원하기 위한 기능 블록과 상기 제2 주파수 대역에서의 무선 송수신을 지원하기 위한 기능 블록 중에서 동일 기능을 수행하는 기능 블록 중 일부를 공유하는 것
   을 특징으로 하는 이중 대역 무선 송수신 장치.

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