KR20140126125A - Semiconductor package and method of manufacturing the same - Google Patents

Semiconductor package and method of manufacturing the same Download PDF

Info

Publication number
KR20140126125A
KR20140126125A KR1020130044269A KR20130044269A KR20140126125A KR 20140126125 A KR20140126125 A KR 20140126125A KR 1020130044269 A KR1020130044269 A KR 1020130044269A KR 20130044269 A KR20130044269 A KR 20130044269A KR 20140126125 A KR20140126125 A KR 20140126125A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
wiring layer
wiring
layer
sealing
Prior art date
Application number
KR1020130044269A
Other languages
Korean (ko)
Other versions
KR101494417B1 (en
Inventor
유재혁
정기조
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to KR20130044269A priority Critical patent/KR101494417B1/en
Publication of KR20140126125A publication Critical patent/KR20140126125A/en
Application granted granted Critical
Publication of KR101494417B1 publication Critical patent/KR101494417B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Disclosed are a semiconductor package including a molding structure of semiconductor chips, and a manufacturing method thereof. According to an embodiment of the present invention, the semiconductor package in which a first semiconductor chip and a second semiconductor chip are vertically stacked comprises: the first semiconductor chip; the second semiconductor chip whose width is narrower than that of the first semiconductor chip, and which is electrically connected to the first semiconductor chip through bumps; conductive posts which are electrically connected to the first semiconductor chip, and vertically deliver an electrical signal of the first semiconductor chip; an encapsulant which fixes the second semiconductor and the conductive posts on the first semiconductor; an external connection terminal which is electrically connected to the conductive posts, and a sealing part which seals the bumps from the encapsulant. The bumps are placed between the first and second semiconductor chips. The sealing part has a sealing space which is not filled with the encapsulant between the first and second semiconductor chips. The bumps are located in the sealing space.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}[0001] Semiconductor package and method of manufacturing same [0002]

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 칩의 몰딩구조를 포함하는 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly, to a semiconductor package including a molding structure of a semiconductor chip and a manufacturing method thereof.

최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.In recent semiconductor devices, as the chip size is reduced and the number of input / output terminals is increased due to miniaturization of process technology and diversification of functions, the pitch of electrode pads is getting smaller and more various functions are being fused, A system-level packaging technology is being developed. System-level packaging technology is also being transformed into a three-dimensional stacking technique that can maintain a short signal distance to minimize signal-to-noise and minimize signal-to-noise.

한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 포함하는 적층형 반도체 패키지를 구현하거나, 또는 서로 다른 기능을 가지는 반도체 칩을 집적한 SIP(System in Package)를 구현하고 있다.Meanwhile, in order to control the increase of the product price in addition to the demand for the technological improvement, a stacked semiconductor package including a plurality of semiconductor chips is implemented, or a SIP (System in Package).

반도체 패키지는 반도체칩간 또는 반도체칩과 기판간의 전기적 연결을 위하여 범프볼 기술을 이용하는 플립칩 공법에 의해 제조되어 왔다. 이와 같은 범프볼 기술에 있어서, 상기 범프볼의 미세화의 한계로 인하여 패키지의 입출력 패드의 갯수 및 칩의 사이즈가 제한된다는 문제점이 있었다. 즉, 상기 패키지는 반도체칩의 소형화 또는 입출력 패드의 갯수가 증가할 경우, 최종 입출력 단자인 솔더볼의 수를 반도체칩 상면 내에서 모두 수용하는데 한계가 있었다. 이를 개선하기 위해, 패키지는 회로기판내부에 반도체칩을 실장하는 임베디드 구조나 반도체칩의 최종 입출력 단자인 솔더볼을 상기 반도체칩의 외주면에 배치시키는 팬아웃(fan-out) 구조등이 개발되었다.A semiconductor package has been manufactured by a flip chip method using bump ball technology for electrical connection between semiconductor chips or between a semiconductor chip and a substrate. In such a bump ball technology, there is a problem that the number of the input / output pads of the package and the size of the chip are limited due to the limitation of miniaturization of the bump balls. That is, when the size of the semiconductor chip is reduced or the number of the input / output pads is increased, the number of the solder balls as the final input / output terminals is limited in the upper surface of the semiconductor chip. In order to solve this problem, a package has been developed which includes an embedded structure for mounting a semiconductor chip in a circuit board or a fan-out structure for disposing a solder ball as a final input / output terminal of the semiconductor chip on the outer circumferential surface of the semiconductor chip.

그러나, 임베디드 구조나 팬아웃 구조에서는 상부 반도체칩과 하부 기판 또는 상부 기판과 하부 반도체칩 사이의 간격(Stand-off height)이 매우 작으므로, 반도체 칩을 기판에 지지하기 위한 봉지재(EMC)의 선택에 제약을 받았다. 즉, 상기 간격(Gap)을 채우기 위해서는 충전제(Filler)의 크기를 작게 하여야 하는데, 이 경우 열팽창계수(CTE, Coefficient of Thermal Expansion)을 낮추는 데 한계가 있었다. 높은 CTE의 재료를 사용하는 경우 반도체 패키지에 사용되는 재료들(Si, Cu 등의 금속, 또는 유전체 재료 등)과 열팽창 정도의 차이가 크게 발생하여 기계적 신뢰성에 악영향을 미치기 때문이다. 또한, MEMS 기술을 이용한 장치를 임베디드 하는 경우에 봉지재와의 간섭에 의해 MEMS 장치가 손상되는 것을 방지할 필요가 있었다.However, since the stand-off height between the upper semiconductor chip and the lower substrate or between the upper substrate and the lower semiconductor chip is very small in the embedded structure or fan-out structure, the sealing material (EMC) I was restricted from choice. That is, in order to fill the gap, the size of the filler must be reduced. In this case, there is a limit in lowering the coefficient of thermal expansion (CTE). When a material having a high CTE is used, the difference in degree of thermal expansion between the materials used in the semiconductor package (such as Si, Cu, or a dielectric material) greatly increases and adversely affects the mechanical reliability. In addition, when the device using the MEMS technology is embedded, it is necessary to prevent the MEMS device from being damaged by the interference with the sealing material.

등록특허공보 10-0925665(2009.11.06. 공고)에는 시스템 인 패키지 및 그 제조방법이 개시되어 있다.In Patent Publication No. 10-0925665 (published on November 6, 2009), a system-in-package and a manufacturing method thereof are disclosed.

등록특허공보 10-0925665(2009.11.06. 공고)Patent Document 1: Japanese Patent Application Laid-Open No. 10-0925665 (2009.11.06)

본 발명의 실시예는 상부 반도체칩과 하부 기판 또는 상부 기판과 하부 반도체칩 사이의 간격에 봉지재가 충진될 필요가 없도록 하여 봉지재의 선택의 폭을 다양하게 하기 위한 반도체 패키지 및 그 제조방법에 관한 것이다.Embodiments of the present invention relate to a semiconductor package and a method of manufacturing the semiconductor package for varying the selection range of the sealing material by eliminating the need for the sealing material to be filled in the space between the upper semiconductor chip and the lower substrate or between the upper substrate and the lower semiconductor chip .

또한, MEMS 기술을 이용한 장치를 임베디드 하는 경우에 봉지재와의 간섭에 의해 MEMS 장치가 손상되는 것을 방지할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention also relates to a semiconductor package and a method of manufacturing the same that can prevent the MEMS device from being damaged by interference with an encapsulating material when an apparatus using the MEMS technology is embedded.

또한, 임베디드 구조뿐만 아니라 팬아웃 구조에도 적용할 수 있는 실링부를 포함하는 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention also relates to a semiconductor package including a sealing portion that can be applied not only to an embedded structure but also to a fan-out structure, and a manufacturing method thereof.

본 발명의 일 측면에 따르면, 제1반도체 칩과 제2반도체 칩이 수직 방향으로 적층되는 반도체 패키지에 있어서, 제1반도체 칩; 상기 제1반도체 칩보다 너비가 작고, 상기 제1반도체 칩과 범프를 매개로 전기적으로 연결되는 제2반도체 칩; 상기 제1반도체 칩과 전기적으로 연결되고 상기 제1반도체 칩의 전기적 신호를 수직 방향으로 전달하는 도전성 포스트; 상기 제1반도체 칩 상에 상기 제2반도체 칩과 상기 도전성 포스트를 몰딩하는 봉지재; 상기 도전성 포스트와 전기적으로 연결되는 외부 연결단자; 및 상기 범프를 상기 봉지재로부터 밀봉하는 실링부;를 포함하고, 상기 범프는 상기 제1반도체 칩과 상기 제2반도체 칩 사이에 마련되고, 상기 실링부는 상기 제1반도체 칩과 상기 제2반도체 칩 사이에 상기 봉지재에 의해 충진되지 않는 실링공간을 형성하고, 상기 범프는 상기 실링공간에 위치하는, 반도체 패키지가 제공될 수 있다.According to an aspect of the present invention, there is provided a semiconductor package in which a first semiconductor chip and a second semiconductor chip are stacked in a vertical direction, the semiconductor package comprising: a first semiconductor chip; A second semiconductor chip having a width smaller than that of the first semiconductor chip and electrically connected to the first semiconductor chip via a bump; A conductive post electrically connected to the first semiconductor chip and transmitting an electrical signal of the first semiconductor chip in a vertical direction; An encapsulant for molding the second semiconductor chip and the conductive posts on the first semiconductor chip; An external connection terminal electrically connected to the conductive posts; And a sealing part for sealing the bump from the encapsulation material, wherein the bump is provided between the first semiconductor chip and the second semiconductor chip, and the sealing part is provided between the first semiconductor chip and the second semiconductor chip And the bump is located in the sealing space. The semiconductor package according to claim 1, wherein the bump is not filled with the sealing material.

상기 제1반도체 칩은 제1신호패드를, 상기 제2반도체 칩은 제2신호패드를 포함하고, 상기 제1신호패드 또는 상기 제2신호패드 중 어느 하나 이상에 전기적으로 연결되는 제1배선부를 더 포함하는, 반도체 패키지가 제공될 수 있다.Wherein the first semiconductor chip includes a first signal pad and the second semiconductor chip includes a second signal pad and a first wiring portion electrically connected to at least one of the first signal pad and the second signal pad A semiconductor package may further be provided.

상기 제1배선부는 상기 도전성 포스트와 전기적으로 연결되는 반도체 패키지가 제공될 수 있다.The first wiring portion may be provided with a semiconductor package electrically connected to the conductive posts.

상기 도전성 포스트는 상기 제2반도체 칩의 주위에 위치하는 반도체 패키지가 제공될 수 있다.And the conductive posts may be provided around the second semiconductor chip.

상기 실링부는 상기 범프와 이격되어 위치하는 반도체 패키지가 제공될 수 있다.The sealing portion may be provided in a semiconductor package spaced apart from the bump.

상기 범프와 상기 실링부는 상기 제2반도체 칩의 활성영역이 형성되는 활성면에 위치하는 반도체 패키지가 제공될 수 있다.The bump and the sealing portion may be provided on the active surface on which the active region of the second semiconductor chip is formed.

상기 제1배선부는, 상기 제1신호패드를 노출하면서 상기 제1반도체 칩 상에 마련되는 제1절연층; 및 상기 제1신호패드와 전기적으로 연결되는 제1배선층;을 포함하고, 상기 실링부는 상기 제1배선층에 부착되는 반도체 패키지가 제공될 수 있다.Wherein the first wiring portion includes: a first insulating layer provided on the first semiconductor chip while exposing the first signal pad; And a first wiring layer electrically connected to the first signal pad, wherein the sealing portion is attached to the first wiring layer.

상기 제1절연층은, 상기 제1신호패드를 노출하면서 상기 제1반도체 칩 상에 마련되는 제1주절연층; 및 상기 제1배선층의 일부를 노출하면서 상기 제1주절연층 상에 마련되는 제1보조절연층;을 포함하고, 상기 제1배선층은 상기 제1주절연층과 상기 제1보조절연층 사이에 개재되는, 반도체 패키지가 제공될 수 있다.The first insulating layer may include: a first main insulating layer provided on the first semiconductor chip while exposing the first signal pad; And a first auxiliary insulation layer provided on the first main split layer while exposing a part of the first wiring layer, wherein the first wiring layer is interposed between the first auxiliary split insulation layer and the first auxiliary insulation layer , A semiconductor package may be provided.

상기 제1배선부는, 상기 제1신호패드를 노출하면서 상기 제1반도체 칩 상에 마련되는 제1절연층; 상기 제1신호패드와 전기적으로 연결되는 제1배선층; 및 일단은 상기 제1배선층에, 타단은 상기 범프에 연결되어 상기 제1배선층과 상기 제2신호패드 사이에 전기적 신호를 매개하는 제2배선층;을 포함하는, 반도체 패키지가 제공될 수 있다.Wherein the first wiring portion includes: a first insulating layer provided on the first semiconductor chip while exposing the first signal pad; A first wiring layer electrically connected to the first signal pad; And a second wiring layer, one end of which is connected to the first wiring layer and the other end is connected to the bump to mediate an electrical signal between the first wiring layer and the second signal pad.

상기 제1배선층의 일부를 노출하면서 상기 제1절연층 상에 마련되는 제1보조절연층; 및 상기 제1배선층 또는 상기 제2배선층의 일부를 노출하면서 상기 제1보조절연층 상에 마련되는 제2보조절연층을 더 포함하고, 상기 제1배선층은 상기 제1절연층과 상기 제1보조절연층 사이에 개재되고, 상기 제2배선층은 상기 제1보조절연층과 상기 제2보조절연층 사이에 개재되는, 반도체 제공될 수 있다.A first auxiliary insulating layer provided on the first insulating layer while exposing a part of the first wiring layer; And a second auxiliary insulating layer provided on the first auxiliary insulating layer while exposing a portion of the first wiring layer or the second wiring layer, wherein the first wiring layer includes the first insulating layer and the first auxiliary layer And the second wiring layer is sandwiched between the first auxiliary insulating layer and the second auxiliary insulating layer.

일단이 상기 제2반도체 칩에 연결되는 실링부의 타단이 부착되는 실링부 자리를 더 포함하고, 상기 실링부 자리는 상기 배선층과 이격되는, 반도체 패키지가 제공될 수 있다.The semiconductor package may further include a sealing portion having one end to which the other end of the sealing portion connected to the second semiconductor chip is attached, and the sealing portion is spaced apart from the wiring layer.

상기 도전성 포스트와 상기 외부 연결단자 사이에 마련되며, 상기 도전성 포스트와 상기 외부 연결단자 사이의 전기적 신호를 매개하는 제3배선부를 더 포함하는 반도체 패키지가 제공될 수 있다.And a third wiring part provided between the conductive posts and the external connection terminal and mediating an electrical signal between the conductive posts and the external connection terminal.

상기 제3배선부는, 상기 도전성 포스트와 전기적으로 연결되는 제3배선층; 및 상기 제3배선층의 일부를 노출하면서 상기 봉지재 상에 마련되는 제3절연층;을 포함하는 반도체 패키지가 제공될 수 있다.The third wiring portion may include: a third wiring layer electrically connected to the conductive posts; And a third insulating layer provided on the sealing material while exposing a part of the third wiring layer.

본 발명의 다른 측면에 따르면, 신호패드를 구비하는 반도체 칩; 상기 신호패드와 연결되는 범프; 상기 범프를 매개하여 상기 반도체 칩과 전기적으로 연결되는 배선부; 상기 배선부 상에 상기 반도체 칩을 몰딩하는 봉지재; 상기 배선부와 전기적으로 연결되는 외부 연결단자; 및 상기 범프를 상기 봉지재로부터 밀봉하는 실링부;를 포함하고, 상기 실링부는 상기 반도체 칩과 상기 배선부 사이에 상기 봉지재에 의해 충진되지 않는 실링공간을 형성하고, 상기 범프는 상기 실링공간에 위치하는, 반도체 패키지가 제공될 수 있다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor chip having a signal pad; A bump connected to the signal pad; A wiring part electrically connected to the semiconductor chip via the bumps; A sealing member for molding the semiconductor chip on the wiring portion; An external connection terminal electrically connected to the wiring portion; And a sealing portion sealing the bump from the sealing material, wherein the sealing portion forms a sealing space between the semiconductor chip and the wiring portion that is not filled by the sealing material, and the bump is formed in the sealing space A semiconductor package can be provided.

상기 실링부는 상기 범프와 이격되어 위치하는 반도체 패키지가 제공될 수 있다.The sealing portion may be provided in a semiconductor package spaced apart from the bump.

상기 범프와 상기 실링부는 상기 반도체 칩의 활성영역이 형성되는 활성면에 위치하는 반도체 패키지가 제공될 수 있다.The bump and the sealing portion may be provided on the active surface on which the active region of the semiconductor chip is formed.

상기 배선부는, 상기 범프와 전기적으로 연결되는 배선층; 상기 배선층이 상기 범프와 연결되는 부분을 노출하면서 상기 봉지재와 상기 배선층 사이에 개재되는 주절연층; 및 상기 배선층이 상기 외부 연결단자와 연결되는 부분을 노출하면서 상기 주절연층 상에 마련되는 보조절연층;을 포함하고, 일단이 상기 반도체 칩에 연결되는 실링부의 타단이 부착되는 실링부 자리를 더 포함하며, 상기 실링부 자리는 상기 배선층과 이격되는 반도체 패키지가 제공될 수 있다.Wherein the wiring portion includes: a wiring layer electrically connected to the bump; A bipolar junction layer interposed between the sealing material and the wiring layer while exposing a portion of the wiring layer connected to the bump; And an auxiliary insulating layer provided on the refractory layer while exposing a portion where the wiring layer is connected to the external connection terminal, and a sealing portion having one end to which the other end of the sealing portion connected to the semiconductor chip is attached And the sealing portion may be spaced apart from the wiring layer.

상기 배선층은, 상기 범프와 전기적으로 연결되는 제1배선층; 및 일단은 상기 제1배선층과 연결되고 타단은 상기 외부 연결단자와 연결되는 제2배선층;을 포함하는, 반도체 패키지가 제공될 수 있다.Wherein the wiring layer includes: a first wiring layer electrically connected to the bumps; And a second wiring layer having one end connected to the first wiring layer and the other end connected to the external connection terminal.

상기 배선부와 전기적으로 연결되며 상기 봉지재를 수직으로 관통하는 도전성 포스트를 더 포함하는 반도체 패키지가 제공될 수 있다.The semiconductor package may further include a conductive post electrically connected to the wiring portion and vertically penetrating the sealing material.

상기 도전성 포스트는 상기 반도체 칩의 주위에 위치하는 반도체 패키지가 제공될 수 있다.And the conductive posts may be provided around the semiconductor chip.

본 발명의 또 다른 측면에 따르면, 제1반도체 칩의 제1신호패드에 연결되는 제1배선층과 함께 제1절연층을 형성하고; 상기 제1배선층에 수직 방향으로 도전성 포스트를 연결하고, 상기 제1배선층에 연결되도록 제2반도체 칩을 탑재하고; 상기 제1반도체 칩 상에 위치하는 상기 도전성 포스트와 상기 제2반도체 칩을 봉지재로 몰딩하고; 상기 도전성 포스트에 연결되는 제2배선층과 함께 제2절연층을 형성하며; 및 상기 제2배선층에 연결되는 외부 연결단자를 부착하는 과정;을 포함하고, 상기 제2반도체 칩을 상기 제1배선층에 연결되도록 탑재하는 방법은, 상기 제2반도체 칩의 제2신호패드에 부착되는 범프를 상기 제1배선층에 연결하고, 상기 범프를 둘러싸면서 밀봉하는 실링부를 상기 제1 반도체칩, 상기 제1배선층, 또는 상기 제1 절연층 중 어느 하나 이상에 연결하는 것을 포함하며, 상기 봉지재로 몰딩하는 단계에서, 상기 실링부의 내부는 상기 실링부에 의해 상기 봉지재로 충진되지 않는, 반도체 패키지 제조방법이 제공될 수 있다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a first insulating layer formed with a first wiring layer connected to a first signal pad of a first semiconductor chip; Connecting a conductive post in a direction perpendicular to the first wiring layer and mounting a second semiconductor chip to be connected to the first wiring layer; Molding the conductive posts and the second semiconductor chip on the first semiconductor chip into an encapsulant; Forming a second insulating layer together with a second wiring layer connected to the conductive posts; And attaching an external connection terminal connected to the second wiring layer so that the second semiconductor chip is connected to the first wiring layer, And connecting a sealing portion that surrounds the bump to the first semiconductor chip, the first wiring layer, or the first insulating layer, wherein the bump is connected to the first wiring layer, The inside of the sealing portion is not filled with the sealing material by the sealing portion in the ashing molding step.

상기 제1배선층과 상기 제1절연층을 형성하는 과정은, 상기 제1신호패드가 노출되도록 제1주절연층을 마련하고, 상기 제1신호패드와 상기 범프를 연결할 수 있도록 제1배선층이 마련되며, 상기 제1주절연층 상에 상기 제1배선층과 상기 도전성 포스트가 접촉하는 부분, 및 상기 제1배선층과 상기 범프가 접촉하는 부분을 노출하도록 제1보조절연층을 마련하는, 반도체 패키지 제조방법이 제공될 수 있다.The first wiring layer and the first insulation layer may include a first wiring layer to expose the first signal pad and a first wiring layer to connect the first signal pad and the bump, , A first auxiliary insulating layer is provided on the first main split layer to expose a portion where the first wiring layer and the conductive post are in contact with each other and a portion where the first wiring layer and the bump contact with each other, Can be provided.

상기 제2반도체 칩을 상기 제1배선층에 연결되도록 탑재하는 방법은, 상기 제2반도체 칩의 활성면 상에 마련되는 상기 제2신호패드에 상기 범프를 부착하고, 상기 범프와 이격되며 상기 범프를 둘러싸면서 밀봉하는 실링부를 상기 제2반도체 칩의 활성면 상에 부착하며, 상기 범프와 상기 실링부를 동시에 상기 제1배선층 상에 부착하는 과정을 포함하는, 반도체 패키지 제조방법이 제공될 수 있다.The method of mounting the second semiconductor chip so as to be connected to the first wiring layer is characterized in that the bumps are attached to the second signal pad provided on the active surface of the second semiconductor chip, And attaching an encapsulating sealing portion on the active surface of the second semiconductor chip, and attaching the bump and the sealing portion simultaneously on the first wiring layer.

본 발명의 또 다른 측면에 따르면, 베이스 상에 배선층과 함께 절연층을 형성하고; 상기 배선층에 연결되도록 반도체 칩을 탑재하고; 상기 절연층 상에 위치하는 상기 반도체 칩을 봉지재로 몰딩하고; 상기 베이스를 제거하며; 상기 배선층의 일부를 노출하여 외부 연결단자를 부착하는 과정;을 포함하고, 상기 반도체 칩을 상기 배선층에 연결되도록 탑재하는 방법은, 상기 반도체 칩의 신호패드에 부착되는 범프를 상기 배선층에 연결하고, 상기 범프를 둘러싸면서 밀봉하는 실링부를 상기 배선층 또는 상기 절연층 중 어느 하나 이상에 연결하는 것을 포함하며, 상기 봉지재로 몰딩하는 단계에서, 상기 실링부의 내부는 상기 실링부에 의해 상기 봉지재로 충진되지 않는, 반도체 패키지 제조방법이 제공될 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming an insulating layer on a base together with a wiring layer; Mounting a semiconductor chip to be connected to the wiring layer; Molding the semiconductor chip located on the insulating layer with an encapsulating material; Removing the base; And bonding the semiconductor chip to the wiring layer by connecting a bump attached to a signal pad of the semiconductor chip to the wiring layer, And connecting a sealing portion surrounding the bump to at least one of the wiring layer and the insulating layer, wherein in the molding with the sealing material, the inside of the sealing portion is filled with the sealing material by the sealing portion, A method of manufacturing a semiconductor package can be provided.

상기 배선층과 상기 절연층을 형성하는 과정은, 상기 베이스 상에 제2보조절연층을 마련하고, 상기 제2보조절연층 상에 제2배선층을 형성하고, 사기 제2배선층의 일부를 노출하도록 상기 제2보조절연층 상에 제1보조절연층을 마련하고, 상기 제1보조절연층 상에 상기 제2배선층과 접촉하도록 제1배선층을 마련하며, 상기 제1배선층의 일부를 노출하도록 상기 주절연층을 마련하는, 반도체 패키지 제조방법이 제공될 수 있다.Wherein the step of forming the wiring layer and the insulating layer comprises the steps of: providing a second auxiliary insulating layer on the base; forming a second wiring layer on the second auxiliary insulating layer; A first auxiliary insulating layer is provided on the second auxiliary insulating layer, a first wiring layer is provided on the first auxiliary insulating layer so as to be in contact with the second wiring layer, The method of manufacturing a semiconductor package can be provided.

상기 반도체 칩을 상기 배선층에 연결되도록 탑재하는 방법은, 상기 반도체 칩의 활성면 상에 마련되는 상기 신호패드에 상기 범프를 부착하고, 상기 범프와 이격되며 상기 범프를 둘러싸면서 밀봉하는 실링부를 상기 반도체 칩의 활성면 상에 부착하며, 상기 범프와 상기 실링부를 동시에 상기 배선층 상에 부착하는 과정을 포함하는, 반도체 패키지 제조방법이 제공될 수 있다.A method of mounting the semiconductor chip so as to be connected to the wiring layer includes attaching the bump to the signal pad provided on the active surface of the semiconductor chip and inserting a sealing portion which is spaced apart from the bump, And attaching the bump and the sealing portion on the wiring layer at the same time, and attaching the bump and the sealing portion to the wiring layer at the same time.

본 발명의 실시예에 따른 반도체 패키지 및 그 제조방법은 실링부를 포함하여 상부 반도체칩과 하부 기판 또는 상부 기판과 하부 반도체칩 사이의 간격에 봉지재가 충진될 필요가 없도록 할 수 있다.The semiconductor package and the method of manufacturing the same according to the embodiment of the present invention may include a sealing portion so that the sealing material does not need to be filled in the space between the upper semiconductor chip and the lower substrate or between the upper substrate and the lower semiconductor chip.

또한, MEMS 기술을 이용하는 경우 실링부에 의해 MEMS 장치가 봉지재와의 간섭에 의해 손상되는 것을 방지할 수 있다.In addition, when the MEMS technology is used, it is possible to prevent the MEMS device from being damaged by interference with the sealing material by the sealing portion.

또한, 실링부의 적용은 임베디드 구조뿐만 아니라 팬아웃 구조에도 적용할 수 있다.In addition, the application of the sealing part can be applied not only to the embedded structure, but also to the fan-out structure.

도 1은 본 발명의 제1실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 A-A선에 대한 평면도이다.
도 3 내지 도 9는 제1실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.
도 10은 본 발명의 제2실시예에 따른 반도체 패키지의 단면도이다.
도 11의 (a)는 본 발명의 제3실시예에 따른 반도체 패키지의 단면도이고, (b)는 제4실시예에 따른 반도체 패키지의 단면도이다.
도 12은 본 발명의 제5실시예에 따른 반도체 패키지의 단면도이다.
도 13 내지 도 18은 제5실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.
도 19는 본 발명의 제6실시예에 따른 반도체 패키지 적층구조를 나타내는 단면도이다.1 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention.
Fig. 2 is a plan view taken along line AA in Fig. 1; Fig.
Figs. 3 to 9 are cross-sectional views showing a manufacturing process of the semiconductor package according to the first embodiment.
10 is a cross-sectional view of a semiconductor package according to a second embodiment of the present invention.
11A is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention, and FIG. 11B is a sectional view of the semiconductor package according to the fourth embodiment.
12 is a cross-sectional view of a semiconductor package according to a fifth embodiment of the present invention.
Figs. 13 to 18 are cross-sectional views showing a manufacturing process of the semiconductor package according to the fifth embodiment.
19 is a cross-sectional view showing a semiconductor package laminated structure according to a sixth embodiment of the present invention.

이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시 형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the embodiments described below are provided only to illustrate the present invention and are not intended to limit the scope of the present invention. The present invention may be embodied in other embodiments. In order to clearly explain the present invention, parts not related to the description are omitted from the drawings, and the width, length, thickness, etc. of the components may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification. In addition, the following terms "and / or" include any one of the listed items and any combination of one or more of them.

도 1은 본 발명의 제1실시예에 따른 반도체 패키지의 단면도이고, 도 2는 도 1의 A-A선에 대한 평면도이다.1 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention, and FIG. 2 is a plan view taken along line A-A of FIG.

반도체 패키지(100)는 제1반도체 칩(110), 제1배선부(120), 도전성 포스트(130), 제2반도체 칩(140), 봉지재(150), 및 외부 연결단자(170)를 포함한다.The semiconductor package 100 includes a first semiconductor chip 110, a first wiring part 120, a conductive post 130, a second semiconductor chip 140, a sealing material 150, and an external connection terminal 170 .

제1반도체 칩(110)과 제2반도체 칩(140)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 제1반도체 칩(110)과 제2반도체 칩(140)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 예를 들어, 제2반도체 칩(140)은 로직회로를 포함하는 로직칩일 수 있고, 제1반도체 칩(110)은 메모리칩일 수 있으며, 또는 이와 반대일 수 있다. 반도체 패키지(100)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다.The first semiconductor chip 110 and the second semiconductor chip 140 may be homogeneous products or heterogeneous products. For example, the first semiconductor chip 110 and the second semiconductor chip 140 may be memory chips or logic chips. Such memory chips may include, for example, DRAMs, SRAMs, flashes, PRAMs, ReRAMs, EF RAMs, or MRAMs. have. Such a logic chip may be a controller that controls memory chips. For example, the second semiconductor chip 140 may be a logic chip including a logic circuit, the first semiconductor chip 110 may be a memory chip, or vice versa. The semiconductor package 100 may be a system on chip (SOC) or a system in package (SIP).

제1반도체 칩(110)은 회로가 형성되는 활성영역을 포함하는 활성면(활성면의 반대면을 비활성면이라 한다)을 구비하고 활성면에는 외부와 신호를 교환하기 위한 제1신호패드(111)가 형성될 수 있다. 제1신호패드(111)는 제1반도체 칩(110)과 일체로 형성되는 것을 포함한다. 제1신호패드(111)는 제1배선부(120)와 전기적으로 연결된다. 제1배선부(120)는 도전성 포스트(130)와 연결될 수도 있고 제2반도체 칩(140)의 제2신호패드(141)와 연결될 수도 있다.The first semiconductor chip 110 has an active surface (an opposite surface to the active surface) including an active region in which a circuit is formed and a first signal pad 111 May be formed. The first signal pad 111 may be formed integrally with the first semiconductor chip 110. The first signal pad 111 is electrically connected to the first wiring part 120. The first wiring portion 120 may be connected to the conductive posts 130 and may be connected to the second signal pad 141 of the second semiconductor chip 140.

제1배선부(120)는 예를 들어 금속배선의 재배치 공정으로 형성할 수 있을 것이다. 제1배선부(120)는 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 제1배선부(120)는 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 제1반도체 칩(110)에 접착되는 경우를 포함한다.The first wiring portion 120 may be formed, for example, by a metal wiring rearrangement process. The first wiring portion 120 may include a conductive material, for example, a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The first wiring part 120 may be formed of a previously manufactured substrate, and may include a case where the first wiring part 120 is bonded to the first semiconductor chip 110 by pressing, bonding, or reflowing.

제1배선부(120)는 제1절연층(121, 123)과 제1배선층(122)을 포함할 수 있으며, 제1절연층(121, 123)은 제1주절연층(121)과 제1보조절연층(123)을 포함할 수 있다. 제1주절연층(121)은 제1신호패드(111)를 노출하면서 제1반도체 칩(110)의 활성면 상에 마련될 수 있다. 제1주절연층(121) 표면에는 제1신호패드(111) 및 도전성 포스트(130)와 전기적으로 연결되는 제1배선층(122)이 형성된다. 제1배선층(122)의 표면에는 다시 제1보조절연층(123)이 형성된다. 도 1에는 제1절연층(121, 123)이 제1주절연층(121)과 제1보조절연층(123)으로 구성되어 있으나, 제작 공정 또는 필요에 따라 제1주절연층(121)이 생략되거나 제1보조절연층(123)이 생략될 수 있다. 하지만, 제1반도체 칩(110)과 제1배선층(122) 사이에 전기적 간섭을 최소화하기 위해서 제1주절연층(121)이 마련되는 것이 바람직하다. 또한 제1주절연층(121)과 제1보조절연층(123)은 일체로 형성되는 것이 가능하다. 이 때에는 제1배선부(120)의 상하를 기준으로 제1주절연층(121)과 제1보조절연층(123)을 구분할 수 있다.The first wiring part 120 may include first insulation layers 121 and 123 and a first wiring layer 122. The first insulation layers 121 and 123 may include a first interconnection layer 121, And an auxiliary insulating layer 123. The first main surface smoothing layer 121 may be provided on the active surface of the first semiconductor chip 110 while exposing the first signal pad 111. A first wiring layer 122 electrically connected to the first signal pad 111 and the conductive posts 130 is formed on the surface of the first main wiring layer 121. A first auxiliary insulating layer 123 is formed on the surface of the first wiring layer 122 again. 1, the first insulating layers 121 and 123 are formed of a first main insulating layer 121 and a first auxiliary insulating layer 123. However, if the first main insulating layer 121 is omitted The first auxiliary insulating layer 123 may be omitted. However, it is preferable that a first main fracture layer 121 is provided between the first semiconductor chip 110 and the first wiring layer 122 to minimize electrical interference. Also, the first main insulating layer 121 and the first auxiliary insulating layer 123 can be formed integrally. The first auxiliary smoothing layer 121 and the first auxiliary insulating layer 123 can be separated from each other on the basis of the top and bottom of the first wiring portion 120.

도전성 포스트(130)는 제1배선부(120)와 전기적으로 연결될 수 있다. 도전성 포스트(130)는 제1배선부(120)를 통하여 제1반도체 칩(110) 및/또는 제2반도체 칩(140)을 외부와 전기적으로 연결할 수 있다. 도전성 포스트(130)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 도전성 포스트(130)는 TSV(through silicon via)와 같은 관통 전극일 수 있다.The conductive posts 130 may be electrically connected to the first wiring part 120. The conductive posts 130 may electrically connect the first semiconductor chip 110 and / or the second semiconductor chip 140 to the outside through the first wiring portion 120. [ The conductive posts 130 may comprise a conductive material, for example, a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. Also, the conductive posts 130 may be through electrodes such as through silicon via (TSV).

외부 연결단자(170)는 도전성 포스트(130)의 제2단부(132)에 연결되어 외부 기판(미도시) 또는 다른 반도체 패키지(100) 등과 반도체 칩(110, 140)을 전기적으로 연결하기 위한 것이다. 즉, 도전성 포스트(130)의 제1단부(131)는 제1배선부(120)와 제2단부(132)는 외부 연결단자(170)와 연결되게 되는 것을 포함한다. 도 1에는 외부 연결단자(170)의 일 예로 솔더볼을 도시하였지만, 솔더범프 등을 포함한다. 또한, 외부 연결단자(170)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.The external connection terminal 170 is connected to the second end portion 132 of the conductive post 130 to electrically connect the semiconductor chip 110 and 140 to an external substrate (not shown) or another semiconductor package 100 . That is, the first end portion 131 of the conductive post 130 includes the first wiring portion 120 and the second end portion 132 connected to the external connection terminal 170. 1 shows a solder ball as an example of the external connection terminal 170, but includes solder bumps and the like. Also, the surface of the external connection terminal 170 can be prevented from being oxidized by performing surface treatment such as organic coating or metal plating. For example, the organic material may be an OSP (Organic Solder Preservation) coating, and the metal plating may be treated with gold (Au), nickel (Ni), lead (Pb), silver (Ag) plating or the like.

제2반도체 칩(140)은 제1반도체 칩(110) 보다 크기가 작으며, 제1반도체 칩(110)의 일 측에 도전성 포스트(130)와 함께 위치하여 제1배선부(120)와 전기적으로 연결될 수 있다. 도 1에는 제2반도체 칩(140)의 양 측면에 도전성 포스트(130)가 위치하는 것을 나타내었지만, 제2반도체 칩(140)의 일 측면에만 도전성 포스트(130)가 위치하는 것을 포함한다. 제2반도체 칩(140)은 회로가 형성되는 활성면을 구비하고 활성면에는 외부와 신호를 교환하기 위한 제2신호패드(141)가 형성될 수 있다. 제2신호패드(141)는 제2반도체 칩(140)과 일체로 형성되는 것을 포함한다. 제2신호패드(141)는 제1배선부(120)와 전기적으로 연결될 수 있다. 도 1에는 제2반도체 칩(140)과 제1반도체 칩(110) 사이에 제1배선부(120)가 매개되는 것을 도시하였지만, 이와 달리 제2신호패드(141)와 제1신호패드(111)가 직접적으로 연결되는 것을 포함한다. 제2신호패드(141)는 제1배선부(120) 또는 제1반도체 칩(110)과 범프(142)를 매개로 전기적으로 연결될 수 있다. 범프(142)는 그 용어에 한정되지 않고 솔더볼을 포함하는 전기적 연결부재일 수 있다. 이하에서는 제1배선부(120)와 제2신호패드(141)가 범프(142)에 의해 연결되는 것을 전제로 설명하도록 한다.The second semiconductor chip 140 is smaller in size than the first semiconductor chip 110 and is disposed on one side of the first semiconductor chip 110 together with the conductive posts 130 to electrically connect the first wiring part 120 . 1 shows that the conductive posts 130 are located on both sides of the second semiconductor chip 140 but the conductive posts 130 are positioned only on one side of the second semiconductor chip 140. [ The second semiconductor chip 140 has an active surface on which a circuit is formed and a second signal pad 141 for exchanging signals with the outside may be formed on the active surface. And the second signal pad 141 is formed integrally with the second semiconductor chip 140. The second signal pad 141 may be electrically connected to the first wiring part 120. 1 illustrates that the first wiring part 120 is mediated between the second semiconductor chip 140 and the first semiconductor chip 110. Alternatively, the second signal pad 141 and the first signal pad 111 ) Are directly connected to each other. The second signal pad 141 may be electrically connected to the first wiring part 120 or the first semiconductor chip 110 via the bump 142. The bump 142 is not limited to the term and may be an electrical connection member including a solder ball. Hereinafter, it is assumed that the first wiring portion 120 and the second signal pad 141 are connected to each other by the bumps 142.

봉지재(150)는 제1반도체 칩(110)과 외부 연결단자(170) 사이에 위치하여, 도전성 포스트(130) 및/또는 제2반도체 칩(140)를 밀봉할 수 있다. 예를 들어, 봉지재(150)는 도전성 포스트(130)와 제2반도체 칩(140) 사이의 공간을 충진할 수 있으며, 상호 이격되어 위치하는 도전성 포스트(130) 사이의 공간을 충진할 수 있다. 또한, 봉지재(150)는 도전성 포스트(130)의 측벽이 외부로 노출되지 않도록 밀봉할 수 있다. 봉지재(150)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제2반도체 칩(140), 도전성 포스트(130), 및 봉지재(150)는 일체화되어 하나의 구조체를 이루고 있으며, 제조 프로세스 중에 상면을 연마하면 전체적인 두께가 최소화될 수 있다. 이 때 제2반도체 칩(140)의 비활성면을 연마하는 것이 바람직하다. The encapsulant 150 may be positioned between the first semiconductor chip 110 and the external connection terminal 170 to seal the conductive posts 130 and / or the second semiconductor chip 140. For example, the encapsulant 150 can fill the space between the conductive posts 130 and the second semiconductor chip 140 and fill the space between the conductive posts 130 that are spaced apart from each other . In addition, the sealing material 150 can be sealed so that the side walls of the conductive posts 130 are not exposed to the outside. The encapsulant 150 may include an insulator and may include, for example, an epoxy mold compound (EMC). The second semiconductor chip 140, the conductive posts 130, and the encapsulant 150 are integrated to form a single structure. When the upper surface is polished during the manufacturing process, the overall thickness can be minimized. At this time, it is preferable to polish the inactive surface of the second semiconductor chip 140.

공정상의 문제로 제2반도체 칩(140)과 제1반도체 칩(110) 또는 제2반도체 칩(140)과 제1배선부(120)의 사이에는 간격(Stand-off height)(150-1)이 형성된다. 제2반도체 칩(140)의 안정적인 지지를 위해서는 상기 간격(150-1)에 봉지재(150)가 충진되는 것이 요구되었다. 그러나 반도체 패키지(100)의 소형화를 위해서는 상기 간격(150-1)이 좁을수록 유리하지만 좁은 간격에 충진되는 봉지재(150)의 선택에 제약이 따르게 된다. 발열이 심한 반도체 패키지(100)의 특성상 재료간 열팽창계수가 작아야 하는데, 좁은 간격에 충진되는 봉지재(150)의 열팽창계수를 낮추는 데 한계가 존재하기 때문이다. 또한, 제2반도체 칩(140)의 활성면에 MEMS(Micro Electro Mechanical System) 기술을 이용하는 장치가 탑재되는 경우 봉지재(150)와의 간섭에 의해 손상이 유발될 위험이 따랐다. 따라서, 본 발명의 실시예에 따른 반도체 패키지(100)는 상기 범프(142)의 주위를 둘러싸는 실링부(143)를 구비하여 상기 간격(150-1)에 봉지재(150)가 충진될 필요가 없도록 하면서도 제2반도체 칩(140)을 안정적으로 지지할 수 있게 된다.A stand-off height 150-1 is provided between the second semiconductor chip 140 and the first semiconductor chip 110 or between the second semiconductor chip 140 and the first wiring portion 120 due to a process problem, . In order to stably support the second semiconductor chip 140, it is required that the sealing material 150 is filled in the gap 150-1. However, in order to miniaturize the semiconductor package 100, it is advantageous that the gap 150-1 is narrower, but the selection of the encapsulant 150 to be filled in a narrow space is restricted. The thermal expansion coefficient between the materials must be small due to the characteristics of the semiconductor package 100 having a high heat generation. This is because there is a limit in lowering the thermal expansion coefficient of the encapsulant 150 filled in narrow spaces. In addition, when a device using MEMS (Micro Electro Mechanical System) is mounted on the active surface of the second semiconductor chip 140, there is a risk that damage may be caused by interference with the encapsulant 150. Therefore, the semiconductor package 100 according to the embodiment of the present invention includes the sealing part 143 surrounding the bump 142, so that the sealing material 150 needs to be filled in the gap 150-1 So that the second semiconductor chip 140 can be stably supported.

실링부(143)는 범프(142)를 내부에 포함하면서 범프(142)를 밀봉할 수 있도록 연속적인 형태로 이루어질 수 있다. 일 예로 링 형태를 포함할 수 있다. 또한 실링부(143)는 제2반도체 칩(140)을 안정적으로 지지하면서 범프(142) 근방으로 봉지재(150)가 침투하는 것을 방지하기 위해 제2반도체 칩(140)과 제1배선부(120)와의 사이에 연결될 수 있다. 물론 제2반도체 칩(140)이 제1반도체 칩(110)과 제1배선부(120)를 경유하지 않고 직접적으로 연결되는 경우 실링부(143)가 제1반도체 칩(110)과 연결되는 것을 포함한다. 도 1에는 실링부(143)가 제2반도체 칩(140)의 활성면에 연결되는 것을 도시하였지만 이와 달리 제2반도체 칩(140)의 측면에 연결되거나 제2반도체 칩(140)의 비활성면을 감싸면서 제1배선부(120)와 연결되는 것을 포함한다.The sealing portion 143 may be of a continuous shape to seal the bump 142 while including the bump 142 therein. For example, a ring shape. The sealing portion 143 may be formed on the second semiconductor chip 140 and the first wiring portion 140 to prevent the sealing material 150 from penetrating the bump 142 while stably supporting the second semiconductor chip 140. [ 120, respectively. Of course, when the second semiconductor chip 140 is directly connected without passing through the first semiconductor chip 110 and the first wiring part 120, the sealing part 143 is connected to the first semiconductor chip 110 . 1 illustrates that the sealing portion 143 is connected to the active surface of the second semiconductor chip 140 but is otherwise connected to the side surface of the second semiconductor chip 140, And to be connected to the first wiring part 120 while being enclosed.

실링부(143)는 금속성을 갖는 재질일 수 있다. 금속성을 갖는 제1배선층(122)과 접착을 용이하게 하기 위함이다. 실링부(143)가 범프(142)와 같은 재료일 경우에는 범프(142)가 제1배선층(122)과 접착되는 방법과 같은 방법으로 실링부(143)를 제1배선층(122)와 접착할 수 있는 등 제작의 편의성을 도모할 수 있다. 실링부(143)가 금속성을 갖는 재질인 경우, 제2반도체 칩(140)의 신호전달의 간섭을 최소화하기 위해서는 범프(142)와 이격되어 위치하는 것이 바람직하다.The sealing portion 143 may be made of a metallic material. So as to facilitate adhesion with the first wiring layer 122 having a metallic property. When the sealing portion 143 is made of the same material as the bump 142, the sealing portion 143 is bonded to the first wiring layer 122 in the same manner as the method in which the bump 142 is bonded to the first wiring layer 122 So that the convenience of production can be achieved. When the sealing portion 143 is made of a metallic material, it is preferable that the sealing portion 143 is located apart from the bump 142 in order to minimize interference of signal transmission of the second semiconductor chip 140.

이상에서는 제1반도체 칩(110)과 제2반도체 칩(140)이 제1배선층(122)을 통하여 서로 전기적으로 연결되는 것을 나타내었지만, 본 발명의 실시예(100)는 제1반도체 칩(110)과 제2반도체 칩(140)이 서로 전기적으로 연결되지 않는 것도 포함한다. 따라서, 제1배선부(120)는 제1반도체 칩(110)을 재배선하거나 제2반도체 칩(140)을 재배선할 수 있다. 즉, 제2반도체 칩(140)이 제1배선부(120)에 연결되어 경우 팬-아웃 구조를 형성할 수 있고, 제1반도체 칩(110)이 제1배선부(120)에 연결되어 팬-인 구조를 형성할 수 있다.Although the first semiconductor chip 110 and the second semiconductor chip 140 are electrically connected to each other through the first wiring layer 122 in the above description, the embodiment 100 of the present invention is different from the first semiconductor chip 110 And the second semiconductor chip 140 are not electrically connected to each other. Therefore, the first wiring part 120 can rewire the first semiconductor chip 110 or rewire the second semiconductor chip 140. [0050] That is, the second semiconductor chip 140 is connected to the first wiring part 120 to form a fan-out structure, and the first semiconductor chip 110 is connected to the first wiring part 120, - phosphorus structure.

본 발명의 실시예(100)는 도전성 포스트(130)와 외부 연결단자(170)의 사이에 제2배선부(160)를 포함할 수 있다. 제2배선부(160)는 도전성 포스트(130)와 외부 연결단자(170) 사이에 전기적으로 연결될 수 있다. 제2배선부(160)는 예를 들어 금속배선의 재배치 공정으로 형성할 수 있을 것이다. 제2배선부(160)는 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 제2배선부(160)는 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 도전성 포스트(130)에 접착되는 경우를 포함한다.The embodiment 100 of the present invention may include the second wiring portion 160 between the conductive posts 130 and the external connection terminal 170. [ The second wiring portion 160 may be electrically connected between the conductive post 130 and the external connection terminal 170. The second wiring portion 160 may be formed, for example, by a metal wiring rearrangement process. The second wiring portion 160 may include a conductive material, for example, a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The second wiring portion 160 may be formed of a previously prepared substrate and may be bonded to the conductive post 130 by pressing, bonding, or reflowing.

제2배선부(160)는 제2절연층(162)과 제2배선층(161)을 포함할 수 있다. 도 1에는 도전성 포스트(130)와 제2배선층(161) 사이에 제2절연층(162)이 개재되지 않는 것을 도시하였지만, 이와 달리 도전성 포스트(130)와 제2배선층(161) 사이에 제2보조절연층(미도시)이 개재되고 제2배선층(161) 상에 제2주절연층(162)이 형성될 수 있다. 또한 제2주절연층(162)과 제2보조절연층(미도시)은 일체로 형성되는 것이 가능하다. 이 때에는 제2배선부(160)의 상하를 기준으로 제2주절연층(162)과 제2보조절연층(미도시)을 구분할 수 있다. 이 때, 제2배선층(161)이 외부로부터 간섭받는 것을 최소화하기 위해서 제2배선층(161)과 외부 연결단자(170)가 연결되는 면에는 제2절연층(162)이 마련되는 것이 바람직하다.
The second wiring portion 160 may include a second insulating layer 162 and a second wiring layer 161. 1 illustrates that the second insulating layer 162 is not interposed between the conductive posts 130 and the second wiring layer 161. Alternatively, a second insulating layer 162 may be interposed between the conductive posts 130 and the second wiring layer 161, An auxiliary insulating layer (not shown) may be interposed and a second main interconnection layer 162 may be formed on the second interconnection layer 161. The second auxiliary smoothing layer 162 and the second auxiliary insulating layer (not shown) may be integrally formed. At this time, the second auxiliary smoothing layer 162 and the second auxiliary insulating layer (not shown) can be distinguished from the top and bottom of the second wiring portion 160. The second insulating layer 162 may be formed on a surface of the second wiring layer 161 and the external connection terminal 170 to minimize the interference of the second wiring layer 161 from the outside.

도 3 내지 도 9는 제1실시예에 따른 반도체 패키지(100)의 제작 공정을 나타내는 단면도이다.Figs. 3 to 9 are sectional views showing a manufacturing process of the semiconductor package 100 according to the first embodiment.

도 3은 제1배선부(120)를 형성하는 단계를 도시한다. 제1반도체 칩(110)은 활성면이 상부로 향하도록 위치하고 제1반도체 칩(110)의 활성면 상에는 제1신호패드(111)를 노출하면서 제1주절연층(121)이 형성될 수 있다. 제1주절연층(121) 상에는 제1신호패드(111)와 연결되면서 재배선 층을 형성하는 제1배선층(122)이 마련될 수 있다. 제1배선층(122)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 제1배선층(122) 상에는 제1배선층(122)의 일부를 노출하도록 제1보조절연층(123)이 마련될 수 있다. 제1보조절연층(123)을 형성한 후에 제1배선층(122)의 노출부(122-1, 122-2)를 레이저 가공 또는 화학 가공 등에 의해 식각할 수 있다. 제1배선층(122)의 노출부(122-1, 122-2)는 도전성 포스트(130)와 연결되는 부분(122-1)과 제2반도체 칩(140)과 연결되는 부분(122-2)을 포함할 수 있다. 경우에 따라서는 제1배선층(122)의 경유 없이 제2반도체 칩(140)이 직접 제1반도체 칩(110)과 연결될 수 있고, 제1반도체 칩(110)과 제2반도체 칩(140) 사이에 연결되지 않는 경우도 있을 수 있다. 따라서, 제1배선층(122)의 노출부(122-1, 122-2)는 도전성 포스트(130)와 연결되는 부분(122-1)만 마련될 수 있다. 필요에 따라서는 제1보조절연층(123)이 생략되는 것도 가능하다. 도 3에는 제1반도체 칩(110)의 하부(비활성면)에 베이스(또는 캐리어)가 부착되지 않았지만, 제작 공정상 베이스(또는 캐리어)가 부착될 수 있다.Fig. 3 shows the step of forming the first wiring portion 120. Fig. The first semiconductor chip 110 may be positioned such that the active surface thereof faces upward and the first main bonding layer 121 may be formed on the active surface of the first semiconductor chip 110 while exposing the first signal pad 111. [ A first wiring layer 122 may be formed on the first main conductive layer 121 to form a re-wiring layer while being connected to the first signal pad 111. The first wiring layer 122 may be formed by various methods such as vapor deposition, plating, and the like. A first auxiliary insulating layer 123 may be formed on the first wiring layer 122 to expose a portion of the first wiring layer 122. After the first auxiliary insulating layer 123 is formed, the exposed portions 122-1 and 122-2 of the first wiring layer 122 can be etched by laser processing, chemical processing, or the like. The exposed portions 122-1 and 122-2 of the first wiring layer 122 may have a portion 122-1 connected to the conductive post 130 and a portion 122-2 connected to the second semiconductor chip 140, . ≪ / RTI > The second semiconductor chip 140 can be directly connected to the first semiconductor chip 110 without passing through the first wiring layer 122 and the first semiconductor chip 110 can be connected to the second semiconductor chip 140 In some cases. The exposed portions 122-1 and 122-2 of the first wiring layer 122 may be provided only with the portion 122-1 connected to the conductive posts 130. [ If necessary, the first auxiliary insulating layer 123 may be omitted. In FIG. 3, the base (or carrier) is not attached to the bottom (inactive surface) of the first semiconductor chip 110, but the base (or carrier) may be attached in the manufacturing process.

도 4는 도전성 포스트(130)를 형성하는 단계를 도시한다. 도전성 포스트(130)는 제1배선층(122)과 연결되며 수직방향으로 형성된다. 도전성 포스트의 제1단부(131)는 하부로 위치하여 제1배선층(122)과 연결되며, 제2단부(132)는 상부로 위치하여 노출된 상태이다. 도전성 포스트(130)의 양 단(131, 132)에는 제1배선층(122), 제2배선층(161), 또는 외부 연결단자(170)와의 연결을 용이하도록 하기 위해 연결패드(미도시)가 마련될 수 있다. 연결패드(미도시)는 별도의 부재가 부착되는 것뿐만 아니라 도전성 포스트(130)의 양 단(131, 132)의 형상을 가공하는 것을 포함한다.4 shows the step of forming the conductive posts 130. As shown in FIG. The conductive posts 130 are connected to the first wiring layer 122 and are formed in a vertical direction. The first end 131 of the conductive post is located at the bottom and is connected to the first wiring layer 122 and the second end 132 is located at the top. Connection pads (not shown) are provided on both ends 131 and 132 of the conductive posts 130 to facilitate connection with the first wiring layer 122, the second wiring layer 161, or the external connection terminal 170 . The connection pad (not shown) includes machining the shape of both ends 131, 132 of the conductive post 130, as well as the attachment of a separate member.

도전성 포스트(130)는 제1배선부(120) 상에 마스크층(미도시)을 형성하고, 제1배선부(120)를 노출하는 개구부를 상기 마스크층(미도시)에 형성한 후에, 상기 개구부를 도전물을 이용하여 충전한 후, 식각 또는 애싱(ashing)을 이용하여 상기 마스크층(미도시)을 제거하는 공정을 수행하여 형성될 수 있다.The conductive posts 130 are formed by forming a mask layer (not shown) on the first wiring portion 120 and forming an opening in the mask layer (not shown) exposing the first wiring portion 120, The opening may be filled with a conductive material, and then the mask layer (not shown) may be removed by etching or ashing.

도 5는 제2반도체 칩(140)이 제1배선층(122) 상에 탑재되는 단계를 도시한다. 이 때 제2반도체 칩(140)은 활성면의 제2신호패드(141) 상에 범프(142)가 부착되고, 활성면 상에 실링부(143)가 부착된 상태일 수 있다. 범프(142)와 제1배선층(122), 실링부(143)와 제1배선층(122) 사이의 연결은 도전성 접착물질(142-1, 143-1)을 이용할 수 있다. 범프(142)와 제1배선층(122) 사이에는 전기적 연결이 필수적이므로 도전성 물질(142-1)을 이용하여 접착하여야 한다. 실링부(143)가 금속성 재질을 갖는 경우, 금속성을 갖는 제1배선층(122)과 접착을 용이하게 하기 위하여 실링부(143)와 제1배선층(122) 사이에도 도전성 물질(143-1)을 이용하여 접착할 수 있다. 실링부(143)와 범프(142)를 같은 재료로 사용하여 범프(142)가 제1배선층(122)과 접착되는 방법과 같은 방법으로 실링부(143)를 제1배선층(122)과 접착할 수 있어 제작의 편의성이 도모된다. 이 때, 실링부(143)가 금속성을 갖는 재질인 경우, 제2반도체 칩(140)의 신호전달의 간섭을 최소화하기 위해서는 상기 실링부(143)는 범프(142)와 이격되어 위치하는 것이 바람직하다.5 shows a step in which the second semiconductor chip 140 is mounted on the first wiring layer 122. As shown in FIG. At this time, the second semiconductor chip 140 may be in a state in which the bump 142 is attached on the second signal pad 141 of the active surface, and the sealing portion 143 is attached on the active surface. Conductive adhesive materials 142-1 and 143-1 may be used for connection between the bump 142 and the first wiring layer 122 and between the sealing portion 143 and the first wiring layer 122. [ Since electrical connection is essential between the bumps 142 and the first wiring layer 122, the conductive material 142-1 should be used for the bonding. When the sealing portion 143 has a metallic material, a conductive material 143-1 is also provided between the sealing portion 143 and the first wiring layer 122 to facilitate adhesion with the first wiring layer 122 having a metallic property. Can be used. The sealing portion 143 is bonded to the first wiring layer 122 in the same manner as the method in which the bump 142 is bonded to the first wiring layer 122 by using the same material as the sealing portion 143 and the bump 142 So that the convenience of production can be achieved. In this case, when the sealing part 143 is made of a metallic material, it is preferable that the sealing part 143 is located apart from the bump 142 in order to minimize the interference of the signal transmission of the second semiconductor chip 140 Do.

도 5에는 실링부(143)가 제2반도체 칩(140)의 활성면에 위치하는 것을 도시하였지만, 이와 달리 제2반도체 칩(140)의 측면에 위치하여 제1배선층(122)과 결합하거나 제2반도체 칩(140)의 상부에서 제2반도체 칩(140)을 내부에 포함하도록 감싸면서 제1배선층(122)과 결합하는 것을 포함한다. 또한, 제1배선층(122)이 아닌 제1반도체 칩(110) 또는 제1절연층(121, 123)과 결합하는 것을 포함한다.5, the sealing portion 143 is located on the active surface of the second semiconductor chip 140. Alternatively, the sealing portion 143 may be located on the side surface of the second semiconductor chip 140 and may be coupled to the first wiring layer 122, 2 and the first wiring layer 122 while covering the second semiconductor chip 140 in the upper portion of the second semiconductor chip 140. It also includes bonding with the first semiconductor chip 110 or the first insulating layers 121, 123 rather than the first wiring layer 122.

도 6은 봉지재(150)를 이용하여 제1배선부(120), 도전성 포스트(130), 및 제2반도체 칩(140)을 몰딩하여 일체화하는 단계를 도시한다. 봉지재(150)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(Epoxy mold compound, EMC)를 포함할 수 있다. 이 때, 실링부(143)에 의해 제2반도체 칩(140)과 제1배선부(120)의 사이의 간격(150-1)에는 봉지재(150)가 충진되지 않는다. 따라서 작은 간격에 충진되는 봉지재(150)를 선택할 필요가 없어서 봉지재(150)의 선택의 폭이 넓어지게 되며, 제2반도체 칩(140)의 활성부와 범프(142) 등이 봉지재(150)에 의해 손상 또는 간섭받는 것을 방지할 수 있게 된다.6 shows a step of molding and integrating the first wiring part 120, the conductive posts 130, and the second semiconductor chip 140 by using the encapsulating material 150. The encapsulant 150 may include an insulator and may include, for example, an epoxy molding compound (EMC). The sealing material 150 is not filled in the space 150-1 between the second semiconductor chip 140 and the first wiring part 120 by the sealing part 143. [ The active material of the second semiconductor chip 140 and the bumps 142 and the like are prevented from being separated from the encapsulating material 150. Therefore, 150 from being damaged or interfered with.

도 7은 봉지재(150)를 연마하여 도전성 포스트(130)를 노출하는 단계를 도시한다. 봉지재(150)의 제거 공정은 연마, 에치백, 또는 기계적 화학적 연마(Chemical mechanical polishing, CMP)를 이용하여 수행될 수 있다. 이 때, 제2반도체 칩(140)의 상면이 노출될 수 있으며, 제2반도체 칩(140)의 상면을 함께 연마하여 반도체 패키지(100)의 두께를 얇게 할 수 있다.FIG. 7 shows the step of polishing the encapsulant 150 to expose the conductive posts 130. The removal process of the encapsulant 150 may be performed using polishing, etch-back, or chemical mechanical polishing (CMP). At this time, the upper surface of the second semiconductor chip 140 may be exposed, and the upper surface of the second semiconductor chip 140 may be polished together to reduce the thickness of the semiconductor package 100.

도 8은 제2배선부(160)를 형성하는 단계를 도시한다. 노출된 도전성 포스트(130)의 제2단부(132)에는 제2배선층(161)이 전기적으로 연결될 수 있다. 제2배선층(161)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 제2배선층(161) 상에는 제2배선층(161)의 일부를 노출하도록 제2절연층(162)이 마련될 수 있다. 제2절연층(162)을 형성한 후에 제2배선층(161)의 노출부(161-1)를 레이저 가공 또는 화학 가공 등에 의해 식각할 수 있다. 제2배선층(161)의 노출부(161-1)는 외부 연결단자(170)와 연결되는 부분이다.Fig. 8 shows the step of forming the second wiring portion 160. Fig. The second wiring layer 161 may be electrically connected to the second end 132 of the exposed conductive posts 130. The second wiring layer 161 may be formed using various methods such as vapor deposition, plating, and the like. A second insulating layer 162 may be formed on the second wiring layer 161 to expose a portion of the second wiring layer 161. After forming the second insulating layer 162, the exposed portion 161-1 of the second wiring layer 161 can be etched by laser processing, chemical processing, or the like. The exposed portion 161-1 of the second wiring layer 161 is connected to the external connection terminal 170. [

도 9는 외부 연결단자(170)를 형성하는 단계를 도시한다. 외부 연결단자(170)는 제2배선층(161)과 연결될 수 있다. 이 때 제2배선부(160)가 생략되는 경우에 도전성 포스트(130)와 외부 연결단자(170)가 직접 연결될 수 있음은 앞에서 살핀 바와 같다. 도 9에는 외부 연결단자(170)의 일 예로 솔더볼을 나타내었지만 솔더범프 등을 포함한다.
Fig. 9 shows the step of forming the external connection terminal 170. Fig. The external connection terminal 170 may be connected to the second wiring layer 161. In this case, when the second wiring part 160 is omitted, the conductive post 130 and the external connection terminal 170 can be directly connected as described above. 9 shows a solder ball as an example of the external connection terminal 170, but includes a solder bump or the like.

도 10은 본 발명의 제2실시예에 따른 반도체 패키지(101)의 단면도이다. 본 발명의 제2실시예(101)는 배선부의 구성을 제1실시예(100)와 달리한다. 따라서 배선부의 구성을 제외한 구성에 대하여는 제1실시예(100)와 동일하므로 그 설명을 생략하도록 한다.10 is a cross-sectional view of a semiconductor package 101 according to a second embodiment of the present invention. The second embodiment (101) of the present invention differs from the first embodiment (100) in the configuration of the wiring section. Therefore, the configuration except for the configuration of the wiring portion is the same as that of the first embodiment 100, and the description thereof will be omitted.

제1반도체 칩(110)은 제1배선층(182)과 전기적으로 연결된다. 제1배선층(182)은 도전성 포스트(130)의 제1단부(131)와 직접적으로 연결될 수 있다. 하지만, 제2반도체 칩(140)과의 연결을 위해서는 제2배선층(183)을 경유하여 제2신호패드(141)와 연결된다. 도 1을 참조하면, 제1실시예(100)에서는 제1반도체 칩(110)의 범프 (142)와 실링부(143)가 부착되는 제1배선층(122)의 자리부분이 서로 연결되어 있다. 이는, 실링부(143)가 범프(142)를 감싸도록 범프(142)의 외곽에 위치하는 반면에 제1배선층(122)은 제1반도체 칩(110)의 외곽으로 위치하는 도전성 포스트(130) 또는 제1신호패드(111)와 연결되어야 하기 때문에 범프(142)와 연결되는 제1배선층(122)의 범프 자리가 실링부(143)와 연결되는 제1배선층(122)의 실링부 자리와 연결될 수밖에 없다.The first semiconductor chip 110 is electrically connected to the first wiring layer 182. The first wiring layer 182 may be directly connected to the first end 131 of the conductive post 130. However, for connection with the second semiconductor chip 140, the second signal pad 141 is connected to the second signal wiring 141 via the second wiring layer 183. Referring to FIG. 1, in the first embodiment 100, the bumps 142 of the first semiconductor chip 110 and the first wiring layer 122 to which the sealing portion 143 is attached are connected to each other. This is because the sealing portion 143 is located on the outer periphery of the bump 142 so as to surround the bump 142 while the first wiring layer 122 is located on the outer surface of the conductive post 130 located outside the first semiconductor chip 110, The bump portion of the first wiring layer 122 connected to the bump 142 is connected to the sealing portion of the first wiring layer 122 connected to the sealing portion 143 There is no other choice.

다시 도 10을 참조하면, 제2실시예(101)에서는 제1반도체 칩(110)과 제2반도체 칩(140)을 전기적으로 연결하기 위해 제1배선층(182)과 제2배선층(183)이 마련된다. 제2배선층(183)은 제2반도체 칩(140)의 범프(142)와 연결되면서 제2반도체 칩(140)의 안쪽으로 이어진다. 또한 제2배선층(183)의 안쪽으로 이어진 단부는 제1배선층(182)과 연결된다. 따라서, 제2배선층(183)은 실링부(143)와 접촉하지 않으면서도 제1반도체 칩(110) 또는 도전성 포스트(130)와 연결될 수 있게 된다. 실링부(143)의 접착을 위해서 제2배선층(183)과 이격되는 실링부 자리(183-1)가 마련될 수 있다. 이 때 제2배선층(183)과 실링부 자리(183-1)는 동일한 재료를 사용할 수 있으며, 제작 공정의 편의를 도모할 수 있다. 실링부 자리(183-1)와 제2배선층(183)이 상호 이격됨으로 인하여 제2신호패드(141)와 제2배선층(183) 사이의 전기적 신호 전달의 간섭을 최소화할 수 있게 된다.Referring to FIG. 10 again, in the second embodiment 101, a first wiring layer 182 and a second wiring layer 183 are formed to electrically connect the first semiconductor chip 110 and the second semiconductor chip 140 . The second wiring layer 183 is connected to the bumps 142 of the second semiconductor chip 140 and extends to the inside of the second semiconductor chip 140. The end portion of the second wiring layer 183 extending inward is connected to the first wiring layer 182. Therefore, the second wiring layer 183 can be connected to the first semiconductor chip 110 or the conductive posts 130 without contacting the sealing portions 143. A sealing portion 183-1 may be provided for separating the second wiring layer 183 from the second wiring layer 183 for adhesion of the sealing portion 143. [ At this time, the same material can be used for the second wiring layer 183 and the sealing portion 183-1, and the convenience of the manufacturing process can be achieved. The sealing portions 183-1 and the second wiring layer 183 are spaced from each other to minimize the interference of electrical signal transmission between the second signal pad 141 and the second wiring layer 183.

제1배선층(182)은 주절연층(181)과 제1보조절연층(184)에 의해 절연될 수 있다. 마찬가지로 제2배선층(183)은 제1보조절연층(184)과 제2보조절연층(185)에 의해 절연될 수 있다. 주절연층(181), 제1보조절연층(184), 및 제2보조절연층(185)의 구분은 편의상 위치에 따라 나눈 것에 불과하며, 절연층은 이러한 구분에 구속되지 않는다. 즉, 각각의 절연층은 일체로 형성되는 것이 가능하며, 어느 일 절연층이 생략될 수 있다.The first wiring layer 182 may be insulated by the main breakable layer 181 and the first auxiliary insulating layer 184. Similarly, the second wiring layer 183 can be insulated by the first auxiliary insulating layer 184 and the second auxiliary insulating layer 185. The division of the main fracture layer 181, the first auxiliary insulating layer 184, and the second auxiliary insulating layer 185 is merely divided according to the position, and the insulating layer is not constrained to this division. That is, each insulating layer can be integrally formed, and one insulating layer can be omitted.

제3배선부(190)는 제3절연층(192)과 제3배선층(191)을 포함할 수 있다. 도 10에는 도전성 포스트(130)와 제3배선층(191) 사이에 제3절연층(192)이 개재되지 않는 것을 도시하였지만, 이와 달리 도전성 포스트(130)와 제3배선층(191) 사이에 제3보조절연층(미도시)이 개재되고 제3배선층(191) 상에 제3주절연층(192)이 형성될 수 있다. 또한 제3주절연층(192)과 제3보조절연층(미도시)은 일체로 형성되는 것이 가능하다. 이 때에는 제3배선부(190)의 상하를 기준으로 제3주절연층(192)과 제3보조절연층(미도시)을 구분할 수 있다. 이 때, 제3배선층(191)이 외부로부터 간섭받는 것을 최소화하기 위해서 제3배선층(191)과 외부 연결단자(170)가 연결되는 면에는 제3절연층(192)이 마련되는 것이 바람직하다.The third wiring part 190 may include a third insulating layer 192 and a third wiring layer 191. 10 shows that the third insulating layer 192 is not interposed between the conductive posts 130 and the third wiring layer 191. Alternatively, a third insulating layer 192 may be interposed between the conductive posts 130 and the third wiring layer 191, A third insulating layer 192 may be formed on the third wiring layer 191 with an auxiliary insulating layer (not shown) interposed therebetween. The third auxiliary smoothing layer 192 and the third auxiliary insulating layer (not shown) may be integrally formed. At this time, the third auxiliary smoothing layer 192 and the third auxiliary insulating layer (not shown) can be distinguished from the top and the bottom of the third wiring portion 190 as a reference. It is preferable that a third insulating layer 192 is provided on a surface to which the third wiring layer 191 and the external connection terminal 170 are connected in order to minimize the interference of the third wiring layer 191 from the outside.

도 11의 (a)는 본 발명의 제3실시예에 따른 반도체 패키지의 단면도이고, (b)는 제4실시예에 따른 반도체 패키지의 단면도이다.11A is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention, and FIG. 11B is a sectional view of the semiconductor package according to the fourth embodiment.

도 10에는 범프(142)가 제2배선층(183)에 접촉하는 것을 도시하였지만, 이와 달리 제2배선층(183)이 생략되고, 범프(142)가 제1배선층(182)에 접촉하는 것을 포함한다. 이 때 실링부 자리(183-1)와 제1배선층(182) 또는 범프(142)가 이격되기 위해서는 제1배선층(182-1)이 범프(142)를 향해 돌출되는 경우(도 11의 (a) 참고) 또는 범프(142-2)가 실링부(143)보다 길어서 제1배선창(182)에 접촉하는 경우(도 11의 (b) 참고)를 포함한다.
10 illustrates that the bumps 142 are in contact with the second wiring layer 183 but the second wiring layer 183 is omitted and the bumps 142 are in contact with the first wiring layer 182 . In order to separate the sealing portion 183-1 from the first wiring layer 182 or the bump 142 at this time, when the first wiring layer 182-1 protrudes toward the bump 142 ) Or bump 142-2 is longer than the sealing portion 143 and contacts the first wiring window 182 (see FIG. 11 (b)).

도 12는 본 발명의 제5실시예에 따른 반도체 패키지(200)의 단면도이다. 제5실시예에 따른 반도체 패키지(200)는 반도체 칩(210), 배선부(220), 봉지재(230), 및 외부 연결단자(240)를 포함한다.12 is a cross-sectional view of a semiconductor package 200 according to a fifth embodiment of the present invention. The semiconductor package 200 according to the fifth embodiment includes a semiconductor chip 210, a wiring part 220, a sealing material 230, and an external connection terminal 240.

반도체 칩(210)은 메모리 칩이거나 로직 칩일 수 있다. 일 예인 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 일 예인 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다.The semiconductor chip 210 may be a memory chip or a logic chip. One example of a memory chip may include DRAM, SRAM, flash, PRAM, ReRAM, FeRAM, or MRAM. One example of a logic chip may be a controller that controls memory chips.

반도체 칩(210)은 회로가 형성되는 활성영역을 포함하는 활성면(활성면의 반대면을 비활성면이라 한다)을 구비하고 활성면에는 외부와 신호를 교환하기 위한 신호패드(211)가 형성될 수 있다. 신호패드(211)는 반도체 칩(210)과 일체로 형성되는 것을 포함한다. 신호패드(211)는 배선부(220)와 전기적으로 연결된다. 배선부(220)는 도전성 포스트(도 18 참조)와 연결될 수도 있고 외부 연결단자(240)와 연결될 수도 있다.The semiconductor chip 210 has an active surface (active surface opposite to the active surface) including an active region in which a circuit is formed, and a signal pad 211 for exchanging signals with the outside is formed on the active surface . The signal pad 211 includes one formed integrally with the semiconductor chip 210. The signal pad 211 is electrically connected to the wiring part 220. The wiring part 220 may be connected to the conductive posts (see FIG. 18) or may be connected to the external connection terminals 240.

배선부(220)는 예를 들어 금속배선의 재배치 공정으로 형성할 수 있을 것이다. 배선부(220)는 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 배선부(220)는 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 반도체 칩(210)에 접착되는 경우를 포함한다.The wiring part 220 may be formed, for example, by a metal wiring rearrangement step. The wiring portion 220 may include a conductive material, for example, a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The wiring part 220 may be formed of a previously manufactured substrate and may be bonded to the semiconductor chip 210 by pressing, bonding, reflowing or the like.

배선부(220)는 절연층과 배선층을 포함할 수 있으며, 절연층은 주절연층(221)과 보조절연층(224, 225)을 포함할 수 있다. 또한, 배선층은 제1배선층(222)과 제2배선층(223)을, 보조절연층(224, 225)은 제1보조절연층(224)과 제2보조절연층(225)을 포함할 수 있다.The wiring portion 220 may include an insulating layer and a wiring layer, and the insulating layer may include a passivation layer 221 and an auxiliary insulating layer 224 and 225. The wiring layer may include a first wiring layer 222 and a second wiring layer 223 and the auxiliary insulating layers 224 and 225 may include a first auxiliary insulating layer 224 and a second auxiliary insulating layer 225 .

제5실시예(200)에서는 반도체 칩(210)과 외부 연결단자(240)를 전기적으로 연결하기 위해 제1배선층(222)과 제2배선층(223)이 마련된다. 제1배선층(222)은 반도체 칩(210)의 범프(212)와 연결되면서 반도체 칩(210)의 안쪽으로 이어진다. 또한 제1배선층(222)의 안쪽으로 이어진 단부는 제2배선층(223)과 연결된다. 따라서, 제1배선층(222)은 실링부(213)와 접촉하지 않으면서도 외부 연결단자(240)와 연결될 수 있게 된다. 실링부(213)의 접착을 위해서 제1배선층(222)과 이격되는 실링부 자리(222-1)가 마련될 수 있다. 이 때 제1배선층(222)과 실링부 자리(222-1)는 동일한 재료를 사용할 수 있으며, 제작 공정의 편의를 도모할 수 있다. 실링부 자리(222-1)와 제1배선층(222)이 상호 이격됨으로 인하여 신호패드(211)와 제1배선층(222) 사이에 전기적 신호 전달의 간섭을 최소화할 수 있게 된다. 또한, 제1배선층(222)과 제2배선층(223)으로 배선층을 분리함으로 인하여 배선층에 실링부(213)가 접촉하지 않으면서도 팬-아웃 구조를 가능하게 할 수 있다.In the fifth embodiment 200, a first wiring layer 222 and a second wiring layer 223 are provided to electrically connect the semiconductor chip 210 and the external connection terminal 240. The first wiring layer 222 is connected to the bumps 212 of the semiconductor chip 210 and extends to the inside of the semiconductor chip 210. An end of the first wiring layer 222 extending inward is connected to the second wiring layer 223. Therefore, the first wiring layer 222 can be connected to the external connection terminal 240 without being in contact with the sealing portion 213. A sealing portion 222-1 may be provided to separate the first wiring layer 222 from the first wiring layer 222 for adhesion of the sealing portion 213. [ At this time, the same material can be used for the first wiring layer 222 and the sealing portion 222-1, and the convenience of the manufacturing process can be achieved. The sealing part 222-1 and the first wiring layer 222 are spaced apart from each other to minimize the interference of the electrical signal transmission between the signal pad 211 and the first wiring layer 222. [ In addition, by separating the wiring layer from the first wiring layer 222 and the second wiring layer 223, it is possible to make the fan-out structure without contacting the sealing portion 213 with the wiring layer.

제1배선층(222)은 주절연층(221)과 제2주절연층(221)에 의해 절연될 수 있다. 마찬가지로 제2배선층(223)은 제2주절연층(221)과 제2보조절연층(225)에 의해 절연될 수 있다. 주절연층(221), 제1보조절연층(224), 및 제2보조절연층(225)의 구분은 편의상 위치에 따라 나눈 것에 불과하며, 절연층은 이러한 구분에 구속되지 않는다. 즉, 각각의 절연층은 일체로 형성되는 것이 가능하며, 어느 일 절연층이 생략될 수 있다. 하지만, 배선층이 외부에 노출되는 경우 반도체 칩(210)과 외부 연결단자(240) 사이의 전기적 신호에 간섭이 발생할 수 있으므로 전기적 간섭을 최소화하기 위해서 제2보조절연층(225)이 마련되는 것이 바람직하다.The first wiring layer 222 may be insulated by the second interlaminar bond layer 221 and the second interlaminar bond layer 221. Similarly, the second wiring layer 223 can be insulated by the second auxiliary smoothing layer 221 and the second auxiliary insulating layer 225. The division of the main fracture layer 221, the first auxiliary insulating layer 224, and the second auxiliary insulating layer 225 is merely divided according to the position, and the insulating layer is not constrained to this division. That is, each insulating layer can be integrally formed, and one insulating layer can be omitted. However, when the wiring layer is exposed to the outside, interference may occur in the electrical signal between the semiconductor chip 210 and the external connection terminal 240. Therefore, it is preferable that the second auxiliary insulation layer 225 is provided in order to minimize the electrical interference Do.

도 12는 제1배선층(222)과 실링부 자리(222-1)를 분리하기 위하여 제2배선층(223)을 형셩하였지만, 이와 달리 제1배선층(222)만으로 반도체 칩(210)과 외부 연결단자(240)를 전기적으로 연결하는 것도 가능하다. 즉, 도 1에 도시된 제1실시예(100)와 같이 제1배선층(222) 상에 실링부 자리를 마련하는 것이 가능하며, 이 경우 제1배선층(222)은 일단이 범프(212)와 연결되면서 반도체 칩(210)의 외곽으로 연장되어 타단이 외부 연결단자(240)와 연결되게 된다.12 shows a state in which the second wiring layer 223 is formed to separate the first wiring layer 222 and the sealing part 222-1 from the first wiring layer 222. However, (240). That is, it is possible to provide a sealing portion on the first wiring layer 222 as in the first embodiment 100 shown in FIG. 1. In this case, the first wiring layer 222 has one end connected to the bump 212 The semiconductor chip 210 is connected to the external connection terminal 240 while the other end of the semiconductor chip 210 is connected to the external connection terminal 240.

외부 연결단자(240)는 배선부(220)의 일단에 연결되어 외부 기판(미도시) 또는 다른 반도체 패키지(200) 등과 반도체 칩(210)을 전기적으로 연결하기 위한 것이다. 도 11에는 외부 연결단자(240)의 일 예로 솔더볼을 도시하였지만, 솔더범프 등을 포함한다. 또한, 외부 연결단자(240)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.The external connection terminal 240 is connected to one end of the wiring part 220 to electrically connect an external substrate (not shown) or another semiconductor package 200 to the semiconductor chip 210. 11, a solder ball is shown as an example of the external connection terminal 240, but includes a solder bump or the like. Also, the surface of the external connection terminal 240 can be prevented from being oxidized by performing surface treatment such as organic coating or metal plating. For example, the organic material may be an OSP (Organic Solder Preservation) coating, and the metal plating may be treated with gold (Au), nickel (Ni), lead (Pb), silver (Ag) plating or the like.

봉지재(230)는 배선부(220) 상에 위치하여 배선부(220)와 반도체 칩(210)을 밀봉할 수 있다. 또한, 봉지재(230)는 반도체 칩(210)의 활성면이 외부로 노출되지 않도록 밀봉할 수 있다. 봉지재(230)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 반도체 칩(210), 배선부(220), 및 봉지재(230)는 일체화되어 하나의 구조체를 이루고 있으며, 제조 프로세스 중에 상면을 연마하면 전체적인 두께가 최소화될 수 있다. 즉, 도 11은 반도체 칩(210)의 상면이 봉지재(230)에 의해 커버되는 것을 나타내었지만, 반도체 칩(210)의 상면이 노출되도록 할 수 있으며, 나아가 반도체 칩(210)의 상면을 봉지재(230)와 함께 연마하여 반도체 패키지(200)의 두께를 최소화할 수 있다.The sealing material 230 may be positioned on the wiring part 220 to seal the wiring part 220 and the semiconductor chip 210. In addition, the sealing material 230 can be sealed so that the active surface of the semiconductor chip 210 is not exposed to the outside. The encapsulant 230 may comprise an insulator and may include, for example, an epoxy mold compound (EMC). The semiconductor chip 210, the wiring part 220, and the sealing material 230 are integrated to form a single structure. When the upper surface is polished during the manufacturing process, the overall thickness can be minimized. 11 shows that the upper surface of the semiconductor chip 210 is covered by the sealing material 230. The upper surface of the semiconductor chip 210 may be exposed, The thickness of the semiconductor package 200 can be minimized by polishing together with the material 230.

공정상의 문제로 반도체 칩(210)과 배선부(220)의 사이에는 간격(Stand-off height)(230-1)이 형성된다. 반도체 칩(210)의 안정적인 지지를 위해서는 상기 간격(230-1)에 봉지재(230)가 충진되는 것이 요구되었다. 그러나 반도체 패키지(200)의 소형화를 위해서는 상기 간격(230-1)이 좁을수록 유리하지만 좁은 간격에 충진되는 봉지재(230)의 선택에 제약이 따르게 된다. 발열이 심한 반도체 패키지(200)의 특성상 재료간 열팽창계수가 작아야 하는데, 좁은 간격에 충진되는 봉지재(230)의 열팽창계수를 낮추는 데 한계가 존재하기 때문이다. 또한, 반도체 칩(210)의 활성면에 MEMS 기술을 이용하는 장치가 탑재되는 경우 봉지재(230)와의 간섭에 의해 손상이 유발될 위험이 따랐다. 따라서, 본 발명의 제5실시예(200)는 상기 범프(212)의 주위를 둘러싸는 실링부(213)를 구비하여 상기 간격(230-1)에 봉지재(230)가 충진될 필요가 없도록 하면서도 반도체 칩(210)을 안정적으로 지지할 수 있게 된다.A stand-off height 230-1 is formed between the semiconductor chip 210 and the wiring part 220 due to a process problem. In order to stably support the semiconductor chip 210, it is required that the sealing material 230 be filled in the gap 230-1. However, in order to miniaturize the semiconductor package 200, it is advantageous that the gap 230-1 is narrower, but there are restrictions on the selection of the sealing material 230 to be filled in a narrow space. The thermal expansion coefficient between the materials must be small due to the characteristics of the semiconductor package 200 having a high heat generation and there is a limit in lowering the thermal expansion coefficient of the sealing material 230 filled in the narrow space. In addition, when an apparatus using MEMS technology is mounted on the active surface of the semiconductor chip 210, there is a risk that damage may be caused by interference with the encapsulant 230. The fifth embodiment 200 of the present invention includes a sealing portion 213 surrounding the periphery of the bump 212 to prevent the sealing material 230 from being filled in the gap 230-1 The semiconductor chip 210 can be stably supported.

실링부(213)는 범프(212)를 내부에 포함하면서 범프(212)를 밀봉할 수 있도록 연속적인 형태로 이루어질 수 있다. 일 예로 링 형태를 포함할 수 있다. 또한 실링부(213)는 반도체 칩(210)을 안정적으로 지지하면서 범프(212) 근방으로 봉지재(230)가 침투하는 것을 방지하기 위해 반도체 칩(210)과 배선부(220) 사이에 연결될 수 있다. 도 11에는 실링부(213)가 반도체 칩(210)의 활성면에 연결되는 것을 도시하였지만 이와 달리 반도체 칩(210)의 측면에 연결되거나 반도체 칩(210)의 비활성면을 감싸면서 배선부(220)와 연결되는 것을 포함한다.The sealing portion 213 may be of a continuous shape so as to seal the bump 212 while including the bump 212 therein. For example, a ring shape. The sealing portion 213 may be connected between the semiconductor chip 210 and the wiring portion 220 to stably support the semiconductor chip 210 while preventing the sealing material 230 from penetrating the bump 212 have. 11, the sealing portion 213 is connected to the active surface of the semiconductor chip 210. Alternatively, the sealing portion 213 may be connected to the side surface of the semiconductor chip 210 or may surround the inactive surface of the semiconductor chip 210, ).

실링부(213)는 금속성을 갖는 재질일 수 있다. 금속성을 갖는 제1배선층(222)과 접착을 용이하게 하기 위함이다. 실링부(213)가 범프(212)와 같은 재료일 경우에는 범프(212)가 제1배선층(222)과 접착되는 방법과 같은 방법으로 실링부(213)를 제1배선층(222)과 접착할 수 있는 등 제작의 편의성을 도모할 수 있다. 실링부(213)가 금속성을 갖는 재질인 경우, 반도체 칩(210)의 신호전달의 간섭을 최소화하기 위해서는 범프(212)와 이격되어 위치하는 것이 바람직하다.
The sealing portion 213 may be made of a metallic material. So as to facilitate adhesion with the first wiring layer 222 having metallic properties. When the sealing portion 213 is made of the same material as the bump 212, the sealing portion 213 is bonded to the first wiring layer 222 by the same method as that in which the bump 212 is bonded to the first wiring layer 222 So that the convenience of production can be achieved. When the sealing portion 213 is made of a metallic material, it is preferable that the sealing portion 213 is located apart from the bump 212 in order to minimize interference of the signal transmission of the semiconductor chip 210.

도 13 내지 도 18은 제5실시예에 따른 반도체 패키지(200)의 제작 공정을 나타내는 단면도이다.Figs. 13 to 18 are cross-sectional views showing a manufacturing process of the semiconductor package 200 according to the fifth embodiment.

도 13과 14는 베이스(300) 상에 배선부(220)를 형성하는 단계이다. 베이스(300)와 배선부(220)는 접착층(310)에 의해 접착되어 이후 베이스(300)의 분리를 용이하게 할 수 있다. 배선부(220)는 베이스(300) 윗면으로부터 제2보조절연층(225), 제2배선층(223), 제1보조절연층(224)의 순서로 형성될 수 있다. 즉, 제2배선층(223)은 제1보조절연층(224)과 제2보조절연층(225) 사이에 위치하여 외부로부터 절연되어 반도체 칩(210)과 외부 연결단자(240) 사이에 전달되는 신호의 간섭을 최소화할 수 있다.FIGS. 13 and 14 show steps of forming the wiring part 220 on the base 300. The base 300 and the wiring part 220 are bonded together by the adhesive layer 310, so that the base 300 can be easily separated. The wiring part 220 may be formed in this order from the upper surface of the base 300 in the order of the second auxiliary insulating layer 225, the second wiring layer 223, and the first auxiliary insulating layer 224. That is, the second wiring layer 223 is located between the first auxiliary insulating layer 224 and the second auxiliary insulating layer 225 and is isolated from the outside and transferred between the semiconductor chip 210 and the external connection terminal 240 The interference of the signal can be minimized.

구체적으로, 도 13을 참조하면, 베이스(300) 상에 제2보조절연층(225)을 형성한 후 그 위에 제2배선층(223)을 형성한다. 제2배선층(223)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 제2배선층(223) 상에 제1보조절연층(224)을 형성하고 제2배선층(223)이 제1배선층(222)과 연결되는 부분을 노출한다. 상기 노출부는 레이저 가공 또는 화학 가공 등에 의해 식각할 수 있다.13, a second auxiliary insulating layer 225 is formed on the base 300, and a second wiring layer 223 is formed on the second auxiliary insulating layer 225. Referring to FIG. The second wiring layer 223 may be formed using various methods such as vapor deposition, plating, and the like. A first auxiliary insulating layer 224 is formed on the second wiring layer 223 and a portion of the second wiring layer 223 connected to the first wiring layer 222 is exposed. The exposed portion may be etched by laser processing, chemical processing, or the like.

도 14를 참조하면, 제1보조절연층(224) 상에 제1배선층(222)을 형성한다. 이 때 제1배선층(222)의 일단이 제2보조절연층(225)의 노출부를 통해 제2배선층(223)과 연결되도록 한다. 제1배선층(222)의 외곽에 이격되어 실링부 자리(222-1)를 형성한다. 실링부 자리(222-1)는 제1배선층(222)과 동일한 재료를 사용하여 형성하여 제조 공정을 단순화 할 수 있다. 제1배선층(222) 상에 주절연층(221)을 형성하고 범프(212)가 연결되는 범프(212) 자리부와 함께 실링부 자리(222-1)를 노출한다. 상기 노출부는 레이저 가공 또는 화학 가공 등에 의해 식각할 수 있다.Referring to FIG. 14, a first wiring layer 222 is formed on a first auxiliary insulating layer 224. At this time, one end of the first wiring layer 222 is connected to the second wiring layer 223 through the exposed portion of the second auxiliary insulating layer 225. And a sealing portion 222-1 is formed on the outer periphery of the first wiring layer 222 to form a sealing portion 222-1. The sealing portion 222-1 may be formed using the same material as the first wiring layer 222 to simplify the manufacturing process. A refractory metal layer 221 is formed on the first wiring layer 222 and the bump 212 is exposed to expose the sealing portion 222-1 together with the bump 212 to which the bump 212 is connected. The exposed portion may be etched by laser processing, chemical processing, or the like.

도 15는 반도체 칩(210)이 제1배선층(222) 상에 탑재되는 단계를 도시한다. 이 때 제1반도체 칩(210)은 활성면의 신호패드(211) 상에 범프(212)가 부착되고, 활성면 상에 실링부(213)가 부착된 상태일 수 있다. 범프(212)와 제1배선층(222), 실링부(213)와 실링부 자리(222-1) 사이의 연결은 도전성 접착물질(212-1, 213-1)을 이용할 수 있다. 범프(212)와 제1배선층(222) 사이에는 전기적 연결이 필수적이므로 도전성 물질(212-1)을 이용하여 접착하여야 한다. 실링부(213)가 금속성 재질을 갖는 경우, 금속성을 갖는 실링부 자리(222-1)와 접착을 용이하게 하기 위하여 실링부(213)와 실링부 자리(222-1) 사이에도 도전성 물질(213-1)을 이용하여 접착할 수 있다.Fig. 15 shows a step in which the semiconductor chip 210 is mounted on the first wiring layer 222. Fig. At this time, the first semiconductor chip 210 may be in a state where the bump 212 is attached on the signal pad 211 of the active surface, and the sealing portion 213 is attached on the active surface. Conductive adhesive materials 212-1 and 213-1 may be used for connection between the bump 212 and the first wiring layer 222 and between the sealing part 213 and the sealing part 222-1. Since electrical connection is indispensable between the bumps 212 and the first wiring layer 222, the conductive material 212-1 must be used for bonding. In the case where the sealing portion 213 has a metallic material, a conductive material 213 (also referred to as " conductive material ") is provided between the sealing portion 213 and the sealing portion 222-1 in order to facilitate adhesion with the metallic sealing portion 222-1 -1).

도 14에는 실링부(213)가 반도체 칩(210)의 활성면에 위치하는 것을 도시하였지만, 이와 달리 반도체 칩(210)의 측면에 위치하여 실링부 자리(222-1)와 결합하거나 반도체 칩(210)의 상부에서 반도체 칩(210)을 내부에 포함하도록 감싸면서 실링부 자리(222-1)와 결합하는 것을 포함한다. 또한, 실링부 자리(222-1)가 아닌 주절연층(221)과 결합하는 것을 포함한다.14 shows that the sealing portion 213 is located on the active surface of the semiconductor chip 210. Alternatively, the sealing portion 213 may be located on the side surface of the semiconductor chip 210 and may be coupled with the sealing portion 222-1, 210 to cover the semiconductor chip 210 and to join the sealing part 222-1 with the sealing part 222-1. It also includes engaging with the casting layer 221 rather than the sealing part 222-1.

도 16은 봉지재(230)를 이용하여 배선부(220)와 반도체 칩(210)을 몰딩하여 일체화하는 단계를 도시한다. 봉지재(230)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(Epoxy mold compound, EMC)를 포함할 수 있다. 이 때, 실링부(213)에 의해 반도체 칩(210)과 배선부(220)의 사이의 간격(230-1)에는 봉지재(230)가 충진되지 않는다. 따라서 작은 간격에 충진되는 봉지재(230)를 선택할 필요가 없어서 봉지재(230)의 선택의 폭이 넓어지게 되며, 반도체 칩(210)의 활성부와 범프(212) 등이 봉지재(230)에 의해 손상 또는 간섭받는 것을 방지할 수 있게 된다.16 shows a step of molding the wiring part 220 and the semiconductor chip 210 using the sealing material 230 to integrate them. The encapsulant 230 may include an insulating material and may include, for example, an epoxy molding compound (EMC). The sealing material 230 is not filled in the space 230-1 between the semiconductor chip 210 and the wiring part 220 by the sealing part 213. [ It is not necessary to select the sealing material 230 to be filled in the small gap so that the selection range of the sealing material 230 is widened and the active part of the semiconductor chip 210 and the bump 212 are sealed with the sealing material 230, It is possible to prevent damage or interference by the light emitting diode.

도면에는 도시되지 않았지만, 봉지재(230)를 연마하는 과정을 포함할 수 있다. 봉지재(230)의 제거 공정은 연마, 에치백, 또는 기계적 화학적 연마(Chemical mechanical polishing, CMP)를 이용하여 수행될 수 있다. 이 때, 반도체 칩(210)의 상면이 노출될 수 있으며, 반도체 칩(210)의 상면을 함께 연마하여 반도체 패키지(200)의 두께를 얇게 할 수 있다.Although not shown in the drawing, the sealing material 230 may be polished. The removal process of the sealing material 230 may be performed using polishing, etch-back, or chemical mechanical polishing (CMP). At this time, the upper surface of the semiconductor chip 210 may be exposed, and the upper surface of the semiconductor chip 210 may be polished together to reduce the thickness of the semiconductor package 200.

도 17은 베이스(300)를 제거하고 제2배선층(223)의 일부를 노출하는 단계를 도시한다. 베이스(300)는 접착층(310)에 의해 접착되어 있기 때문에 손쉽게 제거가 가능하다.Fig. 17 shows a step of removing the base 300 and exposing a part of the second wiring layer 223. Since the base 300 is bonded by the adhesive layer 310, it can be easily removed.

도 18은 외부 연결단자(240)를 형성하는 단계를 도시한다. 외부 연결단자(240)는 제2배선층(223)과 연결될 수 있다. 이 때 제2배선층(223)이 생략되는 경우에는 제1배선층(222)과 직접 연결되는 것이 가능하다. 도 18에는 외부 연결단자(240)의 일 예로 솔더볼을 나타내었지만 솔더범프 등을 포함한다.
18 shows the step of forming the external connection terminal 240. Fig. The external connection terminal 240 may be connected to the second wiring layer 223. In this case, if the second wiring layer 223 is omitted, the first wiring layer 222 can be directly connected. 18 shows a solder ball as an example of the external connection terminal 240, but includes a solder bump or the like.

도 19는 본 발명의 제6실시예에 따른 반도체 패키지(401) 적층구조를 나타내는 단면도이다.19 is a cross-sectional view showing a laminated structure of the semiconductor package 401 according to the sixth embodiment of the present invention.

제6실시예에 따른 반도체 패키지(401)는 POP(Package on Package)를 가능하게 하기 위해 반도체 패키지(401)를 수직으로 관통하는 도전성 포스트(250)를 포함한다. 도전성 포스트(250)는 배선부(220)와 전기적으로 연결될 수 있다. 도 19에는 제2배선층(223)과 도전성 포스트(250)이 연결되는 것을 도시하였지만 제1배선층(222)에 연결되는 경우를 포함한다. 도전성 포스트(250)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 도전성 포스트(250)는 TSV(through silicon via)와 같은 관통 전극일 수 있다.The semiconductor package 401 according to the sixth embodiment includes a conductive post 250 vertically penetrating the semiconductor package 401 to enable POP (Package on Package). The conductive posts 250 may be electrically connected to the wiring portions 220. Although the second wiring layer 223 and the conductive posts 250 are shown in FIG. 19, the first wiring layer 222 and the conductive posts 250 are connected to each other. The conductive posts 250 may comprise a conductive material, for example, a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. Also, the conductive posts 250 may be through electrodes such as through silicon via (TSV).

도전성 포스트(250)는 봉지재(230)에 비아홀(251)을 형성하고 그 내부에 도전성 물질을 충진하는 방법으로 형성될 수 있으며, 또는 제2배선층(223)에 도전성 포스트(250)를 형성한 후 봉지재(230)를 이용하여 몰딩하고, 다른 반도체 패키지(400)의 외부 연결단자(440)가 접속할 수 있도록 도전성 포스트(250)의 일단(252)을 노출하는 공정에 의해 형성할 수도 있다. 이 때, 도전성 포스트(250)의 일단(252)에는 다른 반도체 패키지(400)의 외부 연결단자(440)가 접속하기 용이하도록 패드(253)가 부착될 수 있다.The conductive posts 250 may be formed by forming a via hole 251 in the sealing material 230 and filling a conductive material in the via hole 251 or forming a conductive post 250 in the second wiring layer 223 And then exposing one end 252 of the conductive post 250 so that the external connection terminal 440 of another semiconductor package 400 can be connected thereto. At this time, the pad 253 may be attached to one end 252 of the conductive post 250 to facilitate connection of the external connection terminal 440 of another semiconductor package 400.

상부 반도체 패키지(400)와 하부 반도체 패키지(401) 사이의 전기적 신호 전달 경로를 상세히 설명하도록 한다. 상부 반도체 패키지(400)의 반도체 칩(410)에서 전달되는 신호는 배선층(422,423)을 거쳐 외부 연결단자(440)에 연결된다. 외부 연결단자(440)는 하부 반도체 패키지(401)의 도전성 포스트(250)의 일단(252) 또는 일단(252)에 연결되는 패드(253)에 적층되어 전기적으로 연결된다. 도전성 포스트(250)를 따라 전달되는 신호는 배선층(222, 223)을 따라 반도체 칩(210)에 전달되거나 외부 연결단자(240)를 통해 다른 반도체 패키지(미도시) 또는 기판(미도시)에 연결될 수 있다. 이와 반대로 하부 반도체 패키지(401)에서 상부 반도체 패키지(400)로 신호가 전달되는 과정은 위 순서의 역순이다.The electrical signal transmission path between the upper semiconductor package 400 and the lower semiconductor package 401 will be described in detail. A signal transmitted from the semiconductor chip 410 of the upper semiconductor package 400 is connected to the external connection terminal 440 through the wiring layers 422 and 423. The external connection terminal 440 is stacked and electrically connected to a pad 253 connected to one end 252 or one end 252 of the conductive post 250 of the lower semiconductor package 401. A signal transmitted along the conductive posts 250 is transferred to the semiconductor chip 210 along the wiring layers 222 and 223 or connected to another semiconductor package (not shown) or a substrate (not shown) via the external connection terminal 240 . Conversely, the process of transmitting a signal from the lower semiconductor package 401 to the upper semiconductor package 400 is the reverse of the above procedure.

도 19에는 하측에 위치하는 반도체 패키지(401)에만 도전성 포스트(250)가 형성되는 것을 도시하였지만, 상측에 위치하는 반도체 패키지(400)에도 도전성 포스트가 형성되는 겨우 3단 이상의 POP가 가능하다.Although FIG. 19 shows that the conductive posts 250 are formed only in the semiconductor package 401 located on the lower side, POPs of three or more stages can be formed in the semiconductor package 400 located on the upper side only when the conductive posts are formed.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, You will understand. Accordingly, the true scope of the invention should be determined only by the appended claims.

100, 101: 반도체 패키지, 110: 제1반도체 칩,
111: 제1신호패드, 120: 제1배선부,
121: 제1주절연층, 122: 제1배선층,
123: 제1보조절연층, 130: 도전성 포스트,
131: 제1단부, 132: 제2단부,
140: 제2반도체 칩, 141: 제2신호패드,
142: 범프, 143: 실링부,
150: 봉지재, 160: 제2배선부,
161: 제2배선층, 162: 제2절연층,
170: 외부 연결단자, 180: 배선부,
181: 주절연층, 182: 제1배선층,
183: 제2배선층, 184: 제1보조절연층,
185: 제2보조절연층, 190: 제3배선부,
191: 제3배선층, 192: 제3절연층,
200: 반도체 패키지, 210: 반도체 칩,
211: 신호패드, 212: 범프,
213: 실링부, 220: 배선부,
221: 주절연층, 222: 제1배선층,
223: 제2배선층, 224: 제1보조절연층,
225: 제2보조절연층, 230: 봉지재,
240: 외부 연결단자, 250: 도전성 포스트,
251: 비아홀, 252: 패드,
300: 베이스, 310: 접착층,
400: 반도체 패키지, 410: 반도체 칩,
422, 제1배선층, 423: 제2배선층,
440: 외부 연결단자100, 101: semiconductor package, 110: first semiconductor chip,
111: first signal pad, 120: first wiring portion,
121: a first main conductive layer, 122: a first wiring layer,
123: first auxiliary insulating layer, 130: conductive post,
131: first end, 132: second end,
140: second semiconductor chip, 141: second signal pad,
142: bump, 143: sealing part,
150: sealing material, 160: second wiring portion,
161: second wiring layer, 162: second insulating layer,
170: external connection terminal, 180: wiring portion,
181: casting layer, 182: first wiring layer,
183: second wiring layer, 184: first auxiliary insulating layer,
185: second auxiliary insulating layer, 190: third wiring portion,
191: third wiring layer, 192: third insulating layer,
200: semiconductor package, 210: semiconductor chip,
211: signal pad, 212: bump,
213: sealing part, 220: wiring part,
221: casting layer, 222: first wiring layer,
223: second wiring layer, 224: first auxiliary insulating layer,
225: second auxiliary insulating layer, 230: sealing material,
240: external connection terminal, 250: conductive post,
251: via hole, 252: pad,
300: base, 310: adhesive layer,
400: semiconductor package, 410: semiconductor chip,
422, a first wiring layer, 423: a second wiring layer,
440: External connection terminal

Claims (26)

제1반도체 칩과 제2반도체 칩이 수직 방향으로 적층되는 반도체 패키지에 있어서,
제1반도체 칩;
상기 제1반도체 칩보다 너비가 작고, 상기 제1반도체 칩과 범프를 매개로 전기적으로 연결되는 제2반도체 칩;
상기 제1반도체 칩과 전기적으로 연결되고 상기 제1반도체 칩의 전기적 신호를 수직 방향으로 전달하는 도전성 포스트;
상기 제1반도체 칩 상에 상기 제2반도체 칩과 상기 도전성 포스트를 몰딩하는 봉지재;
상기 도전성 포스트와 전기적으로 연결되는 외부 연결단자; 및
상기 범프를 상기 봉지재로부터 밀봉하는 실링부;를 포함하고,
상기 범프는 상기 제1반도체 칩과 상기 제2반도체 칩 사이에 마련되고,
상기 실링부는 상기 제1반도체 칩과 상기 제2반도체 칩 사이에 상기 봉지재에 의해 충진되지 않는 실링공간을 형성하고, 상기 범프는 상기 실링공간에 위치하는,
반도체 패키지.A semiconductor package in which a first semiconductor chip and a second semiconductor chip are stacked in a vertical direction,
A first semiconductor chip;
A second semiconductor chip having a width smaller than that of the first semiconductor chip and electrically connected to the first semiconductor chip via a bump;
A conductive post electrically connected to the first semiconductor chip and transmitting an electrical signal of the first semiconductor chip in a vertical direction;
An encapsulant for molding the second semiconductor chip and the conductive posts on the first semiconductor chip;
An external connection terminal electrically connected to the conductive posts; And
And a sealing portion sealing the bump from the sealing material,
Wherein the bump is provided between the first semiconductor chip and the second semiconductor chip,
Wherein the sealing portion forms a sealing space between the first semiconductor chip and the second semiconductor chip that is not filled by the sealing material, and the bump is located in the sealing space,
Semiconductor package. 제1항에 있어서,
상기 제1반도체 칩은 제1신호패드를, 상기 제2반도체 칩은 제2신호패드를 포함하고,
상기 제1신호패드 또는 상기 제2신호패드 중 어느 하나 이상에 전기적으로 연결되는 제1배선부를 더 포함하는,
반도체 패키지.The method according to claim 1,
Wherein the first semiconductor chip comprises a first signal pad and the second semiconductor chip comprises a second signal pad,
Further comprising a first wiring part electrically connected to at least one of the first signal pad and the second signal pad,
Semiconductor package. 제2항에 있어서,
상기 제1배선부는 상기 도전성 포스트와 전기적으로 연결되는 반도체 패키지.3. The method of claim 2,
And the first wiring portion is electrically connected to the conductive posts. 제1항에 있어서,
상기 도전성 포스트는 상기 제2반도체 칩의 주위에 위치하는 반도체 패키지.The method according to claim 1,
And the conductive posts are located around the second semiconductor chip. 제1항에 있어서,
상기 실링부는 상기 범프와 이격되어 위치하는 반도체 패키지.The method according to claim 1,
Wherein the sealing portion is spaced apart from the bump. 제1항 또는 제5항에 있어서,
상기 범프와 상기 실링부는 상기 제2반도체 칩의 활성영역이 형성되는 활성면에 위치하는 반도체 패키지.6. The method according to claim 1 or 5,
Wherein the bump and the sealing portion are located on the active surface on which the active region of the second semiconductor chip is formed. 제2항에 있어서,
상기 제1배선부는,
상기 제1신호패드를 노출하면서 상기 제1반도체 칩 상에 마련되는 제1절연층; 및
상기 제1신호패드와 전기적으로 연결되는 제1배선층;을 포함하고,
상기 실링부는 상기 제1배선층에 부착되는 반도체 패키지.3. The method of claim 2,
Wherein the first wiring portion comprises:
A first insulating layer provided on the first semiconductor chip while exposing the first signal pad; And
And a first wiring layer electrically connected to the first signal pad,
And the sealing portion is attached to the first wiring layer. 제7항에 있어서,
상기 제1절연층은,
상기 제1신호패드를 노출하면서 상기 제1반도체 칩 상에 마련되는 제1주절연층; 및
상기 제1배선층의 일부를 노출하면서 상기 제1주절연층 상에 마련되는 제1보조절연층;을 포함하고,
상기 제1배선층은 상기 제1주절연층과 상기 제1보조절연층 사이에 개재되는,
반도체 패키지.8. The method of claim 7,
Wherein the first insulating layer
A first main conductive layer provided on the first semiconductor chip while exposing the first signal pad; And
And a first auxiliary insulating layer provided on the first main split layer while exposing a part of the first wiring layer,
Wherein the first wiring layer is interposed between the first auxiliary smoothing layer and the first auxiliary insulation layer,
Semiconductor package. 제2항에 있어서,
상기 제1배선부는,
상기 제1신호패드를 노출하면서 상기 제1반도체 칩 상에 마련되는 제1절연층;
상기 제1신호패드와 전기적으로 연결되는 제1배선층; 및
일단은 상기 제1배선층에, 타단은 상기 범프에 연결되어 상기 제1배선층과 상기 제2신호패드 사이에 전기적 신호를 매개하는 제2배선층;을 포함하는,
반도체 패키지.3. The method of claim 2,
Wherein the first wiring portion comprises:
A first insulating layer provided on the first semiconductor chip while exposing the first signal pad;
A first wiring layer electrically connected to the first signal pad; And
And a second wiring layer, one end of which is connected to the first wiring layer and the other end is connected to the bump to mediate an electrical signal between the first wiring layer and the second signal pad.
Semiconductor package. 제9항에 있어서,
상기 제1배선층의 일부를 노출하면서 상기 제1절연층 상에 마련되는 제1보조절연층; 및
상기 제1배선층 또는 상기 제2배선층의 일부를 노출하면서 상기 제1보조절연층 상에 마련되는 제2보조절연층을 더 포함하고,
상기 제1배선층은 상기 제1절연층과 상기 제1보조절연층 사이에 개재되고,
상기 제2배선층은 상기 제1보조절연층과 상기 제2보조절연층 사이에 개재되는,
반도체 패키지.10. The method of claim 9,
A first auxiliary insulating layer provided on the first insulating layer while exposing a part of the first wiring layer; And
And a second auxiliary insulating layer provided on the first auxiliary insulating layer while exposing a part of the first wiring layer or the second wiring layer,
Wherein the first wiring layer is sandwiched between the first insulating layer and the first auxiliary insulating layer,
Wherein the second wiring layer is interposed between the first auxiliary insulating layer and the second auxiliary insulating layer,
Semiconductor package. 제7항 또는 제9항에 있어서,
일단이 상기 제2반도체 칩에 연결되는 실링부의 타단이 부착되는 실링부 자리를 더 포함하고,
상기 실링부 자리는 상기 배선층과 이격되는,
반도체 패키지.10. The method according to claim 7 or 9,
Further comprising a sealing part seat to which the other end of the sealing part, one end of which is connected to the second semiconductor chip,
Wherein the sealing portion is spaced apart from the wiring layer,
Semiconductor package. 제1항에 있어서,
상기 도전성 포스트와 상기 외부 연결단자 사이에 마련되며, 상기 도전성 포스트와 상기 외부 연결단자 사이의 전기적 신호를 매개하는 제3배선부를 더 포함하는 반도체 패키지.The method according to claim 1,
And a third wiring portion provided between the conductive posts and the external connection terminals and mediating an electrical signal between the conductive posts and the external connection terminals. 제12항에 있어서,
상기 제3배선부는,
상기 도전성 포스트와 전기적으로 연결되는 제3배선층; 및
상기 제3배선층의 일부를 노출하면서 상기 봉지재 상에 마련되는 제3절연층;을 포함하는 반도체 패키지.13. The method of claim 12,
The third wiring portion includes:
A third wiring layer electrically connected to the conductive posts; And
And a third insulating layer provided on the sealing material while exposing a part of the third wiring layer. 신호패드를 구비하는 반도체 칩;
상기 신호패드와 연결되는 범프;
상기 범프를 매개하여 상기 반도체 칩과 전기적으로 연결되는 배선부;
상기 배선부 상에 상기 반도체 칩을 몰딩하는 봉지재;
상기 배선부와 전기적으로 연결되는 외부 연결단자; 및
상기 범프를 상기 봉지재로부터 밀봉하는 실링부;를 포함하고,
상기 실링부는 상기 반도체 칩과 상기 배선부 사이에 상기 봉지재에 의해 충진되지 않는 실링공간을 형성하고, 상기 범프는 상기 실링공간에 위치하는,
반도체 패키지.A semiconductor chip having a signal pad;
A bump connected to the signal pad;
A wiring part electrically connected to the semiconductor chip via the bumps;
A sealing member for molding the semiconductor chip on the wiring portion;
An external connection terminal electrically connected to the wiring portion; And
And a sealing portion sealing the bump from the sealing material,
Wherein the sealing portion forms a sealing space between the semiconductor chip and the wiring portion that is not filled with the sealing material, and the bump is located in the sealing space,
Semiconductor package. 제14항에 있어서,
상기 실링부는 상기 범프와 이격되어 위치하는 반도체 패키지.15. The method of claim 14,
Wherein the sealing portion is spaced apart from the bump. 제14항에 있어서,
상기 범프와 상기 실링부는 상기 반도체 칩의 활성영역이 형성되는 활성면에 위치하는 반도체 패키지.15. The method of claim 14,
Wherein the bump and the sealing portion are located on an active surface on which an active region of the semiconductor chip is formed. 제14항에 있어서,
상기 배선부는,
상기 범프와 전기적으로 연결되는 배선층;
상기 배선층이 상기 범프와 연결되는 부분을 노출하면서 상기 봉지재와 상기 배선층 사이에 개재되는 주절연층; 및
상기 배선층이 상기 외부 연결단자와 연결되는 부분을 노출하면서 상기 주절연층 상에 마련되는 보조절연층;을 포함하고,
일단이 상기 반도체 칩에 연결되는 실링부의 타단이 부착되는 실링부 자리를 더 포함하며,
상기 실링부 자리는 상기 배선층과 이격되는 반도체 패키지.15. The method of claim 14,
Wherein,
A wiring layer electrically connected to the bumps;
A bipolar junction layer interposed between the sealing material and the wiring layer while exposing a portion of the wiring layer connected to the bump; And
And an auxiliary insulating layer provided on the main fracture layer while exposing a portion where the wiring layer is connected to the external connection terminal,
Further comprising a sealing part seat to which the other end of the sealing part, one end of which is connected to the semiconductor chip,
And the sealing portion is spaced apart from the wiring layer. 제17항에 있어서,
상기 배선층은,
상기 범프와 전기적으로 연결되는 제1배선층; 및
일단은 상기 제1배선층과 연결되고 타단은 상기 외부 연결단자와 연결되는 제2배선층;을 포함하는,
반도체 패키지.18. The method of claim 17,
Wherein,
A first wiring layer electrically connected to the bumps; And
And a second wiring layer having one end connected to the first wiring layer and the other end connected to the external connection terminal,
Semiconductor package. 제14항에 있어서,
상기 배선부와 전기적으로 연결되며 상기 봉지재를 수직으로 관통하는 도전성 포스트를 더 포함하는 반도체 패키지.15. The method of claim 14,
And a conductive post electrically connected to the wiring portion and vertically penetrating the sealing material. 제19항에 있어서,
상기 도전성 포스트는 상기 반도체 칩의 주위에 위치하는 반도체 패키지.20. The method of claim 19,
And the conductive posts are located around the semiconductor chip. 제1반도체 칩의 제1신호패드에 연결되는 제1배선층과 함께 제1절연층을 형성하고;
상기 제1배선층에 수직 방향으로 도전성 포스트를 연결하고, 상기 제1배선층에 연결되도록 제2반도체 칩을 탑재하고;
상기 제1반도체 칩 상에 위치하는 상기 도전성 포스트와 상기 제2반도체 칩을 봉지재로 몰딩하고;
상기 도전성 포스트에 연결되는 제2배선층과 함께 제2절연층을 형성하며; 및
상기 제2배선층에 연결되는 외부 연결단자를 부착하는 과정;을 포함하고,
상기 제2반도체 칩을 상기 제1배선층에 연결되도록 탑재하는 방법은, 상기 제2반도체 칩의 제2신호패드에 부착되는 범프를 상기 제1배선층에 연결하고, 상기 범프를 둘러싸면서 밀봉하는 실링부를 상기 제1 반도체칩, 상기 제1배선층, 또는 상기 제1 절연층 중 어느 하나 이상에 연결하는 것을 포함하며,
상기 봉지재로 몰딩하는 단계에서, 상기 실링부의 내부는 상기 실링부에 의해 상기 봉지재로 충진되지 않는,
반도체 패키지 제조방법.Forming a first insulating layer together with a first wiring layer connected to a first signal pad of the first semiconductor chip;
Connecting a conductive post in a direction perpendicular to the first wiring layer and mounting a second semiconductor chip to be connected to the first wiring layer;
Molding the conductive posts and the second semiconductor chip on the first semiconductor chip into an encapsulant;
Forming a second insulating layer together with a second wiring layer connected to the conductive posts; And
And attaching an external connection terminal connected to the second wiring layer,
A method of mounting the second semiconductor chip so as to be connected to the first wiring layer includes connecting a bump attached to a second signal pad of the second semiconductor chip to the first wiring layer and sealing a sealing portion surrounding the bump And connecting the second semiconductor chip to the first semiconductor chip, the first wiring layer, or the first insulating layer,
In the step of molding with the sealing material, the inside of the sealing part is not filled with the sealing material by the sealing part,
A method of manufacturing a semiconductor package. 제21항에 있어서,
상기 제1배선층과 상기 제1절연층을 형성하는 과정은,
상기 제1신호패드가 노출되도록 제1주절연층을 마련하고,
상기 제1신호패드와 상기 범프를 연결할 수 있도록 제1배선층이 마련되며,
상기 제1주절연층 상에 상기 제1배선층과 상기 도전성 포스트가 접촉하는 부분, 및 상기 제1배선층과 상기 범프가 접촉하는 부분을 노출하도록 제1보조절연층을 마련하는,
반도체 패키지 제조방법.22. The method of claim 21,
The forming of the first wiring layer and the first insulating layer may include:
A first main conductive layer is provided to expose the first signal pad,
A first wiring layer is provided to connect the first signal pad and the bump,
A first auxiliary insulating layer is provided on the first main split layer to expose a portion where the first wiring layer and the conductive post are in contact with each other and a portion where the first wiring layer and the bump contact with each other,
A method of manufacturing a semiconductor package. 제21항에 있어서,
상기 제2반도체 칩을 상기 제1배선층에 연결되도록 탑재하는 방법은,
상기 제2반도체 칩의 활성면 상에 마련되는 상기 제2신호패드에 상기 범프를 부착하고,
상기 범프와 이격되며 상기 범프를 둘러싸면서 밀봉하는 실링부를 상기 제2반도체 칩의 활성면 상에 부착하며,
상기 범프와 상기 실링부를 동시에 상기 제1배선층 상에 부착하는 과정을 포함하는,
반도체 패키지 제조방법.22. The method of claim 21,
And the second semiconductor chip is connected to the first wiring layer,
Attaching the bumps to the second signal pad provided on the active surface of the second semiconductor chip,
A sealing portion spaced apart from the bump and encapsulating and sealing the bump is attached on the active surface of the second semiconductor chip,
And attaching the bump and the sealing portion simultaneously on the first wiring layer.
A method of manufacturing a semiconductor package. 베이스 상에 배선층과 함께 절연층을 형성하고;
상기 배선층에 연결되도록 반도체 칩을 탑재하고;
상기 절연층 상에 위치하는 상기 반도체 칩을 봉지재로 몰딩하고;
상기 베이스를 제거하며;
상기 배선층의 일부를 노출하여 외부 연결단자를 부착하는 과정;을 포함하고,
상기 반도체 칩을 상기 배선층에 연결되도록 탑재하는 방법은, 상기 반도체 칩의 신호패드에 부착되는 범프를 상기 배선층에 연결하고, 상기 범프를 둘러싸면서 밀봉하는 실링부를 상기 배선층 또는 상기 절연층 중 어느 하나 이상에 연결하는 것을 포함하며,
상기 봉지재로 몰딩하는 단계에서, 상기 실링부의 내부는 상기 실링부에 의해 상기 봉지재로 충진되지 않는,
반도체 패키지 제조방법.Forming an insulating layer on the base together with the wiring layer;
Mounting a semiconductor chip to be connected to the wiring layer;
Molding the semiconductor chip located on the insulating layer with an encapsulating material;
Removing the base;
And exposing a part of the wiring layer to attach an external connection terminal,
A method of mounting the semiconductor chip so as to be connected to the wiring layer includes connecting a bump attached to a signal pad of the semiconductor chip to the wiring layer and sealing the sealing portion to surround the bump with the wiring layer or the insulating layer Lt; / RTI >
In the step of molding with the sealing material, the inside of the sealing part is not filled with the sealing material by the sealing part,
A method of manufacturing a semiconductor package. 제24항에 있어서,
상기 배선층과 상기 절연층을 형성하는 과정은,
상기 베이스 상에 제2보조절연층을 마련하고,
상기 제2보조절연층 상에 제2배선층을 형성하고,
사기 제2배선층의 일부를 노출하도록 상기 제2보조절연층 상에 제1보조절연층을 마련하고,
상기 제1보조절연층 상에 상기 제2배선층과 접촉하도록 제1배선층을 마련하며,
상기 제1배선층의 일부를 노출하도록 상기 주절연층을 마련하는,
반도체 패키지 제조방법.25. The method of claim 24,
Wherein the step of forming the wiring layer and the insulating layer comprises:
A second auxiliary insulating layer is provided on the base,
Forming a second wiring layer on the second auxiliary insulating layer,
A first auxiliary insulating layer is provided on the second auxiliary insulating layer so as to expose a part of the second wiring layer,
A first wiring layer is provided on the first auxiliary insulating layer so as to be in contact with the second wiring layer,
Wherein the first and second wiring layers are formed on the first wiring layer,
A method of manufacturing a semiconductor package. 제24항에 있어서,
상기 반도체 칩을 상기 배선층에 연결되도록 탑재하는 방법은,
상기 반도체 칩의 활성면 상에 마련되는 상기 신호패드에 상기 범프를 부착하고,
상기 범프와 이격되며 상기 범프를 둘러싸면서 밀봉하는 실링부를 상기 반도체 칩의 활성면 상에 부착하며,
상기 범프와 상기 실링부를 동시에 상기 배선층 상에 부착하는 과정을 포함하는,
반도체 패키지 제조방법.25. The method of claim 24,
The method of mounting the semiconductor chip so as to be connected to the wiring layer,
Attaching the bumps to the signal pad provided on the active surface of the semiconductor chip,
A sealing portion spaced apart from the bump and encapsulating the bump, the sealing portion being mounted on the active surface of the semiconductor chip,
And attaching the bump and the sealing portion on the wiring layer at the same time,
A method of manufacturing a semiconductor package.
KR20130044269A 2013-04-22 2013-04-22 Semiconductor package and method of manufacturing the same KR101494417B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20130044269A KR101494417B1 (en) 2013-04-22 2013-04-22 Semiconductor package and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130044269A KR101494417B1 (en) 2013-04-22 2013-04-22 Semiconductor package and method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20140126125A true KR20140126125A (en) 2014-10-30
KR101494417B1 KR101494417B1 (en) 2015-02-17

Family

ID=51995596

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130044269A KR101494417B1 (en) 2013-04-22 2013-04-22 Semiconductor package and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR101494417B1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741630B2 (en) 2015-12-21 2017-08-22 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9831142B2 (en) 2015-11-06 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Board for electronic component package, electronic component package, and method of manufacturing board for electronic component package
KR20190058411A (en) * 2019-05-20 2019-05-29 주식회사 네패스 Semiconductor Package of using the Printed Circuit Board
KR20230053378A (en) * 2021-10-14 2023-04-21 주식회사 네패스라웨 Semiconductor package

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101982040B1 (en) 2016-06-21 2019-05-24 삼성전기주식회사 Fan-out semiconductor package

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050242425A1 (en) * 2004-04-30 2005-11-03 Leal George R Semiconductor device with a protected active die region and method therefor
US7566650B2 (en) * 2005-09-23 2009-07-28 Stats Chippac Ltd. Integrated circuit solder bumping system
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
KR20110123297A (en) * 2010-05-07 2011-11-15 주식회사 네패스 Wafer level semiconductor package and fabrication method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831142B2 (en) 2015-11-06 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Board for electronic component package, electronic component package, and method of manufacturing board for electronic component package
US10109541B2 (en) 2015-11-06 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Board for electronic component package, electronic component package, and method of manufacturing board for electronic component package
US9741630B2 (en) 2015-12-21 2017-08-22 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10002811B2 (en) 2015-12-21 2018-06-19 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20190058411A (en) * 2019-05-20 2019-05-29 주식회사 네패스 Semiconductor Package of using the Printed Circuit Board
KR20230053378A (en) * 2021-10-14 2023-04-21 주식회사 네패스라웨 Semiconductor package

Also Published As

Publication number Publication date
KR101494417B1 (en) 2015-02-17

Similar Documents

Publication Publication Date Title
CN107799499B (en) Semiconductor package structure and manufacturing method thereof
TWI651828B (en) Chip package structure and method of manufacturing same
US10784178B2 (en) Wafer-level stack chip package and method of manufacturing the same
US10224217B1 (en) Wafer level fan out package and method of fabricating wafer level fan out package
TWI692030B (en) Semiconductor package and method of manufacturing the same
TWI531044B (en) Semiconductor package and method of manufacturing the same
US9129870B2 (en) Package structure having embedded electronic component
KR101346420B1 (en) Stacked semiconductor package and method of manufacturing the same
KR20160039752A (en) Semiconductor package and method of manufacturing the same
KR101809521B1 (en) Semiconductor package and method of manufacturing the same
KR101494417B1 (en) Semiconductor package and method of manufacturing the same
US11854961B2 (en) Package substrate and method of fabricating the same and chip package structure
JP5358089B2 (en) Semiconductor device
KR101944007B1 (en) Semiconductor package and method of manufacturing the same
CN116072637A (en) Semiconductor package
KR101837514B1 (en) Semiconductor package, method of manufacturing the same and system in package
KR20060010124A (en) Cap wafer comprising cavity, semiconductor chip comprising the cap wafer, and method thereof
CN104733403A (en) Wafer-level packaging structure and manufacturing method
KR101761502B1 (en) Semiconductor Device And Fabricating Method Thereof
KR101685068B1 (en) System in package and method for manufacturing the same
KR20150078161A (en) Semiconductor package and method of manufacturing the same
KR101659354B1 (en) Semiconductor package and method for manufacturing the same
US12033910B2 (en) Wafer-level stack chip package and method of manufacturing the same
CN107978584B (en) Chip packaging structure and manufacturing method thereof
CN117878111A (en) Photoelectric sealing structure and preparation method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 6