KR20140116366A - 디지털 코드에 따라 지수적으로 제어되는 차단주파수 특성을 갖는 필터 및 증폭기 - Google Patents

Abstract

본 발명은 증폭기 및 필터의 차단 주파수에 대한 것으로, 증폭 회로는, 연산 증폭기와, 상기 연산 증폭기의 차단주파수 특성을 지수적으로 변경시키는 피드백 가변 커패시터를 포함한다.

Description

디지털 코드에 따라 지수적으로 제어되는 차단주파수 특성을 갖는 필터 및 증폭기{AMPLIFIER AND FILTER HAVING CUTOFF FREQUENCY CONTROLLED LOGARITHMICALLY ACCORDING TO DGITAL CODE}

본 발명은 아날로그 신호를 증폭하기 위한 아날로그 증폭기 및 아날로그 필터에 관한 것이며, 특히 차단주파수가 디지털 제어코드에 따라 지수적으로 제어되는 증폭기와 필터에 관한 것이다.

도 1은 일반적인 아날로그 필터 구조를 도시하고 있다. 상기 도 1을 참고하면, 아날로그 필터 구조는 1차 이상의 다수 필터 단(100)이 결합되어 구성된다. 그리고 상기 하이패스 피드백단(110)은 제1증폭단과 제 n-1 증폭단 사이에 연결되며, DC 성분에 포함된 잡음을 제거하고 또한 DC 오프셋을 제거한다.

여기서, 각 필터단(100)은 연산 증폭기와 가변 저항 및 가변 커패시터 등으로 구성되며 상기 가변 저항 및 상기 가변 커패시터에 의해 이득 및 차단주파수가 제어된다. 즉, 각 필터단(100)의 이득은 입력 저항과 피드백 저항의 비로 결정되고, 차단 주파수는 피드백 저항과 피드백 커패시터의 곱에 반비례한다.

한편, 각 필터단(100)의 상기 가변 저항은 단락 스위치들과 다수의 저항들이 조합된 2개 이상의 세그먼트로 구성될 수 있으며, 상기 단락 스위치는 디지털 코드로 제어된다. 디지털로 제어되는 저항 직렬연결은 2R, 4R, 8R, 16R,..., 2ⁿR(n은 정수임) 등으로 증가되는 이진 구조를 지니며, 전체 저항값은 디지털 코드에 선형적으로 비례한다. 그리고, 가변 저항들의 저항값은 디지털 코드 K에 선형적으로 변하며 차단주파수는 저항값의 역수에 비례한다.

또는, 차단주파수를 가변적으로 변경하기 위하여 단락 스위치와 커패시터가 조합된 2개 이상의 커패시터 세그먼트로 구성되며, 상기 단락 스위치는 디지털 코드로 제어될 수도 있다. 예를 들어, 디지털로 제어되는 커패시터 병렬 연결은 2C, 4C, 8C, 16C ... 등으로 증가되는 이진 구조를 지니며, 이 커패시터에 의하여 커패시터 값 전체는 디지털 코드에 선형적으로 비례한다. 가변 커패시터들의 전체 용량 값은 디지털 코드 K에 선형적으로 변하며 차단주파수는 커패시터 값의 역수에 비례한다.

일반적으로 주파수 도메인에서 주파수 축을 로그 스케일로 나타내며, 이득을 나타내는 dB 단위도 로그 스케일 값이다. 따라서, 디지털코드 K에 따라 선형적으로 변화하는 가변 저항 혹은 커패시터 용량은 로그 도메인에서 비선형적인 특성을 지니며 이는 효율성을 떨어뜨린다.

즉, 디지털 코드 K 값이 작을수록, 가변 저항값 혹은 커패시터 용량 값이 로그 스케일에서 빠르게 변화하는 반면, 디지털 코드 K 값이 클수록 가변 저항값 혹은 커패시터 용량 값이 로그 스케일에서 느리게 변화한다. 이는 효율성 저하뿐 아니라, 도 2과 같이 높은 주파수 대역에서 구동할 시 가변저항 혹은 커패시터 용량의 정밀도를 저하시켜 제어가 불가능한 구간들을 발생시킨다.

도 2는 종래기술에 따른 주파수와 이득의 관계를 나타낸 그래프이다. 디지털 코드 K가 커질수록 가변저항 혹은 커패시터 용량 값이 로그스케일에서 느리게 변화하고 반대로 디지털 코드 K가 작아질수록 가변저항 혹은 커패시터 용량이 로그스케일에서 빠르게 변화하여, 차단주파수를 제어할 수 없는 구간이 발생한다.

또한, 각 변화 구간별 양자화 오류로 인해, 각 디지털 코드별 주파수 변화폭을 측정할 시, 도 3과 같이 변화폭이 들쭉날쭉하여, 실제로 주파수 축을 로그스케일이 아닌 선형적으로 보더라도 제어하지 못하는 구간이 발생한다. 도 3은 종래기술에 따른 디지털 제어코드와 주파수의 관계를 나타낸 그래프이다. 따라서, 디지털 코드에 따라 차단주파수를 지수적으로 간편하게 제어되는 필터 및 증폭기가 필요하다.

본 발명의 일 실시 예는 가변 차단주파수 필터의 차단주파수를 사용 빈도가 높은 고주파 대역에서도 정밀하게 정의할 수 있는 가변 차단주파수 필터 회로를 제공한다.

본 발명의 다른 실시 예는 차단주파수의 로그값을 처리하는데 익숙한 사용자에게 직관적으로 이해되기에 용이한 아날로그 회로를 제공한다.

본 발명의 또 다른 실시 예는 제어 코드가 증가함에 따라 합성 정전용량 (커패시턴스) 값이 지수함수적으로 증가하는 가변 커패시터 회로를 제공한다.

본 발명의 실시 예에 따른 증폭 회로는, 연산 증폭기와, 상기 연산 증폭기의 차단주파수 특성을 지수적으로 변경시키는 피드백 가변 커패시터를 포함한다.

상술한 바와 같이, 본 발명은 가변 차단주파수 필터의 차단주파수를 사용 빈도가 높은 고주파 대역에서도 정밀하게 정의할 수 있는 가변 커패시터 및 가변 차단주파수 필터 회로를 제공한다. 또한, 본 발명은 차단주파수의 로그값을 처리하는데 익숙한 사용자에게 직관적으로 이해되기에 용이한 아날로그 회로를 제공한다.

이에 따라 본 발명은 기존의 바이너리 가변 커패시터에서 근사값을 구하기 위해 사용하는 복잡한 논리회로가 생략되어, 디지털 제어부가 간단해지고 이는 전체회로면적을 줄여 회로 단가를 낮추며, 디지털 논리회로에서 발생하는 잡음을 현저히 줄여 증폭기 성능을 증가시키는 이점이 있다.

도 1은 일반적 아날로그 필터 구조를 도시한다.
도 2는 종래기술에 따른 주파수와 이득의 관계를 나타낸 그래프이다.
도 3은 종래기술에 따른 디지털 제어코드와 주파수의 관계를 나타낸 그래프이다.
도 4는 본 발명에 따른 가변 커패시터를 사용하는 증폭기의 일 예를 도시하는 회로도이다.
도 5는 본 발명의 실시 예에 따른 가변 커패시터를 도시하는 회로도이다.
도 6은 본 발명의 실시 예에 따른 주파수, 이득 그리고 디지털 제어코드 K에 따른 그래프를 도시한다.

이하 첨부된 도면을 참고하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

이하, 본 발명은 디지털 제어코드에 따라 지수적으로 제어되는 차단주파수를 특성을 갖는 증폭기 및 필터를 구현하기 장치 및 방법에 관해 설명하기로 한다.

도 4는 본 발명에 따른 가변 커패시터를 사용하는 증폭기의 일 예를 도시하는 회로도이다.

상기 도 4를 참고하면, 증폭기(400)는 가변 커패시터(410)의 용량 값을 변경하여 차단주파수를 변화시킬 수 있다. 또는 다른 구현에 따라서, 가변 저항(420,430)의 저항값을 변경하여 이득 값 및 차단주파수를 변화시킬 수 있다.

상기 증폭기의 직류에서 이득 값 및 차단주파수의 값은 하기 <수학식 1>에 정의된다.

여기서, R_a는 입력 가변 저항(430)값이고, R_b는 피드백 가변 저항(420)값이며, C는 피드백 가변 커패시터(410)이다.

본 발명에서, 일정한 이득 값 하에서 차단주파수를 로그 스케일 상에서 선형적으로 (linear in dB) 변화시키기 위하여 다음의 과정이 필요하다. 원하는 차단주파수 값을 갖도록 하는 피드백 커패시터(410)의 이상적 커패시터 용량 값을 계산하고, 피드백 커패시터(410)가 가질 수 있는 값 중 이상적 커패시터 용량 값에 가까운 값을 연산하여 C로 설정한다. 상세한 가변 커패시터의 구조는 하기 도 5에서 설명하기로 한다.

한편, 이득 값을 일정하게 유지하도록 하는 입력 가변 저항(430)의 이상적 저항값을 계산하고, 입력 가변 저항(430)이 가질 수 있는 값 중 이상적 저항값에 가장 값을 연산하여 R_a로 설정한다.

도 5는 본 발명의 실시 예에 따른 지수적으로 제어되는 가변 커패시터를 도시하고 있다.

상기 도 5를 참고하면, 가변 커패시터는 내부에 복수의 커패시터 세그먼트들을 포함하고, 병렬로 연결된 커패시터 세그먼트들의 연결 상태를 제어하는 스위치들을 포함한다.

3비트 제어코드(b0b1b2)에 의해 결정되는 가변 커패시터를 예를 들면, 단위 커패시터(C)만 존재하는 제1커패시터 세그먼트, 0.414C배의 커패시터와 제1스위치로 구성된 제2커패시터 세그먼트, 단위 커패시터와 제2스위치로 구성된 제3커패시터 세그먼트, 0.414C배의 커패시터와 제3스위치로 구성된 제4커패시터 세그먼트, 3C배의 커패시터와 제4스위치로 구성된 제5커패시터 세그먼트, 1.242C배의 커패시터와 제5스위치로 구성된 제6커패시터 세그먼트, 3C배의 커패시터와 제6스위치로 구성된 제7커패시터 세그먼트, 그리고 1.242C배의 커패시터와 제7스위치로 구성된 제8커패시터 세그먼트가 병렬로 연결된 가변 커패시터를 구성한다.

여기서, 제1스위치는 3비트의 디지털 코드 중 첫 번째 비트(b0)에 의해 닫히고, 상기 제2스위치는 3비트의 디지털 코드 중 두 번째 비트(b1)에 의해 닫히고, 상기 제4스위치는 3비트의 디지털 코드 중 세 번째 비트(b2)에 의해 닫힌다, 그리고, 제3스위치는 디지털 코드 중 첫 번째 비트(b0)와 두 번째 비트(b1)의 AND 연산 결과에 의해 닫히고, 제5스위치는 디지털 코드 중 첫 번째 비트(b1)와 세 번째 비트(b2)의 AND 연산 결과에 의해 닫히고, 그리고 제6스위치는 디지털 코드 중 두 번째 비트(b1)와 세 번째 비트(b2)의 AND 연산 결과에 의해 닫히고, 제7스위치는 디지털 코드 중 첫 번째(b0), 두 번째 비트(b1) 그리고 세 번째 비트(b2)의 AND 연산 결과에 의해 닫힌다.

일반적인 경우에, 디지털 코드 k에 대하여, 합성 커패시턴스 용량은 하기 <수학식 2>와 일반화할 수 있다.

여기서, C₀는 디지털 코드가 0인 경우의 단위 커패시터 용량이고, N는 디지털 코드를 나타내는 비트 수이고, Z는 두 개의 디지털 코드 사이 커패시터 용량 차이를 결정하는 압축상수이다. 예를 들어, 압축상수 Z는, 제1디지털 코드값일 때의 커패시터 용량과 제2디지털 코드값일 때의 커패시터 용량 간 차이를

배로 결정할 때, Z=4가 된다. 그러므로, 3비트 디지털 제어코드를 사용하여

배 단위(=3dB 단위)로 증가하는 가변 주파수 필터를 구현하기 위하여 커패시터 용량 값을 단위 커패시터 C의 0.414배, 1배, 0.414배, 3배, 1.242배, 3배, 1.242배로 구성한다.

본 발명의 실시 예에는 N = 3 이고, Z = 4로 설정한다.

디지털 코드 입력이 0인 경우(b2b1b0=000)에는 기본적으로 연결되어 있는 상단의 단위 커패시터만 연결되어 합성 커패시터 용량은 C가 된다. 이때 제1스위치 내지 제7스위치는 모두 off 상태이다.

디지털 코드가 1인 경우(b2b1b0=001)에는 스위치 b0를 통해 연결되어 합성 커패시터 용량은 1.414C(=C+0.414C)가 된다. 이때, 제1스위치만 온(on) 상태가 되고 나머지 스위치는 모두 오프(off) 상태가 된다.

디지털 코드가 2인 경우(b2b1b0=010)에는 스위치 b1이 켜져서 합성 커패시터 용량은 2C(=C+C)가 된다. 이때, 제2스위치만 온(on) 되고 나머지 스위치들은 모두 오프(off)된다.

디지털 코드가 3인 경우(b2b1b0=011)에는 스위치 b0, b1이 모두 켜져서 합성 커패시터 용량은 2.828C(=C+0.414C+C+0.414C)가 된다. 이때 제1스위치, 제2스위치, 그리고 제3스위치가 온(on)되고 제4내지 제7스위치는 오프(off) 된다. 상기 제3스위치는 첫 번째 비트(b0)와 두 번째 비트(b1)의 AND 연산 결과로 스위칭된다. 예를 들어, b0 및 b1이 모두 1일 때만 .

디지털 코드가 4인 경우(b2b1b0=100)에는 스위치 b2가 켜져서 합성 커패시터 용량은 4C(=C+3C)가 된다. 이때, 제4스위치만 온(on)되고 나머지 스위치들은 오프(off) 된다.

디지털 코드가 5인 경우(b2b1b0=101)에는 b0와 b2가 켜져서 5.656C(=C+0.414C+3C+1.242C)가 된다. 이때, 제1스위치 및 제4스위치만 온(on)되고 나머지 스위치는 오프(off) 된다.

디지털 코드가 6인 경우(b2b1b0=110)에는 b1, b2가 켜져서 8C(=C+C+3C+3C)가 된다. 이때, 제2스위치, 제4스위치 그리고 제6스위치가 온(on)되고 나머지 스위치는 오프(off) 된다. 상기 제6스위치는 두 번째 비트(b1)와 세 번째 비트(b2)의 AND 연산 결과로 스위칭된다. 예를 들어, b1 및 b2가 모두 1일 때만 .

디지털 코드가 7(b2b1b0=111)인 경우에는 모두 다 켜져서 합성 커패시터 용량이 11.314C(=C+0.414C+C+0.414C+3C+1.242C+3C+1.242C)가 된다. 이때 제1스위치 내지 제7스위치가 모두 . 여기서, 제7스위치는 첫 번째 비트(b0) 두번째 비트(b1)와 세 번째 비트(b2)의 AND 연산 결과로 스위칭된다. 예를 들어, b0, b1 및 b2가 모두 1일 때만 .

이를 일반식으로 나타내면 k = 4×b2 + 2×b1 + b0 인 경우 합성 커패시터 용량을 테일러 급수로 전개하고 b2, b1, b0가 모두 1 아니면 0이라는 점에 착안하여, b2^N = b2, b1^N = b1, b0^N = b0 임을 대입하면, 하기 <수학식 3>으로 표현된다.

상기 <수학식 2>와 같이, 커패시터 뱅크가 지수적으로 증가하면, 커패시터 뱅크 용량의 제곱근의 역수도 또한 지수적인 특성을 지닌다. 따라서, 로그 스케일에 선형적이기 위해서는 커패시터 뱅크가 디지털 코드에 따라 지수적으로 증가 또는 감소하는 구조가 된다.

본 발명에서, 디지털 제어코드 비트 수를 3비트로 예를 들어 설명하였지만, 디지털 제어코드 비트 수를 N비트로 확장할 수 있다.

도 6은 본 발명의 실시 예에 따른 주파수, 이득 그리고 디지털 제어코드 K에 따른 그래프를 나타내고 있다.

상기 도 6을 참고하면, 디지털 제어코드 K에 따라 차단주파수와 이득을 지수적으로 제어함으로써, 로그 스케일에서 일정한 간격을 유지함으로 볼 수 있다. 이는 시스템의 효율성을 높일 뿐 아니라, 차단주파수의 정밀한 제어를 가능하게 함으로서 필터 성능을 향상시킨다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (1)

1. 연산 증폭기와,
   상기 연산 증폭기의 차단주파수 특성을 지수적으로 변경시키는 피드백 가변 커패시터를 포함하는 것을 특징으로 하는 증폭 회로.

Images