KR20140115190A

KR20140115190A - 캐리어 어그리게이션 처리 장치와 회로

Info

Publication number: KR20140115190A
Application number: KR1020130029965A
Authority: KR
Inventors: 도주현; 김인형
Original assignee: 삼성전자주식회사
Priority date: 2013-03-20
Filing date: 2013-03-20
Publication date: 2014-09-30
Also published as: ES2655447T3; EP2976862A1; USRE49805E1; KR102079350B1; EP2976862B1; US20140286359A1; US9838237B2; US9197477B2; EP2976862A4; WO2014148730A1; USRE48893E1; US20160050098A1

Abstract

본 발명은 캐리어 어그리게이션(Carrier Aggregation: CA) 처리 회로에 있어서, 해당 컴포넌트 캐리어(Component Carrier: CC)에 대한 주파수 오프셋(offset)을 추정하고, 상기 추정된 주파수 오프셋을 보상하는, 다수개의 CC 처리부들과, 상기 다수개의 CC 처리부들 각각에서 출력한 주파수 오프셋들 중 하나인 기준 주파수 오프셋을 사용하여 기준 클럭(clock)을 생성하는 기준 클럭 생성기와, 상기 기준 클럭에 상응하게 해당 CC에 대한 수신 캐리어 주파수를 생성하는, 다수개의 수신 위상 고정 루프(phase lock loop: PLL) 유닛들과, 상기 기준 클럭에 상응하게 해당 CC에 대한 송신 캐리어 주파수를 생성하는, 다수개의 송신 PLL 유닛들을 포함한다.

Description

캐리어 어그리게이션 처리 장치와 회로{APPARATUS AND CIRCUIT FOR PROCESSING CARRIER AGGREGATION}

본 발명은 캐리어 어그리게이션(Carrier Aggregation: CA, 이하 "CA"라 칭하기로 한다) 처리 장치와 회로에 관한 것으로서, 특히 무선 통신 시스템에서 기준 컴포넌트 캐리어(Component Carrier: CC, 이하 "CC"라 칭하기로 한다)를 사용하여 캐리어들을 어그리게이션하는 CA 처리 장치와 회로에 관한 것이다.

일반적인 롱텀 에볼루션-어드밴스드(Long Term Evolution: LTE, 이하 "LTE"라 칭하기로 한다) 이동 통신 시스템에서는 단일 캐리어(single carrier)를 사용하는 레가시(legacy) 사용자 단말기(User Equipment: UE, 이하 "UE"라 칭하기로 한다)에 영향을 주지 않고, 상기 LTE 이동 통신 시스템의 데이터 레이트(data rate)를 증가시키기 위하여 컴포넌트 캐리어(Component Carrier: CC, 이하 "CC"라 칭하기로 한다)를 추가하는 방식인 캐리어 어그리게이션(Carrier Aggregation: CA, 이하 " CA"라 칭하기로 한다) 방식을 사용하고 있다. 특히, 상기 CA 방식은 릴리즈 10(Release 10) 버전부터 상기 LTE 이동 통신 시스템에 적용되고 있으며, 상기 CA 방식에서 사용되는 CC들의 최대 개수는 일 예로 5개로 설정되어 있다.

따라서, 현재 모뎀(MOdulator/DE-Modulator: MODEM, 이하 "MODEM"이라 칭하기로 한다)을 설계할 경우에는 모두 CA를 고려하여 수신기를 설계하는 것을 고려하고는 있지만, 아직 그 진척도가 매우 낮아 구체적인 방안이 제시되지 않고 있는 상태이다.

여기서, 상기 CA 방식은 각 CC의 캐리어 주파수(carrier frequency) 할당에 따라 동일 주파수 대역(frequency band)에 CC들이 존재하는 인트라 밴드 CA(intra-band CA, 이하 "intra-band CA"라 칭하기로 한다) 방식과 다른 주파수 대역에 CC들이 존재하는 인터-밴드 CA(inter-band CA, 이하 "inter-band CA"라 칭하기로 한다) 방식으로 구분될 수 있다. 또한, 상기 intra-band CA 방식은 CC들간의 주파수 이격에 따라서 CC들이 바로 인접한 주파수 대역 존재하는 연속 CA(contiguous CA, 이하 "contiguous CA"라 칭하기로 한다) 방식과, CC들이 인접하지 않은 주파수 대역에 존재하는 불연속 CA(non-contiguous CA, 이하 "non-contiguous CA"라 칭하기로 한다) 방식으로 구분될 수 있다.

한편, 네트워크 사업자들은 주파수 사용의 형평성 문제로 인하여, 동일 주파수 대역에서 대부분 5~10MHz 단위로 CC를 할당받기 때문에 일반적으로 intra-band contiguous CA 방식보다는 intra-band non-contiguous CA 방식 또는 inter-band CA 방식으로 CA 방식이 구현되는 것이 일반적이다.

한편, 일반적인 멀티-캐리어(multi-carrier) 방식들에서는, 비교적 좁은 시스템 대역폭(system bandwidth)을 가지는 2개 이상의 연속 대역폭들을 수신하기 위해, 상기 2개 이상의 연속 대역폭들의 중심이 되는 주파수를 기준으로 주파수 하향 변환(frequency down conversion) 동작 및 필터링(filtering) 동작을 수행하고, 이후 아날로그 도메인(analog domain) 또는 디지털 도메인(digital domain)에서 다시 각 주파수 대역폭 별로 필터링 동작을 수행하는 형태로 동작한다. 이 경우, 상기 LTE 이동 통신 시스템에서는 각 인접 대역폭의 신호가 동일 기지국(Node B)에서 거의 동일한 타이밍(timing)에서 수신된다는 가정이 전제로 되어야만 한다.

그러나, 상기 LTE 이동 통신 시스템에서 현재 고려되고 있는 CA 방식은 서로 다른 위치에 존재하고 있는 기지국에서 서로 다른 주파수 오프셋(offset)을 가지는 2 개의 기지국들에서 서로 다른 타이밍에 전송되는 신호를 기준으로 동작하게 된다.

종래의 방식들은 연속적인 CC들을 가지는 가진 다중 채널들을 처리하는 방식들로서, 신호의 타이밍이 다르거나, 혹은 주파수 오프셋이 다르게 될 경우 주파수 오프셋을 정확하게 보상하는 것이 불가능하여 상기 LTE 이동 통신 시스템의 송/수신 성능을 저하시키게 되며, inter-band 또는 intra-band non-contiguous bandwidth를 사용하여 신호를 송/수신하는 경우는 그 사용이 불가능하다는 문제점이 있다.

본 발명은 CA 처리 장치와 회로를 제안한다.

또한, 본 발명은 기준 CC를 사용하여 캐리어 어그리게이션을 처리하는 장치와 회로를 제안한다.

또한, 본 발명은 1개의 기준 클럭(reference clock)을 사용하여 캐리어 어그리게이션을 처리하는 장치와 회로를 제안한다.

또한, 본 발명은 다양한 CC들의 배치 시나리오(deployment scenario)들을 고려하여 캐리어 어그리게이션을 처리하는 것이 가능한 CA 처리 장치와 회로를 제안한다.

본 발명에서 제안하는 장치는; 무선 통신 시스템에서 캐리어 어그리게이션(Carrier Aggregation: CA) 처리 장치에 있어서, 해당 컴포넌트 캐리어(Component Carrier: CC)에 대한 주파수 오프셋(offset)을 추정하고, 상기 추정된 주파수 오프셋을 보상하는, 다수개의 CC 처리부들과, 상기 다수개의 CC 처리부들 각각에서 출력한 주파수 오프셋들 중 하나인 기준 주파수 오프셋을 사용하여 기준 클럭(clock)을 생성하는 기준 클럭 생성기와, 상기 기준 클럭에 상응하게 해당 CC에 대한 수신 캐리어 주파수를 생성하는, 다수개의 수신 위상 고정 루프(phase lock loop: PLL) 유닛들과, 상기 기준 클럭에 상응하게 해당 CC에 대한 송신 캐리어 주파수를 생성하는, 다수개의 송신 PLL 유닛들을 포함한다.

본 발명은 기준 CC를 사용하여 캐리어 어그리게이션 처리를 가능하게 한다는 효과를 가진다.

또한, 본 발명은 1개의 기준 클럭을 사용하여 캐리어 어그리게이션 처리를 가능하게 한다는 효과를 가진다.

또한, 본 발명은 다양한 CC들의 배치 시나리오들을 고려하여 캐리어를 어그리게이션하는 것을 가능하게 한다는 효과를 가진다.

또한, 본 발명은 각 CC 별로 기준 클럭을 사용할 필요가 없으므로 CA 처리 장치를 구현할 경우 소요되는 가격을 최소화시키고, 그 크기를 최소화시킨다는 효과를 가진다.

또한, 본 발명은 주파수 오프셋 보상을 각 CC 별로 독립적으로 수행하도록 함으로써 다양한 배치 시나리오들에 대한 대응이 가능하게 되어 유연한 형태로 캐리어어그리게이션을 처리하는 것을 가능하게 한다는 효과를 가진다. 이렇게, 유연한 형태로 캐리어 어그리게이션을 처리하는 것이 가능하기 때문에 홈 진화된 기지국(Home evolved NodeB: HeNB, 이하 "HeNB"라 칭하기로 한다) 및 반복기(repeater) 등과 같이 비교적 저가의 기준 클럭을 사용하는 장치에 대해서도 유연하면서도 안정적으로 캐리어 어그리게이션을 구현하는 것이 가능하게 한다는 효과를 가진다.

또한, CC들 중 가장 우수한 채널 품질을 가지는 CC를 기준으로 기준 클럭의 생성을 제어함으로써 비교적 안정적인 클럭 제어가 가능하다는 효과를 가진다.

도 1a는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 일 예를 개략적으로 도시한 도면이다.
도 1b는 도 1의 CC 처리부 #0(110)의 내부 구조를 개략적으로 도시한 도면이다.
도 1c는 도 1의 CC 처리부 #1(120)의 내부 구조를 개략적으로 도시한 도면이다.
도 1d는 도 1의 CC 처리부 #N(130)의 내부 구조를 개략적으로 도시한 도면이다.
도 2a는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 다른 예를 개략적으로 도시한 도면이다.
도 2b는 도 2의 CC 처리부 #0(210)의 내부 구조를 개략적으로 도시한 도면이다.
도 2c는 도 2의 CC 처리부 #1(220)의 내부 구조를 개략적으로 도시한 도면이다.
도 2d는 도 2의 CC 처리부 #N(230)의 내부 구조를 개략적으로 도시한 도면이다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

본 발명은 캐리어 어그리게이션(Carrier Aggregation: CA, 이하 "CA"라 칭하기로 한다) 처리 장치와 회로를 제안한다.

또한, 본 발명은 기준 컴포넌트 캐리어(Component Carrier: CC, 이하 "CC"라 칭하기로 한다)를 사용하여 캐리어 어그리게이션을 처리하는 장치와 회로를 제안한다.

도 1a는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 일 예를 개략적으로 도시한 도면이고;

도 1b는 도 1의 CC 처리부 #0(110)의 내부 구조를 개략적으로 도시한 도면이고;

도 1c는 도 1의 CC 처리부 #1(120)의 내부 구조를 개략적으로 도시한 도면이고;

도 1d는 도 1의 CC 처리부 #N(130)의 내부 구조를 개략적으로 도시한 도면이다.

도 1a를 설명하기에 앞서, 도 1a에 도시되어 있는 CA 처리 장치의 내부 구조는 주파수 보상기를 기반으로 하는 CA 처리 장치의 내부 구조임에 유의하여야만 한다.

도 1a-도 1d를 참조하면, 상기 CA 처리 장치는 다수개, 일 예로 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M과, 다수개, 일 예로 N+1개의 컴포넌트 캐리어(Component Carrier: CC, 이하 "CC"라 칭하기로 한다) 처리부들, 즉 CC 처리부 #0(110)과, CC 처리부 #1(120)과, … , CC 처리부 #N(130)과, 제어기(140)와, 기준 클럭 생성기(reference clock generator)(150)와, 다수개, 일 예로 N+1개의 수신 위상 고정 루프(phase lock loop: PLL, 이하 "PLL"이라 칭하기로 한다) 유닛(unit)들, 즉 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)과, 다수개, 일 예로 N+1개의 송신 PLL 유닛들, 즉 송신 PLL 유닛#0(170-0), 송신 PLL 유닛#1(170-1), … , 송신 PLL 유닛#N(170-N)을 포함한다.

여기서, 상기 CC 처리부 #0(110)은 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기(frequency down-converter)들, 즉 주파수 하향 변환기# 1(111-1)과, … , 주파수 하향 변환기#M(111-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기(frequency up-converter)들, 즉 주파수 상향 변환기#1(113-1)과, … , 주파수 상향 변환기#M(113-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 M개의 수신 주파수 오프셋(frequency offset) 보상기들, 즉 수신 주파수 오프셋 보상기 #1(115-1)과, … , 수신 주파수 오프셋 보상기 #M(115-M)과, 상기 M개의 주파수 상향 변환기들 각각에 연결되는 M개의 송신 주파수 오프셋 보상기들, 즉 송신 주파수 오프셋 보상기 #1(117-1)과, … , 송신 주파수 오프셋 보상기 #M(117-M)와, 주파수 오프셋 추정기(119)를 포함한다.

또한, 상기 CC 처리부 #1(120)은 상기 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(121-1)과, … , 주파수 하향 변환기#M(121-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(123-1)과, … , 주파수 상향 변환기#M(123-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 M개의 수신 주파수 오프셋 보상기들, 즉 수신 주파수 오프셋 보상기 #1(125-1)과, … , 수신 주파수 오프셋 보상기 #M(125-M)과, 상기 M개의 주파수 상향 변환기들 각각에 연결되는 M개의 송신 주파수 오프셋 보상기들, 즉 송신 주파수 오프셋 보상기 #1(127-1)과, … , 송신 주파수 오프셋 보상기 #M(127-M)와, 주파수 오프셋 추정기(129)를 포함한다.

이런 식으로, 마지막 CC 처리부인 상기 CC 처리부 #N(130)은 상기 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(131-1)과, … , 주파수 하향 변환기#M(131-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(133-1)과, … , 주파수 상향 변환기#M(133-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 M개의 수신 주파수 오프셋 보상기들, 즉 수신 주파수 오프셋 보상기 #1(135-1)과, … , 수신 주파수 오프셋 보상기 #M(135-M)과, 상기 M개의 주파수 상향 변환기들 각각에 연결되는 M개의 송신 주파수 오프셋 보상기들, 즉 송신 주파수 오프셋 보상기 #1(137-1)과, … , 송신 주파수 오프셋 보상기 #M(137-M)와, 주파수 오프셋 추정기(139)를 포함한다.

도 1a-도 1d에 도시되어 있는 바와 같이 상기 CA 처리 장치는 1개의 기준 클럭 생성기(150)만을 포함하고, 상기 기준 클럭 생성기(150)는 기준 클럭을 생성한다. 여기서, 상기 기준 클럭 생성기(150)는 일 예로 온도 보상형 크리스탈 발진기(Temperature Compensated Crystal Oscillator: TCXO, 이하 "TCXO"라 칭하기로 한다) 혹은 디지털 보상 크리스탈 발진기(Digitally Compensated Crystal Oscillator: DCXO, 이하 "DCXO"라 칭하기로 한다)로 구현될 수 있다. 도 1a-도 1d에서는 상기 기준 클럭 생성기(150)가 상기 TCXO 혹은 DCXO로 구현되는 경우를 일 예로 하여 설명하지만, 상기 기준 클럭 생성기(150)는 상기 TCXO 혹은 DCXO 이외에도 다양한 형태의 발진기로 구현 가능함은 물론이다.

한편, 상기 수신 PLL 유닛들, 즉 상기 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N) 각각은 상기 기준 클럭 생성기(150)에 연결되고, 상기 기준 클럭 생성기(150)에서 생성한 기준 클럭을 사용하여 각 CC를 위한 수신 캐리어 주파수(carrier frequency)를 생성한다. 여기서, 상기 수신 PLL 유닛#0(160-0)은 CC#0에 대한 수신 캐리어 주파수를 생성하고, 상기 수신 PLL 유닛#1(160-1)은 CC#1에 대한 수신 캐리어 주파수를 생성하고, 이런 식으로 마지막 수신 PLL 유닛인 수신 PLL 유닛#N(160-N)은 CC#N에 대한 수신 캐리어 주파수를 생성한다.

또한, 상기 송신 PLL 유닛들, 즉 상기 송신 PLL 유닛#0(170-0), 송신 PLL 유닛#1(170-1), … , 송신 PLL 유닛#N(170-N) 각각은 상기 기준 클럭 생성기(150)에 연결되고, 상기 기준 클럭 생성기(150)에서 생성한 기준 클럭을 사용하여 각 CC를 위한 송신 캐리어 주파수를 생성한다. 여기서, 상기 송신 PLL 유닛#0(170-0)은 CC#0에 대한 송신 캐리어 주파수를 생성하고, 상기 송신 PLL 유닛#1(170-1)은 CC#1에 대한 송신 캐리어 주파수를 생성하고, 이런 식으로 마지막 송신 PLL 유닛인 송신 PLL 유닛#N(170-N)은 CC#N에 대한 송신 캐리어 주파수를 생성한다.

상기 CA 처리 장치는 1개의 기준 클럭 생성기만을 구비하고, 상기 1개의 기준 클럭 생성기를 기반으로 각 CC에 대한 송신 캐리어 주파수 및 수신 캐리어 주파수를 생성할 수 있는 PLL들을 각 송신 경로 및 수신 경로 별로 포함하는 것이다.

여기서, CC#n(n = 0, 1, 2, ..., N)에 대한 기준 수신 캐리어 주파수 신호를 "Rx_fn"이라고 가정하고, 상기 CC#n에 대한 기준 송신 캐리어 주파수 신호를 "Tx_fn"이라고 가정하면, 각 CC#n의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기에는 Rx_fn이 제공되고, 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기에는 Tx_fn이 제공된다.

일 예로, CC#0에 대한 기준 수신 캐리어 주파수 신호는 "Rx_f0"이고, CC#0에 대한 기준 송신 캐리어 주파수 신호는 "Tx_f0"이고, CC#0의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(111-1) 내지 주파수 하향 변환기#M(111-M)에는 Rx_f0가 제공되고, CC#0의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(113-1) 내지 주파수 상향 변환기#M(113-M)에는 Tx_f0가 제공된다. 또한, CC#1에 대한 기준 수신 캐리어 주파수 신호는 "Rx_f1"이고, CC#1에 대한 기준 송신 캐리어 주파수 신호는 "Tx_f1"이고, CC#1의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(121-1) 내지 주파수 하향 변환기#M(121-M)에는 Rx_f1가 제공되고, CC#1의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(123-1) 내지 주파수 상향 변환기#M(123-M)에는 Tx_f1가 제공된다. 이런 식으로, 마지막 CC인 CC#N에 대한 기준 수신 캐리어 주파수 신호는 "Rx_fN"이고, CC#N에 대한 기준 송신 캐리어 주파수 신호는 "Tx_fN"이고, CC#N의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(131-1) 내지 주파수 하향 변환기#M(131-M)에는 Rx_fN가 제공되고, CC#N의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(133-1) 내지 주파수 상향 변환기#M(133-M)에는 Tx_fN가 제공된다.

한편, 각 CC 처리부에 포함되어 있는 주파수 오프셋 추정기는 해당 CC 처리부가 포함하고 있는 M개의 수신 주파수 오프셋 보상기들과 연결되며, 상기 CA 처리 장치가 포함하고 있는 N+1개의 수신 PLL 유닛들, 즉 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)을 통해 각 CC 처리부로 제공되는 기준 수신 캐리어 주파수 신호와 수신되는 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#n_Fo을 추정한다.

즉, 상기 CC 처리부#0(110)에 포함되어 있는 주파수 오프셋 추정기(119)는 수신 주파수 오프셋 보상기#1(115-1)과, … , 수신 주파수 오프셋 보상기#M(115-M)과 연결되어 상기 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_f0과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#0_Fo을 추정한다.

또한, 상기 CC 처리부#1(120)에 포함되어 있는 주파수 오프셋 추정기(129)는 수신 주파수 오프셋 보상기#1(125-1)과, … , 수신 주파수 오프셋 보상기#M(125-M)과 연결되어 상기 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_f1과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#1_Fo을 추정한다.

이런 식으로, 마지막 CC 처리부인 상기 CC 처리부#N(130)에 포함되어 있는 주파수 오프셋 추정기(139)는 수신 주파수 오프셋 보상기#1(135-1)과, … , 수신 주파수 오프셋 보상기#M(135-M)과 연결되어 상기 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_fN과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#N_Fo을 추정한다.

한편, 각 CC 처리부는 송신 주파수 오프셋 및 수신 주파수 오프셋을 보상하는데 이에 대해서 설명하면 다음과 같다.

먼저, 각 CC 처리부가 수신 주파수 오프셋을 보상하는 동작에 대해서 설명하면 다음과 같다.

각 CC 처리부가 포함하는 수신 주파수 오프셋 보상기는 해당 CC 처리부가 포함하는 주파수 오프셋 추정기에서 출력하는 주파수 오프셋 CC#n_Fo을 사용하여 수신 주파수 오프셋을 보상한다.

즉, CC 처리부#0(110)에서는, 수신 주파수 오프셋 보상기#1(115-1)은 주파수 하향 변환기#1(111-1) 다음에 연결되어 주파수 오프셋 추정기(119)에서 출력하는 주파수 오프셋인 CC#0_Fo을 사용하여 수신 주파수 오프셋을 보상하고, 이런 식으로 마지막 수신 주파수 오프셋 보상기인 수신 주파수 오프셋 보상기#M(115-M)은 주파수 하향 변환기#M(111-M) 다음에 연결되어 주파수 오프셋 추정기(119)에서 출력하는 주파수 오프셋인 CC#0_Fo을 사용하여 수신 주파수 오프셋을 보상한다.

또한, CC 처리부#1(120)에서는, 수신 주파수 오프셋 보상기#1(125-1)은 주파수 하향 변환기#1(121-1) 다음에 연결되어 주파수 오프셋 추정기(129)에서 출력하는 주파수 오프셋인 CC#1_Fo을 사용하여 수신 주파수 오프셋을 보상하고, 이런 식으로 마지막 수신 주파수 오프셋 보상기인 수신 주파수 오프셋 보상기#M(125-M)은 주파수 하향 변환기#M(121-M) 다음에 연결되어 주파수 오프셋 추정기(129)에서 출력하는 주파수 오프셋인 CC#1_Fo을 사용하여 수신 주파수 오프셋을 보상한다.

이런 식으로, 마지막 CC 처리부인 CC 처리부#N(130)에서는, 수신 주파수 오프셋 보상기#1(135-1)은 주파수 하향 변환기#1(131-1) 다음에 연결되어 주파수 오프셋 추정기(139)에서 출력하는 주파수 오프셋인 CC#N_Fo을 사용하여 수신 주파수 오프셋을 보상하고, 이런 식으로 마지막 수신 주파수 오프셋 보상기인 수신 주파수 오프셋 보상기#M(135-M)은 주파수 하향 변환기#M(131-M) 다음에 연결되어 주파수 오프셋 추정기(139)에서 출력하는 주파수 오프셋인 CC#N_Fo을 사용하여 수신 주파수 오프셋을 보상한다.

다음으로, 각 CC 처리부가 송신 주파수 오프셋을 보상하는 동작에 대해서 설명하면 다음과 같다.

각 CC 처리부가 포함하는 송신 주파수 오프셋 보상기는 해당 CC 처리부가 포함하는 주파수 오프셋 추정기에서 출력하는 주파수 오프셋 CC#n_Fo을 사용하여 송신 주파수 오프셋을 보상한다.

즉, CC 처리부#0(110)에서는, 송신 주파수 오프셋 보상기#1(117-1)은 주파수 상향 변환기#1(113-1) 이전에 연결되어 주파수 오프셋 추정기(119)에서 출력하는 주파수 오프셋인 CC#0_Fo을 사용하여 송신 주파수 오프셋을 보상하고, 이런 식으로 마지막 송신 주파수 오프셋 보상기인 송신 주파수 오프셋 보상기#M(117-M)은 주파수 상향 변환기#M(113-M) 이전에 연결되어 주파수 오프셋 추정기(119)에서 출력하는 주파수 오프셋인 CC#0_Fo을 사용하여 송신 주파수 오프셋을 보상한다.

또한, CC 처리부#1(120)에서는, 송신 주파수 오프셋 보상기#1(127-1)은 주파수 상향 변환기#1(123-1) 이전에 연결되어 주파수 오프셋 추정기(129)에서 출력하는 주파수 오프셋인 CC#1_Fo을 사용하여 송신 주파수 오프셋을 보상하고, 이런 식으로 마지막 송신 주파수 오프셋 보상기인 송신 주파수 오프셋 보상기#M(127-M)은 주파수 상향 변환기#M(123-M) 이전에 연결되어 주파수 오프셋 추정기(129)에서 출력하는 주파수 오프셋인 CC#1_Fo을 사용하여 송신 주파수 오프셋을 보상한다.

이런 식으로, 마지막 CC 처리부인 CC 처리부#N(130)에서는, 송신 주파수 오프셋 보상기#1(137-1)은 주파수 상향 변환기#1(133-1) 이전에 연결되어 주파수 오프셋 추정기(139)에서 출력하는 주파수 오프셋인 CC#N_Fo을 사용하여 송신 주파수 오프셋을 보상하고, 이런 식으로 마지막 송신 주파수 오프셋 보상기인 송신 주파수 오프셋 보상기#M(137-M)은 주파수 상향 변환기#M(133-M) 이전에 연결되어 주파수 오프셋 추정기(139)에서 출력하는 주파수 오프셋인 CC#N_Fo을 사용하여 송신 주파수 오프셋을 보상한다.

한편, 상기 각 CC 처리부에 포함되어 있는 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들 각각은 일 예로, CORDIC(COordinate Rotation DIgital Computer)과 같은 위상 로테이터(phase rotator), 혹은 읽기 전용 메모리(Read Only Table: ROM, 이하 "ROM"이라 칭하기로 한다) 테이블, 혹은 복소 곱셈기(complex multiplier) 기반의 위상 변환기 등과 같이 신호의 주파수를 변환시킬 수 있는 모듈(module)로 구현될 수 있다. 본 발명의 실시예에서는 상기 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들이 위상 로테이터, 혹은 ROM 테이블, 혹은 위상 변환기 등으로 구현되는 경우를 일 예로 하여 설명하였으나, 상기 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들이 구현되는 형태에는 제한이 없음은 물론이다.

그러면 여기서, 도 1a-도 1d를 참조하여 본 발명의 실시예에 따른 CA 처리 장치 동작 과정에 대해서 구체적으로 설명하면 다음과 같다.

먼저, 상기 CA 처리 장치의 기준 클럭(Reference clock)은 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 선택된 CC에 해당하는 CC 처리부에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋, 즉 기준 주파수 오프셋을 기준으로 주파수 오프셋을 보상한다. 이 경우, 선택된 CC에 대해서는 송신 경로 및 수신 경로에 포함되어 있는 주파수 오프셋 보상기를 동작시키지 않는다.

또한, 상기 CA 처리 장치는 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 가장 우수한 채널 품질을 가지는 CC를 기반으로 기준 클럭 제어 동작을 수행할 수 있다. 여기서, 상기 채널 품질은 각 CC별 캐리어대 간섭 잡음비(CINR: carrier-to-interference noise ratio, 이하 "CINR"이라 칭하기로 한다)와, 기준 신호 수신 전력(RSRP: reference signal received power, 이하 "RSRP"라 칭하기로 한다)과, 기준 신호 수신 품질(RSRQ: reference signal received quality, 이하 "RSRQ"라 칭하기로 한다)과, 기준 신호 강도 지시자(RSSI: reference signal strength indicator, 이하 "RSSI"라 칭하기로 한다)와, 채널 품질 지시자(CQI: Channel Quality Indicator, 이하 "CQI"라 칭하기로 한다)와, 제어 채널(control channel) 혹은 데이터 채널(data channel)에 대한 블록 에러 레이트(BLER: block error rate, 이하 "BLER"이라 칭하기로 한다) 등과 같은 다양한 메트릭(metric, 이하 "metric"이라 칭하기로 한다)들을 사용하여 결정될 수 있다. 도 1a-도 1d에서는 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 metric 들을 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는데 사용하는 경우를 일 예로 하여 설명하였으나, 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는데 사용되는 metric들에는 제한이 없음은 물론이다.

또한, 상기 CA 처리 장치는 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 가장 우수한 채널 품질을 가지는 CC를 기반으로 기준 클럭 제어 동작을 수행할 수 있는데, 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는 주기는 일 예로 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 메트릭들을 측정하는 측정 주기가 될 수 있다. 만약, 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 메트릭들을 필터링(filtering)할 경우 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는 주기는 일 예로 상기 측정 주기의 다수배로 설정될 수 있다.

한편, 상기 기준 클럭을 제어하는데 사용되지 않는 나머지 CC들에 해당하는 CC 처리부들에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋은 해당 CC 처리부가 포함하고 있는 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들을 통해 주파수 오프셋을 보상하는데 사용된다.

도 1a-도 1d에서는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 일 예에 대해서 설명하였으며, 다음으로 도 2a-도 2d를 참조하여 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 다른 예에 대해서 설명하기로 한다.

도 2a는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 다른 예를 개략적으로 도시한 도면이고,

도 2b는 도 2의 CC 처리부 #0(210)의 내부 구조를 개략적으로 도시한 도면이고;

도 2c는 도 2의 CC 처리부 #1(220)의 내부 구조를 개략적으로 도시한 도면이고;

도 2d는 도 2의 CC 처리부 #N(230)의 내부 구조를 개략적으로 도시한 도면이다.

도 2a-도 2d를 설명하기에 앞서, 도 2a-도 2d에 도시되어 있는 CA 처리 장치의 내부 구조는 PLL 제어를 기반으로 하는 CA 처리 장치의 내부 구조임에 유의하여야만 한다.

도 2a-도 2d를 참조하면, 상기 CA 처리 장치는 다수개, 일 예로 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M과, 다수개, 일 예로 N+1개의 CC 처리부들, 즉 CC 처리부 #0(210)과, CC 처리부 #1(220)과, … , CC 처리부 #N(230)과, 제어기(240)와, 기준 클럭 생성기(250)와, 다수개, 일 예로 N+1개의 PLL 유닛들, 즉 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)과, 다수개, 일 예로 N+1개의 송신 PLL 유닛들, 즉 송신 PLL 유닛#0(270-0), 송신 PLL 유닛#1(270-1), … , 송신 PLL 유닛#N(270-N)을 포함한다.

여기서, 상기 CC 처리부 #0(210)은 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(211-1)과, … , 주파수 하향 변환기#M(211-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(213-1)과, … , 주파수 상향 변환기#M(213-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 주파수 오프셋 추정기(215)를 포함한다.

또한, 상기 CC 처리부 #1(220)은 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(221-1)과, … , 주파수 하향 변환기#M(221-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(223-1)과, … , 주파수 상향 변환기#M(223-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 주파수 오프셋 추정기(225)를 포함한다.

이런 식으로, 마지막 CC 처리부인 상기 CC 처리부 #N(230)은 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(231-1)과, … , 주파수 하향 변환기#M(231-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(233-1)과, … , 주파수 상향 변환기#M(233-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 주파수 오프셋 추정기(235)를 포함한다.

도 2a-도 2d에 도시되어 있는 바와 같이 상기 CA 처리 장치는 1개의 기준 클럭 생성기(250)만을 포함하고, 상기 기준 클럭 생성기(250)는 기준 클럭을 생성한다. 여기서, 상기 기준 클럭 생성기(250)는 일 예로 TCXO 혹은 DCXO로 구현될 수 있다. 도 2a-도 2d에서는 상기 기준 클럭 생성기(250)가 상기 TCXO 혹은 DCXO로 구현되는 경우를 일 예로 하여 설명하지만, 상기 기준 클럭 생성기(250)는 상기 TCXO 혹은 DCXO 이외에도 다양한 형태의 발진기로 구현 가능함은 물론이다.

한편, 상기 수신 PLL 유닛들, 즉 상기 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N) 각각은 상기 기준 클럭 생성기(250)에 연결되고, 상기 기준 클럭 생성기(250)에서 생성한 기준 클럭을 사용하여 각 CC를 위한 수신 캐리어 주파수를 생성한다. 여기서, 상기 수신 PLL 유닛#0(260-0)은 CC#0에 대한 수신 캐리어 주파수를 생성하고, 상기 수신 PLL 유닛#1(260-1)은 CC#1에 대한 수신 캐리어 주파수를 생성하고, 이런 식으로 마지막 수신 PLL 유닛인 수신 PLL 유닛#N(260-N)은 CC#N에 대한 수신 캐리어 주파수를 생성한다.

또한, 상기 송신 PLL 유닛들, 즉 상기 송신 PLL 유닛#0(270-0), 송신 PLL 유닛#1(270-1), … , 송신 PLL 유닛#N(270-N) 각각은 상기 기준 클럭 생성기(250)에 연결되고, 상기 기준 클럭 생성기(250)에서 생성한 기준 클럭을 사용하여 각 CC를 위한 송신 캐리어 주파수를 생성한다. 여기서, 상기 송신 PLL 유닛#0(270-0)은 CC#0에 대한 송신 캐리어 주파수를 생성하고, 상기 송신 PLL 유닛#1(270-1)은 CC#1에 대한 송신 캐리어 주파수를 생성하고, 이런 식으로 마지막 송신 PLL 유닛인 송신 PLL 유닛#N(270-N)은 CC#N에 대한 송신 캐리어 주파수를 생성한다.

일 예로, CC#0에 대한 기준 수신 캐리어 주파수 신호는 "Rx_f0"이고, CC#0에 대한 기준 송신 캐리어 주파수 신호는 "Tx_f0"이고, CC#0의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(211-1) 내지 주파수 하향 변환기#M(211-M)에는 Rx_f0가 제공되고, CC#0의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(213-1) 내지 주파수 상향 변환기#M(213-M)에는 Tx_f0가 제공된다. 또한, CC#1에 대한 기준 수신 캐리어 주파수 신호는 "Rx_f1"이고, CC#1에 대한 기준 송신 캐리어 주파수 신호는 "Tx_f1"이고, CC#1의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(221-1) 내지 주파수 하향 변환기#M(221-M)에는 Rx_f1가 제공되고, CC#1의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(223-1) 내지 주파수 상향 변환기#M(223-M)에는 Tx_f1가 제공된다. 이런 식으로, 마지막 CC인 CC#N에 대한 기준 수신 캐리어 주파수 신호는 "Rx_fN"이고, CC#N에 대한 기준 송신 캐리어 주파수 신호는 "Tx_fN"이고, CC#N의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(231-1) 내지 주파수 하향 변환기#M(231-M)에는 Rx_fN가 제공되고, CC#N의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(233-1) 내지 주파수 상향 변환기#M(233-M)에는 Tx_fN가 제공된다.

한편, 각 CC 처리부에 포함되어 있는 주파수 오프셋 추정기는 해당 CC 처리부가 포함하고 있는 M개의 주파수 하향 변환기들과 연결되며, 상기 CA 처리 장치가 포함하고 있는 N+1개의 수신 PLL 유닛들, 즉 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)을 통해 각 CC 처리부로 제공되는 기준 수신 캐리어 주파수 신호와 수신되는 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#n_Fo을 추정한다.

즉, 상기 CC 처리부#0(210)에 포함되어 있는 주파수 오프셋 추정기(215)는 주파수 하향 변환기#1(211-1)과, … , 주파수 하향 변환기#M(211-M)과 연결되어 상기 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_f0과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#0_Fo을 추정한다.

또한, 상기 CC 처리부#1(220)에 포함되어 있는 주파수 오프셋 추정기(225)는 주파수 하향 변환기#1(221-1)과, … , 주파수 하향 변환기#M(221-M)과 연결되어 상기 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_f1과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#1_Fo을 추정한다.

이런 식으로, 마지막 CC 처리부인 상기 CC 처리부#N(230)에 포함되어 있는 주파수 오프셋 추정기(235)는 주파수 하향 변환기#1(231-1)과, … , 주파수 하향 변환기#M(231-M)과 연결되어 상기 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_fN과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#N_Fo을 추정한다.

한편, 도 2a-도 2d에 도시한 바와 같은 CA 처리 장치는 각 CC 별로 추정된 주파수 오프셋을 해당 CC의 수신 PLL 유닛과 송신 PLL 유닛을 직접 제어하여 보상하며, 이에 대해서 구체적으로 설명하면 다음과 같다.

첫 번째로, 각 CC 별로 추정된 주파수 오프셋을 해당 CC의 수신 PLL 유닛을 제어하여 보상하는 방식에 대해서 설명하면 다음과 같다.

먼저, CC#0에 대해서 추정된 주파수 오프셋 CC#0_Fo는 상기 수신 PLL 유닛#0(260-0)로 입력되어, 상기 수신 PLL 유닛#0(260-0)이 상기 추정된 주파수 오프셋 CC#0_Fo을 보상하도록 한다.

다음으로, CC#1에 대해서 추정된 주파수 오프셋 CC#1_Fo는 상기 수신 PLL 유닛#1(260-1)로 입력되어, 상기 수신 PLL 유닛#1(260-1)이 상기 추정된 주파수 오프셋 CC#1_Fo을 보상하도록 한다.

이런 식으로, 마지막 CC인 CC#N에 대해서 추정된 주파수 오프셋 CC#N_Fo는 상기 수신 PLL 유닛#N(260-N)로 입력되어, 상기 수신 PLL 유닛#N(260-N)이 상기 추정된 주파수 오프셋 CC#N_Fo을 보상하도록 한다.

두 번째로, 각 CC 별로 추정된 주파수 오프셋을 해당 CC의 송신 PLL 유닛을 제어하여 보상하는 방식에 대해서 설명하면 다음과 같다.

먼저, CC#0에 대해서 추정된 주파수 오프셋 CC#0_Fo는 상기 송신 PLL 유닛#0(270-0)로 입력되어, 상기 송신 PLL 유닛#0(270-0)이 상기 추정된 주파수 오프셋 CC#0_Fo을 보상하도록 한다.

다음으로, CC#1에 대해서 추정된 주파수 오프셋 CC#1_Fo는 상기 송신 PLL 유닛#1(270-1)로 입력되어, 상기 송신 PLL 유닛#1(270-1)이 상기 추정된 주파수 오프셋 CC#1_Fo을 보상하도록 한다.

이런 식으로, 마지막 CC인 CC#N에 대해서 추정된 주파수 오프셋 CC#N_Fo는 상기 송신 PLL 유닛#N(270-N)로 입력되어, 상기 송신 PLL 유닛#N(270-N)이 상기 추정된 주파수 오프셋 CC#N_Fo을 보상하도록 한다.

그러면 여기서, 도 2a-도 2d를 참조하여 본 발명의 실시예에 따른 CA 처리 장치 동작 과정에 대해서 구체적으로 설명하면 다음과 같다.

먼저, 상기 CA 처리 장치의 기준 클럭은 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 선택된 CC에 해당하는 CC 처리부에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋을 기준으로 주파수 오프셋을 보상한다.

또한, 상기 CA 처리 장치는 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 가장 우수한 채널 품질을 가지는 CC를 기반으로 기준 클럭 제어 동작을 수행할 수 있다. 여기서, 상기 채널 품질은 각 CC별 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, 제어 채널 혹은 데이터 채널에 대한 BLER 등과 같은 다양한 metric들을 사용하여 결정될 수 있다. 도 2a-도 2d에서는 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 metric 들을 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는데 사용하는 경우를 일 예로 하여 설명하였으나, 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는데 사용되는 metric들에는 제한이 없음은 물론이다.

또한, 상기 CA 처리 장치는 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 가장 우수한 채널 품질을 가지는 CC를 기반으로 기준 클럭 제어 동작을 수행할 수 있는데, 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는 주기는 일 예로 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 메트릭들을 측정하는 측정 주기가 될 수 있다. 만약, 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 메트릭들을 필터링할 경우 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는 주기는 일 예로 상기 측정 주기의 다수배로 설정될 수 있다.

한편, 상기 기준 클럭을 제어하는데 사용되지 않는 나머지 CC들에 해당하는 CC 처리부들에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋은 해당 송/수신 PLL을 제어하여 주파수 오프셋을 보상하는데 사용된다.

여기서, 상기 기준 클럭을 제어하는데 사용되지 않는 나머지 CC들에 해당하는 CC 처리부들에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋은 해당 CC 처리부가 포함하고 있는 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들을 통해 주파수 오프셋을 보상하는데 사용된다.

한편, 도 2a-도 2d에서 설명한 바와 같은 CA 처리 장치의 경우 별도의 주파수 오프셋 보상기를 사용하지 않고 CC별로 송신 PLL 유닛 및 수신 PLL 유닛에 대해 직접 주파수 오프셋을 보상함으로써 주파수를 보상하기 때문에, 모뎀(MOdulator/DE-Modulator: MODEM, 이하 "MODEM"이라 칭하기로 한다)에서 무선 주파수 집적 회로(RFIC: Radio Frequency Integrated Circuit, 이하 'RFIC'라 칭하기로 한다)로의 제어 신호가 매 주파수 오프셋 보상 주기마다 제공되어야 할 필요가 있다.

한편, 본 발명의 실시예들, 즉 도 1a 내지 도 2d에서 설명한 바와 같은 CC 처리 회로 및/혹은 장치에서는 신호 수신을 위한 처리 유닛들과 신호 송신을 위한 처리 유닛들의 개수가 동일한 경우를 일 예로 하여 CA를 처리하는 경우에 대해서 설명하였으나, 신호 수신을 위한 처리 유닛들과 신호 송신을 위한 처리 유닛들의 개수는 동일할 수도 있고 상이할 수도 있음은 물론이다.

또한, 본 발명의 실시예들, 즉 도 1a 내지 도 2d에서 설명한 바와 같은 CC 처리 회로 및/혹은 장치에서 사용된 안테나들의 개수에는 제한이 없으며, CC들의 개수 역시 제한이 없음은 물론이다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

캐리어 어그리게이션(Carrier Aggregation: CA) 처리 회로에 있어서,
해당 컴포넌트 캐리어(Component Carrier: CC)에 대한 주파수 오프셋(offset)을 추정하고, 상기 추정된 주파수 오프셋을 보상하는, 다수개의 CC 처리부들과,
상기 다수개의 CC 처리부들 각각에서 출력한 주파수 오프셋들 중 하나인 기준 주파수 오프셋을 사용하여 기준 클럭(clock)을 생성하는 기준 클럭 생성기와,
상기 기준 클럭에 상응하게 해당 CC에 대한 수신 캐리어 주파수를 생성하는, 다수개의 수신 위상 고정 루프(phase lock loop: PLL) 유닛들과,
상기 기준 클럭에 상응하게 해당 CC에 대한 송신 캐리어 주파수를 생성하는, 다수개의 송신 PLL 유닛들을 포함하는 CA 처리 회로.