KR20140099567A - 광대역 가변 대역폭 채널 필터 및 그 필터링 방법 - Google Patents

Abstract

본 발명은 광대역 가변 대역폭 채널 필터 및 그 필터링 방법에 관한 것으로, 종래 기술로는 제한된 자원을 가진 ASIC, FPGA 혹은 SoC로는 거의 구현이 불가능한 정도의 광대역 가변 대역폭 채널 필터를 중저가의 FPGA로도 구현할 수 있도록 하는 것이다. 또한 종래의 디지털 필터 설계 기술로는 저지대역이 -90dB를 만족하면서, 1Hz 단위로 대역폭을 가변할 수 있는 데시메이터의 설계 및 구현은 사실상 불가능하나, 본 발명에서는 1) 인터폴레이터를 구현함에 있어서 필터의 계수를 동적으로 생성하여 저장할 필터의 계수를 줄이는 방법, 2) 인터폴레이터의 조합을 통해서 필터의 계수를 더 줄이는 방법, 및 3) 이들의 조합을 이용한 1Hz 단위로 대역폭을 가변할 수 있는 데시메이터의 설계 및 구현 방법에 대한 것으로, 하드웨어의 복잡도를 줄이고, 처리 속도를 향상시키며 전력소모는 줄이는 효과적인 방법을 제시한다.

Description

광대역 가변 대역폭 채널 필터 및 그 필터링 방법{A WIDEBAND VARIABLE BANDWIDTH CHANNEL FILTER AND ITS FILTERING METHOD}

본 발명은 광대역 가변 대역폭 채널 필터 및 그 필터링 방법에 관한 것으로, 더 상세하게는 하나의 채널 필터로 복수의 세밀한 주파수 대역에 대한 선택적인 채널 필터링이 가능하도록 하는 것이다. 광대역의 다양한 대역폭으로 방송 또는 통신 신호가 송수신되는 경우, 해당 대역폭에 대한 개별적인 신호의 채널 필터링이 필요하고, 세밀한 대역폭의 채널 필터를 구현하기 위해서는 하드웨어의 복잡도가 증가하며, 이로 인한 전력 소모도 증가하는 문제가 있는 바, 이를 해결하기 위한 광대역 가변 대역폭 채널 필터 및 그 필터링 방법에 관한 것이다.

방송, 통신 또는 이들이 융합에 의한 디지털 유무선 신호의 송수신에 있어서, 송수신 신호의 전송 속도가 점점 증가함에 따라 해당 신호에 대한 주파수 대역의 광대역화가 지속적으로 진행되고 있으며, 이러한 주파수 대역의 광대역화는 주파수 자원의 부족으로 인하여 피할 수 없게 되었다.

또한 다양한 방송, 통신 또는 이들의 조합에 따른 신호의 송수신을 위한 표준화에 대한 노력도 또한 지속적으로 진행됨에 따라 다중 표준 지원이 가능한 가변 채널 대역을 지원하는 채널 필터가 필요한 실정이다.

그러나 상기 가변 채널 대역을 지원하는 채널 필터는 임의의 대역폭으로 가변이 가능하여야 하므로, 이를 아날로그 소자로 구현하는 데는 한계가 있다.

이러한 이유로 가변 채널 대역을 지원하는 채널 필터는 디지털 필터로 구현되는 것이 일반적이며, 상기 디지털 채널 필터는 휴대용 단말이나 고속 처리가 필요한 단말에 사용되기 위해서 저 전력으로 구현되고, 또한 고속의 DSP 처리에 적합하도록 효과적인 구조로 구현되어야 한다.

한편 최근 초고속 ADC(Analog-to-Digital Converter)와 조합하여 RF 프론트앤드 없이도 직접적으로 신호처리가 가능한 기술이 일부 개발되었거나 또한 향상된 성능으로 개발되고 있는 실정이며, 이 경우에는 광대역 필터 기술이 반드시 필요하다.

따라서 가변 대역을 지원하면서 동시에 광대역을 지원하는 효과적인 가변 광대역 채널 필터가 휴대용 및 고속의 송수신 장치에 필수적으로 요구되고 있는 실정이다.

그러나 종래에 가변 광대역 채널 필터를 구현하는 데 있어서, 주요 문제점은 1) 광대역 필터를 구현하는데 소요되는 하드웨어 복잡도가 상승되고, 2) 채널의 대역폭을 가변적으로 세밀하게 선택하는데 필터의 탭 수를 정교하게 변화시키는 것이 어렵다는 것이었다.

즉, 종래에 특정 주파수 대역의 필터를 구현함에 있어서, 특정 신호를 N배 인터폴레이션하고 이어서 M배 데이메이션을 수행하는 방식으로 N/M 비율의 필터를 구현할 수 있었는데, 그러나 이 경우 세밀한 주파수대역에 대한 필터를 구현하기 위해 N이나 M의 수를 매우 크게 하여야 하는, 즉 인터폴레이션이나 데시메이션 필터의 차수를 높여야 하며, 이는 하드웨어의 복잡도를 증가시키고, 처리 속도를 느리게 하며, 또한 전력소모를 증가시키는 문제를 야기한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 인터폴레이터와 데시메이터의 구성을 가변적으로 하되, 인터폴레이터의 구현을 단순화하여 가변 광대역 채널 필터 및 필터링 방법을 제공하는데 그 목적이 있다.

또한 본 발명은 광 대역 가변 대역폭을 지원하는 디지털 채널 필터를 구현하기 위해서 필터링 하고자 하는 주파수 대역폭을 세밀한 가변 스텝까지 필터링이 가능하도록 가변적으로 설정 할 수 있는 가변 광대역 채널 필터 및 필터링 방법을 제공하는데 그 목적이 있다.

또한 본 발명은 고정된 하나의 주파수 대역만 지원하는 필터 구현을 위해 소요되는 필터 계수의 수에 비해서, 광대역 가변 대역폭에 대한 필터링 시 가변 스텝 크기를 점점 세밀하게 할 수 있도록 함에 비례하여 필터의 계수가 기하급수적으로 증가하는 문제를 해결한 가변 광대역 채널 필터 및 필터링 방법을 제공하는데 그 목적이 있다.

또한 본 발명의 일실시예에 따른 가변 광대역 채널 필터의 구현에 있어서, 상기 필터 계수의 증가에 비례하여 곱셈기(multiplier) 및 쉬프트 레지스터(shift register) 의 증가가 요구되어지며 특히, 데시메이션 팩터(Factor)(M)의 값이 증가함에 따라 곱셈기와 쉬프트 레지스터의 개수가 그의 2의 배수 값으로 증가하게 되어 제한된 FPGA(Field Programmable Gate Array) 혹은 ASIC(Application Specific Integrated Circuits)의 자원으로 가변적인 광대역 디지털 채널 필터를 설계하는 것이 거의 불가능하게 되는 기술적인 한계를 극복하여 경제성 있는 가변 광대역 채널 필터 및 필터링 방법을 제공하는데 그 목적이 있다.

본 발명의 일 측면에 따른 광대역 가변 대역폭 채널 필터는 입력 신호를 특정 비율(N: N은 양의 정수)로 인터폴레이션하는 인터폴레이션 수단; 및 상기 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 데시메이션 수단;을 포함하고, 상기 인터폴레이션 수단 혹은 데시메이션 수단에서 사용하는 필터 계수를 동적으로 생성하는 것을 특징으로 한다.

또한, 본 발명의 일 측면에 따른 광대역 가변 대역폭 채널 필터에서, 상기 필터 계수를 동적으로 생성하는 것은 소정 간격의 필터 계수만 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하고, 상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 상기 저장된 필터 계수로부터 동적으로 생성되는 것을 특징으로 하며, 상기 필터 계수를 동적으로 생성하는 것은 소정 간격의 필터 계수만 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하고, 상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 동적으로 미분 값을 계산하여 사용하거나 미리 계산된 미분 값을 별도의 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하였다가 불러와서 사용하는 것을 특징으로 한다.

또한, 본 발명의 일 측면에 따른 광대역 가변 대역폭 채널 필터는 입력 신호를 특정 비율(N: N은 양의 정수)로 인터폴레이션하는 인터폴레이션 수단; 및 상기 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 데시메이션 수단;을 포함하고, 상기 인터폴레이션 수단은 적어도 하나 이상의 인터폴레이션 수단을 더 포함하여, 전단에 위치한 인터폴레이션 수단이 그 후단에 위치한 인터폴레이션 수단의 주파수 천이를 완만하게 설계할 수 있도록 하여 필터의 계수를 줄여서 설계할 수 있도록 하는 것을 특징으로 한다.

또한, 본 발명의 일 측면에 따른 광대역 가변 대역폭 채널 필터에서, 상기 인터폴레이션 수단 혹은 데시메이션 수단에서 사용하는 필터 계수를 동적으로 생성하는 것을 특징으로 하며, 상기 필터 계수를 동적으로 생성하는 것은 소정 간격의 필터 계수만 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하고, 상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 상기 저장된 필터 계수로부터 동적으로 생성되는 것을 특징으로 하고, 상기 필터 계수를 동적으로 생성하는 것은 소정 간격의 필터 계수만 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하고, 상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 동적으로 미분 값을 계산하여 사용하거나 미리 계산된 미분 값을 별도의 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하였다가 불러와서 사용하는 것을 특징으로 한다.

한편, 본 발명의 일 측면에 따른 임의의 비율로 가변할 수 있는 데시메이터는 제2 인터폴레이션 수단의 계수 수를 줄이기 위한 고정 비율의 제1 인터폴레이션 수단; 상기 고정 비율을 고려하여 입력 신호를 특정 비율(N/고정비율: N은 양의 정수)로 인터폴레이션하는 제2 인터폴레이션 수단; 및 상기 제2 인터폴레이션 수단에서 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 데시메이션 수단;을 포함하는 것을 특징으로 한다.

또한, 본 발명의 일 측면에 따른 임의의 비율로 가변할 수 있는 데시메이터에서, 상기 제1 인터폴레이션 수단, 제2 인터폴레이션 수단 및 데시메이션 수단에서 사용하는 필터 계수를 동적으로 생성하는 것을 특징으로 하며, 상기 필터 계수를 동적으로 생성하는 것은 소정 간격의 필터 계수만 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하고, 상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 상기 저장된 필터 계수로부터 동적으로 생성되는 것을 특징으로 하고, 상기 필터 계수를 동적으로 생성하는 것은 소정 간격의 필터 계수만 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하고, 상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 동적으로 미분 값을 계산하여 사용하거나 미리 계산된 미분 값을 별도의 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하였다가 불러와서 사용하는 것을 특징으로 한다.

한편, 본 발명의 일 측면에 따른 광대역 가변 대역폭 채널 필터링 방법은 입력 신호를 특정 비율(N: N은 양의 정수)로 인터폴레이션하는 제1 단계; 및 상기 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 제2 단계;를 포함하고, 상기 인터폴레이션 혹은 데시메이션에서 사용하는 필터 계수는 동적으로 생성되는 것을 특징으로 한다.

한편, 본 발명의 일 측면에 따른 광대역 가변 대역폭 채널 필터링 방법은 입력 신호를 특정 비율(N: N은 양의 정수)로 인터폴레이션하는 제1 단계; 및 상기 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 제2 단계; 를 포함하고, 상기 인터폴레이션 수단은 적어도 하나 이상의 인터폴레이션 수단을 더 포함하여, 전단에 위치한 인터폴레이션 수단이 그 후단에 위치한 인터폴레이션 수단의 주파수 천이를 완만하게 설계할 수 있도록 하여 필터의 계수를 줄여서 설계할 수 있도록 하는 것을 특징으로 한다.

한편, 본 발명의 일 측면에 따른 임의의 비율로 가변할 수 있는 데시메이션 방법은 제2 인터폴레이션 단계의 필터 계수 수를 줄이기 위한 고정 비율의 제1 인터폴레이션 단계; 상기 고정 비율을 고려하여 입력 신호를 특정 비율(N/고정비율: N은 양의 정수)로 인터폴레이션하는 제2 인터폴레이션 단계; 및 상기 제2 인터폴레이션 단계에서 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 데시메이션 단계; 를 포함하는 것을 특징으로 한다.

본 발명은 광대역 가변 대역폭 채널 필터를 설계 및 구현할 때, 종래 기술로는 제한된 자원을 가진 ASIC 혹은 FPGA와 같은 디바이스를 가지고는 거의 구현이 불가능한 정도의 광대역 가변 대역폭 채널 필터를 중저가의 ASIC 혹은 FPGA로도 충분히 구현할 수 있도록 하는 것이다. 또한 종래의 디지털 필터 설계 기술로는 저지대역이 -90dB를 만족하면서, 1Hz 단위로 대역폭을 가변할 수 있는 데시메이터의 설계 및 구현은 사실상 불가능하나, 본 발명에서는 1) 인터폴레이터를 구현함에 있어서 필터의 계수를 동적으로 생성함으로써 저장할 필터의 계수를 줄이는 방법, 2) 인터폴레이터의 조합을 통해서 필터의 계수를 더 줄이는 방법, 및 3) 이들의 조합을 이용한 1Hz 단위로 대역폭을 가변할 수 있는 데시메이터의 설계 및 구현 방법에 대한 것으로, 하드웨어의 크기를 줄이고, 처리 속도를 향상시키며 전력소모는 줄이는 효과가 있다.

도 1a 및 도 1b는 가변 채널 필터의 필요성에 대한 일 사용예를 보여주는 것으로, WDMA의 5MHz 대역과 ATSC 6MHz 대역에 대한 채널 필터링 개념도.
도 2는 종래의 디지털 채널 필터의 설계에 대한 개념도.
도 3a 및 도 3b는 임펄스 응답과 그에 따른 저지대역(stop band)이 -90dB인 채널 필터의 진폭 응답 곡선도.
도 4는 임의의 가변 대역폭에 대해서 채널 필터링을 수행하기 위한 개념도.
도 5a 및 도 5b는 각각 ployphase 방식으로 인터폴레이터와 데시메이터를 구현한 블록 다이어그램.
도 6은 본 발명의 일 실시예에 따른 채널 필터의 계수를 대폭 줄이기 위한 인터폴레이터의 구조도.
도 7은 본 발명의 또 다른 일 실시예에 따른 인터폴레이터와 데시메이터를 결합한 임의의 레이트 데시메이터에 대한 구조도.
도 8은 본원 발명의 일 실시예에 따른 N/M 비율의 데시메이션을 수행하는 방법을 도시한 순서도.

최근 들어 방송과 통신, 특히 이동통신이나 DTV, HDTV, UHDTV, DMB 등과 같은 서비스가 활성화됨에 따라 점점 더 큰 데이터(big data)를 가진 멀티미디어 콘텐츠를 필요로 하고, 증가된 데이터 량을 처리하기 위해 이를 송수신할 주파수 대역도 점점 광대역화 되어 가고 있다.

아울러, 이러한 광대역을 지원하면서 하나의 채널 필터로 LTE (Long Term Evolution) 서비스, ATSC (북미 지상파 방송 규격) 및 WCDMA (Wideband Code Division Multiple Access)등의 다중 표준에 대하여 필터링이 가능한 가변 채널 대역을 지원하는 광대역 채널 필터의 필요성이 대두 되게 되었다.

이러한 채널 필터는 저 잡음, 고 효율을 고려한다면 아날로그 소자로 구현 하는 것이 가장 좋은 방법이나 아날로그 필터로는 광대역에 있어서 가변 대역을 지원하는 채널 필터를 구현하는 것이 불가능하다고 할 수 있다. 따라서 저전력 및 고속의 DSP(Digital Signal Processing) 처리를 위하여 효과적인 구조의 디지털 채널 필터가 필요하게 된다. 아울러, 고성능, 저전력 시스템을 설계하기 위해서는 광대역의 ADC를 사용하여 RF 프론트엔드(Front End) 없이도 직접적으로 RF 신호를 처리할 필요도 있다.

광 대역 가변 대역폭을 지원하는 디지털 채널 필터를 구현하기 위해서는, 필터링 하고자 하는 주파수 밴드를 가변적으로 설정 할 수 있어야 하며, 특히 세밀한 가변 스텝까지 필터링이 가능하여야 한다. 이를 위해서는, 고정된 하나의 주파수 대역만 지원하는 필터 구현을 위해 소요되는 계수의 수에서, 광대역 가변 대역폭에 대한 필터링 시 가변 스텝 크기를 점점 세밀하게 할 수 있도록 함에 비례하여 필터의 계수가 기하급수적으로 증가하는 문제를 해결하여야 한다. 왜냐하면, 필터의 계수의 증가에 비례하여 곱셈기 및 쉬프트 레지스터의 증가가 요구되어지며, 결론적으로 중, 저 용량의 FPGA 및 ASIC으로는 설계가 불가능하게 되기 때문이다.

본 발명은 이러한 문제점을 효과적으로 해결하기 위해서 창작된 것으로, 이하, 첨부된 도면을 참조하여 본 발명에 따른 광대역 가변 대역폭 채널 필터 및 필터링 방법의 일 실시예를 상세하게 설명하고자 한다.

도 1a 와 1b는 가변 채널 필터의 필요성에 대한 일실시예를 보여주는 것으로, WDMA의 5MHz 대역과 ATSC 6MHz 대역에 대한 채널 필터링 개념도이다. 도 1a는 WCDMA에 대한 일실시예의 주파수 스펙트럼을 보인 것으로, 본 발명의 광대역 가변 채널 필터를 원하는 5MHz 대역폭 필터링을 위한 용도로 사용 할 수 있다. 도 1b는 ATSC의 주파수 스펙트럼에 대해 도시한 것이며, 본 발명의 광대역 가변 대역폭 필터를 이용하여 원하는 6MHz 대역을 필터링 할 수 있다.

예컨대, 나이키스트(Nyquist) 샘플링 이론에 따라 부호 간 간섭을 없애는 조건으로 입력 신호의 최고 주파수의 2배 이상의 주파수에서 샘플링하면 원 신호를 충실하게 재현할 수 있으므로, 100MHz의 주파수 대역에 대해서 200Msamples/s로 샘플링하는 것이 필요하고, 여기서 6MHz, 8MHz, 혹은 20MHz(예: LTE의 경우) 등의 원하는 주파수 대역에 대해서 필터링을 수행하려면, 상기 샘플링 주파수를 일정 비율(N배)로 늘렸다가 다시 일정 비율(M배)로 줄여 원하는 대역폭의 신호에 대한 채널 신호를 획득할 수 있다. 즉, 센터주파수(Fc)를 중심으로 5MHz 혹은 6MHz의 대역폭에 대해서 채널 필터링을 수행하여 원하는 주파수 대역의 신호를 추출할 수 있는 것이다.

도 2는 종래의 디지털 채널 필터의 설계에 대한 개념도이다. 도 2에 도시된 바와 같이 안테나를 통해 입력된 RF 신호는 RF 튜너(1)를 거쳐 IF(Intermediate Frequency)로 다운 컨버전되며, 이는 다시 ADC(2)와 디지털 다운컨버터(3)를 통해 I(In-phase) 신호와 Q(Quadrature-phase)신호로 변환되고, 다음으로 해당 신호를 임의의 비율로 데시메이션(4)하여 원하는 대역의 신호를 추출할 수 있는 구조이다. 데시메이터(4)는 1/M (M은 양의 정수)의 비율을 구성하여 임의(arbritrary)의 주파수 대역을 선택할 수 있도록 한다.

여기서 상기 임의의 비율로 데시메이션하는 1/M 데이메이터를 구현하는 것은 그 세밀한 주파수 대역을 결정하기 위해서 수많은 데시메이션 필터의 탭 수가 필요하게 되고, 이로 인해서 필터의 복잡도가 증가하며, 이는 필터의 처리속도를 떨어지게 하고, 또한 필터의 소비전력도 증가시킨다.

이러한 광대역 가변 대역폭을 지원하는 채널 필터의 설계를 위해서는 종래의 다운 컨버터와 데시메이터로 구성되는 디지털 채널 필터의 설계 기술로는 상용 FPGA나 ASIC 혹은 SoC로 구현하기에 너무 많은 곱셈기 및 쉬프트 레지스터를 필요로 하며, 특히 DSP나 마이크로프로세서로 구현하는 경우에는 실시간으로 처리하기에 속도가 느려져서 현실적으로 구현이 불가능하게 되는 문제가 있다.

예컨대, 도 3a 및 도 3b는 안테나로부터 입력되는 수신 신호의 임펄스 응답과 그에 따른 저지대역(stop band)이 -90dB인 채널 필터의 진폭 응답 곡선을 예시적으로 나타낸 것으로, 이와 같은 주파수 스펙트럼에서, 샘플링 주파수(Fs)의 1/2의 데시메이션 필터로 저지대역(stop band)이 -90dB인 채널 필터를 구현하기 위해서는 최소 54탭이 필요하며, 이것은 54개의 곱셈기와 54개의 쉬프트 레지스터가 필요함을 의미한다. 따라서 Fs의 1/4 데시메이터의 경우 54*2=108 탭이 되며, 이는 208개의 곱셈기와 쉬프트 레지스터가 필요함을 의미하고, Fs의 1/8의 경우, 54*4=216 탭이되며, 이는 216개의 곱셈기와 쉬프트레지스터가 필요함을 의미한다.

결국 이와 같은 방법으로 계산하면, Fs가 100MHz 인 경우 1MHz의 가변 데시메이터를 구현하기 위해서는, 100HMz에서 50MHz로 1/2 데시메이션 하는데 54개, 50MHz에서 25MHz로 1/2 데시메이션 하는데 54개와 같이 계산되어, 1.5625MHz에서 0.78125MHz로 데시메이션 하는데 3456개의 탭이 필요하며, 따라서 100MHz에서 1MHz로 데시메이션하는 데는 54*50=2700개의 탭이 필요하게 되고, 결국 2700개의 곱셈기와 2700개의 쉬프트 레지스터가 필요함을 알 수 있다. 이와 같이 계산하면, 특히 1Hz 단위로 가변 가능한 데시메이터를 구현하기 위해서는 너무 많은 탭이 필요하여 현실적으로 이를 실현할 수 있는 데시메이터를 구현하는 것이 불가능하다는 결론에 도달하게 된다.

이와 같이 본 발명은 데시메이션 팩터(M) 값이 증가함에 따라 곱셈기와 쉬프트 레지스터의 개수가 그의 2의 배수 값으로 증가하게 되어, 필터의 계수 수가 증가하면 곱셈기와 메모리 소자가 더 많이 필요하게 되는 데, 현재 시판되고 있는 상용의 고가 FPGA안에 약 500개의 곱셈기가 들어 있는 점을 고려하면 FPGA로 구현이 불가능해지고 ASIC으로 구현하더라도 큰 면적의 웨이퍼가 필요하고, 전력소모가 크다는 것이 문제점이다.

도 4는 임의의 가변 대역폭에 대해서 채널 필터링을 수행하기 위한 개념도이다. 즉, N배의 인터폴레이터(10)와 1/M 비율의 데시메이터(11)를 조합하여 임의의 N/M 레이트(rate) 리샘플러(resampler)를 구현 할 수 있는 것을 도시한 것이다. 그러나 단순히 인터폴레이터와 데시메이터의 조합만으로는 N과 M 값이 커질수록 필터의 계수의 수가 증가하여 한정된 설계 자원을 가지는 SoC 혹은 FPGA를 통한 설계에 현실적인 어려움이 따르게 된다.

상기의 한정된 자원(특히, 곱셈기의 개수)으로 인터폴레이터와 데시메이터를 구현하기 위하여 폴리페이즈(polyphase) 방식을 사용하여 곱셈기를 효율적으로 사용할 수 있도록 설계 할 수 있으나, 필터의 차수가 증가함에 따라 많은 계수의 데이터를 저장해야 하는 문제가 여전히 남게 된다. 예컨대, 저지 대역을 -90dB로 억제(rejection)하면서 2배의 인터폴레이션을 수행하기 위해서, 54개의 계수가 필요하므로, N이 100인 경우, 54*50=2700 개의 계수, 즉 2700개의 곱셈기와 쉬프트 레지스터가 필요 하였으나, 폴리페이즈 방식을 사용할 경우에는 이와 달리 54개의 곱셈기만으로 구현이 가능하게 된다. 그러나 이 경우에 곱셈기의 수는 54개로 구현할 수 있으나, 여전히 많은 수의 계수를 저장하고 있어야 하는 문제가 남는다.

도 5a 및 도 5b는 각각 폴리페이즈 방식으로 인터폴레이터와 데시메이터를 구현한 블록 다이어그램이다. 도 5a 및 도 5b에서, N이 100인 경우를 가정하면 폴리페이즈 인터폴레이터(20)로 구현 하지 않았을 경우에는 상기에서 설명한 바와 같이 2700개의 탭이 필요하며, 다음과 같은 수식으로 표현이 가능하다. 여기서, y는 필터의 출력이고, c는 필터계수이며, x는 필터의 입력에 해당한다. 즉, y(n) = c0*x(n) + c1*x(n-1) + c2*x(n-2) + ~~ + c2699*x(n-2699)이고 우변을 다음과 같이 정리하면,

(0) = c0*x(n) +c100*x(n-100) + c200*x(n-200) ~~

(1) = c1*x(n-1) + c101*x(n-101) + c201*x(n-201) ~~

(2) = c2*x(n-2) + c102*x(n-102) + c299*x(n-202) ~~

(99) = c99*x(n-99) + c199*x(n-199) + c299*x(n-299) ~~와 같이 표현할 수 있다.

상기 수식으로부터 큰 사이즈의 필터는 여러 개의 서브필터로 나누어 생각해 볼 수 있는 것이다. 상기 수식에서 우변의 각 항목은 도 5a 및 도 5b의 폴리페이즈를 구성하는 각각의 서브필터를 수식화한 것이다. 아울러, 계수 c0, c1, ~ c99를 h0(n)으로 표현하고, c100, c101, ~ c199를 h1(n)으로 표현하면 필터 계수는 h0(n), h1(n), h2(n), ~~, h26(n)으로 분류 가능하게 된다.

또한, 도 5b는 폴리페이즈 데시메이터(30)의 구조를 나타낸 것으로, 데시메이터의 경우도 인터폴레이터와 대부분 비슷하지만, 다만 인터폴레이터와 다르게 출력은 서브필터의 합이 된다. 도 5b는 폴리페이즈 구성에서, 전단의 회전축의 값이 1씩 증가 한다면 1/M의 데시메이터가 되고, 2씩 증가 한다면 2/M 의 데시메이터가 된다. 결론적으로, 전단의 회전축의 증가분에 따라, 1/M, 2/M, 4/M, 8/M ~~ 으로 가변적인 데시메이터를 구현 할 수 있게 된다.

전술된 내용은 폴리페이즈 인터폴레이터와 데시메이터의 사용으로 일정한 개수의 곱셈기만으로도 가변적인 대역폭에 대하여 1Hz 스텝까지의 해상도까지도 지원하는 광대역 가변 디지털 채널 필터의 설계 및 구현 방법에 관한 서술로서, 가변 대역 필터의 설계 시 요구되던 곱셈기의 기하급수적인 증가에 대한 해결 방안은 되나, 메모리의 증가에 대한 문제는 여전히 해결되지 못하고 있다.

즉, 이제 남은 과제는 N 값의 가변에 따른 필터의 계수가 기하급수적으로 늘어나는 문제를 해결하는 것이다. 전술한 바와 같이 N이 100인 경우에 대해서도 필터의 계수가 구현하기 힘들 정도로 많지만 이보다 큰 10,000개 이상을 필요로 하는 경우를 고려하면, 이 계수 값을 저장하기 위해서는 대용량의 메모리가 필요할 정도의 방대한 양이 될 것이다.

따라서 본 발명은 이러한 계수 값을 동적으로 생성하는 것을 전제로 하고 있으며, 이와 같은 방법으로는 다항식(polynomial)을 이용하여 동적으로 생성하는 방법과 ROM에 적당한 간격의 기본 계수 값을 저장하여 룩-업(look-up) 테이블 방식으로 불러와서 그 사이 값을 생성하도록 계수를 동적으로 생성하는 방법을 고려할 수 있는데, 모든 계수를 저장하기 위해서는 메모리의 용량이 많이 필요하고, 이는 다시 메모리를 액세스하는 지연 시간을 과다하게 요구하게 되므로, 결국 본 발명에서는 ROM에 적당한 간격의 계수를 저장하고 그 사이 값을 생성하도록 하여 계수를 동적으로 생성함으로써, 메모리의 용량을 줄이는 방법에 대해서 제안하고자 한다.

상기 계수의 사이 값을 생성하는 방법은 테일러급수의 원리를 이용한 방법으로 c10 와 c20 의 값을 알고 있는 경우 c12 의 계수 값을 알기 위해서는 c12 = c10 + (c20 - c10) * 0.2와 같은 방식을 이용해 무수하게 많은 계수 값을 생성해 내는 것이 가능하게 된다. 본 발명에서는 ROM에 일정한 간격의 값을 저장하고 또 다른 ROM에는 그 미분 값을 저장하도록 구성한다. 경우에 따라서 전술한 바와 같이 ROM에 미분 값을 저장하지 않고 각 사이 값을 이용하여 동적으로 미분 값을 구하는 방법으로 구현할 수도 있다.

상술한 폴리페이즈 구조와 필터 계수의 동적 생성 방법으로 효율적인 가변 디지털 필터의 설계가 가능해 졌으나, 더욱 경제성을 고려하여 본 발명은 계수를 대폭 줄이기 위해 도 6에 도시된 구조를 제시하고자 한다. 즉, 자동으로 계수를 생성하기 위해서도 많은 계수의 저장이 필요하고 또 사이 값을 생성하기 위해 곱셈 및 기타 처리가 필요하므로 계수를 줄이는 과정이 필요하다. 도 6과 같이 계수를 줄이기 위해 N배의 인터폴레이터를 두 개로 분리하되, 그 앞부분에는 고정된 정수배(예: 2배)로 인터폴레이션(100)을 처리하도록 하면, 후속하는 N/(고정된 정수배(예: 2))(예: N/2)배 인터폴레이터(101)는 주파수 천이가 완만하도록 설계하는 것이 가능하여 필터의 계수를 추가적으로 현격하게 더 줄일 수 있다. 도 6의 전단의 고정된 인터폴레이션(100)은 임의의 정수 값이 될 수 있다.

도 7은 본 발명의 또 다른 일 실시예에 따른 임의의 레이트 데시메이터를 구현하기 위해 인터폴레이터와 데시메이터를 결합한 것으로, 임의의 레이트(N/M)에서 N을 2^32배(2의 32승배)까지 가능하도록 인터폴레이터를 구현하는 것이 가능하고, M을 1 ~ 128 범위의 가변 정수배 데시메이터(200)가 되도록 구현하여 상호 결합하면, 2^32 만큼의 해상도를 가지므로 100MHz의 샘플링 주파수에서 1Hz 이하의 가변 스텝을 가지는 임의의 대역에 대한 필터링이 가능하게 된다.

한편, 도 8은 본원 발명의 일 실시예에 따른 N/M 비율의 데시메이션을 수행하는 방법을 도시한 것이다. 상기 N/M 비율의 데시메이션을 수행하는 방법은, 먼저 필터의 신호를 입력하는 단계(S11)를 거쳐, 임의의 정수배 인터폴레이션을 통해 주파수 천이를 완만하게 하여 필터의 계수를 줄이는 단계(예: 2배)(S12), 줄어든 필터 계수로 인터폴레이션 필터링을 수행하는 단계(예: N/2배)(S13), N배 인터폴레이션된 신호를 1/M배 데시메이션 필터링을 수행하는 단계(예: 1 to 128)(S14), 및 필터링 신호를 출력하는 단계(S15)로 구성된다. 여기서 S12와 S13 단계는 N배 인터폴레이션을 수행하는 단계에 해당하는 것으로, 전단에 임의의 정수배 인터폴레이션을 수행하는 것은 주파수 천이를 완만하게 하여 필터의 차수를 줄여 그 계수의 수를 줄이기 위한 절차이며, 이를 통해서 전체 N배 인터폴레이터의 하드웨어 복잡도를 획기적으로 줄일 수 있다.

전술 한 바와 같이 동적으로 생성되는 계수의 크기를 현격히 줄이기 위해 전단의 인터폴레이터에 고정 레이트 값을 가지는 인터폴레이터를 두는 것이 중요하며, 이로 인해서 본 발명은 종래 기술에 비해서 최소의 리소스를 필요로 하며 하드웨어로 구현 시 저소비전력 및 고속의 처리가 가능한 것을 장점으로 하며, 이러한 관점에서 본 발명은 경제성 및 상품성을 최선으로 고려한 설계라 할 수 있다.

따라서 본 발명의 일 실시예에 따르면, 중저가 정도의 FPGA를 이용하여 약 200MHz의 샘플링 주파수를 지원할 수 있어서 RF 대역폭 80MHz 이내의 임의의 가변폭(1Hz 스텝 이하 )을 지원하는 것이 가능하다.

따라서 본 발명은, 광대역 가변 대역폭 채널 필터의 설계 및 구현에 있어서, N배의 인터폴레이터와 1/M배의 데시메이터를 조합하여 임의의 N/M 비율(레이트: rate) 리샘플러 구조를 가지는 광대역 가변 대역폭 채널 채널 필터를 효과적으로 구현하기 위한 것이다. 이를 위해서 본 발명은 상기의 인터폴레이터를 구현함에 있어, 곱셈기 및 쉬프트 레지스터 등의 하드웨어 자원(resource)을 최소화하기 위해, 폴리페이즈 방식의 인터폴레이터와 데시메이터를 그 수단으로 포함하되, 이를 통해서도 해결하기 어려운 과다한 필터 계수를 저장하기 위한 메모리를 절약할 수 있도록, 필터의 계수를 생성하는 방법을 제안한다. 상기 필터 계수의 생성은, ROM 에 일정 간격의 필터 계수를 저장하여 룩-업 테이블 방식으로 불러오며, 그 사이 값을 동적으로 생성할 수 있도록 하는 필터 계수 생성 방법을 포함한다. 또한, 상기 폴리페이즈 방식의 인터폴레이터를 설계함에 있어서, 독립된 2개의 인터폴레이터를 직렬로 연결하여 전단부의 인터폴레이터는 고정된 상수 값(예: 2)을 가지도록 구성하고, 후단부의 인터폴레이터는 N/(상수 값(예: 2))배가 되도록 구성하여, 결과적으로 주파수 천이가 완만하게 되도록 함으로써 필터의 계수를 현저히 줄일 수 있도록 한 새로운 필터링 방법을 포함한다.

결론적으로, 본 발명에 따른 일실시예는, 종래 기술로는 제한된 자원을 가진 ASIC, FPGA 혹은 SoC에 의한 필터를 구현할 수 있는 디바이스를 가지고는 거의 구현이 불가능한 정도의 광대역 가변 대역폭 채널 필터를, 중저가의 FPGA로도 충분히 구현할 수 있도록 하는 것이다. 또한 종래의 디지털 필터 설계 기술로는 저지대역이 -90dB를 만족하면서, 1Hz 단위로 대역폭을 가변할 수 있는 데시메이터의 설계 및 구현은 사실상 불가능하나, 본 발명에서는 1) 인터폴레이터를 구현함에 있어서 필터의 계수를 동적으로 생성함으로써 저장할 필터의 계수를 줄이는 방법, 2) 인터폴레이터의 조합을 통해서 필터의 계수를 더 줄이는 방법, 및 3) 이들의 조합을 이용한 1Hz 단위로 대역폭을 가변할 수 있는 데시메이터의 설계 및 구현 방법에 대해서 새로운 방법을 제시한 것이다.

이상으로 본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.

1: RF 튜너 2: ADC(Analog-to-Digital Converter)
3: 디지털 다운 컨버터 4: 데시메이터
10: 인터폴레이터(↑N) 11: 데시메이터((↓M)
20: polyphase 인터폴레이터 30: polyphase 데시메이터
100: 인터폴레이터((↑2) 101: 인터폴레이터((↑N/2)
200: 데시메이터((↓[1 to 128])

Claims (14)

1. 입력 신호를 특정 비율(N: N은 양의 정수)로 인터폴레이션하는 인터폴레이션 수단; 및
   상기 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 데시메이션 수단;을 포함하고,
   상기 인터폴레이션 수단 혹은 데시메이션 수단에서 사용하는 필터 계수를 동적으로 생성하는 것을 특징으로 하는 광대역 가변 대역폭 채널 필터.
   
2. 청구항 1에 있어서,
   상기 필터 계수를 동적으로 생성하는 것은 소정 간격의 필터 계수만 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하고, 상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 상기 저장된 필터 계수로부터 동적으로 생성되는 것을 특징으로 하는 광대역 가변 대역폭 채널 필터.
   
3. 청구항 2에 있어서,
   상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 동적으로 미분 값을 계산하여 사용하거나 미리 계산된 미분 값을 별도의 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하였다가 불러와서 사용하는 것을 특징으로 하는 광대역 가변 대역폭 채널 필터.
   
4. 입력 신호를 특정 비율(N: N은 양의 정수)로 인터폴레이션하는 인터폴레이션 수단; 및
   상기 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 데시메이션 수단;을 포함하고,
   상기 인터폴레이션 수단은 적어도 하나 이상의 인터폴레이션 수단을 더 포함하여, 전단에 위치한 인터폴레이션 수단이 그 후단에 위치한 인터폴레이션 수단의 주파수 천이를 완만하게 설계할 수 있도록 하는 것을 특징으로 하는 광대역 가변 대역폭 채널 필터.
   
5. 청구항 4에 있어서,
   상기 인터폴레이션 수단 혹은 데시메이션 수단에서 사용하는 필터 계수를 동적으로 생성하는 것을 특징으로 하는 광대역 가변 대역폭 채널 필터.
   
6. 청구항 5에 있어서,
   상기 필터 계수를 동적으로 생성하는 것은 소정 간격의 필터 계수만 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하고, 상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 상기 저장된 필터 계수로부터 동적으로 생성되는 것을 특징으로 하는 광대역 가변 대역폭 채널 필터.
   
7. 청구항 6에 있어서,
   상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 동적으로 미분 값을 계산하여 사용하거나 미리 계산된 미분 값을 별도의 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하였다가 불러와서 사용하는 것을 특징으로 하는 광대역 가변 대역폭 채널 필터.
   
8. 임의의 비율로 가변할 수 있는 데시메이터에 있어서,
   제2 인터폴레이션 수단의 계수 수를 줄이기 위한 고정 비율의 제1 인터폴레이션 수단;
   상기 고정 비율을 고려하여 입력 신호를 특정 비율(N/고정비율: N은 양의 정수)로 인터폴레이션하는 제2 인터폴레이션 수단; 및
   상기 제2 인터폴레이션 수단에서 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 데시메이션 수단;을 포함하는 임의의 비율로 가변할 수 있는 데시메이터.
   
9. 청구항 8에 있어서,
   상기 제1 인터폴레이션 수단, 제2 인터폴레이션 수단 및 데시메이션 수단에서 사용하는 필터 계수를 동적으로 생성하는 것을 특징으로 하는 임의의 비율로 가변할 수 있는 데시메이터.
   
10. 청구항 9에 있어서,
    상기 필터 계수를 동적으로 생성하는 것은 소정 간격의 필터 계수만 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하고, 상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 상기 저장된 필터 계수로부터 동적으로 생성되는 것을 특징으로 하는 임의의 비율로 가변할 수 있는 데시메이터.
    
11. 청구항 10에 있어서,
    상기 저장된 필터 계수의 사이에 존재하는 필터 계수는 동적으로 미분 값을 계산하여 사용하거나 미리 계산된 미분 값을 별도의 ROM, 룩-업 테이블, 메모리 혹은 이들의 조합을 포함하는 저장수단에 저장하였다가 불러와서 사용하는 것을 특징으로 하는 임의의 비율로 가변할 수 있는 데시메이터.
    
12. 입력 신호를 특정 비율(N: N은 양의 정수)로 인터폴레이션하는 제1 단계; 및
    상기 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 제2 단계;를 포함하고,
    상기 인터폴레이션 혹은 데시메이션에서 사용하는 필터 계수는 동적으로 생성되는 것을 특징으로 하는 광대역 가변 대역폭 채널 필터링 방법.
    
13. 입력 신호를 특정 비율(N: N은 양의 정수)로 인터폴레이션하는 제1 단계; 및
    상기 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 제2 단계; 를 포함하고,
    상기 제1 단계는 적어도 하나 이상의 인터폴레이션 단계를 더 포함하여, 전단에 위치한 인터폴레이션 단계가 그 후단에 위치한 인터폴레이션 단계의 주파수 천이를 완만하게 설계할 수 있도록 하는 것을 특징으로 하는 광대역 가변 대역폭 채널 필터링 방법.
    
14. 후속하는 제2 인터폴레이션 단계의 필터 계수 수를 줄이기 위한 고정 비율의 제1 인터폴레이션 단계;
    상기 고정 비율을 고려하여 입력 신호를 특정 비율(N/고정비율: N은 양의 정수)로 인터폴레이션하는 제2 인터폴레이션 단계; 및
    상기 제2 인터폴레이션 단계에서 인터폴레이션된 신호를 특정 비율(1/M: M은 양의 정수)로 데시메이션하는 데시메이션 단계; 를 포함하는 임의의 비율로 가변할 수 있는 데시메이션 방법.

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