KR20140096646A - 실리콘 광증배관 디텍터 셀 - Google Patents

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Abstract

실리콘 광증배관 디텍터 셀 및 그 제조 방법을 제공한다. 본 실리콘 광증배관 디텍터 셀은 광 다이오드 영역과 리드아웃회로 영역이 동일한 기판에 형성되며, 광 다이오드 영역은, 실리콘 광증배관 디텍터 셀의 표면에 노출되어 있고 제1 타입의 불순물이 도핑된 제1 반도체층, 제2 타입의 불순물이 도핑된 제2 반도체층 및 제1 및 제2 반도체층 사이에 배치되어 제1 및 제2 반도체층각각과 접하며 제1 반도체층보다 적은 농도의 제1 타입의 불순물이 도핑된 제1 에피층을 포함한다.

Description

실리콘 광증배관 디텍터 셀{Digital Silicon Photomultiplier Detector Cell}
본 개시는 실리콘 광증배관 디텍터 셀에 관한 것이고, 더욱 상세하게는 디지털 신호를 이용하는 실리콘 광증배관 디텍터 셀에 대한 것이다.
인체의 내부를 영상화 하는 기술로 Position Emission Tomography (PET), Magnetic Resonance Tomography (MRI), X-ray Computed Tomography (CT)등이 이용되고 있다. 양전자 단층촬영(Positron Emission Tomography, PET) 은 방사성 의약품을 이용하여 방사되는 양 전자를 검출하여 인체에 대한 생리적, 병리적 영상을 보여 주는 핵 의학 검사방법 중의 하나이다. PET의 진단 방법은 방사성 동위원소인 F-18-FDG 라는 포도당 유사물질을 몸 안에 투입한 뒤, 일정 시간 (예, 수 십 분)이 지난 뒤 몸 안에 있는 암과 반응하여 나오는 방사선을 검출하여 암의 위치 정보를 파악하는 것이다. 몸 안의 암과 반응하여 나오는 방사선을 검출하는 검출기 부분을 실리콘 광증배관 디텍터 또는 감마 레이 디텍터라고 한다. 이 밖에 방사선 또는 감마선을 검출하는 기기는 단일 광자 방출 계산 단층촬영(SPECT : Single Photon Emission Computed Tomography), 계산 단층촬영(Computed Tomography) 등을 위한 방사선 검출기 뿐만 아니라, 천문학과 같은 다양한 분야에 응용 될 수 있다.
양전자방출단층촬영기(positron emission tomography: PET)는 생체 내에 양전자를 방출하는 방사성의약품을 정맥주사 또는 흡입으로 주입한 후 양전자 소멸현상에 의해 발생한 감마선을 생체를 둘러싸고 있는 원형 링 모양의 검출기로 측정하여 양전자 방출 핵종의 체내분포를 컴퓨터로 연산 처리하여 영상으로 보여주는 의료영상기기이다. 검출기로 진공관 형태의 광증배관 튜브(tiplier Tube: PMT)를 사용했다.
최근에는 PET가 해부학적인 정보를 주는 MRI(magnetic resonance imaging)와 융합되고 있는 추세이다. 이 때, 진공관 형태의 PMT는 MRI의 강한 자기장 하에서 전기적 신호가 왜곡되는 문제를 발생한다. 그래서 MRI의 강한 자기장에 강한 검출기가 필요하며, 이러한 문제를 해결할 수 있는 실리콘 광증배관(Silicon Photomultiplier, SiPM) 검출기가 제안되었다.
SiPM은 섬광체, 픽셀, 리드아웃 일렉트로닉스(readout electronics)로 크게 나눌 수 있다. 섬광체는 고에너지 감마레이(511keV)를 저에너지 광자(400~450nm 파장)로 변환하는 역할을 한다. 감마레이는 매우 큰 에너지 광자여서 실리콘에 흡수되지 않고 대부분 투과하기 때문에 섬광체를 사용하여 실리콘이 흡수할 수 있는 파장대로 변환하는 역할을 한다. 픽셀은 섬광체에서 변환된 광자를 흡수하여 광 신호를 전기적 신호로 변환하는 역할을 한다.
한편, 픽셀은 아날로그 타입과 디지털 타입으로 나눌 수 있다. 아날로그 타입의 경우 하나의 픽셀은 수 천개의 마이크로 셀로 구성되어져 있고 마이크로 셀은 하나의 전자사태 광 다이오드(Avalanche Photodiode APD)와 저항으로 구성되어져 있다. 마이크로 셀의 신호는 광자의 입사 유무에 따라 온 또는 오프로 동작하기 때문에 픽셀 신호는 각각의 마이크로 셀에서 나오는 전기적 신호를 모두 합해서 하나의 픽셀신호의 세기가 정해진다. 이렇게 출력된 픽셀신호는 리드아웃부에서 에너지와 시간 계산을 위한 디지털 신호로 변환된다. 반면 디지털 타입은 아날로그 타입의 PCB 보드상의 ASIC회로들의 일부를 마이크로 셀 내에 구현해서, 아날로그 대비 시간분해능과 에너지분해능을 향상시켰다. 그러나, 여전히 SiPM의 시간 및 에너지 분해능을 더 향상시킬 필요가 있다.
본 실시예는 광전효율을 증가시킬 수 있는 실리콘 광증배관 디텍터 셀을 제공한다.
본 실시예는 광전효율을 증가시킬 수 있는 실리콘 광증배관 디텍터 셀의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 실리콘 광증배관 디텍터 셀은 광 다이오드 영역과 리드아웃회로 영역이 동일한 기판에 형성되고, 상기 광 다이오드 영역은, 상기 실리콘 광증배관 디텍터 셀의 표면에 노출되어 있고, 제1 타입의 불순물이 도핑된 제1 반도체층; 제2 타입의 불순물이 도핑된 제2 반도체층; 및 상기 제1 및 제2 반도체층 사이에 배치되어 상기 제1 및 제2 반도체층각각과 접하며, 상기 제1 반도체층보다 적은 농도의 제1 타입의 불순물이 도핑된 제1 에피층;을 포함한다.
그리고, 상기 제2 반도체층의 제2 타입의 불순물의 농도는 상기 제1 반도체층의 상기 제1 타입의 불순물보다 클 수 있다.
또한, 상기 기판과 상기 제2 반도체층 사이에 배치되며, 상기 제1 반도체층보다 적은 농도의 제1 타입의 불순물이 도핑된 제2 에피층;을 더 포함할 수 있다.
그리고, 상기 제2 에피층의 제1 타입의 불순물의 농도는 상기 제1 에피층의 제1 타입의 불순물의 농도와 동일할 수 있다.
또한, 상기 기판은 제1 타입의 불순물이 도핑된 실리콘 기판일 수 있다.
그리고, 상기 광 다이오드 영역과 상기 리드아웃회로 영역 사이에는 상기 실리콘 광증배관 디텍테 셀의 표면에서 상기 기판까지 연장된 트렌치가 형성될 수 있다.
그리고, 상기 트렌치는, 광학적 크로스토크를 방지하는 물질이 채워질 수 있다.
또한, 상기 트렌치내에는 폴리 실리콘 및 금속 중 적어도 하나의 물질이 채워질 수 있다.
그리고, 상기 트렌치의 측벽에는 제1 절연막이 형성될 수 있다.
또한, 상기 제1 타입의 불순물은 p 타입의 불순물이고, 상기 제2 타입의 불순물은 n 타입의 불순물일 수 있다.
그리고, 상기 트렌치와 상기 제1 에피층 사이에 배치되면서 상기 제2 반도체층과 접하는 콘택트층;을 더 포함할 수 있다.
또한, 상기 콘택트층은 제2 타입의 불순물로 도핑되어 있으며, 상기 콘택트층의 불순물 농도는 상기 제2 반도체층의 불순물 농도가 적을 수 있다.
그리고, 상기 제1 반도체층과 상기 콘택트층 사이에 배치된 제2 절연막;을 더 포함할 수 있다.
한편, 일 실시예에 따른 광 다이오드 영역과 리드아웃회로 영역이 동일한 기판에 형성된 실리콘 광증배관 디텍터 셀을 제조하는 방법은, 제1 진성층상에 제1 타입의 불순물을 도핑하여 제1 반도체층을 형성하는 단계; 상기 제1 반도체층상에 에피텍셜 성장 방법으로 제1 타입의 불순물이 도핑된 제2 진성층을 형성하는 단계; 및 상기 제1 진성층상에 제2 타입의 불순물을 도핑하여 제2 반도체층을 형성하는 단계;를 포함한다.
그리고, 상기 기판상에 제1 타입의 불순물이 도핑된 제2 진성층을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 제2 진성층을 형성한 후 상기 제1 및 제2 진성층을 식각하여 상기 기판을 노출시키는 트렌치를 형성하는 단계;를 포함할 수 있다.
그리고, 상기 트렌치의 측벽에 제1 절연막을 형성하는 단계; 및 상기 트렌치의 내부에 광학적 크로스토크를 방지하는 물질을 채우는 단계;를 포함할 수 있다.
또한, 광학적 크로스토크를 방지하는 물질은 폴리 실리콘 또는 금속 중 적어도 하나를 포함할 수 있다.
그리고, 상기 제1 및 제2 진성층 중 상기 트렌치와 접한 영역에 제1 타입의 불순물을 도핑하여 콘택트층을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 제2 반도체층을 형성하기 전에 상기 콘택트층과 상기 제2 반도체층을 격리시키는 절연막을 형성하는 단계;를 더 포함할 수 있다.
그리고, 상기 절연막은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나일 수 있다.
일 실시예에 따른 실리콘 광증배관 디텍터 셀은 외부에서 실시간으로 방사선을 카운팅하여 메모리 용량에 구애되지 않고 방사선의 양을 측정할 수 있어, 에너지 해상도를 높일 수 있다.
다른 실시예에 따른 실리콘 광증배관 디텍터 셀은 광 검출 효율을 증가시켜 디텍터의 에너지 및 시간 분해능을 향상시킬 뿐만 아니라, 종양 조직 등의 대조도 및 위치의 정확도를 향상시킬 수 있다.
도 1는 일 실시예들에 따른 방사선 측정 장치를 개략적으로 도시한 것이다.
도 2은 일 실시예들에 따른 방사선 디텍팅 모듈(Radiation Detecting Module)을 개략적으로 도시한 단면도이다.
도 3은 일 실시예에 따른 실리콘 광증배관에 있는 디텍터 셀이다.
도 4는 검출부(Detector Unit, 130)에 포함된 구체적인 구성을 도시한 일 실시예이다.
도 5a는 일 실시예에 따른 검출부의 구체적인 회로도를 도시한 도면이다.
도 5b는 도 5a의 검출부에 포함된 광 다이오드의 양단간의 전압을 시간에 따라 나타내는 타이밍도의 일 예이다.
도 6은 일 실시예에 따른 실리콘 광증배관 디텍터 셀의 단면을 도시한 도면이다.
도 7a 내지 도 7h는 도 6에 도시된 실리콘 광증배관 디텍터 셀을 제조하는 과정을 설명하는 도면이다.
도 8은 실리콘 광증배관 디텍터 셀의 구조에 따른 광전 검출 효율을 검출한 실험 데이터이다.
이하, 실시예들에 따른 실리콘 광증배관 디텍터 셀에 대해 첨부 도면을 참조하여 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
도 1는 일 실시예들에 따른 방사선 측정 장치(Radiation Measuring Device, 1)를 개략적으로 도시한 것이다.
도 1를 참조하면, 방사선 측정 장치(1)는 복수개의 방사선 측정 모듈(Radiation Measuring Module, 2), 영상 처리 유닛(Imaging Processing Unit, 3) 및 영상 영역(Imaging Zone, 4)을 포함할 수 있다.
영상 영역(4)은 목적물을 수용하는 영역으로서, 상기 목적물의 영상을 측정하기 위해 제공된 영역이다. 목적물의 고정을 위해 영상 영역(4) 내에 지지부(Supporter, 5)가 포함될 수 있다. 방사선 측정 모듈(2)은 목적물로부터 방사선을 수신하여 상기 방사선을 검출 신호로 변환할 수 있다. 방사선 측정 모듈(2)은 복수의 방사선 디텍팅 모듈를 포함할 수 있다. 이하 자세하게 설명하도록 한다. 영상 처리 유닛(3)은 방사선 측정 모듈(2)에 의해 생성된 검출 신호를 기초로 목적물에 대한 영상을 생성할 수 있다.
도 2는 일 실시예들에 따른 방사선 디텍팅 모듈(Radiation Detecting Module, 20)을 개략적으로 도시한 단면도이다.
도 2를 참조하면, 방사선 디텍팅 모듈(20)은 신틸레이터(scintillator, 21), 광 파이프(Optical Pipe, 22), 픽셀 소자들(Pixel Element, 10, 11, 12, 13, 14, 15, 16) 및 반도체 칩(Semiconductor Chip, 24)을 포함할 수 있다.
신틸레이터(21)는 방사선(예를 들어, 감마 레이(gamma ray))을 수신하여 광자를 생성할 수 있다. 광 파이프(22)는 신틸레이터(21)와 반도체 칩(24) 사이에 위치하며, 신틸레이터(21)에 의해 생성된 광자를 반도체 칩(24)에 전달할 수 있다. 또한, 반도체 칩(24)으로 전달되는 광자의 입사 방향은 본 발명의 권리범위를 한정하지 않는다. 예를 들어, 광자는 신틸레이터(21)의 상부에서 입사할 수 있고, 또는 광자는 반도체 칩(24)의 하부를 통해 입사할 수 있으며, 이 경우 반도체 칩(24)은 광자가 통과 할 수 있는 물질로 이루어 질 수 있다.
반도체 칩(24)은 광 파이프(22)를 통해 전달된 광자를 수신하고, 상기 광자를 대응하는 전기 신호로 생성할 수 있도록 어레이 형태로 배열된 복수 개의 픽셀 소자(10, 11, 12, 13, 14, 15, 16)를 포함할 수 있다. 상기 복수 개의 픽셀 소자(10, 11, 12, 13, 14, 15, 16) 각각은 후술하는 디텍터 셀(100)들을 포함할 수 있다.
예를 들어, 하나의 픽셀 소자가 16개의 디텍터 셀(100)을 포함하고, 픽셀 소자가 7 x 7의 어레이 형태로 반도체 칩(24)에 구현되는 경우, 반도체 칩(24)에는 총 7 x 7 x 16 = 784개의 디텍터 셀(100)이 구현될 수 있다. 디텍터셀(100)을 일반 적으로 마이크로 셀로 표현 할 수 있다. 각각의 마이크로 셀 (예를 들어, 디텍터 셀(100))마다 2개의 광 다이오드가 있다면, 하나의 반도체 칩(24)에는 광 다이오드가 7 x 7 x 16 x 2 = 1568개가 구현될 수 있다.
도 3은 일 실시예에 따른 실리콘 광증배관에 있는 디텍터 셀(200)(100)이다.
도 3을 참조하면, 실리콘 광증배관(silicon photomultiplier)에 있는 디텍터 셀(100)는 신틸레이터(Scintillator, 110), 검출부(Dectector Unit, 130), 리드아웃부(ReadOUT Unit, 150)를 포함할 수 있다.
광증배관(silicon photomultiplier)은 500개 이상의 마이크로셀을 포함하는 픽셀 소자로 구성되며, 하나의 마이크로셀은 20마이크로미터 정도의 크기를 가진다. 각각의 마이크로셀은 독립적으로 광자를 검출하고 증폭한다. 각각의 마이크로셀에 광자가 들어가 전자와 홀 쌍이 생성되면, 광증배관(silicon photomultiplier) 내부의 전기장에 의하여 증폭이 일어나고 일정 크기의 신호를 생성하여 출력한다. 이 경우 광증배관(silicon photomultiplier)의 출력 신호는 모든 마이크로셀의 신호가 합해진 신호 일 수 이다.
신틸레이터(Scintillator, 110)는 방사선을 수신하여, 빛(Photon)을 발생시킨다. 즉, 환자 또는 촬영 대상에 투입된 방사성 동위 원소(예를 들어, F-18-FDG)는 방사성 붕괴 이벤트를 겪는다. 방사성 붕괴 이벤트는 양전자를 생성한다. 방사성 붕괴 이벤트에서 생성된 양전자는 주변 전자와 상호 작용하여, 전자-양전자 소멸 이벤트를 발생시킨다. 전자-양전자 소멸 이벤트는 511keV의 에너지를 갖는 두 개의 반대 방향의 방사선을 생성한다. 이러한 방사선은 광속으로 이동한다. 이러한 방사선이 신틸레이터(110)와 충돌하면, 빛(또는 광자, Photon)이 발생한다. 이 경우, 신틸레이터(110)에서 발생하는 빛은 가시광선(visible light)일 수 있다. 보다 상세하게, 신틸레이터(110)에서 발생하는 빛은 파장이 400 nm~ 450 nm 인 가시광선일 수 있다. 이러한 경우, 신틸레이터 재료는 LSO, LYSO, MLS, LGSO, LaBr 및 이들의 조합일 수 있다. 다만, 이에 한정 되지 않고 그 밖의 신틸레이터 재료도 사용될 수 있다.
검출부(Detector Unit, 130)는 신틸레이터(110)로부터 발생된 빛(Photon)을 수신하여, 검출신호(Detect Signal)를 발생시킨다. 이러한 검출 신호(Detect Signal)는 디지털화된 전기신호일 수 있다. 예를 들어, 검출신호(Detect Signal)는 검출부(130)가 빛을 수신하지 않는 경우에는 제1 디지털 값을 갖고, 검출부(130)가 빛을 수신하는 경우, 제2 디지털 값을 가질 수 있다. 검출부(130)는 광 다이오드(Photo Diode)를 포함할 수 있다. 광 다이오드(Photo Diode)는 빛을 수신하여, 전기 신호를 발생시킨다. 이러한 전기 신호는 아날로그 신호이고, 수동적/능동적 퀀칭(Quenching) 및 능동적 리셋(Reset) 과정을 거친 후, 디지털 신호로 변환될 수 있다.
도 4는 검출부(Detector Unit, 130)에 포함된 구체적인 구성을 도시한 일 실시예이다.
도 4를 참조하면, 검출부(130)는 광 다이오드(133), 수동적 퀀칭 유닛(131), 능동적 퀀칭 유닛(135) 및 능동형 리셋 유닛((active reset unit, 137)을 포함한다.
광 다이오드(133)는 신틸레이터(110)에 의해 분해된 광자를 기초로 전류를 생성할 수 있다. 광 다이오드(133)는 복수개일 수 있으며, 복수개의 광 다이오드들(133) 각각은 복수개의 셀들 각각에 포함될 수 있다. 예를 들어, 광 다이오드(133)는 아발란체 광 다이오드(Avalanche Photo Diode)일 수 있다. 공급 전압(VDD)은 광 다이오드(133)의 동작 전압 (예를 들어, 광 다이오드(133)가 아발란체 광 다이오드인 경우 브레이크 전압) 보다 약간 낮은 전압으로 인가된다. 이러한 경우, 광 다이오드(133)에 광자가 수신되면, 동작 전압이 VDD와 같거나 낮아지게 된다. 따라서, 광 다이오드(133)에 전류가 흐르게 된다.
수동적 퀀칭 유닛(131)은 광 다이오드에 전류가 흐르는 상태에서 수동적 퀀칭 유닛 양단 간의 전압차를 발생시킨다. 수동적 퀀칭 유닛(131)은 예를 들어, 저항과 등가 회로로 구성될 수 있다. 수동적 퀸칭 유닛(131)에 의하여 발생된 전압 강하에 의하여 광 다이오드(133)에 인가되는 전압의 크기를 낮춘다. 예를 들어, 수동적 퀀칭 유닛(131)이 저항과 등가 회로를 구성한다면, 광 다이오드(133)에 흐르는 전류의 크기가 커질 수록, 수동적 퀀칭 유닛(131)에서 강하되는 전압이 커지게 된다. 따라서, 광 다이오드(133)에 흐르는 전류의 크기가 커질 수록, 광 다이오드(133)에 인가되는 전압의 크기는 낮아진다. 그 이유는 공급전압(VDD)이 일정하기 때문이다. 결과적으로, 광 다이오드(133)에 흐르는 전류의 크기가 커지다가 광 다이오드(133)의 동작 전압보다 낮은 전압이 걸리게 된다. 따라서, 광자의 수신에 의하여 흐르는 전류는 수동적 퀀칭 유닛(131)에 의하여 다시 흐르지 않게 된다.
능동적 퀀칭 유닛(135)은 수동적 퀀칭 유닛(131)에 의하여 다시 전류가 흐르지 않도록 하는데 걸리는 시간을 단축시킨다. 즉, 수동적 퀀칭 유닛(131)이 광 다이오드(133) 양단 사이의 전압을 광 다이오드(133)의 동작 전압으로 유지한다면, 능동적 퀀칭 유닛(135)은 광 다이오드(133) 양단 사이의 전압이 공급전압(VDD)에서 광 다이오드(133)의 동작 전압으로 변경되는 시간을 단축시킨다. 따라서, 광 다이오드의 복구 시간을 결과적으로 짧게 할 수 있고, 검출부(130)의 해상도를 높일 수 있다.
능동적 리셋 유닛(137)은 빛(Photon)의 수신이 멈추는 경우, 광 다이오드(133b)의 양단 간의 전압은 다시 공급전압(VDD)으로 회복하는데, 이러한 회복에 걸리는 시간을 단축시키는 역할을 한다. 따라서, 회복시간을 단축 시켜서, 다음의 빛(Photon)이 수신되는 경우, 검출이 가능하도록 한다. 즉, 회복시간이 길어지는 경우, 다음에 수신된 빛(Photon)과 구분되지 않아서, 한번의 수신으로 인식할 수 있으므로, 에너지 해상도가 낮아지게 된다. 따라서, 능동적 리셋 유닛(137)을 구비하여, 회복시간을 단축시킬 수 있고, 에너지 해상도를 높일 수 있다.
검출부(130)의 동작에 대해서 알아보면, 광 다이오드(133)는 신틸레이터(110)에서 수신된 빛(Photon)을 통하여 전류를 흐르게 한다. 이때, 광 다이오드(133)의 양단간의 전압은 수동적 퀀칭 유닛(131)에 의하여 광 다이오드의 동작 전압 수준으로 맞추어지고, 능동적 퀀칭 유닛(133)에 의하여 광 다이오드의 전압이 변경되는 시간이 단축된다.
다시 도 3을 참조하면, 리드아웃부(ReadOUT Unit, 150)는 검출신호(Detect Signal)를 수신하여, 출력신호(OUT)를 발생시킨다. 일 실시예에 따른, 출력신호(OUT)는 버퍼(buffer) 또는 별도의 메모리(Memory)에 저장되지 않고, 검출신호(Detect Signal)에 응답하여, 출력신호(OUT)를 발생시킨다. 출력신호(OUT)는 실리콘 광증배관 디텍터 셀 (100)의 외부회로(예를 들어, 방사선 계산기)로 전송된다.
이하, 일 실시예에 따른, 실리콘 광증배관(silicon photomultiplier)에 있는 디텍터 셀(100)의 동작에 관하여 설명한다. 환자 또는 촬영 대상에 투입된 방사성 동위원소가 방사성 붕괴 이벤트를 통하여 방사선(gamma-ray)을 발생시킨다. 신틸레이터(110)는 방사선(gamma-ray)을 수신하고, 빛(photon)을 발생시킨다. 검출부(130)는 신틸레이터(110)에서 발생된 빛(photon)을 수신하여 검출신호(Detect Signal)를 발생시킨다. 리드아웃부(ReadOUT Unit, 150)는 검출부(130)에서 발생된 검출신호(Detect Signal)를 수신하여, 검출 신호를 별도로 저장 또는 카운트하지 않고, 외부회로에서 수신할 수 있는 신호 포멧인 출력신호(OUT)를 발생시킨다. 출력신호(OUT)는 외부회로에 전달된다.
따라서, 일 실시예에 따른 실리콘 광증배관(silicon photomultiplier)은 검출신호(Detect Signal)를 디텍터셀 (100) (또는 마이크로 셀)내에 저장하지 않고, 검출신호(Detect Signal)의 수신과 동시에, 출력신호(OUT)를 생성하여 외부회로로 전달한다. 따라서, 내부 메모리(memory) 또는 버퍼(buffer)가 차지하는 공간이 필요 없게 되고, 칩의 사이즈를 줄일 수 있고, 집적화를 도모할 수 있다. 일 실시예에 따른 실리콘 광증배관(silicon photomultiplier)은 필 팩터(fill factor)를 증가시킬 수 있다. 필 팩터(fill factor)는 디텍터셀 내에서 디텍팅 부분이 차지하는 면적의 비율을 나타낸다. 예를 들어, 필 팩터(fill factor)는 65% 이상이 되도록 증가시킬 수 있다.
또한, 디텍터 셀(100)의 에너지 해상도(Energy Resolution)는 내부 메모리(memory) 또는 버퍼(buffer)의 용량에 의존하지 않고, 외부 회로의 메모리의 용량에 의존하므로, 고 해상도(High Energy Resolution) 디텍터 셀의 구현이 가능하다. 구체적으로, 일 실시예에 따른, 실리콘 광증배관(silicon photomultiplier)은 에너지 해상도를 나타내는 FWHM(Full Width at Half Maximum)가 10% 이하로 낮아질 수 있다.
또한, 에너지 다이나믹 범위(Energy Dynamic Range)는 디텍터 셀(100)(또는 마이크로 셀)의 개수와 디텍터 셀(100)에서 생성된 검출신호(Detect Signal)를 저장할 수 있는 메모리 용량의 곱으로 표현할 수 있다. 일 실시예에 따른, 디텍터 셀(100)의 에너지 해상도는 내부 메모리의 용량에 의존하지 않고, 외부 메모리의 용량에 의존한다. 내부 메모리의 용량은 디텍터 셀(100)이 차지하는 크기에 의하여 제한되는데 반해, 외부 메모리의 용량은 상대적으로 큰 용량을 적용할 수 있다. 따라서, 외부 메모리의 용량에 비례하여 에너지 다이나믹 범위(Energy Dynamic Range)도 증가하게 된다.
도 5a는 일 실시예에 따른 검출부의 구체적인 회로도를 도시한 도면이고, 도 5b는 도 5a의 검출부에 포함된 광 다이오드의 양단간의 전압을 시간에 따라 나타내는 타이밍도의 일 예이다.
도 5a에서 능동적 퀀칭 유닛(135)은 스위치 트랜지스터(SW2)를 포함할 수 있다. 능동적 리셋 유닛(137)은 스위치 트랜지스터(SW1)를 포함할 수 있다. 또한, 수동적 퀀칭 유닛(133)은 캐피시터(CAP_1)를 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 시간(t1)에 빛(Photon)이 광 다이오드에 수신되면, A 노드(node A)에 전류가 흐르고, 광 다이오드 양단간의 전압은 낮아진다. 즉, A 노드(node A)의 전압은 낮아져서, 로우(low)가 인가된다. 즉, 수동적 퀀칭이 발생한다. 따라서, 스위치(SW3)가 온(On)되어서, B 노드(node B)에 전압 VDD가 인가 되어 B 노드(node B)가 하이(high)가 되고, 스위치(SW2) 및 스위치(SW4)는 온(On)된다. 따라서, 시간(t2)에서 시간(t3)까지의 A 노드(node A)의 전압은 급격히 감소한다. 즉, 능동적 퀀칭이 발생한다. 스위치(SW4)가 온(On)되어서, C 노드(node C)의 전압은 낮아져서, C 노드(node C)는 로우(low)로 된다. 따라서, 스위치(SW1)가 온(On)된다. 따라서, 시간(t3)에서 시간(t4)까지의 A 노드(node A)의 전압은 평형을 유지한다. C 노드(node C)는 로우(low)로 되었으므로, D 노드(node D)의 전압은 하이(high)로 된다. 다만, C노드(node C)가 로우(low)가 되어, D노드(node D)가 하이(high)로 되는 데 걸리는 시간은 스위치(SW6)과 캐패시터(CAP_2)에 의하여 조절이 가능하다. 따라서, C 노드(node C)가 로우(low)로 되고, 일정시간이 흐른 뒤, 스위치(SW5)가 온(On)되어서, B 노드(node B)의 전압이 로우(low)로 된다. 따라서, 스위치(SW2)가 오프(Off)되고, 시간(t4)에서 시간(t5)까지 A 노드(node A)의 전압은 VDD로 복귀한다. 즉, 능동적 리셋이 발생한다.
앞서 기술한 검출부는 광 다이오드의 광전 효율에 따라 A 노드의 로우 상태로 되는 속도가 빨라질 수 있고, 약한 광자가 충분히 입사될 수 있다. 이하 광전 효율이 향상된 광 다이오드에 대해 설명하기로 한다.
도 6은 일 실시예에 따른 실리콘 광증배관 디텍터 셀(200)의 단면을 도시한 도면이다. 본 실시예에서는 광전 효율이 향상된 광 다이오드의 구조를 중심으로 설명하기 때문에 광증배관 디텍터 셀(200)의 다른 구성요소의 구조에 관하여는 설명을 생략한다. 그리고, 설명의 편의를 도모하기 위해 실리콘 광증배관 디텍터 셀(200)의 구조를 광 다이오드 영역(D)과 리드아웃회로 영역(R)으로 구분하여 설명하며, 리드아웃회로 영역(R) 중 CMOS(330, 340)만 도시하였다.
도 6을 참조하면, 실리콘 광증배관 디텍터 셀(200)은 기판(210) 상에 광 다이오드 영역(D)과 리드아웃회로 영역(R)으로 구분될 수 있다. 기판(210)은, n 타입 실리콘 기판 또는 p 타입 실리콘 기판일 수 있다. 상기한 기판(210)은 리드아웃회로 영역(R)의 CMOS 소자의 규격에 맞는 기판을 사용할 수 있으므로, 리드아웃회로 영역(R)과 광 다이오드 영역(D)을 동일한 기판(210)상에 배치시킬 수 있다. 이하에서는 기판(210)은 설명의 편의를 도모하기 위해 p 타입의 불순물이 도핑된 실리콘 기판으로 한다.
실리콘 광증배관 디텍터 셀(200)은 광 다이오드 영역(D)과 리드아웃회로 영역(R)이 구분되도록 기판(210) 방향으로 깊게 형성된 트렌치(250)를 포함할 수 있다. 상기한 트렌치(250)는 실리콘 광증배관 디텍터 셀(200)의 표면에서 기판(210)까지 연장될 수 있다. 또한, 트렌치(250)의 내부는 광 다이오드 영역(D)과 리드아웃회로 영역(R)간의 전기적 및 광학적 차폐 기능을 갖는 물질이 매립될 수 있다. 예를 들어, 트렌치(250) 내부에는 절연 물질이 매립될 수 있다. 구체적으로, 트렌치(250) 중 광 다이오드 영역(D), 리드아웃회로 영역(R), 기판(210) 및 광증배관 디텍터 셀(200)의 외부와 접하는 영역에는 전기적 절연을 가능하게 하는 제1 절연막(252)이 형성될 수 있고, 상기한 제1 절연막(252)의 내부에는 광학적 크로스토크를 방지할 수 있는 막(254)이 추가적으로 매립될 수 있다. 광학적 크로스토크를 방지할 수 있는 막(254)은 폴리 실리콘막 또는 금속막일 수 있다. 상기한 폴리 실리콘막 또는 금속막은 광학적 크로스토크(optical cross-talk)를 방지할 수 있을 뿐만 아니라 전계판(field plate) 역할을 수행할 수 있다.
광 다이오드 영역(D)은 실리콘 광증배관 디텍터 셀(200)의 표면에 노출되어 있고, 제1 타입의 불순물이 도핑된 제1 반도체층(220), 제2 타입의 불순물이 도핑된 제2 반도체층(230) 및 제1 반도체층(220)과 제2 반도체층(230) 사이에 배치되며, 제1 타입의 불순물이 도핑된 제1 에피층(240)을 포함할 수 있다. 광 다이오드 영역(D)은 실리콘으로 형성될 수 있으며, 영역에 따라 p 타입 또는 n 타입의 불순물이 도핑되어 있을 수 있다.
제1 반도체층(220)은 p 타입의 불순물이 도핑된 실리콘층일 수 있다. 제1 반도체층(220)의 불순물의 농도는 기판(210)의 불순물 농도와 같거나 클 수 있다. 그리고, 제2 반도체층(230)은 n 타입의 불순물이 도핑된 실리콘층일 수 있다. 제2 반도체층(230)의 불순물의 농도는 제1 반도체층(220)의 불순물 농도보다 클 수 있다. 제1 에피층(240)은 제1 반도체층(220)과 제2 반도체층(230) 사이에 배치되며 제2 반도체층(230)상에 직성장 방식으로 형성될 수 있다. 제1 에피층(240)에는 제1 반도체층(220)과 동일한 타입의 불순물인 p 타입의 불순물이 함유될 수 있다.
또한, 광 다이오드 영역(D)에는 트렌치(250)와 제1 에피층(240) 사이에 배치되면서 제2 반도체층(230)과 접하는 콘택트층(270)이 더 배치될 수 있다. 콘택트층(270)은 제2 반도체층(230)과 동일한 타입의 불순물로 도핑되어 있으며, 콘택트층(270)의 불순물의 농도는 제2 반도체층(230)의 불순물보다 농도가 적을 수 있다.
그리고, 실리콘 광증배관 디텍터 셀(200)의 표면 중 제1 반도체층(220)과 콘택트층(270) 사이에는 제2 절연막(280)이 더 배치될 수 있다. 상기한 제2 절연막(280)은 제1 반도체층(220)과 콘택트층(270)간의 전기적 누설을 방지할 수 있다. 제2 절연막(280)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 그리하여, 도 6에 도시된 바와 같이, 제1 에피층(240)은 제1, 제2 반도체층(230), 콘택트층(270) 및 제2 절연막(280)에 의해 매립된 형상이 된다.
그리고, 제1 반도체층(220)은 에노드 전극과 연결되고 제2 반도체층(230)은 콘택트층(270)을 통해 캐소드 전극과 연결될 수 있다.
한편, 광 검출 효율(photo detection efficiency)은 광 입사면적(fill factor), 광전효율(quantum efficiency)와 광에 의해 발생한 전자 또는 홀이 공핍영역 내에서 전기장에 의해 가속되면서 애버랜치를 일으킬 확률(avalanche triggering probability) 등에 의해 결정될 수 있다.
도 6에 도시된 바와 같이, 제2 반도체층(230)은 광 다이오드 영역(D)에 전반적으로 배치되어 있기 때문에 애버랜치가 일어나는 면적, 제1 반도체층(220)과 제2 반도체층(230)간의 오버랩되는 면적이 크다. 그리하여, 광 검출 효율을 증가시킬 수 있다. 또한, 광 다이오드 기능을 수행하는 층이 제1 및 제2 반도체층(230)이며 그 사이에 제1 에피층(240)만이 형성되어 있기 때문에 제1 에피층(240)의 두께 즉, 공핍폭이 넓다. 그리하여, 광에 의해 발생된 전자가 공핍폭을 이동하면서 더 많은 충돌 전리(impact ionization)가 가능해져 더 많은 전자와 홀이 추가적으로 생성됨으로써 애버랜치가 발생될 확률이 커서 광 검출 효율을 증가시킬 수 있다.
또한, 기판(210)과 제2 반도체층(230)사이에는 제2 에피층(290)이 형성될 수 있다. 상기한 제2 에피층(290)은 제2 반도체층(230)과 다른 타입의 불순물로 도핑될 수 있다. 예를 들어, 제2 에피층(290)은 p 타입의 불순물로 도핑될 수 있다. 그리하여, 제2 반도체층(230)에서 형성된 전류가 리드아웃회로 영역(R)으로 누설되는 것을 방지할 수 있다.
뿐만 아니라, 리드아웃회로 영역(R)에서 에피층(p-Epi)이 실리콘 광증배관 디텍터 셀(200)의 표면에 노출되어 있기 때문에 기판(210)에 인가되는 바이어스 전압을 광증배관 디텍터 셀(200)의 상부에서 인가할 수 있는 잇점이 있다.
리드아웃회로 영역(R)에는 다양한 회로 소자가 적층될 수 있다. 설명의 편의를 도모하기 위해, 도 6에서는 두 개의 CMOS층(330, 340)이 개시되어 있다.
도 7a 내지 도 7h는 도 6에 도시된 실리콘 광증배관 디텍터 셀(200)을 제조하는 과정을 설명하는 도면이다.
도 7a에 도시된 바와 같이, 기판(210)상에 제1 진성층(410)을 성장시킨다. 기판(210)은 p 타입의 불순물이 도핑된 실리콘 기판일 수 있다. 그리고, 제1 진성층(410)도 p 타입의 불순물이 도핑될 수 있다. 제1 진성층(410)은 도핑 농도가 낮은 p 타입의 실리콘을 화학기상증착(CVD)법을 통하여 에피 성장시켜 형성될 수 있다. 제1 진성층(410)은 리드아웃 회로 영역의 소자, 예를 들어, CMOS 의 형성에 있어서 공통적으로 사용될 수 있다. 그리하여, 제1 진성층(410)의 두께는 리드아웃회로 영역(R)의 소자 형성에 요구되는 두께와 비슷한 범위에 있을 수 있다. 그리하여, 광 다이오드 및 리드아웃 회로의 형성하기 위한 베이스 부재로, 기판(210) 전체에 상기와 같은 진성층을 에피 성장시킨 것을 사용할 수 있으므로, 광 다이오드와 신호처리장치를 동시에 형성할 수 있다.
그리고, 도 7b에 도시된 바와 같이, 제1 진성층(410)의 일부 영역에 제2 반도체층(230)을 형성한다. 제2 반도체층(230)을 형성함에 있어서, 이온 주입 또는 이온 확산 방식으로 p 타입의 불순물이 도핑된 실리콘을 에피 성장시킬 수 있다. 상기한 제2 반도체층(230)은 셀로우 분리층(shallow isolation layer)으로 형성될 수 있다.
또한, 도 7c에 도시된 바와 같이, 제2 반도체층(230)을 덮도록 제1 진성층(410)상에 제2 진성층(420)을 추가적으로 성장시킨다. 제2 진성층(420)도 p 타입의 불순물이 도핑될 수 있으며, 제2 진성층(420)의 불순물 농도는 제1 진성층(410)의 불순물 농도와 동일할 수 있다. 그리하여, 제1 진성층(410)상에 형성된 제2 진성층(420)은 제1 진성층(410)과 구분되지 않을 수 있다.
한편, 도 7d에 도시된 바와 같이, 실리콘 광증배관 디텍터 셀(200)을 광 다이오드 영역과 리드아웃회로 영역으로 구분짓기 위해 제1 및 제2 진성층(410, 420)을 소정 폭으로 식각하여 트렌치(250)를 형성한다. 트렌치(250)는 기판(210)이 노출되도록 제1 및 제2 진성층(410, 420)이 식각됨으로써 형성될 수 있다. 경우에 따라서는 기판(210)의 일부 영역도 식각될 수 있다. 트렌치(250)의 형상으로 제2 반도체층(230)과 기판(210) 사이의 제1 진성층의 일부는 제2 에피층(290)이 된다. 그리고, 제2 반도층(230)위의 제2 진성층의 일부는 제1 에피층이 될 것이다.
그리고, 트렌치(250)의 측벽에는 절연막(252a)이 형성될 수 있다. 상기한 절연막(252a)은 후술하는 콘택트층이 형성에 도움을 줄 뿐만 아니라, 광 다이오드 영역과 리드아웃회로 영역간의 절연 기능을 수행할 수 있다. 또한, 상기한 절연막(252a)은 트렌치(250)의 하면에도 형성될 수 있음도 물론이다.
도 7e에 도시된 바와 같이, 임플린트(implant)를 수행하여 콘택트층(270)을 형성할 수 있다. 상기한 콘택트층(270)은 제2 반도체층(230)과 접하면서 절연막(252a)을 따라 형성되어 외부로 노출될 수 있다. 콘택트층(270)은 제2 반도체층(230)의 불순물과 동일한 불순물로 도핑될 수 있으나, 제2 반도체층(230)의 불순물 농도보다는 작을 수 있다.
그리고, 도 7f에 도시된 바와 같이, 트렌치(250)의 내부에 폴리 실리콘을 채워 폴리 실리콘 막(254)을 형성한 후 폴리 실리콘 막(254)의 외부로 노출된 부분을 절연막(252b)으로 덮을 수 있다. 폴리 실리콘 막(254)은 광 다이오드 영역과 리드아웃회로 영역간의 광학적 크로스토크를 방지하는 기능을 수행한다. 트렌치(250)의 내부에는 광학적 크로스토크를 방지할 수 있는 기능을 갖는다면 폴리 실리콘 이외의 다른 물질로도 채워질 수 있다. 예를 들어, 폴리 실리콘 이외에 금속으로 채워질 수 있다. 상기한 폴리 실리콘 또는 금속은 광학적 크로스토크 방지뿐만 아니라 전계판 역할을 수행할 수도 있다. 그리고, 폴리 실리콘 막(254)의 표면에 형성된 절연막(252b)은 다이오드 영역과 리드아웃회로 영역간의 절연 기능을 수행할 수 있다. 절연막(252)은 실리콘 산화막 또는 질화막일 수 있다. 절연막(252)은 절연 기능을 수행할 수 있을 뿐만 아니라, 입사된 광을 반사시키는 기능을 수행할 수 있다.
그리고, 도 7g에 도시된 바와 같이, 추후 증착될 제1 반도체층(220)과 콘택트층(270)을 전기적으로 분리하기 위해 컨택트층에 접한 제2 절연막(280)을 형성할 수 있다. 상기한 제2 절연막(280)은 실리콘 산화막 또는 실리콘 절연막일 수 있다.
마지막으로, 도 7h에 도시된 바와 같이, 제2 진성층(430)중 노출된 영역에는 n 타입의 불순물을 도핑하여 제1 반도체층(220)을 형성할 수 있다. 제1 반도체층(220)의 불순물은 제2 반도체층(230)의 불순물의 타입과 반대되며 제2 반도체층(230)의 불순물 농도보다 작을 수 있다. 제1 반도체층(220)과 제2 반도체층(230) 사이의 제2 진성층은 제1 에피층(240)이 된다. 그리고, 리드아웃회로 영역에는 리드아웃회로 영역에 필요한 층들을 형성할 수 있다. 도 7g에 도시된 바와 같이, 두 개의 CMOS 층(330, 340)을 형성할 수 있다.
광전 검출 효율을 확인하기 위해 표면으로부터 p 타입의 제1 반도체층, n 타입의 제2 반도체층, n 타입의 제1 에피층, n 타입의 제3 반도체층, p 타입의 제2 에피층 및 p 타입의 기판으로 형성된 다이오드 영역을 갖는 비교예를 설정하고, 본원의 실리콘 광증배관 디텍터 셀의 일종으로 p 타입의 제1 반도체층, p타입의 제1 에피층, n 타입의 제2 반도체층, p 타입의 제2 에피층 및 p 타입의 기판을 설정하였다. 그리고, 필터를 동일하게 한 상태에서 광전 검출 효율을 측정하였다. 도 8은 본 발명의 실리콘 광증배관 디텍터 셀의 구조에 따른 광전 검출 효율을 검출한 실험 데이터이다. 도 8에 도시된 바와 같이, 비교예에 비해 본원의 실시예에 따른 실리콘 광증배관 디텍터 셀의 광 검출 효율이 약 1.6배 우수함을 확인할 수 있다. 필 팩터까지 고려하면 광 검출 효율은 훨씬 우수할 것이다.
일 실시예에 따른 광증배관 디텍터 셀의 구조는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
1: 방사선 측정 장치 2: 방사선 측정 모듈
20: 방사선 디텍터 모듈 100, 200: 디텍터 셀
110: 신틸레이터 130: 검출부
150: 리드아웃부 131: 수동적 퀀칭 유닛
135: 능동적 퀀칭 유닛 133: 포토 다이오드
210: 기판 220: 제1 반도체층
230: 제2 반도체층 240: 제1 에피층
250: 트렌치 252: 제1 절연막
270: 콘택트층 280: 제2 절연막
290: 제2 에피층

Claims (21)

  1. 광 다이오드 영역과 리드아웃회로 영역이 동일한 기판에 형성된 실리콘 광증배관 디텍터 셀에 있어서,
    상기 광 다이오드 영역은,
    상기 실리콘 광증배관 디텍터 셀의 표면에 노출되어 있고, 제1 타입의 불순물이 도핑된 제1 반도체층;
    제2 타입의 불순물이 도핑된 제2 반도체층; 및
    상기 제1 및 제2 반도체층 사이에 배치되어 상기 제1 및 제2 반도체층각각과 접하며, 상기 제1 반도체층보다 적은 농도의 제1 타입의 불순물이 도핑된 제1 에피층;을 포함하는 실리콘 광증배관 디텍터 셀.
  2. 제 1항에 있어서,
    상기 제2 반도체층의 제2 타입의 불순물의 농도는 상기 제1 반도체층의 상기 제1 타입의 불순물보다 큰 실리콘 광증배관 디텍터 셀.
  3. 제 1항에 있어서,
    상기 기판과 상기 제2 반도체층 사이에 배치되며, 상기 제1 반도체층보다 적은 농도의 제1 타입의 불순물이 도핑된 제2 에피층;을 더 포함하는 실리콘 광증배관 디텍터 셀.
  4. 제 3항에 있어서,
    상기 제2 에피층의 제1 타입의 불순물의 농도는 상기 제1 에피층의 제1 타입의 불순물의 농도와 동일한 실리콘 광증배관 디텍터 셀.
  5. 제 1항에 있어서,
    상기 기판은 제1 타입의 불순물이 도핑된 실리콘 기판인 실리콘 광증배관 디텍터 셀.
  6. 제 1항에 있어서,
    상기 광 다이오드 영역과 상기 리드아웃회로 영역 사이에는 상기 실리콘 광증배관 디텍테 셀의 표면에서 상기 기판까지 연장된 트렌치가 형성된 실리콘 광증배관 디텍터 셀.
  7. 제 6항에 있어서,
    상기 트렌치는,
    광학적 크로스토크를 방지하는 물질이 채워진 실리콘 광증배관 디텍터 셀.
  8. 제 6항에 있어서,
    상기 트렌치내에는
    폴리 실리콘 및 금속 중 적어도 하나의 물질이 채워진 실리콘 광증배관 디텍터 셀.
  9. 제 6항에 있어서,
    상기 트렌치의 측벽에는
    제1 절연막이 형성된 실리콘 광증배관 디텍터 셀.
  10. 제 1항에 있어서,
    상기 제1 타입의 불순물은 p 타입의 불순물이고, 상기 제2 타입의 불순물은 n 타입의 불순물인 실리콘 광증배관 디텍터 셀.
  11. 제 1항에 있어서,
    상기 트렌치와 상기 제1 에피층 사이에 배치되면서 상기 제2 반도체층과 접하는 콘택트층;을 더 포함하는 실리콘 광증배관 디텍터 셀.
  12. 제 11항에 있어서,
    상기 콘택트층은 제2 타입의 불순물로 도핑되어 있으며, 상기 콘택트층의 불순물 농도는 상기 제2 반도체층의 불순물 농도가 적은 실리콘 광증배관 디텍터 셀.
  13. 제 11항에 있어서,
    상기 제1 반도체층과 상기 콘택트층 사이에 배치된 제2 절연막;을 더 포함하는 실리콘 광증배관 디텍터 셀.
  14. 광 다이오드 영역과 리드아웃회로 영역이 동일한 기판에 형성된 실리콘 광증배관 디텍터 셀을 제조하는 방법에 있어서,
    상기 광 다이오드 영역을 형성하는 방법은,
    제1 진성층상에 제1 타입의 불순물을 도핑하여 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층상에 에피텍셜 성장 방법으로 제1 타입의 불순물이 도핑된 제2 진성층을 형성하는 단계; 및
    상기 제1 진성층상에 제2 타입의 불순물을 도핑하여 제2 반도체층을 형성하는 단계;를 포함하는 실리콘 광증배관 디텍터 셀의 제조 방법.
  15. 제 14항에 있어서,
    상기 기판상에 제1 타입의 불순물이 도핑된 제2 진성층을 형성하는 단계;를 더 포함하는 실리콘 광증배관 디텍터 셀의 제조 방법.
  16. 제 14항에 있어서,
    상기 제2 진성층을 형성한 후 상기 제1 및 제2 진성층을 식각하여 상기 기판이 노출시키는 트렌치를 형성하는 단계;를 포함하는 실리콘 광증배관 디텍터 셀의 제조 방법.
  17. 제 16항에 있어서,
    상기 트렌치의 측벽에 제1 절연막을 형성하는 단계; 및
    상기 트렌치의 내부에 광학적 크로스토크를 방지하는 물질을 채우는 단계;를 포함하는 실리콘 광증배관 디텍터 셀의 제조 방법.
  18. 제 17항에 있어서,
    광학적 크로스토크를 방지하는 물질은 폴리 실리콘 또는 금속 중 적어도 하나를 포함하는 실리콘 광증배관 디텍터 셀의 제조 방법
  19. 제 17항에 있어서,
    상기 제1 및 제2 진성층 중 상기 트렌치와 접한 영역에 제1 타입의 불순물을 도핑하여 콘택트층을 형성하는 단계;를 더 포함하는 실리콘 광증배관 디텍터 셀의 제조 방법.
  20. 제 19항에 있어서,
    상기 제2 반도체층을 형성하기 전에 상기 콘택트층과 상기 제2 반도체층을 격리시키는 절연막을 형성하는 단계;를 더 포함하는 실리콘 광증배관 디텍터 셀의 제조 방법.
  21. 제 20항에 있어서,
    상기 절연막은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나인 실리콘 광증배관 디텍터 셀의 제조 방법.
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