KR20140086640A - Nonvolatile memory device and method for fabricating the same - Google Patents

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Abstract

The present technique relates to a nonvolatile memory device and a method for fabricating the same. A nonvolatile memory device according to the present technique includes a NOR flash memory cell array on a semiconductor substrate; a main channel layer which is extended in a direction vertical to the semiconductor substrate in the upper part of the NOR flash memory cell array; and a NAND flash memory cell string which is arranged along the main channel layer. According to the present technique, a NOR flash memory device which has access to a specific memory cell with high speed and a NAND flash memory device which is suitable for high integration are formed into a single chip, thereby improving the availability of a nonvolatile memory device and saving manufacturing costs.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a nonvolatile memory device,

본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 노어(NOR) 플래시 메모리 소자 및 낸드(NAND) 플래시 메모리 소자를 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device including a NOR flash memory device and a NAND flash memory device and a method of manufacturing the same.

비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치, 예컨대 노어(NOR) 플래시 메모리 장치, 낸드(NAND) 플래시 메모리 장치 등이 널리 이용되고 있다.A nonvolatile memory device is a memory device in which stored data is retained even if the power supply is interrupted. Currently, various nonvolatile memory devices such as NOR flash memory devices, NAND flash memory devices and the like are widely used.

그런데 노어(NOR) 플래시 메모리 장치는 읽기 속도가 빠르다는 장점이 있지만, 드레인 콘택이 차지하는 면적으로 인해 메모리 셀의 집적도를 증가시키기 어려워 대용량의 데이터를 저장하기에는 부적합하다. 이와 반대로 낸드(NAND) 플래시 메모리 장치는 메모리 셀의 집적도를 증가시키는 것이 상대적으로 용이하지만, 순차 접근 방식을 사용함에 따라 읽기 속도가 다소 느리다는 단점이 있다.
However, the NOR flash memory device has an advantage of high read speed, but it is not suitable for storing a large amount of data because it is difficult to increase the integration degree of the memory cell due to the area occupied by the drain contact. On the contrary, the NAND flash memory device is relatively easy to increase the degree of integration of the memory cells, but has a drawback in that the reading speed is somewhat slower due to the use of the sequential access method.

본 발명의 일 실시예는, 특정 메모리 셀에 고속으로 임의 접근할 수 있는 노어(NOR) 플래시 메모리 소자와 고집적화에 유리한 낸드(NAND) 플래시 메모리 소자를 단일 칩에 형성함으로써 활용성이 높으면서도 제조 비용은 절감된 비휘발성 메모리 장치 및 그 제조 방법을 제공한다.
In one embodiment of the present invention, a NOR flash memory device capable of high-speed random access to a specific memory cell and a NAND flash memory device advantageous for high integration are formed on a single chip, Volatile memory device and a method of manufacturing the same.

본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 반도체 기판 상의 노어 플래시 메모리 셀 어레이; 상기 노어 플래시 메모리 셀 어레이의 상부에서 상기 반도체 기판과 수직한 방향으로 연장되는 메인 채널층; 및 상기 메인 채널층을 따라 배열된 낸드 플래시 메모리 셀 스트링을 포함할 수 있다.
A nonvolatile memory device according to an embodiment of the present invention includes: a NOR flash memory cell array on a semiconductor substrate; A main channel layer extending in a direction perpendicular to the semiconductor substrate at an upper portion of the NOR flash memory cell array; And a NAND flash memory cell string arranged along the main channel layer.

또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판 상에 노어 플래시 메모리 셀 트랜지스터 및 주변 회로 트랜지스터를 형성하는 단계; 상기 노어 플래시 메모리 셀 트랜지스터의 상부에 복수의 제1 물질막 및 복수의 제2 물질막을 교대로 적층하는 단계; 상기 복수의 제1 및 제2 물질막을 선택적으로 식각하여 메인 채널홀을 형성하는 단계; 및 상기 메인 채널홀 내벽을 따라 메모리막 및 채널층을 순차로 형성하는 단계를 포함할 수 있다.
According to another aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, including: forming a NOR flash memory cell transistor and a peripheral circuit transistor on a semiconductor substrate; Depositing a plurality of first material layers and a plurality of second material layers alternately on top of the NOR flash memory cell transistors; Selectively etching the plurality of first and second material layers to form a main channel hole; And sequentially forming a memory layer and a channel layer along the inner wall of the main channel hole.

본 기술에 따르면, 특정 메모리 셀에 고속으로 임의 접근할 수 있는 노어(NOR) 플래시 메모리 소자와 고집적화에 유리한 낸드(NAND) 플래시 메모리 소자를 단일 칩에 형성함으로써 비휘발성 메모리 장치의 활용성을 높이면서 제조 비용도 절감시킬 수 있다.
According to the technology, a NOR flash memory device capable of high-speed arbitrary access to a specific memory cell and a NAND flash memory device advantageous for high integration can be formed on a single chip, thereby improving the usability of a nonvolatile memory device The manufacturing cost can also be reduced.

도 1a 내지 도 1s는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성을 나타내는 블록도이다.1A to 1 S are cross-sectional views illustrating a nonvolatile memory device and a method of manufacturing the same according to an embodiment of the present invention.
2 is a block diagram showing a configuration of a nonvolatile memory device according to an embodiment of the present invention.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
Hereinafter, the most preferred embodiment of the present invention will be described. In the drawings, the thickness and the spacing are expressed for convenience of explanation, and can be exaggerated relative to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. It should be noted that, in the case of adding the reference numerals to the constituent elements of the drawings, the same constituent elements have the same number as much as possible even if they are displayed on different drawings.

도 1a 내지 도 1s는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 1s는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 1a 내지 도 1r은 도 1s의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.1A to 1 S are cross-sectional views illustrating a nonvolatile memory device and a method of manufacturing the same according to an embodiment of the present invention. In particular, FIG. 1s is a cross-sectional view illustrating a nonvolatile memory device according to one embodiment of the present invention, and FIGS. 1a through 1r are cross-sectional views illustrating an example of an intermediate process step for manufacturing the device of FIG. 1s.

도 1a를 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체 기판(100) 상에 게이트 절연막(105)을 형성한다. 반도체 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, SOI(Silicon-On-Insulator) 기판 또는 SGOI(Silicon-Germanium-On-Insulator) 기판일 수 있으며, 활성 영역을 정의하는 소자 분리막(미도시됨)과 같은 소정의 하부 구조물을 포함할 수 있다. 또한, 게이트 절연막(105)은 열 산화(Thermal Oxidation) 공정을 통해 형성된 실리콘 산화막(SiO2)과 같은 산화막 계열의 물질을 포함할 수 있으며, 특히 셀 영역(C)의 게이트 절연막(105)은 터널 절연막으로 이용될 수 있다.Referring to FIG. 1A, a gate insulating film 105 is formed on a semiconductor substrate 100 having a cell region C and a peripheral region P. As shown in FIG. The semiconductor substrate 100 may be a silicon (Si) substrate, a germanium (Ge) substrate, a silicon-germanium (SiGe) substrate, a silicon-on-insulator (SOI) substrate, or a silicon-germanium-on-insulator , And a device structure (not shown) that defines an active region. The gate insulating layer 105 may include a material such as a silicon oxide layer (SiO 2 ) formed through a thermal oxidation process. Particularly, the gate insulating layer 105 of the cell region C may include a tunnel oxide It can be used as an insulating film.

이어서, 게이트 절연막(105) 상에 플로팅 게이트 전극용 도전막(110) 및 게이트간 절연막(115)을 순차로 형성한다. 플로팅 게이트 전극용 도전막(110)은 도핑된 폴리실리콘과 같은 도전 물질을 포함할 수 있으며, 게이트간 절연막(115)은 산화막 또는 질화막 계열의 물질을 포함할 수 있다. 특히, 셀 영역(C)의 게이트간 절연막(115)은 전하 차단막으로 이용될 수 있으며, 예컨대 산화막-질화막-산화막이 순차로 적층된 ONO(Oxide-Nitride-Oxide)막일 수 있다.Then, a conductive film 110 for a floating gate electrode and an inter-gate insulating film 115 are sequentially formed on the gate insulating film 105. The conductive film 110 for the floating gate electrode may include a conductive material such as doped polysilicon, and the inter-gate insulating film 115 may include an oxide film or a nitride film material. In particular, the inter-gate insulating film 115 of the cell region C may be used as a charge blocking film, and may be, for example, an ONO (Oxide-Nitride-Oxide) film in which an oxide film-nitride film-oxide film is sequentially laminated.

도 1b를 참조하면, 주변 영역(P)의 게이트간 절연막(115)을 일부 제거한 후(점선으로 된 타원 참조), 게이트간 절연막(115) 상에 컨트롤 게이트 전극용 도전막(120)을 형성한다. 컨트롤 게이트 전극용 도전막(120)은 도핑된 폴리실리콘, 금속 실리사이드(Silicide), 금속 질화물 또는 금속 중 어느 하나 이상을 포함할 수 있다.Referring to FIG. 1B, a conductive film 120 for a control gate electrode is formed on the inter-gate insulating film 115 after partially removing the inter-gate insulating film 115 in the peripheral region P . The conductive film 120 for the control gate electrode may include at least one of doped polysilicon, metal silicide, metal nitride, and metal.

도 1c를 참조하면, 컨트롤 게이트 전극용 도전막(120) 상에 후술하는 게이트 스택이 형성될 영역을 덮는 하드마스크 패턴(125)을 형성한 후, 이를 식각마스크로 컨트롤 게이트 전극용 도전막(120), 게이트간 절연막(115), 플로팅 게이트 전극용 도전막(110) 및 게이트 절연막(105)을 식각하여 컨트롤 게이트 전극(120A), 게이트간 절연막 패턴(115A), 플로팅 게이트 전극(110A) 및 게이트 절연막 패턴(105A)을 형성한다.Referring to FIG. 1C, a hard mask pattern 125 is formed on the conductive film 120 for a control gate electrode to cover a region where a gate stack to be described later is to be formed. Then, the conductive mask 120 for a control gate electrode 120 The inter-gate insulating film 115, the conductive film 110 for the floating gate electrode and the gate insulating film 105 are etched to form the control gate electrode 120A, the inter-gate insulating film pattern 115A, the floating gate electrode 110A, Thereby forming an insulating film pattern 105A.

여기서, 하드마스크 패턴(125)은 산화막 계열의 물질, 질화막 계열의 물질, 폴리실리콘, 비정질 탄소층(Amorphous Carbon Layer; ACL) 또는 하부 반사 방지막(Bottom Anti-Reflective Coating; BARC) 중 어느 하나 이상을 포함할 수 있다. 한편, 본 실시예에서는 게이트 절연막(105)이 식각되어 게이트 절연막 패턴(105A)이 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 본 공정에서 플로팅 게이트 전극용 도전막(110)까지만 식각함으로써 게이트 절연막(105)이 분리되지 않도록 할 수도 있다.Here, the hard mask pattern 125 may include at least one of an oxide-based material, a nitride-based material, polysilicon, an amorphous carbon layer (ACL) or a bottom anti-reflective coating (BARC) . In the present embodiment, the gate insulating film 105 may be etched to form the gate insulating film pattern 105A, but the present invention is not limited thereto. In this process, only the conductive film 110 for the floating gate electrode is etched, (105) may not be detached.

본 공정 결과, 게이트 절연막 패턴(105A) 상에 플로팅 게이트 전극(110A), 게이트간 절연막 패턴(115A) 및 컨트롤 게이트 전극(120A)이 순차로 적층된 게이트 스택(Gate Stack)이 형성된다. 셀 영역(C)의 상기 게이트 스택은 노어(NOR) 플래시 메모리 셀 트랜지스터를 구성할 수 있으며, 주변 영역(P)의 상기 게이트 스택은 주변 회로 트랜지스터를 구성할 수 있다. 특히, 주변 영역(P)의 상기 게이트 스택은 게이트간 절연막 패턴(115A)이 일부 제거된 영역을 포함할 수 있으며, 이에 따라 서로 연결된 플로팅 게이트 전극(110A)과 컨트롤 게이트 전극(120A)은 주변 회로 트랜지스터의 게이트 전극으로 이용될 수 있다.As a result of this process, a gate stack is formed in which a floating gate electrode 110A, an inter-gate insulating film pattern 115A, and a control gate electrode 120A are sequentially stacked on the gate insulating film pattern 105A. The gate stack of the cell region C may constitute a NOR flash memory cell transistor and the gate stack of the peripheral region P may constitute a peripheral circuit transistor. In particular, the gate stack of the peripheral region P may include a region in which the inter-gate insulating film pattern 115A is partially removed, so that the floating gate electrode 110A and the control gate electrode 120A, It can be used as a gate electrode of a transistor.

도 1d를 참조하면, 상기 게이트 스택 양측의 반도체 기판(100)에 접합 영역(130)을 형성한다. 접합 영역(130)은 이온 주입 공정 등을 통해 반도체 기판(100)과는 다른 도전형의 불순물을 도핑하여 형성할 수 있으며, 셀 영역(C)의 노어(NOR) 플래시 메모리 셀 트랜지스터 및 주변 영역(P)의 주변 회로 트랜지스터의 소스(Source) 또는 드레인(Drain)으로 이용될 수 있다. 한편, 본 실시예에서는 셀 영역(C)에 도시된 2개의 상기 게이트 스택 사이에 위치하여 이들이 서로 공유하는 접합 영역(130)을 드레인 영역으로, 이들이 서로 공유하지 않는 접합 영역(130)을 소스 영역으로 가정한다.Referring to FIG. 1D, a junction region 130 is formed in the semiconductor substrate 100 on both sides of the gate stack. The junction region 130 may be formed by doping with a conductive impurity different from that of the semiconductor substrate 100 through an ion implantation process or the like and may be formed by doping a NOR flash memory cell transistor of the cell region C and a peripheral region P as the source or drain of the peripheral circuit transistor. In the present embodiment, the junction regions 130, which are located between the two gate stacks shown in the cell region C and shared by them, are referred to as drain regions, and the junction regions 130, .

이어서, 상기 게이트 스택들 사이를 제1 절연막(135)으로 매립한다. 제1 절연막(135)은 산화막 또는 질화막 계열의 물질을 상기 게이트 스택들 사이의 공간을 매립하는 두께로 증착한 후, 하드마스크 패턴(125)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.Then, the gate stacks are buried with the first insulating film 135. The first insulating layer 135 is formed by depositing an oxide layer or a nitride layer layer on the gate stacks to a thickness sufficient to fill a space between the gate stacks and then performing chemical mechanical polishing (CVD) until the upper surface of the hard mask layer 125 is exposed. CMP), or the like.

도 1e를 참조하면, 제1 절연막(135)을 관통하여 셀 영역(C)의 접합 영역(130) 중 소스 영역과 접속되는 하부 소스 라인(140)을 형성한 후, 하부 소스 라인(140)이 형성된 결과물 상에 제2 절연막(145)을 형성한다. 하부 소스 라인(140)은 제1 절연막(135)을 선택적으로 식각하여 셀 영역(C)의 접합 영역(130) 중 소스 영역을 노출시키는 트렌치를 형성한 후, 이 트렌치에 금속, 금속 질화물 또는 도핑된 폴리실리콘 중 어느 하나 이상을 매립하여 형성할 수 있다. 또한, 제2 절연막(145)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있다.1E, a lower source line 140, which is connected to a source region of the junction region 130 of the cell region C through the first insulating layer 135, is formed, And a second insulating film 145 is formed on the resultant product. The lower source line 140 selectively etches the first insulating layer 135 to form a trench exposing the source region of the junction region 130 of the cell region C and then depositing a metal, May be formed by burying at least one of the polysilicon. Also, the second insulating layer 145 may be formed by depositing an oxide layer or a nitride layer-based material.

도 1f를 참조하면, 제1 및 제2 절연막(135, 145)을 관통하여 셀 영역(C)의 접합 영역(130) 중 드레인 영역 또는 주변 영역(P)의 접합 영역(130)과 접속되는 제1 콘택 플러그(150)를 형성한다. 제1 콘택 플러그(150)는 제1 및 제2 절연막(135, 145)을 선택적으로 식각하여 셀 영역(C)의 접합 영역(130) 중 드레인 영역 또는 주변 영역(P)의 접합 영역(130)을 노출시키는 콘택 홀을 형성한 후, 이 콘택 홀에 금속, 금속 질화물 또는 도핑된 폴리실리콘 중 어느 하나 이상을 매립하여 형성할 수 있다.The first and second insulating films 135 and 145 are connected to the drain region of the junction region 130 of the cell region C or the junction region 130 of the peripheral region P, 1 contact plugs 150 are formed. The first contact plug 150 selectively etches the first and second insulating layers 135 and 145 to form a junction region 130 of the drain region or the peripheral region P of the junction region 130 of the cell region C. [ And then filling the contact hole with at least one of metal, metal nitride, and doped polysilicon.

이어서, 제2 절연막(145) 내에 셀 영역(C)의 제1 콘택 플러그(150)와 접속되는 하부 비트 라인(155) 및 주변 영역(P)의 제1 콘택 플러그(150)와 접속되는 제1 도전층(160)을 형성한다. 하부 비트 라인(155) 및 제1 도전층(160)은 당업자에게 잘 알려진 다마신(Damascene) 공정 등을 통해 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있으며, 제1 도전층(160)은 콘택 패드 또는 배선으로 이용될 수 있다.A first bit line 155 connected to the first contact plug 150 of the cell region C and a second bit line 155 connected to the first contact plug 150 of the peripheral region P are formed in the second insulating film 145, The conductive layer 160 is formed. The lower bit line 155 and the first conductive layer 160 may be formed of a conductive material such as metal, metal nitride, or doped polysilicon through a Damascene process well known to those skilled in the art, The layer 160 may be used as a contact pad or a wire.

도 1g를 참조하면, 하부 비트 라인(155) 및 제1 도전층(160)이 형성된 결과물 상에 제3 절연막(165) 및 제1 게이트 도전층(170)을 순차로 형성한다. 제3 절연막(165)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있으며, 제1 게이트 도전층(170)은 도핑된 폴리실리콘, 금속 실리사이드, 금속 질화물 또는 금속 중 어느 하나 이상을 포함할 수 있다.Referring to FIG. 1G, a third insulating layer 165 and a first gate conductive layer 170 are sequentially formed on the resultant structure in which the lower bit line 155 and the first conductive layer 160 are formed. The third insulating layer 165 may be formed by depositing an oxide layer or a nitride layer based material. The first gate conductive layer 170 may include at least one of doped polysilicon, metal silicide, metal nitride, and metal. have.

도 1h를 참조하면, 셀 영역(C)의 제1 게이트 도전층(170)을 선택적으로 식각하여 홈을 형성한 후, 이 홈에 매립되는 희생막 패턴(175)을 형성한다. 희생막 패턴(175)은 후속 공정에서 제거되어 후술하는 파이프 채널홀이 형성될 공간을 제공하는 역할을 하며, 후술하는 제1 및 제2 물질막, 제1 게이트 도전층(170) 및 제2 게이트 도전층(180)과 식각률이 다른 물질로 형성할 수 있다. 또한, 희생막 패턴(175)은 본 단면 방향의 장축과 본 단면과 교차하는 방향의 단축을 갖는 섬(Island) 모양을 가질 수 있으며, 반도체 기판(100)과 평행한 평면상에서 볼 때 복수 개가 매트릭스(Matrix) 형태로 배열될 수 있다.Referring to FIG. 1H, the first gate conductive layer 170 of the cell region C is selectively etched to form a trench, and then a sacrificial layer pattern 175 is formed to fill the trench. The sacrificial film pattern 175 is removed in a subsequent process and serves to provide a space for forming a pipe channel hole to be described later. The sacrificial film pattern 175 includes a first and a second material film, a first gate conductive layer 170, And may be formed of a material having an etching rate different from that of the conductive layer 180. The sacrificial pattern 175 may have an island shape having a major axis in the direction of the main section and a minor axis in the direction crossing the main section. When viewed on a plane parallel to the semiconductor substrate 100, (Matrix) type.

이어서, 제1 게이트 도전층(170) 및 희생막 패턴(175) 상에 제2 게이트 도전층(180)을 형성한다. 제2 게이트 도전층(180)은 도핑된 폴리실리콘, 금속 실리사이드, 금속 질화물 또는 금속 중 어느 하나 이상을 포함할 수 있으며, 경우에 따라 형성하지 않을 수도 있다.Next, a second gate conductive layer 180 is formed on the first gate conductive layer 170 and the sacrificial pattern 175. The second gate conductive layer 180 may include at least one of doped polysilicon, metal silicide, metal nitride, and metal, and may not be formed in some cases.

도 1i를 참조하면, 제1 및 제2 게이트 도전층(170, 180)을 선택적으로 식각하여 셀 영역(C)에 제1 및 제2 게이트 도전층 패턴(170A, 180A)으로 이루어진 파이프 접속 게이트 전극을 형성한다. 상기 파이프 접속 게이트 전극은 셀 영역(C)의 제1 및 제2 게이트 도전층(170, 180)이 블록(Block) 단위로 분리된 것일 수 있으며, 본 공정에서 주변 영역(P)의 제1 도전층(160) 상부에 위치하는 제1 및 제2 게이트 도전층(170, 180)이 제거될 수 있다.Referring to FIG. 1I, the first and second gate conductive layers 170 and 180 are selectively etched to form the first and second gate conductive layer patterns 170A and 180A in the cell region C, . The pipe connection gate electrode may be one in which the first and second gate conductive layers 170 and 180 of the cell region C are separated in units of blocks and in this process, The first and second gate conductive layers 170 and 180 located above the layer 160 can be removed.

이어서, 제1 및 제2 게이트 도전층(170, 180)이 제거된 공간에 제4 절연막(185)을 형성한다. 제4 절연막(185)은 산화막 또는 질화막 계열의 물질을 제1 및 제2 게이트 도전층(170, 180)이 제거된 공간을 매립하는 두께로 증착한 후, 제2 게이트 도전층 패턴(180A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.Next, a fourth insulating layer 185 is formed in the space in which the first and second gate conductive layers 170 and 180 are removed. The fourth insulating layer 185 may be formed by depositing an oxide layer or a nitride layer layer on the first gate conductive layer 180A to a thickness sufficient to fill a space in which the first and second gate conductive layers 170 and 180 are removed, And then performing a planarization process such as chemical mechanical polishing (CMP) until the top surface is exposed.

도 1j를 참조하면, 제2 게이트 도전층 패턴(180A) 및 제4 절연막(185) 상에 복수의 제1 물질막(190) 및 복수의 제2 물질막(195)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 제1 물질막(190) 및 복수의 제2 물질막(195)이 교대로 적층된 구조물을 적층 구조물이라 하기로 한다. 한편, 적층 구조물의 최하부 및 최상부에는 제1 물질막(190)이 배치되도록 할 수 있으며, 본 단면도에는 예시적으로 5개의 제2 물질막(195)이 도시되어 있으나, 제2 물질막(195)의 개수는 그 이상 또는 그 이하일 수도 있다.Referring to FIG. 1J, a plurality of first material layers 190 and a plurality of second material layers 195 are alternately stacked on the second gate conductive layer pattern 180A and the fourth insulating layer 185. Hereinafter, for convenience of description, a structure in which a plurality of first material layers 190 and a plurality of second material layers 195 are alternately stacked will be referred to as a stacked structure. The first material layer 190 may be disposed on the lowermost portion and the uppermost portion of the stacked structure and five second material layers 195 are illustrated as an example in the sectional view. May be more or less.

본 실시예에서, 제1 물질막(190)은 층간 절연막이고, 제2 물질막(195)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 희생층일 수 있다. 이러한 경우, 제1 물질막(190)은 산화막 계열의 물질로, 제2 물질막(195)은 제1 물질막(190)과 식각률이 다른 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다.In this embodiment, the first material film 190 is an interlayer insulating film, and the second material film 195 may be a sacrificial layer which is removed in a subsequent process and provides a space for forming a gate electrode described later. In this case, the first material layer 190 may be an oxide layer material, and the second material layer 195 may be formed of a material having an etch rate different from that of the first material layer 190, for example, a nitride layer material.

그러나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 제1 물질막(190)이 층간 절연막이고, 제2 물질막(195)이 게이트 전극용 도전층일 수 있다. 이러한 경우, 제1 물질막(190)은 산화막 계열의 물질로, 제2 물질막(195)은 폴리실리콘으로 형성할 수 있다. 한편, 또 다른 실시예에서는 제1 물질막(190)이 층간 절연막이 형성될 공간을 제공하는 희생층이고, 제2 물질막(195)이 게이트 전극용 도전층일 수 있다. 이러한 경우, 제1 물질막(190)은 도핑되지 않은 폴리실리콘으로, 제2 물질막(195)은 도핑된 폴리실리콘으로 형성할 수 있다.However, the present invention is not limited thereto. In another embodiment, the first material film 190 may be an interlayer insulating film, and the second material film 195 may be a conductive layer for a gate electrode. In this case, the first material film 190 may be formed of an oxide-based material and the second material film 195 may be formed of polysilicon. On the other hand, in another embodiment, the first material film 190 may be a sacrifice layer providing a space for forming an interlayer insulating film, and the second material film 195 may be a conductive layer for a gate electrode. In this case, the first material film 190 may be formed of undoped polysilicon and the second material film 195 may be formed of doped polysilicon.

도 1k를 참조하면, 셀 영역(C)의 적층 구조물 및 제2 게이트 도전층 패턴(180A)을 선택적으로 식각하여 희생막 패턴(175)을 노출시키는 한 쌍의 메인 채널홀(H1)을 형성한다. 메인 채널홀(H1)은 반도체 기판(100)과 평행한 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 희생막 패턴(175)마다 한 쌍씩 배치되도록 할 수 있다.1K, a stacked structure of the cell region C and the second gate conductive layer pattern 180A are selectively etched to form a pair of main channel holes H1 exposing the sacrificial pattern 175 . The main channel hole H1 may have a circular or elliptical shape when viewed on a plane parallel to the semiconductor substrate 100, and may be arranged one by one for each sacrificial film pattern 175.

이어서, 한 쌍의 메인 채널홀(H1)에 의해 노출된 희생막 패턴(175)을 제거한다. 이때, 희생막 패턴(175)을 제거하기 위해 상기 파이프 접속 게이트 전극 및 적층 구조물과의 식각률 차이를 이용한 습식 식각 공정을 수행할 수 있다. 본 공정 결과, 희생막 패턴(175)이 제거된 공간에 한 쌍의 메인 채널홀(H1)을 연결시키는 파이프 채널홀(H2)이 형성된다.Then, the sacrificial film pattern 175 exposed by the pair of main channel holes H1 is removed. At this time, in order to remove the sacrificial pattern 175, a wet etching process may be performed using the etching rate difference between the pipe connection gate electrode and the stacked structure. As a result of this process, a pipe channel hole H2 connecting a pair of main channel holes H1 is formed in the space from which the sacrificial pattern 175 is removed.

도 1l을 참조하면, 한 쌍의 메인 채널홀(H1) 및 파이프 채널홀(H2) 내벽을 따라 메모리막(200) 및 채널층(205)을 순차로 형성한다. 메모리막(200)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있다.Referring to FIG. 11, a memory layer 200 and a channel layer 205 are sequentially formed along inner walls of a pair of main channel holes H1 and a pipe channel hole H2. The memory film 200 can be formed by sequentially depositing a charge blocking film, a charge trap film, and a tunnel insulating film.

여기서, 터널 절연막은 전하 터널링을 위한 것으로서 예컨대 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 질화막으로 이루어질 수 있으며, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막으로 이루어질 수 있다. 즉, 메모리막(200)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.For example, the tunnel insulating film may be formed of an oxide film. The charge trapping film may be formed of, for example, a nitride film for trapping charges to store data. The charge blocking film may be formed of a material, For example, an oxide film. That is, the memory layer 200 may have a triple-layered structure of ONO (Oxide-Nitride-Oxide).

또한, 채널층(205)은 예컨대 폴리실리콘과 같은 반도체 물질을 증착하여 형성할 수 있으며, 메인 채널홀(H1) 내부의 메인 채널층과 파이프 채널홀(H2) 내부의 파이프 채널층으로 구분될 수 있다. 특히, 상기 메인 채널층은 메모리 셀 또는 선택 트랜지스터의 채널로, 상기 파이프 채널층은 파이프 접속 트랜지스터의 채널로 이용될 수 있다. 한편, 본 실시예에서는 채널층(205)이 메인 채널홀(H1) 및 파이프 채널홀(H2)을 완전히 매립하는 두께로 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 채널층(205)이 메인 채널홀(H1) 및 파이프 채널홀(H2)을 완전히 매립하지 않는 얇은 두께로 형성될 수도 있다.The channel layer 205 may be formed by depositing a semiconductor material such as polysilicon and may be divided into a main channel layer in the main channel hole H1 and a pipe channel layer in the pipe channel hole H2. have. In particular, the main channel layer may be a channel of a memory cell or a selection transistor, and the pipe channel layer may be a channel of a pipe connection transistor. In this embodiment, the channel layer 205 may be formed to have a thickness enough to completely fill the main channel hole H1 and the pipe channel hole H2, but the present invention is not limited thereto. In another embodiment, 205 may be formed to have a thin thickness that does not completely fill the main channel hole H1 and the pipe channel hole H2.

도 1m을 참조하면, 메인 채널홀(H1) 양측의 적층 구조물을 선택적으로 식각하여 셀 영역(C)의 제1 및 제2 물질막(190, 195)의 일부 또는 전부를 관통하는 슬릿(S)을 형성한다. 슬릿(S)은 본 단면과 교차하는 방향으로 연장될 수 있으며, 복수 개가 평행하게 배열될 수 있다. 한편, 본 공정 후에도 잔류하는 제1 물질막(190) 및 제2 물질막(195)을 각각 제1 물질막 패턴(190A) 및 제2 물질막 패턴(195A)이라 한다.Referring to FIG. 1M, the stack structure on both sides of the main channel hole H1 is selectively etched to form slits S passing through part or all of the first and second material films 190 and 195 of the cell region C. [ . The slits S may extend in a direction intersecting with the main section, and a plurality of the slits S may be arranged in parallel. Meanwhile, the first material film 190 and the second material film 195 remaining after the present process are referred to as a first material film pattern 190A and a second material film pattern 195A, respectively.

도 1n을 참조하면, 슬릿(S)에 의해 노출된 셀 영역(C)의 제2 물질막 패턴(195A)을 제거한다. 이때, 제2 물질막 패턴(195A)은 제1 물질막 패턴(190A)과의 식각률 차이를 이용하여 딥아웃(Dip-out) 방식의 습식 식각 공정을 통해 제거할 수 있다.Referring to FIG. 1N, the second material film pattern 195A of the cell region C exposed by the slit S is removed. At this time, the second material film pattern 195A can be removed through a wet-etching process using a dip-out method using a difference in etching rate with respect to the first material film pattern 190A.

도 1o를 참조하면, 제2 물질막 패턴(195A)이 제거된 공간에 게이트 전극(210)을 형성한다. 게이트 전극(210)은 슬릿(S) 내에 금속 또는 금속 질화물과 같은 도전 물질을 화학적 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 등의 방식으로 컨포멀(Conformal)하게 증착하여 제2 물질막 패턴(195A)이 제거된 공간을 매립하는 두께로 게이트 전극용 도전막(미도시됨)을 형성한 후, 이 게이트 전극용 도전막을 제1 물질막 패턴(190A)의 측면이 드러날 때까지 식각하여 형성할 수 있다. 한편, 본 공정 결과 형성되는 복수의 게이트 전극(210) 중 최상부에 위치하는 게이트 전극(210)은 선택 트랜지스터를 구성할 수 있으며, 이를 제외한 나머지 게이트 전극(210)은 낸드(NAND) 플래시 메모리 셀 트랜지스터를 구성할 수 있다.Referring to FIG. 1O, a gate electrode 210 is formed in a space from which the second material film pattern 195A is removed. The gate electrode 210 may be formed by depositing a conductive material such as a metal or a metal nitride in the slit S in conformal manner by chemical vapor deposition (CVD) or atomic layer deposition (ALD) A conductive film for a gate electrode (not shown) is formed so as to have a thickness enough to embed a space in which the second material film pattern 195A is removed, and then the conductive film for a gate electrode is patterned into a first material film pattern 190A Can be formed by etching until the side surface is exposed. Meanwhile, the gate electrode 210 located at the top of the plurality of gate electrodes 210 formed as a result of this process can constitute a select transistor, and the gate electrode 210 excluding the gate electrode 210 may be a NAND flash memory cell transistor .

도 1p를 참조하면, 슬릿(S)을 제5 절연막(215)으로 매립한 후, 채널층(205)의 상단에 소스 영역(220) 및 드레인 영역(225)을 형성한다. 제5 절연막(215)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있으며, 소스 영역(220) 및 드레인 영역(225)은 이온 주입 공정 등을 통해 채널층(205)과는 다른 도전형의 불순물을 도핑하여 형성할 수 있다. 구체적으로 상기 파이프 채널층에 연결된 상기 메인 채널층 한 쌍 중 어느 하나에는 소스 영역(220)이 형성되고, 다른 하나에는 드레인 영역(225)이 형성된다. 특히, 낸드(NAND) 플래시 메모리 셀 트랜지스터들은 채널층(205)을 따라 직렬로 연결되어 셀 스트링(String)을 구성하며, 이들은 소스 영역(220) 및 드레인 영역(225)을 공유하게 된다.Referring to FIG. 1P, after the slit S is filled with the fifth insulating film 215, a source region 220 and a drain region 225 are formed at the top of the channel layer 205. The source and drain regions 220 and 225 may be formed by depositing an oxide or a nitride based material on the fifth insulating layer 215. The source and drain regions 220 and 225 may be formed of a conductive type It can be formed by doping impurities. Specifically, a source region 220 is formed in one of the pair of main channel layers connected to the pipe channel layer, and a drain region 225 is formed in the other. In particular, NAND flash memory cell transistors are connected in series along the channel layer 205 to form a cell string, which shares the source region 220 and the drain region 225.

도 1q를 참조하면, 소스 영역(220)과 접속되는 상부 소스 라인(230)을 형성한 후, 상부 소스 라인(230)이 형성된 결과물 상에 제6 절연막(235)을 형성한다. 상부 소스 라인(230)은 다마신 공정 등을 통해 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있으며, 제6 절연막(235)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있다.Referring to FIG. 1Q, an upper source line 230 connected to the source region 220 is formed, and then a sixth insulating layer 235 is formed on the resultant having the upper source line 230 formed thereon. The upper source line 230 may be formed of a conductive material such as a metal, a metal nitride, or doped polysilicon through a damascene process or the like, and the sixth insulating film 235 may be formed by depositing an oxide film or a nitride film material .

도 1r을 참조하면, 셀 영역(C)의 제6 절연막(235)을 관통하여 드레인 영역(225)과 접속되는 제2 콘택 플러그(240), 및 주변 영역(P)의 제6 절연막(235), 적층 구조물, 제4 절연막(185) 및 제3 절연막(165)을 관통하여 제1 도전층(160)과 접속되는 제3 콘택 플러그(245)를 형성한다. 제2 및 제3 콘택 플러그(240, 245)는 도전 물질, 예컨대 금속, 금속 질화물 또는 도핑된 폴리실리콘 등으로 형성할 수 있다.A second contact plug 240 which is connected to the drain region 225 through the sixth insulating film 235 of the cell region C and a sixth insulating film 235 of the peripheral region P, A third contact plug 245 connected to the first conductive layer 160 through the first insulating layer 185, the stacked structure, the fourth insulating layer 185, and the third insulating layer 165 is formed. The second and third contact plugs 240 and 245 may be formed of a conductive material, such as a metal, a metal nitride, or a doped polysilicon.

도 1s를 참조하면, 제2 및 제3 콘택 플러그(240, 245)가 형성된 결과물 상에 제7 절연막(250)을 형성한 후, 제7 절연막(250)을 관통하여 셀 영역(C)의 제2 콘택 플러그(240)와 접속되는 상부 비트 라인(255), 및 주변 영역(P)의 제3 콘택 플러그(245)와 접속되는 제2 도전층(260)을 형성한다. 제7 절연막(250)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있으며, 상부 비트 라인(255) 및 제2 도전층(260)은 다마신 공정 등을 통해 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있다.
1 S, a seventh insulating layer 250 is formed on the resultant structure in which the second and third contact plugs 240 and 245 are formed. Then, the seventh insulating layer 250 is formed through the seventh insulating layer 250, An upper bit line 255 connected to the second contact plug 240 and a second conductive layer 260 connected to the third contact plug 245 of the peripheral region P are formed. The seventh insulating layer 250 may be formed by depositing an oxide layer or a nitride layer material. The upper bit line 255 and the second conductive layer 260 may be formed of a metal, a metal nitride, or a doped poly Silicon, or the like.

이상에서 설명한 제조 방법에 의하여, 도 1s에 도시된 것과 같은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.By the manufacturing method described above, a nonvolatile memory device according to an embodiment of the present invention as shown in FIG. 1S can be manufactured.

도 1s를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체 기판(100), 셀 영역(C)의 반도체 기판(100) 상의 노어(NOR) 플래시 메모리 셀 어레이(Array), 주변 영역(P)의 반도체 기판(100) 상에 형성된 주변 회로 트랜지스터, 노어(NOR) 플래시 메모리 셀 어레이의 상부에서 반도체 기판(100)과 실질적으로 수직한 방향으로 연장되는 메인 채널층, 상기 메인 채널층을 따라 배열된 낸드(NAND) 플래시 메모리 셀 스트링, 낸드(NAND) 플래시 메모리 셀 스트링의 하부에서 상기 메인 채널층 한 쌍을 서로 연결시키는 파이프 채널층, 및 상기 파이프 채널층에 접하는 파이프 접속 게이트 전극을 포함할 수 있다.A nonvolatile memory device according to an embodiment of the present invention includes a semiconductor substrate 100 having a cell region C and a peripheral region P, a semiconductor substrate 100 of a cell region C, A peripheral circuit transistor formed on the semiconductor substrate 100 in the peripheral region P, a semiconductor substrate 100 on top of the NOR flash memory cell array, a NOR flash memory cell array on the NOR flash memory cell array, A main channel layer extending in a vertical direction, a NAND flash memory cell string arranged along the main channel layer, a pipe channel connecting a pair of the main channel layers at a lower portion of the NAND flash memory cell string, And a pipe connection gate electrode in contact with the pipe channel layer.

노어(NOR) 플래시 메모리 셀 어레이는 노어(NOR) 플래시 메모리 셀 트랜지스터들이 일정한 형태로 배열된 것이며, 노어(NOR) 플래시 메모리 셀 트랜지스터는 게이트 절연막 패턴(105A) 상에 플로팅 게이트 전극(110A), 게이트간 절연막 패턴(115A) 및 컨트롤 게이트 전극(120A)이 순차로 적층된 게이트 스택 및 상기 게이트 스택 양측의 반도체 기판(100)에 형성된 접합 영역(130)을 포함할 수 있다. 여기서, 플로팅 게이트 전극(110A)은 메모리 셀별로 분리된 섬 형태를 가질 수 있으며, 컨트롤 게이트 전극(120A)은 일 방향으로 연장되는 라인 형태를 가질 수 있다.The NOR flash memory cell array is formed by arranging NOR flash memory cell transistors in a certain form and the NOR flash memory cell transistor is formed by stacking a floating gate electrode 110A, A gate stack in which an interlayer insulating film pattern 115A and a control gate electrode 120A are sequentially stacked and a junction region 130 formed in the semiconductor substrate 100 on both sides of the gate stack. Here, the floating gate electrode 110A may have a separate island shape for each memory cell, and the control gate electrode 120A may have a line shape extending in one direction.

셀 영역(C)의 접합 영역(130) 중 소스 영역에는 하부 소스 라인(140)이 연결될 수 있으며, 하부 소스 라인(140)은 컨트롤 게이트 전극(120A)과 같은 방향으로 연장될 수 있다. 또한, 셀 영역(C)의 접합 영역(130) 중 드레인 영역에는 하부 비트 라인(155)이 연결될 수 있으며, 하부 비트 라인(155)은 컨트롤 게이트 전극(120A)과 교차하는 방향으로 연장될 수 있다.The lower source line 140 may be connected to the source region of the junction region 130 of the cell region C and the lower source line 140 may extend in the same direction as the control gate electrode 120A. A lower bit line 155 may be connected to the drain region of the junction region 130 of the cell region C and a lower bit line 155 may extend in a direction crossing the control gate electrode 120A .

낸드(NAND) 플래시 메모리 셀 스트링은 상기 메인 채널층을 따라 교대로 적층된 복수의 제1 물질막 패턴(190A) 및 복수의 게이트 전극(210)을 포함할 수 있으며, 상기 메인 채널층과 게이트 전극(210) 사이에는 메모리막(200)이 개재될 수 있다. 여기서, 상기 메인 채널층과 상기 파이프 채널층은 U자 형태의 채널층(205)을 구성할 수 있으며, 제1 물질막 패턴(190A)은 층간 절연막일 수 있다. 또한, 메모리막(200)은 전하 차단막, 전하 트랩막 및 터널 절연막을 포함할 수 있으며, 채널층(205)을 에워싸는 형태를 가질 수 있다.The NAND flash memory cell string may include a plurality of first material film patterns 190A and a plurality of gate electrodes 210 alternately stacked along the main channel layer, The memory layer 200 may be interposed between the first electrode 210 and the second electrode 210. Here, the main channel layer and the pipe channel layer may form a U-shaped channel layer 205, and the first material film pattern 190A may be an interlayer insulating film. In addition, the memory layer 200 may include a charge blocking layer, a charge trap layer, and a tunnel insulating layer. The memory layer 200 may surround the channel layer 205.

게이트 전극(210)은 상기 메인 채널층의 측면을 둘러싸면서 일 방향으로 연장될 수 있다. 특히, 복수의 게이트 전극(210) 중 최상부에 위치하는 게이트 전극(210)은 소스 선택 라인 또는 드레인 선택 라인으로 이용될 수 있으며, 이를 제외한 나머지 게이트 전극(210)은 워드 라인으로 이용될 수 있다.The gate electrode 210 may extend in one direction while surrounding the side surface of the main channel layer. In particular, the gate electrode 210 located at the top of the plurality of gate electrodes 210 may be used as a source select line or a drain select line, and the remaining gate electrode 210 may be used as a word line.

상기 파이프 채널층에 연결된 상기 메인 채널층 한 쌍 중 어느 하나는 상단에 소스 영역(220)을 가질 수 있으며, 다른 하나는 상단에 드레인 영역(225)을 가질 수 있다. 여기서, 소스 영역(220)에는 상부 소스 라인(230)이 연결될 수 있으며, 상부 소스 라인(230)은 게이트 전극(210)과 같은 방향으로 연장될 수 있다. 또한, 드레인 영역(225)에는 상부 비트 라인(255)이 연결될 수 있으며, 상부 비트 라인(255)은 게이트 전극(210)과 교차하는 방향으로 연장될 수 있다.One of the pair of main channel layers connected to the pipe channel layer may have a source region 220 at the top and a drain region 225 at the top. Here, an upper source line 230 may be connected to the source region 220, and an upper source line 230 may extend in the same direction as the gate electrode 210. An upper bit line 255 may be connected to the drain region 225 and an upper bit line 255 may extend in a direction crossing the gate electrode 210.

상기 파이프 접속 게이트 전극은 상기 파이프 채널층의 하면 및 측면에 접하는 제1 게이트 도전층 패턴(170A), 및 상기 파이프 채널층의 상면에 접하는 제2 게이트 도전층 패턴(180A)을 포함할 수 있으며, 셀 영역(C)의 제1 및 제2 게이트 도전층 패턴(170A, 180A)은 블록별로 분리된 것일 수 있다. 한편, 상기 주변 회로 트랜지스터는 낸드(NAND) 플래시 메모리 셀 코어 회로 또는 노어(NOR) 플래시 메모리 셀 코어 회로를 구성할 수 있다.
The pipe connection gate electrode may include a first gate conductive layer pattern 170A contacting the lower surface and a side surface of the pipe channel layer and a second gate conductive layer pattern 180A contacting the upper surface of the pipe channel layer, The first and second gate conductive layer patterns 170A and 180A of the cell region C may be separated block by block. Meanwhile, the peripheral circuit transistor may constitute a NAND flash memory cell core circuit or a NOR flash memory cell core circuit.

도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성을 나타내는 블록도이다.2 is a block diagram showing a configuration of a nonvolatile memory device according to an embodiment of the present invention.

도 2를 참조하면, 노어(NOR) 플래시 메모리 셀 어레이(300)의 상부에는 낸드(NAND) 플래시 메모리 셀 어레이(310)가 배치될 수 있으며, 노어(NOR) 플래시 메모리 셀 어레이(300) 및 낸드(NAND) 플래시 메모리 셀 어레이(310)의 주변에는 노어(NOR) 플래시 메모리 셀 코어 회로(320), 낸드(NAND) 플래시 메모리 셀 코어 회로(330), 노어(NOR) 플래시 메모리 X-디코더(340) 및 낸드(NAND) 플래시 메모리 X-디코더(350)가 배치될 수 있다.2, a NAND flash memory cell array 310 may be disposed on top of a NOR flash memory cell array 300 and may include a NOR flash memory cell array 300 and a NAND (NOR) flash memory cell core circuit 320, a NAND flash memory cell core circuit 330, a NOR flash memory X-decoder 340 ) And a NAND flash memory X-decoder 350 may be disposed.

노어(NOR) 플래시 메모리 셀 어레이(300)에는 노어(NOR) 플래시 메모리 셀들이 2차원적으로 배열될 수 있으며, 낸드(NAND) 플래시 메모리 셀 어레이(310)에는 낸드(NAND) 플래시 메모리 셀들이 3차원적으로 배열될 수 있다.NOR flash memory cells may be arranged two-dimensionally in a NOR flash memory cell array 300 and NAND flash memory cells 310 may be arranged in a NAND flash memory cell array 310. [ Can be arranged dimensionally.

노어(NOR) 플래시 메모리 셀 코어 회로(320) 및 낸드(NAND) 플래시 메모리 셀 코어 회로(330)는 메모리 셀들에 대한 기입, 소거 및 판독 동작을 제어할 수 있으며, 이들은 노어(NOR) 플래시 메모리 셀 어레이(300) 및 낸드(NAND) 플래시 메모리 셀 어레이(310)를 사이에 두고 대향하도록 배치될 수 있다.The NOR flash memory cell core circuit 320 and the NAND flash memory cell core circuit 330 can control write, erase and read operations for the memory cells, The array 300 and the NAND flash memory cell array 310 are disposed to face each other.

노어(NOR) 플래시 메모리 X-디코더(340) 및 낸드(NAND) 플래시 메모리 X-디코더(350)는 어드레스 신호에 대응하는 워드 라인을 선택할 수 있으며, 이들은 노어(NOR) 플래시 메모리 셀 어레이(300) 및 낸드(NAND) 플래시 메모리 셀 어레이(310)를 사이에 두고 대향하도록 배치될 수 있다.
The NOR flash memory X-decoder 340 and the NAND flash memory X-decoder 350 can select the word lines corresponding to the address signals, which are coupled to the NOR flash memory cell array 300, And a NAND flash memory cell array 310, as shown in FIG.

이상에서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 특정 메모리 셀에 고속으로 임의 접근(Random Access)할 수 있는 노어(NOR) 플래시 메모리 소자와 고집적화에 유리한 낸드(NAND) 플래시 메모리 소자를 단일 칩에 형성함으로써 비휘발성 메모리 장치의 활용성을 높일 수 있으며, 서로 다른 칩에 형성된 노어(NOR) 플래시 메모리 소자와 낸드(NAND) 플래시 메모리 소자로 단일 시스템을 구성하는 경우에 비해 제조 비용도 절감시킬 수 있다.
According to the nonvolatile memory device and the method of manufacturing the same according to an embodiment of the present invention described above, a NOR flash memory device capable of random access at a high speed to a specific memory cell and a NAND flash memory device capable of high- (NAND) flash memory device is formed on a single chip, the utilization of the nonvolatile memory device can be enhanced. In the case of configuring a single system with a NOR flash memory device and a NAND flash memory device formed on different chips The manufacturing cost can be reduced.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
It should be noted that the technical spirit of the present invention has been specifically described in accordance with the above-described preferred embodiments, but the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

100 : 반도체 기판 105A : 게이트 절연막 패턴
110A : 플로팅 게이트 전극 115A : 게이트간 절연막 패턴
120A : 컨트롤 게이트 전극 125 : 하드마스크 패턴
130 : 접합 영역 135 : 제1 절연막
140 : 하부 소스 라인 145 : 제2 절연막
150 : 제1 콘택 플러그 155 : 하부 비트 라인
160 : 제1 도전층 165 : 제3 절연막
170A : 제1 게이트 도전층 패턴 175 : 희생막 패턴
180A : 제2 게이트 도전층 패턴 185 : 제4 절연막
190A : 제1 물질막 패턴 195A : 제2 물질막 패턴
200 : 메모리막 205 : 채널층
210 : 게이트 전극 215 : 제5 절연막
220 : 소스 영역 225 : 드레인 영역
230 : 상부 소스 라인 235 : 제6 절연막
240 : 제2 콘택 플러그 245 : 제3 콘택 플러그
250 : 제7 절연막 255 : 상부 비트 라인
260 : 제2 도전층 C : 셀 영역
H1 : 메인 채널홀 H2 : 파이프 채널홀
P : 주변 영역 S : 슬릿100: semiconductor substrate 105A: gate insulating film pattern
110A: floating gate electrode 115A: inter-gate insulating film pattern
120A: control gate electrode 125: hard mask pattern
130: junction region 135: first insulating film
140: lower source line 145: second insulating film
150: first contact plug 155: lower bit line
160: first conductive layer 165: third insulating film
170A: first gate conductive layer pattern 175: sacrificial film pattern
180A: second gate conductive layer pattern 185: fourth insulating film
190A: First material film pattern 195A: Second material film pattern
200: memory film 205: channel layer
210: gate electrode 215: fifth insulating film
220: source region 225: drain region
230: upper source line 235: sixth insulating film
240: second contact plug 245: third contact plug
250: seventh insulating film 255: upper bit line
260: second conductive layer C: cell region
H1: Main channel hole H2: Pipe channel hole
P: peripheral area S: slit

Claims (20)

반도체 기판 상의 노어 플래시 메모리 셀 어레이;
상기 노어 플래시 메모리 셀 어레이의 상부에서 상기 반도체 기판과 수직한 방향으로 연장되는 메인 채널층; 및
상기 메인 채널층을 따라 배열된 낸드 플래시 메모리 셀 스트링을 포함하는
비휘발성 메모리 장치.
A NOR flash memory cell array on a semiconductor substrate;
A main channel layer extending in a direction perpendicular to the semiconductor substrate at an upper portion of the NOR flash memory cell array; And
And a NAND flash memory cell string arranged along the main channel layer
A non-volatile memory device.
제1 항에 있어서,
상기 낸드 플래시 메모리 셀 스트링은, 상기 메인 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극을 포함하는
비휘발성 메모리 장치.
The method according to claim 1,
Wherein the NAND flash memory cell string includes a plurality of interlayer insulating films and a plurality of gate electrodes alternately stacked along the main channel layer
A non-volatile memory device.
제2 항에 있어서,
상기 낸드 플래시 메모리 셀 스트링은, 상기 메인 채널층과 상기 게이트 전극 사이에 개재되는 메모리막을 더 포함하는
비휘발성 메모리 장치.
3. The method of claim 2,
Wherein the NAND flash memory cell string further comprises a memory film interposed between the main channel layer and the gate electrode
A non-volatile memory device.
제3 항에 있어서,
상기 메모리막은, 전하 차단막, 전하 트랩막 및 터널 절연막을 포함하는
비휘발성 메모리 장치.
The method of claim 3,
Wherein the memory film includes a charge blocking film, a charge trap film and a tunnel insulating film
A non-volatile memory device.
제1 항에 있어서,
상기 노어 플래시 메모리 셀 어레이는, 플로팅 게이트 전극, 게이트간 절연막 패턴 및 컨트롤 게이트 전극이 순차로 적층된 게이트 스택을 포함하는
비휘발성 메모리 장치.
The method according to claim 1,
The NOR flash memory cell array includes a gate stack in which a floating gate electrode, an inter-gate insulating film pattern, and a control gate electrode are sequentially stacked
A non-volatile memory device.
제5 항에 있어서,
상기 노어 플래시 메모리 셀 어레이는, 상기 게이트 스택 양측의 상기 반도체 기판에 형성된 접합 영역을 더 포함하는
비휘발성 메모리 장치.
6. The method of claim 5,
The NOR flash memory cell array further includes a junction region formed on the semiconductor substrate on both sides of the gate stack
A non-volatile memory device.
제6 항에 있어서,
상기 게이트 스택 양측의 상기 접합 영역 중 어느 하나에는 하부 소스 라인이 연결되고, 다른 하나에는 하부 비트 라인이 연결되는
비휘발성 메모리 장치.
The method according to claim 6,
The lower source line is connected to one of the junction regions on both sides of the gate stack and the lower bit line is connected to the other
A non-volatile memory device.
제1 항에 있어서,
상기 낸드 플래시 메모리 셀 스트링의 하부에서 상기 메인 채널층 한 쌍을 서로 연결시키는 파이프 채널층을 더 포함하는
비휘발성 메모리 장치.
The method according to claim 1,
And a pipe channel layer connecting the pair of main channel layers to each other at a lower portion of the NAND flash memory cell string
A non-volatile memory device.
제8 항에 있어서,
상기 파이프 채널층에 접하는 파이프 접속 게이트 전극을 더 포함하는
비휘발성 메모리 장치.
9. The method of claim 8,
And a pipe connection gate electrode in contact with the pipe channel layer
A non-volatile memory device.
제8 항에 있어서,
상기 파이프 채널층에 연결된 상기 메인 채널층 한 쌍 중 어느 하나에는 상부 소스 라인이 연결되고, 다른 하나에는 상부 비트 라인이 연결되는
비휘발성 메모리 장치.
9. The method of claim 8,
An upper source line is connected to one of the pair of main channel layers connected to the pipe channel layer and an upper bit line is connected to the other
A non-volatile memory device.
제1 항에 있어서,
상기 노어 플래시 메모리 셀 어레이 주변의 상기 반도체 기판 상에 형성된 주변 회로 트랜지스터를 더 포함하는
비휘발성 메모리 장치.
The method according to claim 1,
And peripheral circuit transistors formed on the semiconductor substrate around the NOR flash memory cell array
A non-volatile memory device.
제11 항에 있어서,
상기 주변 회로 트랜지스터는, 낸드 플래시 메모리 셀 코어 회로 또는 노어 플래시 메모리 셀 코어 회로를 구성하는
비휘발성 메모리 장치.
12. The method of claim 11,
The peripheral circuit transistor may be a NAND flash memory cell core circuit or a NOR flash memory cell core circuit
A non-volatile memory device.
반도체 기판 상에 노어 플래시 메모리 셀 트랜지스터 및 주변 회로 트랜지스터를 형성하는 단계;
상기 노어 플래시 메모리 셀 트랜지스터의 상부에 복수의 제1 물질막 및 복수의 제2 물질막을 교대로 적층하는 단계;
상기 복수의 제1 및 제2 물질막을 선택적으로 식각하여 메인 채널홀을 형성하는 단계; 및
상기 메인 채널홀 내벽을 따라 메모리막 및 채널층을 순차로 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
Forming a NOR flash memory cell transistor and a peripheral circuit transistor on a semiconductor substrate;
Depositing a plurality of first material layers and a plurality of second material layers alternately on top of the NOR flash memory cell transistors;
Selectively etching the plurality of first and second material layers to form a main channel hole; And
And sequentially forming a memory layer and a channel layer along the inner wall of the main channel hole
A method of manufacturing a nonvolatile memory device.
제13 항에 있어서,
상기 노어 플래시 메모리 셀 트랜지스터 및 상기 주변 회로 트랜지스터 형성 단계는,
상기 반도체 기판 상에 플로팅 게이트 전극용 도전막, 게이트간 절연막 및 컨트롤 게이트 전극용 도전막을 순차로 형성하는 단계; 및
상기 컨트롤 게이트 전극용 도전막, 상기 게이트간 절연막 및 상기 플로팅 게이트 전극용 도전막을 선택적으로 식각하여 게이트 스택을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
14. The method of claim 13,
Forming the NOR flash memory cell transistor and the peripheral circuit transistor,
Sequentially forming a conductive film for a floating gate electrode, a gate insulating film, and a conductive film for a control gate electrode on the semiconductor substrate; And
And selectively etching the conductive film for the control gate electrode, the inter-gate insulating film, and the conductive film for the floating gate electrode to form a gate stack
A method of manufacturing a nonvolatile memory device.
제13 항에 있어서,
상기 제1 물질막은, 층간 절연막이고,
상기 제2 물질막은, 상기 층간 절연막과 식각률이 다른 희생층인
비휘발성 메모리 장치의 제조 방법.
14. The method of claim 13,
The first material film is an interlayer insulating film,
The second material film may be a sacrificial layer having an etch rate different from that of the interlayer insulating film
A method of manufacturing a nonvolatile memory device.
제15 항에 있어서,
상기 채널층 형성 단계 후에,
상기 메인 채널홀 양측의 상기 희생층을 관통하는 슬릿을 형성하는 단계;
상기 슬릿에 의해 노출된 상기 희생층을 제거하는 단계; 및
상기 희생층이 제거된 공간에 게이트 전극을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
16. The method of claim 15,
After the channel layer forming step,
Forming a slit through the sacrificial layer on both sides of the main channel hole;
Removing the sacrificial layer exposed by the slit; And
And forming a gate electrode in the space from which the sacrificial layer is removed
A method of manufacturing a nonvolatile memory device.
제13 항에 있어서,
상기 제1 물질막은, 층간 절연막이고,
상기 제2 물질막은, 게이트 전극용 도전층인
비휘발성 메모리 장치의 제조 방법.
14. The method of claim 13,
The first material film is an interlayer insulating film,
The second material film is a conductive layer for a gate electrode
A method of manufacturing a nonvolatile memory device.
제13 항에 있어서,
상기 복수의 제1 및 제2 물질막 적층 단계 전에,
상기 노어 플래시 메모리 셀 트랜지스터의 상부에 희생막 패턴을 갖는 파이프 접속 게이트 전극을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.14. The method of claim 13,
Before the plurality of first and second material film deposition steps,
And forming a pipe connection gate electrode having a sacrificial pattern on top of the NOR flash memory cell transistor
A method of manufacturing a nonvolatile memory device. 제18 항에 있어서,
상기 메인 채널홀 형성 단계 후에,
상기 메인 채널홀 한 쌍에 의해 노출된 상기 희생막 패턴을 제거하여 상기 메인 채널홀 한 쌍을 서로 연결시키는 파이프 채널홀을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
19. The method of claim 18,
After the main channel hole forming step,
And removing the sacrificial film pattern exposed by the pair of main channel holes to form a pipe channel hole connecting the pair of main channel holes to each other
A method of manufacturing a nonvolatile memory device.
제18 항에 있어서,
상기 희생막 패턴은, 상기 파이프 접속 게이트 전극과 식각률이 다른 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.19. The method of claim 18,
The sacrificial film pattern is formed of a material having an etch rate different from that of the pipe connection gate electrode
A method of manufacturing a nonvolatile memory device.
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