KR20140086588A - Phase detector circuit - Google Patents

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KR20140086588A
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서영석
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Abstract

The present invention relates to a phase detection circuit which is used to detect the phase of a clock signal. The phase detection circuit includes first and second edge latching units which detect and latch the comparison subject edge of a first clock signal and the comparison subject edge of a second clock signal respectively; and a phase information generating unit which generates the phase information of the comparison subject edges in response to the output signals from the first and second edge latching units.

Description

위상 검출 회로{PHASE DETECTOR CIRCUIT}[0001] PHASE DETECTOR CIRCUIT [0002]

본 발명은 반도체 설계 기술에 관한 것으로, 특히 클럭 신호의 위상을 검출하기 위한 위상 검출 회로에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly to a phase detection circuit for detecting the phase of a clock signal.

일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 외부 클럭 신호를 입력받아 내부 클럭 신호를 생성하고, 이를 내부 회로의 동작 타이밍을 맞추기 위한 기준으로 사용한다. 그래서, 반도체 장치 내부에는 내부 클럭 신호를 생성하기 위한 내부 클럭 신호 생성 회로가 구비된다. 이러한 내부 클럭 신호 생성 회로에는 대표적으로 위상 고정 루프(Phase Locked Loop : PLL)와 지연 고정 루프(Delay Locked Loop : DLL)가 있다.Generally, a semiconductor device including a DDR SDRAM (Double Data Rate Synchronous DRAM) receives an external clock signal, generates an internal clock signal, and uses the internal clock signal as a reference for adjusting the operation timing of the internal circuit. Thus, an internal clock signal generating circuit for generating an internal clock signal is provided in the semiconductor device. The internal clock signal generation circuit typically includes a phase locked loop (PLL) and a delay locked loop (DLL).

위상 고정 루프와 지연 고정 루프의 구성 및 동작은 이미 널리 알려져 있기 때문에 자세한 설명은 생략하기로 하며, 이하 위상 고정 루프와 지연 고정 루프와 같은 내부 클럭 신호 생성 회로가 내부 클럭 신호를 생성하는 기본적인 동작에 대하여 간단히 살펴보기로 한다.Since the configuration and operation of the phase locked loop and the delay locked loop are well known, a detailed description thereof will be omitted. Hereinafter, an internal clock signal generating circuit such as a phase locked loop and a delay locked loop generates a basic clock signal Will be briefly described.

내부 클럭 신호 생성 회로는 레퍼런스(reference)가 되는 클럭 신호(이하, '레퍼런스 클럭 신호'라 칭함)를 입력받아 그에 대응하는 위상을 가지는 내부 클럭 신호를 생성한다. 최초 생성되는 내부 클럭 신호의 경우 대부분 레퍼런스 클럭 신호에 대응하는 위상을 가지지 않기 때문에 락킹 동작을 수행한다. 여기서, 락킹 동작은 내부 클럭 신호의 위상을 레퍼런스 클럭 신호에 대응하는 위상으로 조절하는 동작을 의미한다. 이러한 락킹 동작을 수행하기 위하여 내부 클럭 신호 생성 회로는 내부 클럭 신호와 레퍼런스 클럭 신호의 위상을 비교하고 그 결과를 검출하기 위한 검출 동작과 이 검출 결과에 따라 내부 클럭 신호의 위상을 조절하기 위한 조절 동작을 수행해야만 한다. 그리고, 내부 클럭 신호 생성 회로는 이러한 동작을 위한 검출 회로와 조절 회로가 내부에 구비되어야만 한다. 이하 설명의 편의를 위하여, 검출 회로에 입력되는 내부 클럭 신호를 이하, '피드백 클럭 신호'라 칭하기로 한다.The internal clock signal generating circuit receives a clock signal as a reference (hereinafter, referred to as a reference clock signal) and generates an internal clock signal having a phase corresponding to the reference clock signal. In the case of the internal clock signal which is initially generated, since most of the internal clock signals do not have a phase corresponding to the reference clock signal, a locking operation is performed. Here, the locking operation means an operation of adjusting the phase of the internal clock signal to a phase corresponding to the reference clock signal. In order to perform the locking operation, the internal clock signal generation circuit includes a detection operation for comparing the phases of the internal clock signal and the reference clock signal and detecting the result, and a control operation for adjusting the phase of the internal clock signal according to the detection result . The internal clock signal generation circuit must have a detection circuit and an adjustment circuit for this operation. For convenience of explanation, the internal clock signal input to the detection circuit is hereinafter referred to as a feedback clock signal.

도 1 및 2 는 일반적인 락킹 동작을 설명하기 위한 동작 파형도로써, 도 1 은 정상적인 락킹 동작을 수행하는 경우의 동작 파형도이다.1 and 2 are operation waveforms for explaining a general locking operation, and FIG. 1 is an operation waveform diagram for performing a normal locking operation.

도 1 에서는 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED), 그리고 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)의 위상 차이를 비교하여 검출한 위상 검출 신호(DET)가 개시되어 있다.In FIG. 1, the phase detection signal DET is detected by comparing the phase difference between the reference clock signal CLK_REF and the feedback clock signal CLK_FED, and the phase difference between the reference clock signal CLK_REF and the feedback clock signal CLK_FED.

도면에서 볼 수 있듯이, 위상 검출 신호(DET)는 레퍼런스 클럭 신호(CLK_REF)의 위상이 피드백 클럭 신호(CLK_FED)의 위상보다 앞서는 경우 논리'하이(high)'을 유지하고, 레퍼런스 클럭 신호(CLK_REF)의 위상이 피드백 클럭 신호(CLK_FED)의 위상보다 뒤서는 경우 논리'로우(low)'을 유지한다. As shown in the figure, the phase detection signal DET maintains logic 'high' when the phase of the reference clock signal CLK_REF is ahead of the phase of the feedback clock signal CLK_FED and the reference clock signal CLK_REF, Quot; low " when the phase of the feedback clock signal CLK_FED is behind the phase of the feedback clock signal CLK_FED.

위에서 설명하였듯이, 내부 클럭 신호의 락킹 동작은 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)의 위상을 비교하여 검출하고, 그 결과에 따라 내부 클럭 신호의 위상을 조절한다. 여기서, 내부 클럭 신호는 피드백 클럭 신호(CLK_FED)에 대응하며, 따라서 락킹 동작을 통해 피드백 클럭 신호(CLK_FED)의 위상이 조절된다. 이어서, 위상 검출 신호(DET)가 논리'로우'에서 논리'하이'로 천이하는 시점은 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)의 위상이 거의 같아지는 시점으로 이 시점이 락킹 동작이 완료되는 시점이다.As described above, the locking operation of the internal clock signal compares and detects the phase of the reference clock signal CLK_REF and the feedback clock signal CLK_FED, and adjusts the phase of the internal clock signal according to the result. Here, the internal clock signal corresponds to the feedback clock signal CLK_FED, and thus the phase of the feedback clock signal CLK_FED is adjusted through the locking operation. The phase of the reference clock signal CLK_REF and the phase of the feedback clock signal CLK_FED become substantially the same when the phase detection signal DET transits from the logic low to the logic high. It is time to complete.

도 2 는 비정상적인 락킹 동작을 수행하는 경우의 동작 파형도이다.2 is an operation waveform diagram when an abnormal locking operation is performed.

도 2 에도 도 1 과 마찬가지로 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED) 및 위상 검출 신호(DET)가 개시되어 있으며, 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)에 지터(jitter)가 발생하거나 듀티(duty)가 변화하는 경우이다.2, the reference clock signal CLK_REF, the feedback clock signal CLK_FED and the phase detection signal DET are started, and the reference clock signal CLK_REF and the feedback clock signal CLK_FED are jittered, Or the duty is changed.

도면에서 볼 수 있듯이, 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)의 위상이 원치않게 변화하는 경우 특히, 레퍼런스 클럭 신호(CLK_REF)의 폴링 에지(falling edge)에서 위상 검출 신호(DET)가 논리'로우'에서 논리'하이'으로 천이하게 된다. 위상 검출 신호(DET)의 천이 시점은 락킹 시점을 의미하는데, 위상 검출 신호(DET)의 이와 같은 잘못된 락킹 시점은 위상 검출 신호(DET)를 이용하는 모든 회로에 오동작을 야기한다.
As shown in the figure, when the phase of the reference clock signal CLK_REF and the phase of the feedback clock signal CLK_FED are undesirably changed, the phase detection signal DET is detected at the falling edge of the reference clock signal CLK_REF Transition from logic 'low' to logic 'high'. The transition point of the phase detection signal DET means the locking point, and such a wrong locking point of the phase detection signal DET causes a malfunction in all the circuits using the phase detection signal DET.

비교의 기준이 되는 클럭 신호와 비교의 대상이 되는 클럭 신호 각각의 예정된 비교 대상 에지를 래칭하여 위상을 검출할 수 있는 위상 검출 회로를 제공하고자 한다.
And to provide a phase detection circuit capable of detecting a phase by latching a predetermined comparison target edge of each of a clock signal serving as a comparison reference and a clock signal to be compared.

본 발명의 실시예에 따른 위상 검출 회로는, 제1 클럭 신호의 비교 대상 에지와 제2 클럭 신호의 비교 대상 에지를 각각 검출하여 래칭하기 위한 제1 및 제2 에지 래칭부; 및 상기 제1 및 제2 에지 래칭부의 출력 신호에 응답하여 상기 비교 대상 에지의 위상 정보를 생성하는 위상 정보 생성부를 구비할 수 있다.A phase detection circuit according to an embodiment of the present invention includes first and second edge latching units for detecting and latching a comparison target edge of a first clock signal and a comparison target edge of a second clock signal, respectively; And a phase information generator for generating phase information of the edge to be compared in response to an output signal of the first and second edge latching units.

바람직하게, 상기 위상 정보가 활성화된 시점에서 예정된 시간 이후 상기 제1 및 제2 에지 래칭부의 리셋 동작을 제어하기 위한 리셋 제어부를 더 구비할 수 있다.The apparatus may further include a reset control unit for controlling a reset operation of the first and second edge latching units after a predetermined time at the time when the phase information is activated.

본 발명의 다른 실시예에 따른 내부 클럭 신호 생성 회로는, 레퍼런스 클럭 신호와 피드백 클럭 신호 각각의 제1 및 제2 에지 중 비교 대상 에지를 검출하여 상기 비교 대상 에지의 위상 정보를 검출하기 위한 위상 검출부; 및 상기 위상 검출부의 출력 신호에 대응하는 만큼 상기 레퍼런스 클럭 신호를 조절하여 상기 피드백 클럭 신호를 생성하기 위한 클럭 조절부를 구비할 수 있다.The internal clock signal generating circuit according to another embodiment of the present invention includes a phase detector for detecting phase information of a comparison target edge among the first and second edges of the reference clock signal and the feedback clock signal, ; And a clock adjusting unit for adjusting the reference clock signal to generate the feedback clock signal corresponding to the output signal of the phase detecting unit.

바람직하게, 상기 위상 검출부는 상기 레퍼런스 클럭 신호의 위상이 상기 피드백 클럭 신호의 위상보다 앞서는 경우와 뒤서는 경우, 그리고 동일한 경우의 적어도 세 가지 상태에 대응하는 출력 신호를 생성하는 것을 특징으로 할 수 있다.Preferably, the phase detector may generate an output signal corresponding to at least three states: a case where the phase of the reference clock signal precedes the phase of the feedback clock signal, .

본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 및 제2 클럭 신호 각각의 제1 및 제2 에지 중 비교 대상 에지를 검출하여 상기 비교 대상 에지의 위상 정보를 검출하기 위한 위상 검출부; 상기 위상 검출부의 출력 신호에 응답하여 락킹 정보를 검출하는 락킹 검출부; 및 상기 락킹 정보에 응답하여 예정된 동작을 수행하는 락킹 동작부를 구비할 수 있다.According to another aspect of the present invention, there is provided a semiconductor device including: a phase detector for detecting phase information of an edge to be compared by detecting an edge to be compared among first and second edges of each of first and second clock signals; A locking detector for detecting locking information in response to an output signal of the phase detector; And a locking operation unit for performing a predetermined operation in response to the locking information.

바람직하게, 상기 락킹 정보는 상기 제1 검출 신호가 활성화된 이후 상기 제2 검출 신호가 활성화하는 경우 활성화되는 것을 특징으로 할 수 있다.
Preferably, the locking information is activated when the second detection signal is activated after the first detection signal is activated.

본 발명의 실시예에 따른 위상 검출 회로는 비교의 기준이 되는 클럭 신호와 비교의 대상이 되는 클럭 신호 각각의 예정된 비교 대상 에지를 래칭하여 위상을 검출하는 것이 가능하다. 또한, 이러한 위상 검출 결과를 바탕으로 락킹 동작 완료 시점을 안정적으로 검출하는 것이 가능하다. 또한, 이러한 위상 검출 결과를 바탕으로 내부 클럭 신호 생성 회로의 동작을 효율적으로 제어하는 것이 가능하다.
The phase detection circuit according to the embodiment of the present invention is capable of detecting phase by latching a predetermined comparison target edge of each of a clock signal as a reference for comparison and a clock signal to be compared. Furthermore, it is possible to stably detect the completion time of the locking operation based on the phase detection result. In addition, it is possible to efficiently control the operation of the internal clock signal generation circuit based on the result of the phase detection.

클럭 신호에 지터나 듀티 변화가 발생하더라도 예정된 비교 대상 에지에 대응하는 위상 정보를 확보할 수 있는 효과를 얻을 수 있다.It is possible to obtain an effect of securing phase information corresponding to a predetermined comparison target edge even if a jitter or a duty change occurs in the clock signal.

또한, 정확한 락킹 정보를 생성하여 이를 제공받는 다른 회로로 하여금 안정적인 동작을 보장해 줄수 있는 효과를 얻을 수 있다.In addition, it is possible to generate accurate locking information and to ensure the stable operation of other circuits provided with the same.

또한, 내부 클럭 신호를 생성하는데 있어서 불필요한 전력 소모를 줄여주고 오동작을 방지할 수 있는 효과를 얻을 수 있다.
In addition, unnecessary power consumption can be reduced and an erroneous operation can be prevented in generating an internal clock signal.

도 1 및 2 는 일반적인 락킹 동작을 설명하기 위한 동작 파형도이다.
도 3 은 본 발명의 실시예에 따른 위상 검출 회로를 설명하기 위한 회로도이다.
도 4 는 도 3 의 인에이블 신호(EN)를 생성하는 리셋 제어부를 설명하기 위한 회로도이다.
도 5 내지 도 7 은 도 3 및 도 4 의 회로 동작을 설명하기 위한 동작 파형도이다.
도 8 은 도 3 의 위상 검출부를 포함하는 내부 클럭 신호 생성 회로와 반도체 장치를 설명하기 위한 블록도이다.
도 9 는 도 8 의 락킹 검출부(830)를 설명하기 위한 회로도이다.1 and 2 are operation waveform diagrams for explaining a general locking operation.
3 is a circuit diagram for explaining a phase detection circuit according to an embodiment of the present invention.
4 is a circuit diagram for illustrating a reset control section for generating the enable signal EN of FIG.
Figs. 5 to 7 are operation waveform diagrams for explaining the circuit operation of Figs. 3 and 4. Fig.
8 is a block diagram for explaining a semiconductor device and an internal clock signal generation circuit including the phase detector of FIG.
9 is a circuit diagram for explaining the locking detection unit 830 of FIG.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 3 은 본 발명의 실시예에 따른 위상 검출 회로를 설명하기 위한 회로도이다.3 is a circuit diagram for explaining a phase detection circuit according to an embodiment of the present invention.

도 3 을 참조하면, 위상 검출 회로는 제1 에지 래칭부(310)와, 제2 에지 래칭부(320), 및 위상 정보 생성부(330)를 구비한다.Referring to FIG. 3, the phase detection circuit includes a first edge latching unit 310, a second edge latching unit 320, and a phase information generating unit 330.

제1 에지 래칭부(310)는 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지와 폴링 에지 중 비교 대상 에지를 검출하여 래칭하고, 제2 에지 래칭부(320)는 피드백 클럭 신호(CLK_FED)의 라이징 에지와 폴링 에지 중 역시 비교 대상 에지를 검출하여 래칭한다. 이하, 설명의 편의를 위하여 제1 및 제2 에지 래칭부(310, 320) 각각이 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지와 피드백 클럭 신호(CLK_FED)의 라이징 에지를 검출하여 래칭하는 것을 일례로 하며, 제1 및 제2 에지 래칭부(310, 320) 각각은 해당하는 클럭 신호에 응답하여 입력단(D)으로 입력되는 신호를 출력단(Q)으로 출력하는 디-플립플롭(D-FlipFlop)으로 구현될 수 있다. 여기서, 디-플립플롭은 인에이블 신호(EN)에 응답하여 리셋 동작이 제어되는데, 인에이블 신호(EN)를 생성하는 리셋 제어부에 대해서는 도 4 에서 알아보기로 한다.The first edge latching unit 310 detects and latches the rising edge of the reference clock signal CLK_REF and the edge to be compared of the polling edge and the second edge latching unit 320 latches the rising edge of the feedback clock signal CLK_FED The comparing target edge is also detected and latched during the polling edge. Hereinafter, for convenience of explanation, it is assumed that each of the first and second edge latching units 310 and 320 detects and latches the rising edge of the reference clock signal CLK_REF and the rising edge of the feedback clock signal CLK_FED Each of the first and second edge latching units 310 and 320 is implemented as a D-Flip Flop that outputs a signal input to the input terminal D in response to a corresponding clock signal as an output terminal Q. . Here, the reset operation is controlled in response to the enable signal EN in the de-flip flop. The reset control unit for generating the enable signal EN will be described with reference to FIG.

이어서, 위상 정보 생성부(330)는 제1 및 제2 에지 래칭부(310, 320)의 출력 신호에 응답하여 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지와 피드백 클럭 신호(CLK_FED)의 라이징 에지의 위상 정보를 제1 및 제2 위상 검출 신호(DET1, DET2)로 출력한다. 여기서, 제1 위상 검출 신호(DET1)는 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지가 피드백 클럭 신호(CLK_FED)의 라이징 에지보다 앞서는 경우 활성화되며, 제2 위상 검출 신호(DET2)는 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지가 피드백 클럭 신호(CLK_FED)의 라이징 에지보다 뒤서는 경우에 활성화된다. 추가적으로, 위상 정보 생성부(330)는 도면과 같이 알에스(RS) 래치 타입으로 설계될 수 있으며, 이에 따라 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지와 피드백 클럭 신호(CLK_FED)의 라이징 에지가 동일한 위상을 가지는 경우 제1 및 제2 위상 검출 신호(DET1, DET2)는 논리'로우' 상태를 유지한다.In response to the output signals of the first and second edge latching units 310 and 320, the phase information generating unit 330 generates the phase of the rising edge of the reference clock signal CLK_REF and the rising edge of the feedback clock signal CLK_FED And outputs information to the first and second phase detection signals DET1 and DET2. Here, the first phase detection signal DET1 is activated when the rising edge of the reference clock signal CLK_REF precedes the rising edge of the feedback clock signal CLK_FED, and the second phase detection signal DET2 is activated when the reference clock signal CLK_REF Is behind the rising edge of the feedback clock signal CLK_FED. The rising edge of the reference clock signal CLK_REF and the rising edge of the feedback clock signal CLK_FED have the same phase as that of the reference clock signal CLK_REF, The first and second phase detection signals DET1 and DET2 maintain a logic 'low' state.

도 4 는 도 3 의 인에이블 신호(EN)를 생성하는 리셋 제어부를 설명하기 위한 회로도이다.4 is a circuit diagram for illustrating a reset control section for generating the enable signal EN of FIG.

도 4 를 참조하면, 리셋 제어부는 제1 및 제2 쉬프팅부(410, 420)와, 초기 활성화 제어부(430), 및 인에이블 신호 출력부(440)를 구비한다.Referring to FIG. 4, the reset control unit includes first and second shifting units 410 and 420, an initial activation control unit 430, and an enable signal output unit 440.

제1 쉬프팅부(410)는 레퍼런스 클럭 신호(CLK_REF)의 위상 정보인 제1 위상 검출 신호(DET1)가 활성화된 이후 일정 시간 이후 인에이블 신호(EN)를 비활성화시켜 주기 위한 것으로, 제1 위상 검출 신호(DET1)에 응답하여 리셋되고 피드백 클럭 신호(CLK_FED)를 클럭단(CK)으로 입력받는 디-플립플롭(411)과, 리셋 신호(RSTB)에 응답하여 리셋되고 피드백 클럭 신호(CLK_FED)를 클럭단(CK)으로 입력받으며 이전 단의 디-플립플롭(411)의 출력 신호(G1)를 입력받아 출력(G2)하는 디-플립플롭(412)을 구비한다.The first shifting unit 410 is for deactivating the enable signal EN after a predetermined period of time after the first phase detection signal DET1 which is the phase information of the reference clock signal CLK_REF is activated, A flip-flop 411 which is reset in response to the signal DET1 and receives the feedback clock signal CLK_FED at the clock terminal CK, and a reset clock signal CLK_FED which is reset in response to the reset signal RSTB And a de-flip flop 412 receiving the output signal G1 of the previous stage of the de-flip-flop 411 and receiving the output signal G1 of the de-flip flop 411 as a clock signal CK.

제2 쉬프팅부(420)는 피드백 클럭 신호(CLK_FED)의 위상 정보인 제2 위상 검출 신호(DET2)가 활성화된 이후 일정 시간 이후 인에이블 신호(EN)를 비활성화시켜 주기 위한 것으로, 제2 위상 검출 신호(DET2)에 응답하여 리셋되고 레퍼런스 클럭 신호(CLK_REF)를 클럭단(CK)으로 입력받는 디-플립플롭(421)과, 리셋 신호(RSTB)에 응답하여 리셋되고 레퍼런스 클럭 신호(CLK_REF)를 클럭단(CK)으로 입력받으며 이전단의 디-플립플롭(421)의 출력 신호(D1)를 입력받아 출력(D2)하는 디-플립플롭(422)을 구비한다.The second shifting unit 420 is for deactivating the enable signal EN after a predetermined time since the second phase detection signal DET2, which is phase information of the feedback clock signal CLK_FED, Flip flop 421 which is reset in response to the signal DET2 and receives the reference clock signal CLK_REF at the clock terminal CK and a reset signal RSTB which is reset in response to the reset signal RSTB and outputs the reference clock signal CLK_REF And a de-flip flop 422 receiving the output signal D1 from the previous stage of the de-flip flop 421 and receiving the output signal D1 from the clock stage CK.

초기 활성화 제어부(430)는 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지와 피드백 클럭 신호(CLK_FED)의 라이징 에지의 안정적인 비교 동작을 위한 것으로, 리셋 신호(RSTB)에 응답하여 리셋되고 피드백 클럭 신호(CLK_FED)를 반전한 신호를 클럭단(CK)으로 입력받는 디-플립플롭(431)을 구비한다.The initial activation control unit 430 is for a stable comparison operation of the rising edge of the reference clock signal CLK_REF and the rising edge of the feedback clock signal CLK_FED and is reset in response to the reset signal RSTB and is supplied with the feedback clock signal CLK_FED, And a de-flip flop 431 receiving a signal obtained by inverting the clock signal CK.

마지막으로, 인에이블 신호 출력부(440)는 제1 쉬프팅부(410)의 출력 신호(G2)와, 제2 쉬프팅부(420)의 출력 신호(D2), 및 초기 활성화 제어부(430)의 출력 신호에 응답하여 인에이블 신호(EN)를 생성한다.The enable signal output unit 440 outputs the output signal G2 of the first shifting unit 410, the output signal D2 of the second shifting unit 420, and the output of the initial activation control unit 430 And generates the enable signal EN in response to the signal.

도 5 내지 도 7 은 도 3 및 도 4 의 회로 동작을 설명하기 위한 동작 파형도로써, 도 5 는 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지가 피드백 클럭 신호(CLK_FED)의 라이징 에지보다 앞서는 경우이다.FIGS. 5 to 7 are operation waveforms for explaining the circuit operation of FIGS. 3 and 4. FIG. 5 shows a case where the rising edge of the reference clock signal CLK_REF precedes the rising edge of the feedback clock signal CLK_FED.

도 2 , 도 3, 및 도 5 를 참조하면, 우선 리셋 신호(RSTB)가 논리'로우'인 구간에서 리셋 신호(RSTB)를 입력받는 디-플립플롭(412, 422, 431)이 리셋된다. 이어서, 리셋 신호(RSTB)가 논리'하이'가 되면 피드백 클럭 신호(CLK_FED)의 폴링 에지에 응답하여 인에이블 신호(EN)가 논리'로우'에서 논리'하이'로 천이한다. 제1 및 제2 에지 래칭부(310, 320)는 인에이블 신호(EN)에 응답하여 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)의 위상을 검출하여 래칭하고, 위상 정보 검출부(330)는 제1 및 제2 에지 래칭부(310, 320)의 출력 신호에 응답하여 제1 및 제2 위상 검출 신호(DET1, DET2)를 생성한다. 여기서는 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지가 피드백 클럭 신호(CLK_FED)의 라이징 에지보다 앞서기 때문에 제1 위상 검출 신호(DET1)가 논리'로우'에서 논리'하이'로 천이하며 제2 위상 검출 신호(DET2)는 논리'로우'를 유지하게 된다. Referring to FIGS. 2, 3 and 5, first, the D-flip flops 412, 422 and 431 receiving the reset signal RSTB in the interval in which the reset signal RSTB is logic 'low' are reset. Then, when the reset signal RSTB becomes logic 'high', the enable signal EN transits from logic 'low' to logic 'high' in response to the polling edge of the feedback clock signal CLK_FED. The first and second edge latching units 310 and 320 detect and latch the phase of the reference clock signal CLK_REF and the feedback clock signal CLK_FED in response to the enable signal EN, Generates the first and second phase detection signals DET1 and DET2 in response to the output signals of the first and second edge latching units 310 and 320. [ Here, since the rising edge of the reference clock signal CLK_REF precedes the rising edge of the feedback clock signal CLK_FED, the first phase detection signal DET1 transitions from logic 'low' to logic 'high' Lt; RTI ID = 0.0 > DET2 < / RTI >

한편, 제1 위상 검출 신호(DET1)가 논리'하이'로 천이하게 되면 제1 위상 검출 신호(DET1)를 입력받는 디-플립플롭(411)은 피드백 클럭 신호(CLK_FED)에 응답하여 논리'하이'의 입력 신호를 출력(G1)하고, 이 출력 신호(G1)는 이후 단의 디-플립플롭(412)에서 피드백 클럭 신호(CLK_FED)에 응답하여 출력(G2)된다. 이어서, 인에이블 신호(EN)는 이 출력 신호(G2)에 응답하여 논리'하이'에서 논리'로우'로 천이하며, 이 인에이블 신호(EN)에 응답하여 제1 에지 래칭부(310)가 리셋되어 제1 위상 검출 신호(DET1)는 논리'하이'에서 논리'로우'로 천이한다.On the other hand, when the first phase detection signal DET1 transits to logic 'high', the de-flip flop 411 receiving the first phase detection signal DET1 outputs a logic 'high' in response to the feedback clock signal CLK_FED And the output signal G1 is output (G2) in response to the feedback clock signal CLK_FED at the subsequent stage of the de-flip flop 412. [ The enable signal EN then transitions from logic 'high' to logic 'low' in response to this output signal G2, and in response to this enable signal EN, the first edge latching section 310 So that the first phase detection signal DET1 transits from logic 'high' to logic 'low'.

도 6 은 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지가 피드백 클럭 신호(CLK_FED)의 라이징 에지보다 뒤서는 경우이다. 도 6 의 회로 동작은 도 5 의 회로 동작과 유사하기 때문에 자세한 설명은 생략하기로 한다.6 shows a case where the rising edge of the reference clock signal CLK_REF is behind the rising edge of the feedback clock signal CLK_FED. Since the circuit operation of FIG. 6 is similar to the circuit operation of FIG. 5, a detailed description will be omitted.

도 6 에서는 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지가 피드백 클럭 신호(CLK_FED)의 라이징 에지보다 뒤서기 때문에 제1 위상 검출 신호(DET1) 대신에 제2 위상 검출 신호(DET2)가 논리'하이' 펄스 구간을 가진다.In FIG. 6, since the rising edge of the reference clock signal CLK_REF is behind the rising edge of the feedback clock signal CLK_FED, the second phase detection signal DET2 replaces the first phase detection signal DET1, Section.

도 7 은 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지가 피드백 클럭 신호(CLK_FED)의 라이징 에지 보다 뒤서다가 이후 앞서는 경우이다. 도 7 의 회로 동작은 도 5 및 도 6 의 회로 동작을 합쳐 놓은 것이기 때문에 이 역시 자세한 설명은 생략하기로 한다. 참고로, 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)의 관계가 도 7 과 반대인 경우도 있을 수 있으며, 이에 대한 회로 동작 역시 도 5 및 도 6 의 회로 동작을 합쳐 놓은 것이기 때문에 이 역시 자세한 설명은 생략하기로 한다. 7 shows a case where the rising edge of the reference clock signal CLK_REF is behind the rising edge of the feedback clock signal CLK_FED and then precedes the rising edge of the reference clock signal CLK_REF. Since the circuit operation of Fig. 7 is a combination of the circuit operations of Figs. 5 and 6, a detailed description thereof will be omitted. For reference, there may be a case where the relationship between the reference clock signal CLK_REF and the feedback clock signal CLK_FED is opposite to that of FIG. 7. Since the circuit operation is also a combination of the circuit operations of FIGS. 5 and 6, A detailed description will be omitted.

본 발명의 실시예에 따른 위상 검출 회로는 레퍼런스 클럭 신호(CLK_REF)의 라이징 에지와 피드백 클럭 신호(CLK_FED)의 라이징 에지를 검출하여 래칭하고, 이에 따라 제1 및 제2 위상 검출 신호(DET1, DET2)를 생성한다. 다시 말하면 본 발명의 실시예에 따른 위상 검출 회로는 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)의 폴링 에지의 위상 관계는 무시한다. 따라서, 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)에 지터(jitter)가 발생하거나 듀티(duty)가 변화하더라도 레퍼런스 클럭 신호(CLK_REF)의 폴링 에지의 위상 관계는 제1 및 제2 위상 검출 신호(DET1, DET2)에 영향을 주지 않는다.The phase detection circuit according to the embodiment of the present invention detects and latches the rising edge of the reference clock signal CLK_REF and the rising edge of the feedback clock signal CLK_FED and outputs the first and second phase detection signals DET1 and DET2 ). In other words, the phase detection circuit according to the embodiment of the present invention ignores the phase relationship between the reference clock signal CLK_REF and the polling edge of the feedback clock signal CLK_FED. Therefore, even if jitter occurs in the reference clock signal CLK_REF and the feedback clock signal CLK_FED or the duty changes, the phase relationship of the polling edge of the reference clock signal CLK_REF can be detected by the first and second phase detection It does not affect the signals DET1 and DET2.

도 8 은 도 3 의 위상 검출부를 포함하는 내부 클럭 신호 생성 회로와 반도체 장치를 설명하기 위한 블록도이다.8 is a block diagram for explaining a semiconductor device and an internal clock signal generation circuit including the phase detector of FIG.

도 8 에는 위상 검출부(810)와 클럭 조절부(820)를 포함하는 내부 클럭 신호 생성 회로(810, 820)와, 위상 검출부(810)와 락킹 검출부(830)와 락킹 동작부(840)를 포함하는 반도체 장치(810, 830, 840)가 도시되어 있다. 여기서, 위상 검출부(810)는 도 3 과 같은 구성을 가지며, 도 5 내지 도 7 과 같은 동작 파형을 가진다.8 includes internal clock signal generation circuits 810 and 820 including a phase detector 810 and a clock controller 820, a phase detector 810, a locking detector 830, and a locking controller 840 Semiconductor devices 810, 830 and 840 are shown. Here, the phase detector 810 has the configuration shown in FIG. 3 and has the operation waveforms shown in FIGS. 5 to 7. FIG.

우선, 내부 클럭 신호 생성 회로(810, 820)는 위상 검출부(810)와 클럭 조절부(820)를 구비한다. 여기서, 클럭 조절부(820)는 위상 검출부(810)에서 출력되는 제1 및 제2 위상 검출 신호(DET1, DET2)에 응답하여 내부 클럭 신호에 대응하는 피드백 클럭 신호(CLK_FED)를 생성하기 위한 것으로, 지연 고정 루프와 위상 고정 루프와 같은 회로가 될 수 있다. 예컨대, 지연 고정 루프의 경우 제1 및 제2 위상 검출 신호(DET1, DET2)에 응답하여 레퍼런스 클럭 신호(CLK_REF)의 지연량을 조절하여 피드백 클럭 신호(CLK_FED)로 출력하고, 위상 고정 루프의 경우 제1 및 제2 위상 검출 신호(DET1, DET2)에 응답하여 레퍼런스 클럭 신호(CLK_REF)의 주파수를 조절하여 피드백 클럭 신호(CLK_FED)로 출력한다.First, the internal clock signal generating circuits 810 and 820 include a phase detecting unit 810 and a clock adjusting unit 820. The clock regulator 820 generates the feedback clock signal CLK_FED corresponding to the internal clock signal in response to the first and second phase detection signals DET1 and DET2 output from the phase detector 810 , A circuit such as a delay locked loop and a phase locked loop. For example, in the case of a delay locked loop, the delay amount of the reference clock signal CLK_REF is adjusted in response to the first and second phase detection signals DET1 and DET2 to be output as the feedback clock signal CLK_FED, And adjusts the frequency of the reference clock signal CLK_REF in response to the first and second phase detection signals DET1 and DET2 to output the feedback clock signal CLK_FED.

본 발명의 실시예에 따른 위상 검출부(810)의 경우 레퍼런스 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FED)의 위상에 따라 세 가지 상태의 제1 및 제2 검출 신호(DET1, DET2)를 생성한다. 따라서, 클럭 조절부(820) 역시 제1 및 제2 검출 신호(DET1, DET2)에 따라 레퍼런스 클럭 신호(CLK_REF)를 피드백 클럭 신호(CLK_FED)의 위상보다 앞서도록 제어하거나, 반대로 뒤서도록 제어하는 것이 가능하며, 추가적으로 이전 상태와 동일한 상태를 유지하도록 제어하는 것이 가능하다. 특히, 동일한 상태를 유지하는 경우는 최근 생성된 피드백 클럭 신호(CLK_FED)를 그대로 사용하는 것이기 때문에 불필요한 전력 소모를 줄여줄 수 있음을 의미한다. 참고로, 기존 구성의 경우 뱅뱅 지터(bang-bang jitter)와 같은 오동작이 발생할 수 있지만, 본 발명의 실시예에서는 이와 같은 오동작을 방지하는 것이 가능하다.The phase detector 810 according to the embodiment of the present invention generates the first and second detection signals DET1 and DET2 of three states according to the phases of the reference clock signal CLK_REF and the feedback clock signal CLK_FED . Therefore, the clock adjusting unit 820 also controls the reference clock signal CLK_REF to be higher than the phase of the feedback clock signal CLK_FED according to the first and second detection signals DET1 and DET2, It is possible to additionally control to maintain the same state as the previous state. In particular, when the same state is maintained, it means that unnecessary power consumption can be reduced because the recently generated feedback clock signal CLK_FED is used as it is. For reference, a malfunction such as a bang-bang jitter may occur in an existing configuration, but it is possible to prevent such malfunction in the embodiment of the present invention.

다음으로, 반도체 장치(810, 830, 840)는 위상 검출부(810)와 락킹 검출부(830)와 락킹 동작부(840)를 구비한다. 여기서, 락킹 검출부(830)는 위상 검출부(810)에서 출력되는 제1 및 제2 위상 검출 신호(DET1, DET2)에 응답하여 락킹 정보(INF_LOC)를 검출하기 위한 것으로, 도 9 에서 보다 자세히 알아보기로 한다. 그리고, 락킹 동작부(840)는 이 락킹 정보(INF_LOC)에 응답하여 예정된 회로 동작을 수행하기 위한 것으로, 락킹 정보(INF_LOC)를 제공받는 다양한 내부 회로가 이에 해당한다.Next, the semiconductor devices 810, 830, and 840 include a phase detector 810, a locking detector 830, and a locking unit 840. The locking detector 830 is for detecting the locking information INF_LOC in response to the first and second phase detection signals DET1 and DET2 output from the phase detector 810, . The locking operation unit 840 is for performing a predetermined circuit operation in response to the locking information INF_LOC, and corresponds to various internal circuits provided with the locking information INF_LOC.

도 9 는 도 8 의 락킹 검출부(830)를 설명하기 위한 회로도이다.9 is a circuit diagram for explaining the locking detection unit 830 of FIG.

도 9 를 참조하면, 락킹 검출부(830)는 제2 위상 검출 신호(DET2)의 활성화 여부를 래칭하기 위한 제1 래칭부(910)와, 제1 래칭부(910)의 출력 신호에 응답하여 활성화되며 제1 위상 검출 신호(DET1)의 활성화 여부를 래칭하여 락킹 정보(INF_LOC)를 출력하기 위한 제2 래칭부(920)를 구비한다.9, the locking detecting unit 830 includes a first latching unit 910 for latching whether the second phase detecting signal DET2 is activated, and a second latching unit 910 for latching the activation And a second latching unit 920 latching the activation of the first phase detection signal DET1 and outputting the locking information INF_LOC.

이하, 락킹 검출부(830)의 간단한 회로 동작을 살펴보기로 한다.Hereinafter, a simple circuit operation of the locking detection unit 830 will be described.

우선, 제1 위상 검출 신호(DET1)는 레퍼런스 클럭 신호(CLK_REF)의 위상이 피드백 클럭 신호(CLK_FED)의 위상보다 앞서는 경우 활성화되고, 제2 위상 검출 신호(DET2)는 피드백 클럭 신호(CLK_FED)의 위상이 레퍼런스 클럭 신호(CLK_REF)의 위상보다 앞서는 경우 활성화된다. 따라서, 제1 래칭부(910)는 피드백 클럭 신호(CLK_FED)의 위상이 레퍼런스 클럭 신호(CLK_REF)의 위상보다 앞서는 경우 래칭 동작을 수행하고, 제2 래칭부(920)는 제1 래칭부(910)의 출력 신호에 응답하여 레퍼런스 클럭 신호(CLK_REF)의 위상이 피드백 클럭 신호(CLK_FED)의 위상보다 앞서는 경우 래칭 동작을 수행한다. 제2 래칭부(920)의 경우 이렇게 래칭된 신호를 락킹 정보(INF_LOC)로 출력한다.The first phase detection signal DET1 is activated when the phase of the reference clock signal CLK_REF is higher than the phase of the feedback clock signal CLK_FED and the second phase detection signal DET2 is activated when the phase of the reference clock signal CLK_FED is higher than the phase of the feedback clock signal CLK_FED. It is activated when the phase is ahead of the phase of the reference clock signal CLK_REF. Accordingly, the first latching unit 910 performs a latching operation when the phase of the feedback clock signal CLK_FED is ahead of the phase of the reference clock signal CLK_REF, and the second latching unit 920 latches the first latching unit 910 In the case where the phase of the reference clock signal CLK_REF is ahead of the phase of the feedback clock signal CLK_FED. In the case of the second latching unit 920, the latched signal is output to the locking information INF_LOC.

본 발명의 실시예에 따른 반도체 장치는 제1 및 제2 위상 검출 신호(DET1, DET2)를 이용하여 락킹 정보(INF_LOC)를 생성하는 것이 가능하며, 이렇게 생성된 락킹 정보(INF_LOC)의 경우 지터나 듀티 변화도 안정적인 락킹 완료 시점이 보장된다. The semiconductor device according to the embodiment of the present invention can generate the locking information INF_LOC using the first and second phase detection signals DET1 and DET2. In the case of the thus generated locking information INF_LOC, Duty changes are also guaranteed to ensure stable locking.

한편, 도 9 에서는 제2 위상 검출 신호(DET2)가 활성화되고 이후 제1 위상 검출 신호(DET1)가 활성화되는 경우 락킹 정보(INF_LOC)를 활성화하였지만, 설계에 따라 제1 위상 검출 신호(DET1)가 먼저 활성화되는 경우도 가능할 것이다.
9, when the second phase detection signal DET2 is activated and then the first phase detection signal DET1 is activated, the locking information INF_LOC is activated. However, according to the design, the first phase detection signal DET1 It may be possible to activate first.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
In addition, the logic gates and transistors exemplified in the above-described embodiments must be implemented in different positions and types according to the polarity of input signals.

310 : 제1 에지 래칭부
320 : 제2 에지 래칭부
330 : 위상 정보 생성부310: first edge latching portion
320: Second edge latching part
330: phase information generating unit

Claims (15)

제1 클럭 신호의 비교 대상 에지와 제2 클럭 신호의 비교 대상 에지를 각각 검출하여 래칭하기 위한 제1 및 제2 에지 래칭부; 및
상기 제1 및 제2 에지 래칭부의 출력 신호에 응답하여 상기 비교 대상 에지의 위상 정보를 생성하는 위상 정보 생성부
를 구비하는 위상 검출 회로.
First and second edge latching sections for respectively detecting and latching a comparison target edge of a first clock signal and a comparison target edge of a second clock signal; And
A phase information generating unit for generating phase information of the edge to be compared in response to an output signal of the first and second edge latching units,
And a phase detection circuit.
제1항에 있어서,
상기 위상 정보가 활성화된 시점에서 예정된 시간 이후 상기 제1 및 제2 에지 래칭부의 리셋 동작을 제어하기 위한 리셋 제어부를 더 구비하는 위상 검출 회로.
The method according to claim 1,
And a reset control unit for controlling a reset operation of the first and second edge latching units after a predetermined time at the time when the phase information is activated.
제1항에 있어서,
상기 위상 정보 생성부는 제1 및 제2 에지 래칭부의 출력 신호에 따라 적어도 세 가지 상태에 대응하는 출력 신호를 생성하는 것을 특징으로 하는 위상 검출 회로.
The method according to claim 1,
Wherein the phase information generating section generates an output signal corresponding to at least three states in accordance with output signals of the first and second edge latching sections.
레퍼런스 클럭 신호와 피드백 클럭 신호 각각의 제1 및 제2 에지 중 비교 대상 에지를 검출하여 상기 비교 대상 에지의 위상 정보를 검출하기 위한 위상 검출부; 및
상기 위상 검출부의 출력 신호에 대응하는 만큼 상기 레퍼런스 클럭 신호를 조절하여 상기 피드백 클럭 신호를 생성하기 위한 클럭 조절부
를 구비하는 내부 클럭 신호 생성 회로.
A phase detector for detecting phase information of the comparison target by detecting a comparison target edge among the first and second edges of the reference clock signal and the feedback clock signal, respectively; And
A clock adjusting unit for adjusting the reference clock signal by an amount corresponding to the output signal of the phase detecting unit to generate the feedback clock signal,
And an internal clock signal generating circuit.
제4항에 있어서,
상기 클럭 조절부는 상기 레퍼런스 클럭 신호의 주파수 또는 지연량을 조절하여 상기 피드백 클럭 신호를 생성하는 것을 특징으로 하는 내부 클럭 신호 생성 회로.
5. The method of claim 4,
Wherein the clock adjusting unit adjusts a frequency or a delay amount of the reference clock signal to generate the feedback clock signal.
제4항에 있어서,
상기 위상 검출부는 상기 레퍼런스 클럭 신호의 위상이 상기 피드백 클럭 신호의 위상보다 앞서는 경우와 뒤서는 경우, 그리고 동일한 경우의 적어도 세 가지 상태에 대응하는 출력 신호를 생성하는 것을 특징으로 하는 내부 클럭 신호 생성 회로.5. The method of claim 4,
Wherein the phase detector generates an output signal corresponding to at least three states of when the phase of the reference clock signal precedes, is behind, and is equal to that of the feedback clock signal. . 제4항에 있어서,
상기 클럭 조절부는 상기 위상 검출부의 출력 신호에 따라 상기 레퍼런스 클럭 신호의 위상을 상기 피드백 클럭 신호의 위상보다 앞서도록 제어하거나, 뒤서도록 제어하거나, 이전 상태와 동일하게 유지하도록 제어하는 것을 특징으로 하는 내부 클럭 신호 생성 회로.
5. The method of claim 4,
Wherein the clock adjusting unit controls the phase of the reference clock signal to be higher than the phase of the feedback clock signal in accordance with the output signal of the phase detector, Clock signal generation circuit.
제4항에 있어서,
상기 위상 검출부는,
상기 레퍼런스 클럭 신호의 제1 및 제2 에지 중 상기 비교 대상 에지에 대응하는 에지를 검출하여 래칭하기 위한 제1 에지 래칭부;
상기 피드백 클럭 신호의 제1 및 제2 에지 중 상기 비교 대상 에지에 대응하는 에지를 검출하여 래칭하기 위한 제2 에지 래칭부; 및
상기 제1 및 제2 에지 래칭부의 출력 신호에 응답하여 상기 비교 대상 에지의 위상 정보를 생성하기 위한 위상 정보 생성부를 구비하는 것을 특징으로 하는 내부 클럭 신호 생성 회로.
5. The method of claim 4,
Wherein the phase detector comprises:
A first edge latching unit for detecting and latching an edge corresponding to the compared edge among the first and second edges of the reference clock signal;
A second edge latching unit for detecting and latching an edge corresponding to the compared edge among the first and second edges of the feedback clock signal; And
And a phase information generating unit for generating phase information of the edge to be compared in response to an output signal of the first and second edge latching units.
제8항에 있어서,
상기 위상 정보가 활성화된 시점에서 예정된 시간 이후 상기 제1 및 제2 에지 래칭부의 리셋 동작을 제어하기 위한 리셋 제어부를 더 구비하는 내부 클럭 신호 생성 회로.
9. The method of claim 8,
And a reset control unit for controlling a reset operation of the first and second edge latching units after a predetermined time at a time point when the phase information is activated.
제8항에 있어서,
상기 위상 정보 생성부는 제1 및 제2 에지 래칭부의 출력 신호에 따라 적어도 세 가지 상태에 대응하는 출력 신호를 생성하는 것을 특징으로 하는 내부 클럭 신호 생성 회로.
9. The method of claim 8,
Wherein the phase information generation unit generates an output signal corresponding to at least three states in accordance with output signals of the first and second edge latching units.
제1 및 제2 클럭 신호 각각의 제1 및 제2 에지 중 비교 대상 에지를 검출하여 상기 비교 대상 에지의 위상 정보를 검출하기 위한 위상 검출부;
상기 위상 검출부의 출력 신호에 응답하여 락킹 정보를 검출하는 락킹 검출부; 및
상기 락킹 정보에 응답하여 예정된 동작을 수행하는 락킹 동작부
를 구비하는 반도체 장치.
A phase detector for detecting phase information of the edge to be compared by detecting an edge to be compared among the first and second edges of the first and second clock signals, respectively;
A locking detector for detecting locking information in response to an output signal of the phase detector; And
A locking operation unit for performing a predetermined operation in response to the locking information,
.
제11항에 있어서,
상기 락킹 정보는 상기 제1 검출 신호가 활성화된 이후 상기 제2 검출 신호가 활성화하는 경우 활성화되는 것을 특징으로 하는 반도체 장치.
12. The method of claim 11,
Wherein the locking information is activated when the second detection signal is activated after the first detection signal is activated.
제11항에 있어서,
상기 락킹 검출부는,
상기 제1 검출 신호의 활성화 여부를 래칭하기 위한 제1 래칭부; 및
상기 제1 래칭부의 출력 신호에 응답하여 활성화되며, 상기 제2 검출 신호의 활성화 여부를 래칭하여 상기 락킹 정보로 출력하는 제2 래칭부를 구비하는 것을 특징으로 하는 반도체 장치.
12. The method of claim 11,
Wherein the locking detection unit comprises:
A first latching unit for latching whether the first detection signal is activated or not; And
And a second latching unit activated in response to an output signal of the first latching unit, latching whether the second detection signal is activated, and outputting the latched information as the locking information.
제11항에 있어서,
상기 제1 클럭 신호의 제1 및 제2 에지 중 상기 비교 대상 에지에 대응하는 에지를 검출하여 래칭하기 위한 제1 에지 래칭부;
상기 제2 클럭 신호의 제1 및 제2 에지 중 상기 비교 대상 에지에 대응하는 에지를 검출하여 래칭하기 위한 제2 에지 래칭부; 및
상기 제1 및 제2 에지 래칭부의 출력 신호에 응답하여 상기 비교 대상 에지의 위상 정보를 생성하기 위한 위상 정보 생성부를 구비하는 것을 특징으로 하는 반도체 장치.12. The method of claim 11,
A first edge latching unit for detecting and latching an edge corresponding to the compared edge among the first and second edges of the first clock signal;
A second edge latching unit for detecting and latching an edge corresponding to the compared edge among the first and second edges of the second clock signal; And
And a phase information generation unit for generating phase information of the edge to be compared in response to an output signal of the first and second edge latching units. 제14항에 있어서,
상기 위상 정보가 활성화된 시점에서 예정된 시간 이후 상기 제1 및 제2 에지 래칭부의 리셋 동작을 제어하기 위한 리셋 제어부를 더 구비하는 반도체 장치.15. The method of claim 14,
And a reset control section for controlling a reset operation of the first and second edge latching sections after a predetermined time at the time when the phase information is activated.
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