KR20140083919A - 스케일링이 가능한 게이트 길이를 갖는 고전자이동도 트랜지스터의 제조 방법 - Google Patents

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셀렉스 이에스 에스.피.에이.
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Abstract

고전자이동도 트랜지스터(1, 1')를 제조하는 방법이 개시된다. 본 방법은, 순차적으로 적층된 반-절연성 기판(2), 버퍼 층(3) 및 배리어 층(4)을 포함하는 에피택셜 기판을 제공하고; 배리어 층(4) 위에 형성되고 그리고 그것과 오믹 접촉을 형성하는, 제1 및 제2 도전성 전극들(6, 7)을 형성하고; 제1 및 제2 도전성 전극들(6, 7) 사이에서, 배리어 층(4) 상에 그것과 쇼트키 접합을 이루는 제어 게이트(13)를 형성하는 과정을 포함한다. 제어 게이트(13)는, 먼저 제어 게이트(13)의 하부(11)를 형성하고, 이전의 공정 단계에서 초래된 반도체 표면의 결정 격자에 대한 손상을 제거하고 또한 쇼트키 접합의 금속-반도체 계면을 안정화하기 위하여, 열적 안정화 및 어닐링 처리를 수행하고, 그리고 최종적으로 제어 게이트(13)의 하부에 그것과 전기적 접촉 상태로 제어 게이트(13)의 상부(12)를 형성함으로써, 배리어 층(4) 위에 형성된다.

Description

스케일링이 가능한 게이트 길이를 갖는 고전자이동도 트랜지스터의 제조 방법{MANUFACTURING OF SCALABLE GATE LENGTH HIGH ELECTRON MOBILITY TRANSISTORS}
본 발명은 고전자이동도 트랜지스터(High Electron Mobility Transistor: 이하 "HEMT"라 칭함)에 관한 것으로서, 특히, 스케일링(조절) 가능한 게이트 길이와, 고정된 게이트 면적, 및 낮은 게이트-소스 및 드레인-소스 전류 누설을 갖는 HEMT및 그것의 제조방법에 관한 것이다.
고출력 및/또는 고주파 응용분야에서 이용되는 단일칩 고주파 집적회로(Monolithic Microwave Integrated Circuits: 이하 "MMIC"라 칭함)는, 예를 들면, 협대역 및 광대역 모두에 있어서 마이크로파 주파수 대역에서 동작하는 전단(front-ends) 처리용 송수신 모듈에 의해 요구되는, 스위칭, 저잡음 증폭 및 전력 증폭과 같은 다양한 무선주파수(RF) 기능들을 수행함에 있어 활용되는 것으로 알려져 있다.
전자산업에 있어 더욱 양호한 성능 특성을 갖는 MMIC들에 대한 시장의 수요는 점점 더 HEMT 트랜지스터 소자들을 지향하고 있는데, 이들의 전기적 특징은 그러한 점증하는 수요를 충족하는 것을 가능케 하고 있다. 그러나, MMIC의 RF 기능들이 다양하게 요구되면 이는 당연히 더욱더 상이한 구현 조건을 수반하게 되고, 이러한 조건의 충족을 위해서는 마찬가지로 상이한 성능을 갖는 HEMT 소자들의 이용을 필요로 하게 된다.
HEMT 성능에 지대한 영향을 갖는 특성들 중에 HEMT 소자가 제조되는 반도체 물질의 전기적 특성은 의심할 나위 없이 매우 중요한 것이다. 따라서, 새로운 RF 기능의 개발과 같은, 집적회로가 수행하도록 요구되는 상이한 RF 기능들은, 소망하는 전기적 특성의 HEMT 소자들을 얻도록 제조된 상이한 두께, 구조 및 도핑 특성을 갖는 반도체 물질 층들을 이용하는 것을 필수적으로 수반한다. HEMT 소자의 제조공정은 원래의 반도체 물질의 특성들에 종속되기 때문에, 전술한 다양한 특성들은 결과적으로 상이한 HEMT 제조 공정들의 채택 또는 개발을 수반하게 된다.
게다가, 어떤 애플리케이션들은 같은 MMIC라 할지라도 다양한 RF 기능들을 구현하는 것을 요구할 수도 있다. 이러한 애플리케이션들에 있어서, 요구되는 RF 집적회로 기능을 위해 필요한 HEMT 소자들은 모두 동일한 기판상에서 제조되는데, 이것의 전기적 특성들은 다양한 HEMT 성능 요구조건들 간의 타협의 산물일 수 있으며, 이것은 종종 범용 단일칩 고주파 집적회로(MMIC) 성능에 대한 임계성(criticality)을 야기할 수도 있다.
더 주목할만한 가치가 있는 점은, Ⅲ-V족 비소계 에피택셜(Arsenic-based epitaxial) 반도체 물질의 다기능 소자들을 제조하기 위하여 저손상(low-damage) 화학적 또는 화학적/물리적 에칭이 각각의 MMIC 소자에 대해 종종 수행됨으로써 그러한 소자들의 전극들의 전기적 접촉이 에피택셜 면의 반도체 층의 표면상에 증착되어 소망하는 최적의 기능성을 갖도록 한다는 것이다. 이러한 접근법은, 예를 들면, 게이트 리세스(gate recess)를 만들기 위해 저손상 식각(에칭)을 수행하는 것에 있어서의 더 어려움으로 인하여, GaNHEMT 소자의 제조를 위해 사용되는 것들과 같은, Ⅲ족 질화물에 대해 이용하기에는 모든 경우에서 어려운데, 그 이유는 그러한 반도체 층들을 부식시키는데 필요한 더 높은 에너지 때문이다.
그러한 임계성은 마이크로파에서 밀리미터파에 이르는 더 높은 주파수의 스펙트럼에서 동작하는 MMIC 증폭회로들에 존재하는 HEMT 소자들이 제조되어야 할 때, 특히 현저하게 넓은 동작 스펙트럼이 요구될 때(집적회로 다중-대역 증폭기 회로들과 같은) 가중된다. 그러한 경우, 단일 전류이득과 연관되는 주파수(fT) 및 단일 전력이득에 연관되는 주파수(fMAX)를 의미하는, HEMT 차단주파수의 증가가 필요한데, 이것은 기생용량(parasitic capacitance)을 감소시키기 위해서는 제어 게이트 길이의 감소를 수반한다. 제어 게이트 접합의 기하학적인 변화로써 그러한 장점을 달성하는 것이 가능하기는 하지만, 그것은 HEMT 소자들의 다른 특성 파라미터들의 변화와 관련될 수도 있으며, 이는 차단 주파수들 fT 및 fMAX 그 자체의 증가에 부정적인 영향을 미칠 수도 있다. 그러한 변화는 제어 게이트 금속영역의 감소를 가져올 것이며, 이는 차단 주파수 fMAX의 증가에 대해 손상을 주어 기생저항의 증가를 수반할 것이다. 이러한 문제는 "T"형, "Γ"형 또는 "Y"형 기하학적 구조의 제어 게이트 금속배선을 형성함으로써 부분적으로는 극복되는데, 이것은 짧은 접촉 길이를 갖는 접합부(제어 게이트 풋(foot) 부분)가 더 큰 크기의 배선층(제어 게이트 헤드) 자체의 연장부에 그의 상부 방향으로 결합되고 상기 제어 게이트 풋에 대하여 들어 올려진 형상으로 형성되도록 한다. 제어 게이트 헤드와 게이트 풋 부분의 측면 크기들 간의 차이는, 게이트 풋의 베이스에 대한 게이트 헤드의 높이로서, 모든 경우에서 배선 자체의 기계적 취약성을 현저하게 증가시키지 않고는 주어진 한계치들을 초과할 수가 없는데, 이것은 HEMT 소자들 자체의 제조효율에 결과적으로 부정적인 영향을 미침으로써, 게이트 헤드의 연장부와 관련된 기생 용량 및 고정 면적의 해당 부분에 대한 제어 게이트 접합 길이의 감소를 사실상 제한하게 된다. 이 기생저항에 대한 정해진 요건에 대한 제어 게이트 배선층 면적은 다양한 크기의 HEMT에 알맞은데, 이것은 더 큰 사이즈의 소자용으로 전형적으로 제조되는, 특히 전력 응용분야에 사용이 필요할 때, 폭이 확장되는 만큼 더 커져야만 하지만, 반면에 그것은 저잡음 증폭기 회로에 사용되는 소자들에서 일반적으로 구현되는 것처럼 더 작은 소자들에 대해서는 더 작을 수도 있다.
제어 게이트 접합 길이의 감소는 종종 "숏 채널 효과(short channel effect)"로 지칭되는 HEMT 트랜스컨덕턴스(transconductance)의 감소를 일반적으로 수반하는데, 이것은 또한 차단주파수(fT 및 fMAX)의 증가에 대해 부정적인 영향을 갖는다. 이러한 효과는 HEMT 소자가 낮은 드레인 전류와 높은 드레인 전압에 대해 바이어스될 때 더욱 현저한데, 이러한 조건들은 고출력 애플리케이션에서 전형적으로 나타난다. 이러한 측면은 또한 고출력 증폭기 애플리케이션에 대해 최적화된 HEMT들이 저잡음 응용을 위하여 제조되어야만 할 때 제어 게이트 길이 감소로 인하여 더 큰 임계성(criticality)을 수반하게 되는데, 여기서 RF 잡음 특성을 개선하기 위하여 최적 바이어싱(biasing)이 가능하면 가장 낮은 드레인 전극 바이어싱 전압에서 이루어지도록 HEMT 특성을 최적화하는 경향이 나타난다.
높은 전계에서 채널 전자들의 구속 결여에 일반적으로 기인하는 숏 채널 효과는 에피택셜 성장 단계에서 전체 웨이퍼 면적에 대해 균일하게 이루어지는 전자 채널 아래에 위치한 버퍼 반도체 층 내에서 억셉터(acceptor) 불순물(일반적으로 철 또는 탄소 원자)의 혼입과 함께 도핑됨으로써 완화될 수가 있는데, 그 이유는 이러한 방식으로 도핑된 영역은 채널에서 전자들의 확산에 대한 장벽(barrier)으로 작용하기 때문이다. 그러한 도핑의 농도와 프로필은 최적화됨으로써, 에피택셜 성장 중에 종종 비의도적으로 나타나는, 버퍼 층에서의 도너 불순물 보상과 숏 채널 효과 제어 사이에서 최선의 절충이 이루어지고, 그리고 전하 농도와 채널 전자 이동도의 감소에 대한 그것들의 효과의 결과로 일어나며 억셉터 불순물들의 존재에 의해 기인하는 이차원적 전자 기체 저항의 증가가 이루어진다. HEMT의 전기적 특징 및 RF 증폭이득의 관점에서 볼 때, 만일 일측면으로는 그러한 도핑의 효과가 상기 소자의 출력 임피던스와 트랜스컨덕턴스 모두를 증가하게 할 수 있다면(fT 및 fMAX의 증가의 이점으로서), 웨이퍼의 전체 표면의 버퍼에서의 억셉터 불순물들의 균일한 분포는 제어 게이트의 측면들 가까이에 있는 활성 채널 내에 존재하는 채널 부분들에서도 또한 전하의 감소와 저항의 증가로 귀결되며, 이것은 진성소자(intrinsic device)에 대한 기생 액세스 저항의 증가 및 최대 드레인 전류의 감소를 초래함으로써, RF 이득 저하, 잡음 수치의 증가, 더 낮은 출력 파워, 즉 동등한 바이어싱 저압을 생성하는 부정적인 결과를 갖게 된다.
억셉터 불순물로 도핑 된 버퍼층은 제어 게이트 접합부의 근처에서 전계를 감소시키는 또 다른 효과를 가지며, 이에 따라서 동일한 바이어싱 전압에서 제어 게이트 기생 전류의 제한에 기여하는 한편, 그와 함께 제조되는 소자들의 전기적 접합부들과 반도체 특성들의 저하를 완화함으로써, 항복전압을 증가시키고, 최대의 HEMT RF 파워에 유리하게 드레인 전극의 가능한 바이어싱 한계들을 증가하는 것을 가능케 한다. 이러한 목적을 위하여 더 정확하게는, 억셉터 불순물 도핑을 적용함에 있어 존재하는 기술은, 예를 들면, 실리콘(Si)으로 이루어지는 저도핑 드레인(LDD) MOSFET 전력소자들로 구현되지만, 이 경우, 도핑의 프로파일(profile)은 제어 게이트에서의 채널 아래에 그리고 드레인 전극을 향한 측면 상에만 제한되고, 이로써, 낮은 기생 저항과 낮은 전계를 획득하는 것이 가장 바람직한 절충을 위해 최적일 것이다.
아래에 기술된 종류의 다른 해결방법은 고전계로부터 HEMT 소자를 보호하기 위해 일반적으로 사용되지만, 어떤 성능에 대해서는 치명적이 될 수도 있으며, 따라서 선택된 기능에 따라 최적화되어야만 한다. [참고자료: R. Vetury, J.B. Shealy, D. S. Green, J. McKenna, J. D. Brown, K. Leverich, P. M. Garber 및 M. J. Poulton에 의해 저술되고, "Proceedings of the 2006 International Microelectronics Symposium"라는 이름의 학술회의에 제출된, 참고문헌 "Microwave Symposium Digest , 2006, IEEE MTT -S International , 11-16 June 2006"의 페이지 714-717에 기재된 "Performance and RF Reliability of GAN - onSiC HEMTs using Dual-Gate Architectures"라는 명칭의 회의논문]. 이것은 제어 게이트와 드레인 전극 사이에서의, 일반적으로 필드 플레이트(Field Plates)으로 지칭되는 (단일형 또는 복수형의), 접지 전위에 접속된, HEMT 채널에 대한 더 추가된 금속부들의 도입으로써, 특히 GaN HEMT 소자들의 제조시 종종 달성되는데, 이것은 제어 게이트와 드레인 전극 사이의 채널의 전극들과 쇼트키(Schottky) 또는 금속-절연 반도체(Metal-Insulating Semiconductor: MIS) 접합을 형성하게 되는데, 이것의 효과는 상기 소자의 고정된 바이어싱에 대하여 반도체 물질에서의 전계의 최대 피크 강도를 줄이는 것이다.
고주파수 이득 및/또는 그것의 대역폭을 줄이는 효과를 갖는 기생 용량들은 모든 경우에 그러한 금속화의 존재와 연관된다. 게다가, 접지 전위에 직접 접속된 이중 쇼트키 접합의 사용은 한편으로는 전계를 철저하게 줄이는 것을 가능하게 하지만, 제어 게이트 전압이 양의 값을 취할 때 드레인 전극 전류를 제한하는 부의 효과를 또한 가지며, 이로써 출력 신호의 폭의 다이내믹함을 감소시키게 되고, 결과적으로 증폭된 RF 신호의 최대전력과 선형성을 감소시킨다.
게다가, 드레인 전압이 상응하게 같은 경우 채널에서의 전계를 감소시키는 것은 니 전압(knee voltage, 또는 어깨 전압)(VDS K),즉 드레인-소스 전압의 함수로서 드레인 전류(ID)의 특성이 포화 값에 도달하는 전압을 또한 증가시킨다는 것을 주목할 가치가 있다. 이러한 니 전압(VDS K)의 증가는 더 높은 전압을 사용하는 것을 필요하도록 만들고, 따라서 전력의 낭비가 더 크게 함으로써 저잡음, 고주파수 성능에는 보통 득이 되지 않는다. 따라서, 이러한 필드 플레이트 해법은, 특히 고주파수 HEMT 소자들에 사용될 때, 고출력 응용장치에는 바람직할 수도 있지만, 저잡음 증폭기에 대해서는 역효과를 낳을 수도 있다.
다른 해결방식은, N. Miura, T. Oishi, T. Nanjo, M. Suita, Y. Abe, T. Ozeki, H. Ishikawa 및 T. Egawa가 저술한 "Effects of Interfacial Thin Metal Layer for High - Performance Pt - Au - Based Schottky Contacts to AlGaN - GaN"라는 제목으로 간행물 "IEEE TRANSACTIONS ON ELECTRON DEVICES , pp .297-303, VOL . 51, NO. 3, MARCH 2004"에, 그리고 N. Miura, T. Nanjo, M. Suita, T. Oishi, Y. Abe, T. Ozeki, H. Ishikawa, T. Egawa, 및 T. Jimbo가 저술한 "Thermal annealing effects on Ni / Au based Schottky contacts on n- GaN and AlGaN / GaN with insertion of high work function metal"이라는 제목으로 간행물 "Solid - State Electronics 48 (2004), 페이지 689-695"에 기술되어 있다. 그러나, 여기에서는 금 또는 다른 낮은 전기저항율의 금속의 존재 시 니켈/백금 금속부의 어닐링 공정은 열 어닐링 사이클 중 금(Au), 니켈(Ni) 및 백금(Pt) 간의 상호확산(interdiffusion)을 보장해 주지 않으며, 도포된 금 층의 그것보다 더 나쁜 저항을 갖는 게이트 금속부에서의 Au/Ni 합금을 형성하는 위험성을 수반하며, 제어 게이트의 기생 저항에 대해 네거티브 한 효과를 갖게 된다. 게다가, 전술한 어닐링 과정의 위험성은 쇼트기 장벽을 형성하는 기저의 Ni 또는 Ni/Pt 금속층을 통해 반도체에서 금 확산(Gold diffusion) 확산 과정을 가속시킴으로써 소자의 신뢰성에 대해 네거티브 효과를 갖는 쇼트키 접합의 정류 특성을 악화시키게 되는데, 이것은 Helmut Jung1, Reza Behtash1, James R. Thorpe1, Klaus Riepe1, Franck Bourgeois, Herve Blanck, Andrey Chuvilin 및 Ute Kaiser가 저술한 "Reliability behavior of GaN HEMTs related to Au diffusion at the Schottky interface "라는 제목의 문헌 "Physica Status Solidi , Volume 6, Issue supplement 2, 페이지 976-979, June 2009"에서 기술된 바와 같다.
또 다른 해결 방법은 유럽특허공보 제0 592 064 A2호에 기술되어 있는데, 여기에서 제어 게이트 금속배선 층은 두 단계의 증착 공정으로 수행되며, 열 어닐링 사이클은 첫 번째 증착 단계 후에 그리고 두 번째 증착 단계 전에 수행되고 있다. 그러나, 상기 문헌에 기술된 제어 게이트의 제조공정은, 첫 단계의 금속배선 층이 금속층에서 또는 유전체 층 위에서 반도체의 전 표면에 대해 스퍼터링(sputtering) 공정에 의해서 증착되는 것을 필요로 한다. 이것은 스퍼터링에 의한 증착은 유전체 층 또는 반도체 층의 이전의 식각 공정에 의해 유발된 것보다 훨씬 더 심각한 반도체 물질에 대한 기계적인 손상을 유발하기 때문에 필요하다.
따라서, 본 발명의 목적은 전술한 기존의 제조기술의 결점들을 극복하기 위하여, 특히, HEMT 소자들이 제조되는 반도체 물질의 조성 및/또는 도핑의 관점에서 특성들을 변경할 필요 없이, 다양한 RF 기능들을 위한 HEMT 소자들의 성능을 최적화하는 것을 가능케 하는 HEMT 제조기술을 제공함과 아울러, 따라서 그러한 소자를 제조하는 방법을 제공하기 위함이다.
이러한 목적은, 첨부한 특허청구범위에 정의된 바와 같은, 본 발명에 따른 HEMT 소자의 제조방법 및 그에 의해 획득되는 HEMT 소자에 의해 달성된다.
특히, 다양한 RF 기능을 위한 HEMT 성능의 최적화는, HEMT의 전기적 특성들 대신에 제어 게이트를 형성하는 반도체 물질의 전기적 특성에 대해 작용함으로써 달성된다. 이것은 다양한 RF 기능들을 수행하는 단일 트랜지스터들에서 이용 가능한 전기적 특성들에 관하여, 또한 국부적으로 필요하다면, 반-절연(semi-insulating) 기판상에서 이루어지는 각각의 단일 HEMT의 전기적 특성들을, 동일한 반-절연 기판으로부터 출발하여, 변화시키는 것을 가능하게 해준다. 이것은 또한, 각각의 RF 기능에 대해 각각 최적화된 복수의 MMIC들이 내장된 모듈들에 대해 이루어지는 전류에 관하여, 무엇보다도 조립 과정에서 경제적인 이점을 갖고, 복수의 RF 기능들에 대해 최적화된 RF 집적회로의 제조를 가능케 함으로써, 모든 기능들에 대해 공통적으로 HEMT 소자의 전기적 특성의 선택에 대한 절충으로부터 도출되는 범용의 MMIC의 성능 임계성(performance criticality)을 완화하게 된다.
더 상세히 말하면, 제어 게이트의 전기적 특성은 이중적으로 선택적인 금속배선층(double selective metallization)을 형성함으로써 최적화되는데, 이들 사이에는 화학적 식각(etching), 증착(deposition) 등과 같은 이전 과정의 제조공정에 의해 초래되는 손상을 제거하기 위해 열적 안정화 및 어닐링(annealing) 처리가 수행된다.
제1 금속배선층(metallization) 형성에서는, 제어 게이트의 단지 하부만이 선택적으로 증착되어 후속하는 열처리 중 둘러싼 패시베이션(passivation) 층과 함께 표면의 캡슐층(encapsulation)을 형성하는 최소 수십 나노미터(nm)의 바닥 크기에서 반도체 층과의 쇼트키 접합(Schottky junction)을 이루도록 한다. 제2 금속배선층 형성에 있어서는, 상기 제어 게이트의 나머지 상부가 선택적으로 증착되어, 같은 제어 게이트의 하부의 기하학적 배열과는 독립적으로, 기생 저항과 용량 사이의 절충을 이룸으로써, 게이트 기저에서 더 짧은 접촉 길이와 연관된 더 큰 기계적 취약성의 위험성(criticality)을 완화하여 주며, 더 이상 쇼트키 접합의 길이와 같게 되지 않고, 오히려 상기한 제1 금속배선 층에서 형성되는 게이트 풋(gate foot)의 개구의 길이와 상응하게 된다. 부가적으로, 제어 게이트의 하부의 형성 단계에서 사용된 고온의 열적 사이클과 반드시 양립하지 않는 금속들은 이러한 제2 단계 중에 사용될 수가 있다.
특히, 제어 게이트 금속배선층의 선택적인 증착은, 양 단계에서, 리프트-오프 공정(lift-off process)을 통하여, 즉, 윈도우를 개방하기 위해 사용되는 동일한 포토리소그래픽 레지스트(photolithographic resist: PR) 마스크를 활용함으로써 수행되는데, 여기서 제어 게이트는 유전체 층에서 화학적 식각을 통해, 그 다음에는 마스크를 형성하는 포토 레지스트를 용제로써 용해하여 반도체 표면에는 존재하지 않고 레지스트 상에는 존재하는 금속을 제거함으로써 결과적으로 제조된다. 이러한 공정은 또한 두 개의 증착 단계들 사이에 열적 어닐링 사이클을 형성하는 것을 가능케 하는데, 그 이유는 반도체의 표면은 유전체 층에 의해 보호되거나 아니면 오믹 접촉(ohmic contact)과 쇼트키 접촉(Schottky contact)으로 된 금속배선 층들만이 그의 개구부들에 존재하기 때문이다. 후속해서 제어 게이트가 제조되는 개구부의 형성을 위하여 화학적 식각에 의해 손상되는 반도체 물질을 템퍼링(tempering)하는 것에 더하여, 400℃ 이상의 온도에서의 이루어지는 열적 어닐링 공정은, 니켈 또는 백금과 같은 금속층들에 인가될 경우, 쇼트키 접합의 정류 특성을 향상시키는 효과를 갖는 것으로 입증되었다.
또한, 개별적으로 또는 결합하여, 쇼트채널 효과를 향상시키기 위해 제어 게이트와 정렬된 억셉터(acceptor) 불순물 주입층(implantation)과, 특히 높은 드레인 전압들이 달성될 때, HEMT 소자의 RF 이득을 증가시킴을 가능하게 해주는 쇼트키 필드 플레이트(schottky field plate)를 만들기 위한 쇼트키 접합을 갖는 제2전극과, 그리고 쇼트키 접합을 갖는 HEMT와 집적된 금속-절연 반도체 접합(Metal-Insulating Semiconductor junction: MIS)을 갖는 HEMT 소자를 구현하는 것이 가능하다.
이하 본 발명은 첨부한 도면을 참조하여 하기의 설명에서 더욱 상세하게 설명될 것이다.
도 1 내지 도 3은 본 발명의 바람직한 일 실시예에 따른 HEMT의 개략적인 단면도들이다;
도 4 내지 도 6은 본 발명의 다른 실시예에 따른 HEMT의 개략적인 단면도들이다;
도 7은 도 6의 HEMT의 평면도이다; 그리고
도 8은 금속-절연 반도체(MIS) 제어 게이트를 갖는 HEMT 소자의 개략적인 단면도이다.
이제 본 발명은 당해 기술분야의 전문가가 그것을 제조하고 사용하는 것을 가능하게 할 정도로 상세하게 첨부된 도면들을 참조하면서 설명될 것이다. 기술된 실시예들에 대한 여러 가지의 변형들이 당해 기술분야의 전문가에게는 자명하게 이해될 것이며, 그리고 여기에 기술된 총괄적인 개념들은 첨부한 청구항들에 정의된 바와 같은 본 발명의 보호범위로부터 벗어나지 않고도 다른 실시예들과 응용예들에 적용될 수도 있을 것이다. 따라서, 본 발명은 여기에서 기술되고 예시된 실시예들에만 한정되는 것으로 간주 되어서는 아니 될 것이며, 대신에 여기에 기술되고 주장된 발명의 개념들과 특징들에 따라서 가장 광의의 보호범위를 부여하여야 할 것이다.
도 1 내지 3은 본 발명의 바람직한 일 실시예에 따른 HEMT를 그 제조공정의 상이한 단계들에 따라 단면도로써 개략적으로 예시하고 있다.
특히, 도 3에 있어서, 참조번호 1은 전체적인 HEMT 소자를 나타내는데, 상기 HEMT는,
·에피택셜 기판(epitaxial substrate)과,
상기 에피택셜 기판은,
- 대체로 반도체 물질, 예를 들면, 실리콘(Si), 실리콘 탄화물(SiC), 갈륨 질화물(GaN) 또는 사파이어(Al2O3)로 이루어진 반-절연 기판(2);
- 가능하게는, 다른 층들의 삽입에 의해 반-절연 기판(2) 상에 형성된, 갈륨 질화물 또는 알루미늄 갈륨 및/또는 인듐((GaN/AlGaN/InGaN/AlInGaN), 편리하게는 갈륨 질화물 (GaN)과 같은 III족 원소의 질화물을 바람직하게는 포함하는 버퍼층(3);
- 상기 버퍼층(3) 상에 형성된, III족 원소의 질화물, 특히 갈륨 질화물, 인듐 및 알루미늄(InAlGaN)을 바람직하게는 더 포함하는, 가능하게는 조성 및 도핑의 변화를 갖는 층들에 의해 차례로 형성된, 배리어 층(4); 그리고
- 바람직하게는, 실리콘 질화물(SiN), 실리콘 이산화물(SiO2)과 같은 물질 또는 그것에 의해 형성되는 다수의 중첩된 층들에 의해 형성되는 유전체 물질로 이루어지는, 상기 배리어 층(4) 상에 형성되어 상기 배리어 층(4)의 노출된 부분은 남아서 제1 및 제2의 오믹 접촉(ohmic contact)을 정의하는, 기계적 보호 및/또는 패시베이션 층(5)을 포함하고;
·상기 제1 및 제2 오믹 접촉 영역에서 배리어 층(4)의 노출부 위에 각각 형성되고 그와 오믹 접촉을 이루는 소스 전극(6) 및 드레인 전극(7)과; 그리고
·상기 소스 전극(6)과 드레인 전극(7) 사이에서, 측면으로 분리되어, 배리어 층(4) 상에 형성되고 그와 쇼트키 접촉을 이루는 제어 게이트(13)를
포함하고 있다.
다음으로, 하나 또는 다수의 패시베이션 층(들)이 상기 오믹 접촉들(6, 7) 상에 그리고 기계적 보호 및/또는 패시베이션 층(5) 상에 증착될 수 있다.
소스 전극(6) 및 드레인 전극(7)은 제1 및 제2 오믹 접촉영역에서 제1 및 제2 윈도우를 형성하도록 패턴이 이루어진 포토 레지스트(PR) 층에 의해 형성된 기계적 보호 및/또는 패시베이션 층(5) 위에 마스크를 형성함으로써 편리하게는 형성된다. 그 다음, 기계적 보호 및/또는 패시베이션 층(5)이 배리어 층(4)과의 인터페이스에 대한 제1 및 제2 윈도우에서 화학적으로 식각되고 금속 증착이 배리어 층(4)의 노출된 위치들에서 수행되는데, 이것은 소스 전극(6) 및 드레인 전극(7)의 형성으로 귀착된다. HEMT(1)는 따라서 소스 전극(6) 및 드레인 전극(7)을 하부의 배리어 층(4)에 결합시키는 열적 사이클에 놓여짐으로써 채널에 존재하는 금속과 전자들 간의 비정류성(오믹) 접촉을 형성하도록 한다.
본 발명의 또 다른 실시예에 있어서, 소스 전극(6) 및 드레인 전극(7)은 기계적 보호 및/또는 패시베이션 층(5) 전에 배리어 층(4) 상에 형성되어도 좋으며, 그리고 후자는 소스 전극(6) 및 드레인 전극(7) 사이에 증착될 수도 있다.
소스 전극(6) 및 드레인 전극(7)은 기계적 보호 및/또는 패시베이션 층(5)의 각각의 윈도우보다 더 작도록 편리하게는 형성될 수가 있는데, 이로써 그로부터 이격되게끔 한다. 바람직하게는, 기계적 보호 및/또는 패시베이션 층(5)의 윈도우들과 소스 전극(6) 및 드레인 전극(7)의 윈도우들 간의 이러한 크기의 차이는, 소스 전극(6) 및 드레인 전극(7)을 정의하기 위한 마스크를 적용한 후에 그리고 금속 증착 전에 기계적 보호 및/또는 패시베이션 층(5)을 제거하기 위하여, 적어도 부분적으로는 등방성(isotropic) 화학적 에칭을 사용하여 획득된다. 바람직하게는, 기계적 보호 및/또는 패시베이션 층(5)이 실리콘 질화물(SiN) 및/또는 실리콘 이산화물(SiO2)의 층들에 의해서 형성될 때, 등방성 화학적 에칭이 NH4F, HF 및H2O의 혼합물에 기초한 용액에 담금으로써 이루어질 수 있다.
수동형(passive) 소자들이 일반적으로 만들어지는 전기적 비도전성 반도체 영역들에 관하여 능동형(active) 소자들이 만들어지는 MMIC 표면의 도전성 반도체 영역들을 정의하기 위하여, 배리어 층(4)은 HEMT(1)의 활성 영역의 외부로부터 전기적으로 절연되어 형성된다. 이것은, 적절하게 패턴이 형성된 포토 레지스트 층에 의해 편리하게는 형성되는 마스크를 사용하여 도전성이 요구되는 표면을 먼저 보호한 후에, 예를 들어, 50KeV 내지 300KeV 사이의 에너지와 5x1013cm-2 내지 2x1014cm-2 사이의 선량(dose)으로 불화물(fluoride) 이온들을 주입함으로써 표면의 충격(bombarding) 과정을 통해 포토 마스크에 의해 피복되지 않은 영역을 전기적으로 비전도성으로 만듦으로써, 또는 대안으로는, 마스크 바깥에 존재하는 반도체 물질의 도전성 부분들을 제거하고, 보호되지 않은 물질에 대해 화학적/물리적 식각을 수행하여 외부의 배리어 층(4)을 완전히 제거하고 하부의 버퍼 층(3)을 노출시킴으로써 달성될 수 있다. 양자의 과정들에 대해 절연공정이 아래 기술된 제어 게이트(13)를 정의하기 전에 수행된다.
제어 게이트(13)는 입력 신호를 패터닝(patterning)하기 위해 사용되며, 도 1 및 2를 참조하여 아래에 기술된 방식으로 만들어진다. 예시된 바와 같이, 기계적 보호 및/또는 패시베이션 층(5) 상에 그리고 제1 및 제2 오믹 접촉영역(6, 7)(그리고 이 증착층들 상의 임의의 또 다른 패시베이션 층들) 상에 오믹 접촉영역들(6, 7) 사이에서 기계적 보호 및/또는 패시베이션 층(5)의 일부를 노출시키는 관통 개구부(through opening)(9)가 제공되는 마스킹 층(8)이 형성된다. 바람직하게는, 마스킹 층(8)은 포토 레지스트(PR) 층이며, 이것은 개구부(9)를 형성하도록 포토리소그래피(photolithography)에 의해 패턴이 형성되며, 이것은 편리하게는 수십 nm 정도의 최소 크기를 가질 수 있다.
따라서, 관통 윈도우(10)가 마스킹 층(8)에 있는 개구부(9)에서 기계적 보호 및/또는 패시베이션 층(5)에 형성되고, 이로써 제어 게이트(13)가 만들어지는 쇼트키 접촉 영역을 정의하는 배리어 층(4)의 표면을 노출시키게 된다. 특히, 상기 윈도우(10)는 배리어 층(4)과의 인터페이스에 대한 기계적 보호 및/또는 패시베이션 층(5)을 부식시키는 선택적인 저손상(low damage) 화학적 식각을 통해 만들어진다.
제어 게이트(13)의 하부(11)는 이하에서 게이트 풋(gate foot)으로 지칭되는데, 이것은, 특히 5.0eV 이상의 높은 일함수(working function)를 갖는 하나 또는 다수의 금속 요소(들), 바람직하게는, 니켈 및/또는 백금, 편리하게는 둘 다, (이 점에 대해서는 위에서 언급한 간행물인 "thermal annealing effects on Ni/Au based Schottky contacts on n-GaN and AlGaN/GaN with insertion of high work function metal"를 참조하라), 즉 그러한 특성을 갖는 금속으로 이루어진 복수의 증착층들을 포함하는 금속배선 층(metallization)의 윈도우(10)에서, 리프트-오프(lift-off) 공정을 이용하여 증발(evaporation)에 의한 선택적 증착 (evaporation)을 통하여, 배리어 층(4)의 노출된 부위 위에 형성된다.
이러한 금속의 증착 공정은 진공 증착 공정(vacuum evaporation deposition)과 같은 낮은 기계적 손상 과정을 통해 이루어질 수 있는데, 이 공정은 높은 고유 용융온도로 인해 내열성 금속들로써는 수행될 수가 없거나 아니면 수행되기가 어려울 수도 있다. 표면 쪽의 반도체 물질의 계면은, 배선층 리프트-오프(lift-off) 공정에 의한 게이트 풋(11)의 형성의 말단에서, 게이트 풋(11) 증착 후에 어닐링(annealing) 공정을 적용할 수 있도록 하기 위해 적합한 금속들에 의해 또는 패시베이션 층들에 의해 보호되는 윈도우(10) 내에서만 존재한다.
특히, 게이트 풋(11)은 기계적 보호 및/또는 패시베이션 층(5)의 전체 두께보다 높지 않게, 편리하게는 더 낮은 높이로, 상기 기계적 보호 및/또는 패시베이션 층(5) 통해 신장하도록 그리고 윈도우(10)로부터 돌출하지 않도록 형성된다. 이것은 배리어 층(4) 상에 증착된 금속과 마스킹 층(8) 상에 증착된 금속 사이의 물리적인 분리를 촉진해주고, 따라서 전술한 실시예에 기술된 바와 같이, 그것이 포토 레지스트에 의해 이루어진 경우, 마스킹 층의 용제(예컨대, 아세톤 또는 N-Methyl-2-pyrrolidone/NMP와 같은)에 대한 노출됨으로써 상기 금속의 후속적인 제거를 수월하게 한다.
HEMT(1)는 따라서 화학적 식각, 증착 및 기타와 같은 이전의 공정단계로부터의 반도체 표면의 결정격자에 대한 손상을 없애기 위하여 열적 안정화 및 어닐링 처리를 받도록 하며, 그리고 쇼트키 접합의 금속-반도체 계면을 안정시키도록 한다. Ⅲ족 원소의 질화물에서의 손상의 효과적인 방지를 위하여 이러한 열처리 중에 도달하는 온도는 450℃를 초과하며, 따라서 게이트 풋(11)의 형성 중 쇼트키 배리어를 형성하는, 앞서 언급된 금속들에 있어서의 금(Au) 및/또는 알루미늄(Al)의 확산의 온도보다 더 높을 수도 있다.
다시 도 3을 참조하면, 제어 게이트(13)의 상부(12)(이하, '게이트 헤드'라 칭함)는, 예를 들면, 하나 또는 다수의 금속 원소(들), 그 중의 적어도 하나는 낮은 반응성(reactivity)을 갖는, 높은 두께의 금(Au) 또는 알루미늄(Al)과 같은 금속 원소(들)을 포함하는 금속배선 층의 증착에 의해, 또한 가능하게는, 상기한 게이트 풋(11)과의 화학적 반응의 가능성을 제한하기 위하여, 니켈(Ni) 또는 티타늄(Ti)과 같은 다른 배리어 금속층들을 게이트 헤드(12)와 게이트 풋(11) 사이에 개재(interposition)함으로써 게이트 풋(11) 상에 형성된다.
특히, 게이트 헤드(12)는 윈도우(10)로부터 돌출하여 그 윈도우(10) 외부에 기계적 보호 및/또는 패시베이션 층(5)의 표면 상에서 측면으로 연장되는 제1 부위(12a)를 바람직하게는 드러내도록 형성되는데, 이로써 상기한 기계적 보호 및/또는 패시베이션 층(5)의 표면에 안착하여 그것에 의해 기계적으로 지지되도록 함으로써, 제어 게이트(13)의 전체적인 기생 용량을 현저히 증가시키지 않고 제어 게이트가 접촉하는 부위들에 대한 기계적 점착력을 향상시키게 된다. 달리 설명하면, 게이트 헤드(12)는, 게이트 풋(11)과 함께, 제1 부위(12a)에서 계단형의 프로필을 단면상으로 정의하도록 패턴이 이루어진다.
게이트 헤드(12)는 또한 제1부위(12a)의 일 측면 또는 양 측면들로부터 수직으로 이격되고 측면으로 연장되는 제2부위(12b)를 제공하도록 하는 방식으로 형성되는데, 이렇게 함으로서 제어 게이트(13)의 기생 용량과 저항을 최소화하기 위해, 게이트 헤드(12)에 최적화된 프로필 단면을 제공하도록, 예를 들면, "T"자형, "Γ"자형 또는 "Y"자형의 외관을 취하는 기하학적 구조를 제공하여, 게이트 풋(11)을 형성하는 제1 단계에서 사용되는 고온의 열적 사이클들과 필연적으로 양립하지는 않는 금속들을 이용하는 것을 가능하게 해준다.
상기한 바람직한 실시예에 있어서, 게이트 헤드(12)의 "T"자형, "Γ"자형 또는 "Y"자형 구조를 획득하기 위하여, 다수의 레지스트 층들에 영향을 미침으로써, 마스크가 웨이퍼의 표면상에서 상이한 두께와 감도로써 이러한 레지스트들에 의해 형성되어야만 하는 영역들을 증착시키는 전자빔 리소그라피(electron beam lithography)를 이용하는 공정이 사용되는데, 이것은 후속하는 현상(developing) 단계 후, 게이트 헤드 금속배선에 필요한 기하학적 구조를 제공하기에 최적인 프로필뿐만 아니라, 부가적으로 게이트 다리의 증착된 금속 부위와 다층의 레지스트 마스크 위에 증착된 금속 부위 사이의 물리적 분리를 용이하게 해주는, 개구부들을 획득하는 것을 가능하게 해준다.
게이트 풋(11)의 형성 후 열처리와 함께 이루어지는 제어 게이트(13)의 두 단계의 형성 과정은, 게이트 헤드(12)의 낮은 고유저항을 갖는 금속배선 층(Au 또는 Al)의 존재 하에 템퍼링 온도에 의해 강요되는 물리적 한계들을 극복하는 것을 가능케 하는데, 후자는, 용해 온도(Al에 대해서는 660℃ 그리고 Au에 대해서는 1064 ℃)에 근접한 온도 또는 게이트 풋 금속배선 층(11)과의 합금 온도에 놓인다면, 증착 후 획득되는 원래의 기하학적 구조를 유지하지 않고 변형될 수도 있으며, 제어 게이트(13)의 금속배선 층의 전체 저항률(resistivity)을 감소시킬 수 있어 그러한 금속들의 합금을 더 저항적으로 만들게 되며, 또한 배리어 층(4)에서 확산할 수도 있어, 쇼트키 접촉의 정류 특성을 악화시키게 된다. 이러한 한계는 대신에 게이트 헤드(12)의 금속배선 층이 없는 상태에서 게이트 풋(11)의 금속배선 층 증착 후에 열적 어닐링 처리를 이용하여 극복될 수도 있는데, 이에 따라 게이트 풋(11)을 형성하는 단계에서 사용된 고온의 열적 사이클들과는 필연적으로 양립하지는 않는 금속들을 이용하는 것을 가능하게 한다.
제어 게이트(13)의 두 단계의 형성의 또 하나의 장점은, 리소그래피 공정에 있어, 게이트 헤드(12) 증착을 위한 것보다 게이트 다리(11)의 증착을 위하여 더 얇은 포토리소그래픽 레지스트 층을 사용하는 가능성에 있는데(이것은 수십 나노미터 크기의 접합부들의 제조를 덜 중요한 것으로 만듦), 여기서 제어 게이트(13)의 기생 저항을 감소하기 위해 더 두꺼운, 예컨대, 수백 nm의, 금속 증착층을 형성할 필요성 때문에 더 두꺼운 레지스트를 사용하는 것이 필요하게 된다. .
더구나, 두 단계로 이루어지는 제어 게이트(13)의 구성과정은, 예컨대, 반도체 물질 그 자체로부터 시작해, 다양한 RF 기능들을 수행하는 단일 유형의 트랜지스터에 의해 이용 가능한 것들에 관하여 요구되는 애플리케이션에 따라 게이트 풋(11)의 사이즈를 상이하게 적응적으로 변화시킴으로써, MMIC에서의 HEMT 소자들의 전기적 특성들이 각각의 RF 기능에 대해 최적화된 특성들을 갖도록 후자의 속성들을 변화시킬 수 있다.
이것은 HEMT(1)가 제조되는 반도체 물질의 특성들을 변화시킬 필요가 없이 다양한 애플리케이션들에 적응되는 모듈형(modular) 기술로 귀착됨으로써, 새로운 기능들을 개발하기 위해 필요한 제조 공정들을 후속해서 변경하지 않아도 되게끔 한다.
또한, 각각의 RF 기능에 대해 각각 최적화된 다수의 MMIC들이 존재하는 모듈들의 현재의 제조방식에 관하여 특히 조립 과정 중에 경제적인 장점을 갖는, 단일 MMIC 상에 다수의 RF 기능들에 대해 최적화된 트랜지스터들을 제조하는 것을 가능하게 해준다.
더구나, 본 발명에 따른 구조적인 공정상의 장점에 기초하는 다기능 MMIC는, 그 MMIC에서 이용되는 각각의 HEMT의 특징들을 최적화하는 것을 가능하게 함으로써, HEMT 소자의 전기적 특성들이 모든 RF 기능들에 공통적인 것인 MMIC에 관하여 그의 범용적인 특성들을 향상시킨다.
리프트-오프 공정을 이용한 선택적인 증착에 의해 개구부(10) 내부에만 제어 게이트(13)의 게이트 풋(11)의 금속배선 층을 증착함으로써, 제어 게이트(13)의 게이트 헤드(12)를 형성하는 마스크(definition mask)의 외부 절연 표면을 제거하기 위해 과도한 화학적 식각을 할 필요 없이, 제어 게이트(13) 외부의 웨이퍼의 전 표면상에 존재하는 쇼트키 접합에 대해 사용되는 내열성 금속의 제거 공정을 피하는 것을 가능하게 하는데, 여기서 상기한 제거 공정은 반도체 표면을 충격(bombarding)함으로써 획득되는 것으로서, 특히 GaN HEMT 소자의 제조를 위해 일반적으로 사용되는 것과 같은, 리세스(recess)들을 만들지 않는 플래너 공정의 경우, 제어 게이트(13)를 포함하는 소자의 외부 영역에서 바닥 반도체 물질의 특성들을 더욱 악화시킬 수도 있다.
제어 게이트(13)의 게이트 풋(11)의 금속배선 층의 리프트-오프 공정을 통한 선택적인 증착은 게이트 풋(11')의 금속배선 층만으로 이루어지는 (따라서, 낮은 고유저항을 갖는 배선층 12 상에 중첩되지 않는) 개구부(10')에 존재하고 제어 게이트(13')을 위한 개구부(10)의 근방에 형성되는 집적형 쇼트키 필드 플레이트의 금속배선 층(metallization)을 제조하는 것을 가능케 한다.
이러한 결과는 유럽특허 0592064호에 기술된 종류의 프로세스로써는 획득될 수 없었는데, 그 이유는 내열성 쇼트키 금속 식각 공정은 게이트 헤드 마스크 아래에 대해서는 식각이 이루어지지는 않는 반면에, 외부 어디에서든지 그것을 제거하기 때문이다: 실제로, 개구부(10')가 게이트 헤드(12')의 덮인 부분 바깥에 있다면, 게이트 풋(11')의 금속배선은 화학적 식각 공정에 의해 제거될 것이며, 반면에 그 개구부가, 필드 플레이트가 제어 게이트 근처에서 전계를 보다 양호하게 제어하기를 원하는 대로, 안쪽에 있다면, 화학적 식각에 의해 개구부들(10 및 10') 사이에서 존재하는 금속은 제거되지 않았을 것이다. 그 이유는 하부에 금속의 식각을 위한 마스크를 형성하는 게이트 헤드 금속배선 층에 의해 덮이게 되고, 이것은 게이트 풋들(11 및 11') 사이에서 전기적 연속성을 발생하기 때문인데, 이것은 사실 최적 전위에서 게이트 풋(11')을 바이어스 함에 있어서는 바람직하지 않다.
게이트 풋(11')의 금속에서 낮은 고유저항의 금속배선의 중첩(superimposing)은 필드 플레이트의 더 높은 저항이 그것의 존재에 연관된 RF 손실을 감소시키는 것에 기여하기 때문에 소자의 고주파수 이득에 유리하다는 것을 주목할 가치가 있다.
도 4 내지 6은 본 발명의 다른 실시예에 따른 HEMT를 단면으로써 개략적으로 예시하고 있는데, 이것은 이전에 기술된 실시예와 같은 시점에서 동일한 반도체 기판상에서 제조될 수 있으며, 따라서 동일한 MMIC 모노리틱 집적회로로서 제조될 수가 있다. 특히, 도 4 및 도 5에 도시된, 참조번호 1'에 의해 전체적으로 지시되는 HEMT는, 서로 측면으로 분리되어 있는, 게이트(13)와 드레인(7) 전극들 사이에 배리어 층(4) 상에 형성되고 그와 쇼트키 접촉을 이루는, 참조번호 13'로 지시되는 필드 플레이트(field plate) 전극이 제공된다는 것에 있어서 도 1 내지 3에 예시되어 있는 HEMT 소자(1)와는 다르다.
특히, 입력신호를 변조하기 위해 사용되는 제어 게이트(13)는 소스 전극(6)의 바로 다음에 만들어지며, 반면에 HEMT(1') 소자에서 전계를 완화하고, 그것의 신뢰성과 견고성을 증가시키고, 그리고 HEMT(1')의 RF 이득에 유리한 쇼트 채널 효과를 감소시키기 위해 쇼트키 필드 플레이트의 기능을 실제로 수행하는 필드 플레이트 전극(13')은 드레인 전극(7)의 근처에 만들어진다. 이 실시예에 있어, 이전의 프로세스 과정들에서 도입된 손상을 제거함을 목적으로 하는 열적 안정화 및 어닐링 처리는 양쪽의 다리들(11 및 11')에서 필연적으로 수반한다.
필드 플레이트 전극(13')을 만들기 위하여 참조번호 10'로 표시된 또 다른 관통 윈도우가 관통 윈도우(10)과 동시에 기계적 보호 및/또는 패시베이션 층(5)에 형성된다. 제2 윈도우(10')는 수십 nm 정도의 크기일 수 있으며, 윈도우(10)와 드레인 전극(7) 사이에서 옆으로 이격되게 배치되고, 그리고 제어 게이트(13)의 게이트 풋(11)의 형성과 동시에, 참조번호 11'로 표시된, 필드 플레이트 전극(13')의 게이트 풋만이 형성되는 쇼트키 접촉 영역을 정의하는 또 하나의 배리어 층 표면(4)을 노출시키는데, 이 게이트 풋은 HEMT(1') 내에서 전계를 완화시키고 신뢰성과 견고성을 증가시키 위해, 그리고 HEMT(1')의 RF 이득에 유리한 쇼트 채널 효과들을 줄이기 위한 쇼트키 필드 플레이트의 기능을 수행한다.
선택적으로, 제어 게이트(13) 및 필드 플레이트 전극(13')의 풋들(11 및 11')에 대한 금속배선 층의 증착 전에, 도 6에서 점선으로 표시된 바와 같이, 배리어 층(4)에 대한 화학적 식각이 도 6의 배리어 층(4)에서 리세스들을 만들도록 윈도우들(10 및 10')에서 이루어질 수 있는데, 이로써 제어 게이트(13) 및 필드 플레이트(13')의 풋들(11 및 11')의 금속배선 층은 배리어 층(4)으로 부분적으로 침투한다. 상이한 마스크들을 사용하는 변형된 실시예(미도시)에 있어서, 두 개의 리세스들 중의 단지 하나만을, 편리하게는, 제어 게이트(13)의 게이트 풋(11)에 형성할 수 있는데, 후자는 필드 플레이트 전극(13')으로 인해 야기된 초킹(choking) 효과를 제한할 수 있게 하는 구성요소가 될 것이다.
전술한 제조 공정은 게이트 풋(11)을 만들기 위해 사용되는 동일한 금속배선 층을 갖는 필드 플레이트 전극(13')을 제조하는 것을 가능하게 하고, 이러한 필드 플레이트 전극(13')은 RF 이득 상의 이점과 함께 더 큰 저항을 가지며, 필드 플레이트 전극에서의 게이트 헤드의 결여는 더 작은 측면 크기를 획득하는 것을 가능케 함으로써, 그의 피크 값의 근처의 HEMT 채널에서의 전계 분포 제어에 유리한, 필드 플레이트(13') 전극이 제어 게이트(13)가 만들어지는 윈도우(10)에 더 근접하게 형성되는 구조의 윈도우(10')를 배열하는 것을 가능하게 한다.
본 발명의 다른 측면에 따르면, 필드 플레이트 전극(13')은 접지 전위에 전기적으로 접속되거나, 또는 더 일반적으로는, HEMT(1')의 채널 영역의 일 영역에 의하여 전기적 접지 전위와는 상이한 기준 전위(reference potential)에 접속된다.
이러한 해결 방법의 근거는, 필드 플레이트 전극(13')이 쇼트키 접합에 의해 제공되는 채널의 전자들 덕분에 채널의 전계를 감소시키는 기능을 갖는다는데 있는데, 이것은 달리 표현하면 필드 플레이트 효과로 지칭되기도 하며, 따라서 HEMT(1')의 신뢰성을 향상시키게 된다는 점에 있다. 필드 플레이트 전극(13')은 RF 신호를 전달할 필요가 결코 없고 정적인 전계가 그곳에 대신 인가되기 때문에, 제어 게이트(13)에서와 같은 게이트 헤드 금속배선 층을 중첩함으로써 그 저항을 감소시키는 것은 불필요하게 되고, 따라서 게이트 풋(11')의 금속배선 층과 함께 필드 플레이트 효과를 갖는 쇼트키 접합의 형성은, 제어 게이트(13)의 근방에서의 그것의 배열을 단지 수월하게 함으로써, 제어 게이트(13)와 드레인 전극(7) 사이의 HEMT(1')의 채널의 전압 강하를 조절하고, 따라서 그의 피크 값을 감소시킴으로써 그러한 구역에서 전계를 조절할 수 있도록 하고, 결과적으로 충격 이온화(impact ionization)에 관련된 역 압전(reverse piezoelecticity) 또는 전하 생성과 같은 HEMT(1')의 신뢰성에 영향을 미치는 위험요인들이 완화된다.
필드 플레이트 전극(13')은 또한, 충격 이온화 현상에 의해 과잉 생성된 전하들을 차단 및 수집함으로써, 그리고 제어 게이트(13)가 쇼트키 다이오드의 구동 전압을 초과한 경우 최대 드레인 전류를 제한함으로써, 제어 게이트(13)을 통해 흐르는 전류를 제한하는 더 한층의 보호 기능을 갖는다. 실제로, 고정된 전압에 접속되어 있는 필드 플레이트 전극(13')은 채널로부터의 전류를 제한하는데, 그 이유는 이 바이어스된 접합은 그러한 접합 하에 존재하는 전자들을 비우는 효과를 가지고 있어 그것의 전위에 따라 채널로 흘러들어가는 전류를 제한하기 때문이다.
이 전위가 최대 드레인 전류에서 과도 제한 효과를 갖는 것을 피하기 위해, 드레인 전극의 터미널들에서 동적인 RF 신호 폭을 압축하기 위하여, 필드 플레이트 전극(13')의 전기적 연결은 HEMT(1')와 함께 집적된 적절한 전기회로를 통해 이루어질 수가 있고, 이 전기회로는, HEMT(1')의 채널 영역의 바깥에서 필드 플레이트 전극(13')에 의해 형성되는 쇼트키 접합으로 구성되는 정류성 접촉으로부터 멀리 떨어져 있는 정류성 접촉과, 그리고 상기 정류성 접촉에 직렬로 연결된 부가적인 전기적 저항을 더 포함한다. 이로써 HEMT(1')의 전기적 동작 바이어싱 조건들에 있어 필드 플레이트 전극(13')은 쇼트키 접합의 구동 전압에 근사한 양의 값들로 필드 플레이트 전극에서의 쇼트키 접합의 전위를 만들며, 자기-바이어스(self-biased) 된다.
이것은, 예를 들어, 도 6에 개략적으로 도시된 바와 같이, 저항성 요소를 통해 접지에 연결된 음극을 갖춘, 다이오드의 양극과 접촉하도록 제2 필드 플레이트 전극(13')을 배치함으로써 이루어질 수가 있다.
이러한 연결 방식에 의해, 필드 플레이트 전극(13')은 다이오드의 니(knee) 전압으로 자기-바이어스 되며(다이오드가 GaN으로 된 전자들을 갖는 쇼트키 접합으로 만들어진다면, 전형적으로 +1V), 이러한 방법으로, 제어 게이트(13)에 인가된 RF 신호가 양의 전압 값들에 도달할 때 HEMT(1')의 채널이 필드 플레이트 전극(13')에 의해 초크(choked) 된 상태로 남아있는 것을 방지한다. 게다가, 필드 플레이트 전극(13')과 접지 사이의 저항 회로망의 존재는 RF 신호 출력 손실을 제한하는 것을 가능케 하는데, 그 이유는 제2 필드 플레이트 전극의 기생 용량은 단락 회로(short circuit)를 통해서 그라운드에 직접 연결되지 않고 RF 직렬 필터를 통해서 연결되기 때문이다.
전술한 특징들을 갖는 필드 플레이트 전극(13')의 전기적 접지 전위에 대한 접속은, 도 7에 개략적으로 도식된 바와 같이, 동일한 MMIC로 집적되도록 만드는 것이 편리할 수도 있다. 특히, HEMT(1)의 활성 영역 외부의 배리어 층(4)의, 도 7에서 참조번호 4'로써 지시된, 영역의 전기적 절연 과정 중, 보호 마스크의 적절한 패터닝에 의해서 반도체 물질의 저항성 스트립(14)을 이 영역에 형성하고, 필드 플레이트 전극(13')에 전기적으로 접속된 제1 단부와 오믹 접촉에 의해서 접지에 전기적으로 접속된 제2 단부를 구비한다.
도 7에 도시된 예에 있어서, 전기적 접지 전위에 대한 저항성 스트립(14)의 연결은 일반적으로 접지에 연결되는 소스 전극(6)에 대해 저항성 스트립(14)의 제2 단부를 중첩(superimposition)함으로써 만드는 것이 바람직하다. 저항성 스트립(14)의 단부와 필드 플레이트 전극(13')의 중첩은 전술한 필수 특성들을 갖는 정류성 접촉(rectifying contact)을 형성하는데, 이것의 용량은 저항성 스트립(14)과 필드 플레이트 전극(13') 사이의 중첩 영역에 따라서 조절될 수 있다. 게다가, 이러한 중첩은 저항성 스트립(14)의 기하학적 구조(그것의 저항 R을 조절하는)와 결합을 통하여 직렬 저항 및 용량 값들(RC)의 조합을 형성함으로써 필드 플레이트 전극(13')에 필요한 RF 절연성을 획득하는 것을 가능하게 한다.
도 7에 예시된 전술한 실시예와 동일한 장점들은 정류성 접촉을 생략하고 필드 플레이트 전극(13')을 전기적 저항에 의해서 HEMT(1')의 채널의 초킹을 일으키도록 하는 정도의 양의 값을 갖는, 일반적으로는, 음의 값이 아닌 경우가 더 많은, 기준 전위에 연결함으로써 획득될 수 있다.
더욱이, 변형례에 따르면(미도시), 접지 전위에 대한 필드 플레이트 커넥터(13')의 전기적 접속은, 배리어 층(4)을 갖는 게이트 풋(11')의 금속배선 층에 의해 정의되는 쇼트키 접합에 의해 구성되는 정류성 접촉으로부터 구별되고, HEMT 채널 외부에서의 직렬접속된 다수의(편리하게는, 두 개의) 정류성 접촉들과, 그리고 가능하게는, 상기 정류성 접촉들과 직렬로 접속된 부가적인 전기적 저항을 포함하는 전기회로에 의해서 이루어질 수 있다.
전술한 2단계로 구성되는 방식은, 저잡음 증폭 기능에 더 적절한 단일 제어 게이트 HEMT들과, 단일한 구성 프로세스를 갖는 파워 증폭 기능에서 장점을 갖는 필드 플레이트 전극에 제어 게이트가 결합되는 형태의 HEMT 소자들 모두를 제조하는 것을 가능하게 하는데, 이것은 동일한 모노리식(monolithic) 회로 상에서 상이한 기능들, 특히 고주파 애플리케이션용의 기능들을 위해 최적화된 특성들을 갖는 집적된 반도체 소자들을 제조하는 가능성을 제공한다.
제어 게이트(13)의 2단계로 구성하는 방식의 또 다른 잠재적인 장점은, 게이트 풋(11)의 금속배선 층을 미리 형성하지 않고도 게이트 헤드(12)의 금속배선 층 증착을 할 수 있다는 가능성에 있는데, 이로써 게이트 헤드(12)의 금속층을 증착하지 않고도, 도 8에 예를 들어 도시되고 참조번호 1''로 표시된 금속-절연 반도체(MIS) 전극, 또는 게이트 풋(11)만의 배선층을 갖는 HEMT들을 형성하며, 이에 따라서, 도 2에 도시된 유형, 특히 물리적으로 작은 크기의 쇼트키 제어 게이트들을 갖는 HEMT들을 형성하게 된다. 이러한 방식으로, 구조상의 간편성과 그에 따른 경제적 및 제조 효율상의 이점을 위하여 더 이상의 기술적인 제조단계들을 개재하지 않고서도, 제조될 집적회로에 적합하게 HEMT의 성능을 최적화하는 것이 가능하다.
이러한 가능성들은 위에서 기술되고 예시된 유형의 신호 증폭 기능을 갖는 필드 플레이트 전극 및 제어 게이트를 갖춘 HEMT들 및/또는 단일 제어 게이트 HEMT들과 조합하여 스위칭 동작에 최적화된 HEMT들을 더 포함하는 집적화된 전자장치들에서 사용되기에 적합하다. 실제로, MIS 제어 게이트를 갖는 HEMT들은 쇼트키 접합을 갖는 소자보다 절연성 및 견고성이 낮지 않은 오프(OFF) 상태에서 고전압에 대한 견고성과 절연성에 연관된 신호 전하 성분이 더 높은 온(ON) 상태에서 더 큰 견고성과 더 낮은 삽입 손실을 획득하는 것을 가능하게 한다.
게이트 풋(11)에 의해 정의되는 쇼트키 제어 게이트를 갖는 HEMT들의 경우에, 소스 및 드레인 전극들로부터 수 미크론 정도의 거리를 두고 HEMT의 채널 영역에 걸쳐 여러 개의 제어 게이트들을 삽입할 수 있음에 따라, 도 5에 도시된 것과 유사한 구조를 형성하게 되는데, 이 덕분에, 오프 상태에서 HEMT RF 절연성 및 HEMT 입력 측에 인가될 수 있는 최대 전압을 HEMT 채널 영역 위의 제어 게이트들의 수에 근사한 팩터에 의해 모두 증가시킬 수 있음과 동시에, 또한 소스와 드레인 접촉들 사이의 거리가 감소하여 온(on) 상태에서 채널의 기생 저항을 가질 수 있다.
RF 신호 스위칭 애플리케이션을 위한 HEMT 소자들의 제조는, 종래기술에서 알려진 바와 같이, HEMT의 외부를 향한 RF 신호 손실을 감소시키는 기능을 갖는 저항성 요소들에 의하여 HEMT 채널 위에서 제어 게이트들(13) 또는 전극들을 연결함에 있어 유리하다. 바람직한 실시예에 있어서, 이러한 저항성 요소들은, 필드 플레이트 전극(13')의 접지 연결을 위한 저항 요소를 만드는 것에 대해 전술한 바와 같이, 전기적 절연의 단계에서 HEMT 채널 외부에 전기적 도전성을 갖는 반도체 영역들을 정의하는 MMIC 내에 집적된 형태로 편리하게 만들어질 수도 있다. 게이트 풋으로만 이루어진 금속배선 층을 갖는 제어 게이트의 제조함으로써 이러한 금속배선 층이 보다 양호한 고유저항을 갖도록 하는 장점을 제공하게 되며, HEMT로부터 외부에 대한 RF 신호 손실을 감소하는 것에 더 도움이 된다.
첨부한 특허청구범위에 정의된 바와 같이, 본 발명의 보호 영역으로부터 이탈함이 없이 위에서 기술되고 예시된 제조 공정에 대해 수많은 변화와 변형이 이루어질 수도 있음은 자명하다.
특히, 쇼트 채널 효과를 향상시키기 위하여 예컨대, 탄소(C) 또는 철(Fe)과 같은 억셉터 도핑 불순물 이온들이 게이트 접합부 근처에서 버퍼층(3)과 배리어 층(4) 사이에 있는 제어 게이트(13) 하부에 형성된 채널 영역 아래에 또는 그 위에 중첩되게끔, 제어 게이트(13)에 정렬되는 방식으로 HEMT(1) 및 HEMT(1') 모두에 주입될 수 있다. 이러한 이온 주입의 목적은, 제어 게이트의 길이가 쇼트 채널 현상을 제어하기에 너무 짧은 경우에, 낮은 게이트 전류 및/또는 높은 드레인 전압 바이어싱 조건에서 HEMT(1) 및 HEMT(1')의 이득을 증가시키는 것이 특히 유리하도록 하는 것이다. 사실상, 제어 게이트(13)의 채널 하부에서의 선택적인 주입은, 주입된 불순물들에 의한 도핑이 채널 전자들의 확산에 대한 장벽으로서 작용하기 때문에 채널 전극들을 한정하는 것을 가능케 한다. 이러한 주입은 또한 접합부 부근에서 전계를 감소시키는 효과를 갖게 되는데, 이것은 기생 게이트 전류를 동등한 바이어싱으로 제한하는 것에 기여하게 된다. 이러한 도핑이 에피택셜 성장 과정 중에 웨이퍼의 표면상에서 균일하게 이루어지는 다른 해결방법들과 관련하여, 상기한 이온 주입은 채널의 전하를 모든 곳에서 감소시키지 않고 동일한 효과를 제공하며, 이에 따라서, 억셉터 불순물로 도처에 도핑 되어 있는 버퍼층을 형성하는 반도체 물질의사용으로부터 기인하고 서두에 기술된 것들과 같이, 종래기술에 따른 GaN HEMT들의 성능에 한계를 갖는 진성(intrinsic) 소자에 대하여 기생 액세스 저항을 증가시키지 않도록 한다.
바람직한 일 실시에에 있어서, 억셉터 불순물들의 이온 주입은 게이트 풋(11)을 만들기 전에 유전체층에 의해서 형성될 수가 있으며, 이 유전체층의 존재는 이온주입 이후에 진행되는 열적 어닐링 사이클 중에 인캡슐레이터(encapsulator)로서 작용할 수도 있으며, 이것은 주입되는 이온들의 충격의 결과 일어나는 결정격자 손상을 제거하기 위해 필요하다. 따라서, 예를 들어, 결정에 존재하는 질소의 유출로 발생되는 결정의 분해 현상 및/또는 템퍼링 과정 중에 사용되는 공기에 존재하는 불순물들에 의한 오염으로부터 반도체 결정을 보호하게 된다. 이러한 열적 어닐링 사이클은 소스(6) 및 드레인(7) 전극들의 합금 사이클 및/또는 게이트 풋(11)의 배선층의 증착 공정에서 이루어지는 열적 사이클 과정과 하나의 쌍을 이루며 진행될 수도 있다.
따라서, 억셉터 불순물 이온 주입은 게이트 풋(11)을 형성하기 전에 사용되는 마스크에 의해서 또는 게이트 풋(11)을 형성하기 위해 사용된 동일한 마스킹 층(8)을 사용함으로써 수행될 수도 있다. 이러한 후자의 경우는 하기와 같은 두 가지의 장점들을 더 제공한다.
● 첫 번째 장점은, 주입된 억셉터 불순물이 쇼트키 접합 하부에서 매우 좁은 영역에 제한되기 때문에 HEMT의 성능과 관련이 있으며, 액세스 저항의 증가를 제한하고, 전하 보상성을 또한 증가시켜 0V로 바이어스된 제어 게이트를 이용하여(증식형 HEMT) 이차원적인 전자가스(2DEG)의 농도를 상쇄한다는 것이다;
● 두 번째의 장점은, 억셉터 불분물 이온 주입이 제어 게이트(13)와 자기-정렬(self-aligned)되기 때문에 제조상의 간편성과 관련이 있으며, 게이트 풋(11)의 구조와의 정렬의 임계성을 상쇄하며, 이온 주입을 마스킹하고 템퍼링하기 위한 다른 기술적인 단계들을 수행할 필요가 없다는 것이다.
특히 전력용 소자들을 위하여 게이트 풋(11)을 형성하기 전에 이온주입용 마스크의 적절한 개구부를 통해 드레인 전극(7) 쪽으로 더 많이 신장하는 제어 게이트(13)의 근처에서 도핑이 이루어지도록, 선택적인 억셉터 불순물 이온주입을 수행함으로써, 채널에서 전자들의 농도를 줄이는 효과는 드레인 전극(7)과 대면하는 제어 게이트(13)의 측면 상에서 나타난다. 그리하여, 실리콘(Si)으로 이루어지는 저 도핑 드레인(Low Dopoing Drain: LDD) MOSFET 소자들에서 구현되는 것과 유사한 도핑 프로필을 형성하는 것을 가능하게 하여, 종래기술을 참조하여 서두에서 기술된 것에 유사한 이익을 얻게 된다. 선택적인 이온 주입에 의해 획득되는 억셉터 불순물들의 유사한 분포는 필드 플레이트 전극(13')(도 4-6 참조)의 제조와 함께 조합할 수도 있고, 특히 마스킹 층(8)의 두 개의 개구부들(9)을 통하여 이루어질 수도 있다.

Claims (11)

  1. 고전자이동도 트랜지스터(1, 1')를 제조하는 방법에 있어서,
    - 순차적으로 적층 된, 반-절연성 기판(2), 버퍼 층(3) 및 배리어 층(4)을 포함하는 에피택셜 기판을 제공하는 단계;
    - 상기 배리어 층(4) 상에서 그와 오믹 접촉을 형성하는, 제1 및 제2 도전성 전극들(6, 7)을 형성하는 단계;
    - 상기 제1 및 제2 도전성 전극들(6, 7) 사이에서 상기 배리어 층(4) 상에 그와 쇼트키 접촉으로 제어 게이트(13)를 형성하는 단계;
    상기 배리어 층(4) 상에 제어 게이트(13)를 형성하는 단계는,
    - 상기 제어 게이트(13)의 하부(11)를 형성하는 단계;
    - 열적 안정화 및 어닐링 처리를 수행하여 이전 공정단계들에 의해 발생 된 반도체 표면의 결정 격자에 대한 손상을 제거하고 상기 쇼트키 접합의 금속-반도체 계면을 안정화시키는 단계;
    - 상기 제어 게이트(13)의 하부에 그와 전기적 접촉상태로 상기 제어 게이트(13)의 상부(12)를 형성하는 단계를 포함하는 방법에 있어서,
    상기 제어 게이트(13)의 하부(11)를 형성하는 단계는,
    - 리프트-오프 공정에 의해 고기능성을 갖는 하나 또는 다수의 금속 원소(들)을 포함하는 금속배선층을 선택적으로 증착하는 단계를 포함하는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 제어 게이트(13)의 하부(11)를 형성하는 단계는,
    - 제1 및 제2 도전성 전극들(6, 7) 사이의 배리어 층(4) 상에 기계적 보호 및/또는 패시베이션 층(5)을 형성하는 단계;
    - 상기 기계적 보호 및/또는 패시베이션 층(5)을 제1 윈도우(10)를 형성하여 배리어 층(4)의 표면을 노출시키는 단계;
    - 상기 배리어 층(4)의 노출된 표면 상의 제1 제어 게이트(13)의 하부(11)를 리프트-오프 공정에 의해 선택적으로 증착하여, 상기 하부(11)가 상기 기계적 보호 및/또는 패시베이션 층(5)으로부터 돌출하지 않도록 하는 단계를 포함하고;
    상기 제어 게이트(13)의 상부(12)를 형성하는 단계는,
    상기 상부(12)가 상기 기계적 보호 및/또는 패시베이션 층(5)으로부터 돌출하도록 상기 제1 제어 게이트(13)의 하부(11) 상에 상기 제1 제어 게이트(13)의 상부(12)를 형성하는 단계를 포함하고;
    상기 제1 제어 게이트(13)의 상부(12)를 형성하는 단계는,
    - 상기 기계적 보호 및/또는 패시베이션 층(5) 상에 놓여져 그것에 의해 기계적으로 지지되도록 상기 기계적 보호 및/또는 패시베이션 층(5) 상에서 측면으로 연장되는 제1 부분(12a)를 형성하는 단계;
    - 상기 제1 부분(12a)의 측면들 중의 하나 또는 양자로부터 수직으로 이격되어 옆으로 신장하는 제2 부분(12b)을 형성하는 단계를,
    포함하는 고전자이동도 트랜지스터의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 에피택셜 기판의 층들 중의 적어도 하나는 Ⅲ족 원소의 질화물, 특히, 갈륨 질화물(GaN)을 포함하고, 열적 안정 및 어닐링 처리 중에 도달되는 온도는 400℃를 넘는 것인 고전자이동도 트랜지스터의 제조 방법.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    제1 및 제2 도전성 전극들(6, 7) 사이의 배리어 층(4) 상에, 그와 쇼트키 접합을 이루는 하나 또는 다수의 필드 플레이트 전극(들)(13')을 형성하는 단계를 더 포함하고;
    상기 배리어 층(4) 상에 필드 플레이트 전극(13')을 형성하는 단계는,
    상기 필드 플레이트 전극(13')이 기계적 보호 및/또는 패시베이션 층(5)으로부터 돌출하지 않도록, 상기 게이트(13)의 하부(11)가 만들어지는 것과 같은 증착을 활용함으로써 상기 필드 플레이트 전극(13')의 단지 하나의 하부(11')를 형성하는 단계를 포함하는 고전자이동도 트랜지스터의 제조 방법.
  5. 제4항에 있어서, 상기 제1 및 제2 전류 전도 전극들(6, 7)은 각각 소스 및 드레인 전극들로서 동작하도록 구성하고, 상기 제어 게이트(13)는 상기 소스 전극(6)에 인접하게 형성되어 고주파수 입력 신호를 입력하도록 구성하는 반면에, 상기 필드 플레이트 전극(13')은 제어 게이트(13)에 인접하게 상기 제어 게이트와 드레인 전극(7) 사이에 형성되고 기준 전위로 바이어스되도록 구성한 고전자이동도 트랜지스터의 제조 방법.
  6. 제4항 또는 제5항에 있어서, 정류 접촉 및/또는 전기 저항에 의하여 기준 전위에 각각의 필드 플레이트 전극(13')을 전기적으로 연결하는 과정을 더 포함하되, 상기 정류 접촉은 높은 전자 이동도의 트랜지스터(1')의 채널 영역 외부에 형성되고, 상기 필드 플레이트 전극(13')에 의해 형성되는 쇼트키 접합에 의해 구성되는 정류 접촉으로부터 구별되는 것인 고전자이동도 트랜지스터의 제조 방법.
  7. 제6항에 있어서, 정류성 접촉 및/또는 전기적 저항에 의해 기준 전위에 필드 플레이트 전극(13')을 전기적으로 연결하는 단계는,
    고전자이동도의 트랜지스터(1, 1')가 만들어지는 도전성 영역 외부에서 배리어 층(4)에 비-도전성 영역(4')을 형성하는 단계;
    반도체 물질의 기하학적 크기 및 고유저항(resistivity)에 따라서 전기 저항을 갖는 반도체 물질로 된 스트립(14)을 상기한 비-도전성 영역(4')에 형성하는 단계를 포함하고:
    상기 스트립(14)은 필드 플레이트 전극(13')에 전기적으로 접속되어, 정류성 접촉을 형성하는 제1단부와, 그리고 오믹 접촉에 의하여 기준 전위에 전기적으로 접속된 제2단부를 갖는 고전자이동도 트랜지스터의 제조 방법.
  8. 제1항 내지 제7항 중의 어느 한 항에 있어서,
    고전자이동도의 트랜지스터(1, 1')의 채널 영역에서 상기 제어 게이트(13) 하부에 억셉터 도핑 이온들을 주입하는 단계를 더 포함하는 고전자이동도 트랜지스터의 제조 방법.
  9. 순차적으로 적층된 반도체 기판(2), 버퍼 층(3) 및 배리어 층(4)을 포함하는 에피택셜 기판;
    상기 배리어 층(4) 상에 형성되고 그것과 오믹 접촉을 이루는 제1 및 제2 도전성 전극들(6, 7);
    상기 제1 및 제2 전류 전도 전극들(6, 7) 사이의 배리어 층(4) 상에 형성되고 그것과 쇼트키 접합을 이루는 하나 또는 다수의 필드 플레이트 전극(들)(13') 및 제어 게이트(13); 및
    정류성 접촉 및/또는 전기 저항에 의하여 기준 전위에 각각의 필드 플레이트 전극(13')을 접속하기 위해 형성되는, 상기 정류성 접촉은 고전자이동도 트랜지스터(1')의 채널 영역 외부에 형성되고, 그리고 상기 필드 플레이트 전극(13')에 의해 형성된 쇼트키 접합에 의해 구성되는 정류성 접촉으로부터 구별되도록 된, 전기 회로를,
    포함하는 고전자이동도 트랜지스터(1').
  10. 제9항에 있어서, 상기 제어 게이트(13)는 청구항 제1항 내지 제8항 중의 어느 항에 따라 제조되는 것인 고전자이동도 트랜지스터(1').
  11. 집적회로 반도체 장치에 있어서,
    청구항 제1항 내지 제8항 중의 어느 한 항에 따른 고전자이동도 트랜지스터(1'); 그리고
    청구항 제9항 또는 제10항에 따른 고전자이동도 트랜지스터(1')를 포함하고;
    그리고, 하기의 요소들 중의 적어도 하나, 즉
    - 순차적으로 적층된 반도체 기판(2), 버퍼층(3) 및 배리어 층(4)을 포함하는 에피택셜 기판,
    - 상기 배리어 층(4) 상에 형성된 기계적 보호 및/또는 패시베이션 층(5), 및
    - 청구항 제1항 및 제8항 중의 어느 한 항에 따른 고전자이동도 트랜지스터(1)의 제어 게이트(13)의 상부(12)가 만들어지는 동일한 증착층을 활용함으로써 상기 기계적 보호 및/또는 패시베이션 층(5) 상에 이루어지는 하나 또는 다수의 금속-절연체 반도체(MIS) 제어 게이트(들)(13)를 포함하는 고전자이동도 트랜지스터(1''); 및
    - 순차적으로 적층된 반도체 기판(2), 버퍼 층(3) 및 배리어 층(4)을 포함하는 에피택셜 기판,
    - 상기 배리어 층(4) 상에 형성된 기계적 보호 및/또는 패시베이션 층(5), 및
    - 청구항 제1항 및 제8항 중의 어느 한 항에 따른 고전자이동도 트랜지스터(1)의 제어 게이트(13)의 상부(12)가 만들어지는 동일한 증착층을 활용함으로써 상기 배리어 층(4)의 상응하는 노출된 표면들 상에 이루어지는 하나 또는 다수의 쇼트키 제어 게이트(들)를 포함하는 고전자이동도 트랜지스터 중의 적어도 하나를 포함하는,
    집적회로 반도체 장치.


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