KR20140083294A - Integrated circuit and method for operating the same - Google Patents

Integrated circuit and method for operating the same Download PDF

Info

Publication number
KR20140083294A
KR20140083294A KR1020120152862A KR20120152862A KR20140083294A KR 20140083294 A KR20140083294 A KR 20140083294A KR 1020120152862 A KR1020120152862 A KR 1020120152862A KR 20120152862 A KR20120152862 A KR 20120152862A KR 20140083294 A KR20140083294 A KR 20140083294A
Authority
KR
South Korea
Prior art keywords
control signal
pull
driving
drive control
voltage
Prior art date
Application number
KR1020120152862A
Other languages
Korean (ko)
Inventor
최원준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120152862A priority Critical patent/KR20140083294A/en
Publication of KR20140083294A publication Critical patent/KR20140083294A/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

Abstract

A semiconductor integrated circuit according to an embodiment of the present invention includes a sensing and amplifying unit which includes pull-up/pull-down power lines and senses and amplifies data loaded on a differential data line pair; a pull-up power line driving unit which supplies pull-up power to a pull-up power line in response to a driving control signal; and a driving control signal generating unit which generates a driving control signal to maintain a first activation level for an over driving section and to maintain a second activation level which is different from the first activation level for a normal driving section.

Description

반도체 집적회로 및 그 방법{Integrated circuit and method for operating the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor integrated circuit,

본 발명은 반도체 집적회로 및 그 방법에 관한 것으로서, 특히 감지증폭부의 오버 드라이빙 기술에 관한 것이다.
Field of the Invention [0002] The present invention relates to a semiconductor integrated circuit and a method thereof, and more particularly to an overdriving technique of a sense amplifier.

일반적인 반도체 메모리 장치의 감지증폭부는 메모리 셀에 대응하는 비트라인 쌍의 전위를 증폭하여 입출력 신호라인 쌍으로 전달하는 동작을 하는데, 이러한 동작은 외부에서 액티브 명령이 인가되어 워드라인이 선택되고 비트라인 쌍 사이에서 차지 쉐어링(Charge sharing) 일어난 이후에 이루어진다.
The sense amplification section of a general semiconductor memory device operates to amplify the potential of a bit line pair corresponding to a memory cell and transfer it to an input / output signal line pair, where an active command is externally applied to select a word line, (Charge Sharing).

도 1a은 종래 기술의 오버 드라이빙을 위한 회로 및 그 동작을 설명하기 위한 도면이다.
FIG. 1A is a diagram for explaining a circuit and an operation thereof for overdriving in the prior art.

도 1a을 참조하면, 선택된 워드라인에 연결되어 있는 셀(CELL)의 데이터가 차동 데이터라인 쌍인 비트라인쌍(BLT, BLB)에 실리게 되면, 서브 홀(SUBHOLE)에 위치한 오버 드라이빙을 구동하기 위한 회로(20)는 제 1 제어신호(SAP1) 및 제 2 제어신호(SAP2)를 입력받아서, 감지증폭부(10, BLSA)의 풀업 전원라인(RTO)의 전압을 외부전압(VDD)으로 구동(오버 드라이빙, over driving)하다가 코어전압(VCORE)으로 구동(노멀 드라이빙, nomal driving)하는 역할을 한다.
1A, when data of a cell (CELL) connected to a selected word line is loaded on a bit line pair (BLT, BLB) which is a pair of differential data lines, The circuit 20 receives the first control signal SAP1 and the second control signal SAP2 and drives the voltage of the pull-up power supply line RTO of the sense amplifier unit 10, BLSA to the external voltage VDD Over driving, and over driving, and is driven by the core voltage VCORE (normal driving, nomal driving).

참고적으로, 제 3 제어신호(SAN)는 감지증폭부(10, BLSA)의 풀다운 전원라인(SB)의 전압을 접지전압(VSS)로 구동하여 감지증폭부(10, BLSA)의 래치로 출력한다. 감지증폭부(10, BLSA)의 래치가 풀업 전원라인(RTO)과 풀다운 전원라인(SB)의 각 전압을 입력받으면 미세한 전위 차를 유지하고 있던 비트라인쌍(BLT, BLB)의 전위차는 증폭된다.
The third control signal SAN drives the voltage of the pull-down power supply line SB of the sense amplification part 10, BLSA to the ground voltage VSS and outputs it to the latches of the sense amplifier part 10, do. When the latches of the sense amplifiers 10 and BLSA receive the respective voltages of the pull-up power supply line RTO and the pull-down power supply line SB, the potential difference between the bit line pair BLT and BLB that has maintained the fine potential difference is amplified .

오버 드라이빙을 구동하기 위한 회로(20)의 전체적인 동작을 설명하면, 리드(Read) 동작에서는 증폭된 비트라인쌍(BLT, BLB)의 데이터가 출력인에이블신호(YI)에 의해 입출력라인(IOT, IOB)으로 전달되는 것이고, 라이트(Write) 동작에서는 입출력라인(IOT, IOB)의 데이터가 출력인에이블신호(YI) 펄스 구간 내에 비트 라인쌍(BLT, BLB)으로 전달되는 것이다. 여기서, 리드 또는 라이트 동작을 수행할 경우에 비트라인쌍(BLT, BLB)의 전위를 각각 코어전압(VCORE)과 접지전압(VSS)으로 빠르게 천이할 수 있도록 감지증폭부(10, BLSA) 동작 초기에는 제 1 제어신호(SAP1)에 따라 풀업 전원라인(RTO)의 레벨을 외부전압(VDD)으로 동작시키고, 이후에는 제 2 제어신호(SAP2)에 따라 풀업 전원라인(RTO)의 레벨을 코어전압(VCORE)으로 동작시키는 방법이 널리 사용되는데, 이를 오버 드라이빙(over driving)이라 한다.
In the read operation, the data of the amplified bit line pair BLT and BLB is output to the input / output lines IOT, IOT by the output enable signal YI, In the write operation, data of the input / output lines IOT and IOB are transferred to the bit line pair BLT and BLB within the output enable signal YI pulse interval. Here, in the initial stage of the operation of the sense amplifier unit 10 (BLSA) so that the potential of the bit line pair BLT and BLB can be rapidly shifted to the core voltage VCORE and the ground voltage VSS, respectively, Up power supply line RTO according to the first control signal SAP1 to the external voltage VDD and thereafter the level of the pull-up power supply line RTO according to the second control signal SAP2 to the core voltage (VCORE) is widely used, which is referred to as over driving.

감지증폭부 오버 드라이빙(overdriving)이 사용되는 이유는 로우 어드레스가 입력된 후부터 컬럼 어드레스 신호가 입력되기까지의 지연시간을 나타내는 파라미터인 tRCD(Row address to Column address Delay) 특성을 향상시키기 위함이다. 즉, 비트라인쌍(BLT, BLB) 전위의 증폭 속도를 높이기 위해 감지증폭부(10, BLSA)의 풀업 전원라인(RTO)을 코어전압(VCORE)보다 높은 레벨의 외부전압(VDD)으로 구동시키는 것이다.
The reason why the overdrive is used for the sense amplification part is to improve the row address to column address delay (tRCD), which is a parameter indicating the delay time from the input of the row address until the input of the column address signal. That is, in order to increase the amplification speed of the bit line pair (BLT, BLB), the pull-up power supply line RTO of the sense amplification part 10, BLSA is driven to the external voltage VDD higher than the core voltage VCORE will be.

도 1b는 종래 기술의 오버 드라이빙을 위한 회로에 사용되는 제어신호의 파형도이다.
1B is a waveform diagram of a control signal used in a circuit for overdriving in the prior art.

도 1a, 1b를 참조하면, 종래 기술의 오버 드라이빙(overdriving)을 위한 회로 (도1, 20)는 드레인이 외부전압(VDD)에 연결되고, 게이트가 제 1 제어신호(SAP1)에 연결되며, 소오스가 감지증폭부(BLSA)의 풀업 전원라인(RTO)에 연결된 제 1 NMOS트랜지스터(N1) 및 드레인이 코어전압(VCORE)에 연결되고, 게이트가 제 2 제어신호(SAP2)에 연결되며, 소오스가 감지증폭부(BLSA)의 풀업 전원라인(RTO)에 연결된 제 2 NMOS트랜지스터(N2)를 구비한다.
1A and 1B, a circuit for overdriving (FIGS. 1 and 20) of the prior art has a drain connected to the external voltage VDD, a gate connected to the first control signal SAP1, The first NMOS transistor N1 and the drain connected to the pull-up power supply line RTO of the sense amplification part BLSA are connected to the core voltage VCORE and the gate thereof is connected to the second control signal SAP2, And a second NMOS transistor N2 connected to the pull-up power supply line RTO of the sense amplification part BLSA.

감지증폭부(BLSA) 동작 초기에는 제 1 제어신호(SAP1)가 하이 레벨로 활성화되어 제 1 NMOS트랜지스터(N1)를 턴-온시키면, 턴-온된 제 1 NMOS트랜지스터(N1)를 통해 외부전압(VDD)이 제 1 제어신호(SAP1)의 일정 펄스 폭 기간 동안 고전압인 외부전압(VDD)을 풀업 전원 라인(RTO)에 제공하여 오버 드라이빙(over driving) 동작을 수행한다. 제 1 제어신호(SAP1)의 일정 펄스 폭 기간 경과 후, 제 1 제어신호(SAP1)가 로우 레벨로 비활성화되면, 제 2 제어신호(SAP2)가 하이 레벨로 활성화되어 제 2 NMOS트랜지스터(N2)를 턴-온시켜, 코어전압(VCORE)을 풀업 전원라인(RTO)에 제공하여 노멀 드라이빙(normal driving) 동작을 수행한다.
When the first control signal SAP1 is activated to a high level to turn on the first NMOS transistor N1 in the initial stage of the operation of the sense amplifier unit BLSA, VDD performs an over driving operation by providing an external voltage VDD having a high voltage to the pull-up power line RTO during a predetermined pulse width period of the first control signal SAP1. When the first control signal SAP1 is deactivated to a low level after a lapse of a predetermined pulse width period of the first control signal SAP1, the second control signal SAP2 is activated to a high level to turn on the second NMOS transistor N2 Turns on and provides the core voltage VCORE to the pullup power supply line RTO to perform a normal driving operation.

도 2는 종래 기술의 반도체 메모리 장치에서 오버 드라이빙을 위한 회로에 사용되는 제어신호의 배치도이다.
2 is a layout diagram of control signals used in a circuit for overdriving in a prior art semiconductor memory device.

도 1, 도2를 참조하면, 종래 기술의 반도체 메모리 장치에서 각 뱅크(Bank)는 다수의 일정한 크기의 메모리 셀 어레이(MAT, 매트)를 가지는데, 각 매트(MAT)의 주변영역은 서브워드라인드라이버영역(SWD), 감지증폭부 영역(S/A), 및 서브홀 영역(Sub-hole, S/H)으로 구별할 수 있다. 서브워드라인드라이버영역(SWD), 감지증폭부 영역(S/A), 및 서브홀 영역(Sub-hole, S/H)에는 각 매트(MAT)에 구비된 메모리 셀을 구동하기 위한 회로들이 배치되는데, 종래 기술의 오버 드라이빙을 위한 회로(도1a, 20)는 각 매트(MAT)의 서브홀(Sub-hole, S/H)에 위치한다.
Referring to FIGS. 1 and 2, in the conventional semiconductor memory device, each bank has a plurality of memory cell arrays MAT having a predetermined size, A line driver area SWD, a sense amplifier area S / A, and a sub-hole area S / H. Circuits for driving the memory cells provided in the mat MAT are arranged in the sub word line driver region SWD, the sense amplifier region S / A, and the sub-hole region S / H. The circuit for overdriving in the prior art (Figs. 1A and 20) is located in a sub-hole (S / H) of each mat MAT.

상기와 같이, 서브홀(S/H)에 위치한 오버 드라이빙을 위한 회로(도1, 20)는 2개의 트랜지스터(N1, N2)를 구비하며, X홀(XHOLE)에서 생성되는 제 1, 2 제어신호(SAP1, SAP2)가 서브홀(S/H)에 위치한 2개의 트랜지스터(N1, N2)에 연결되므로, 제 1, 2 제어신호(SAP1, SAP2)를 위한 2개의 배선이 X홀(XHOLE)로부터 서브홀(S/H)까지 배치되어야 한다. 또한, 반도체 메모리 장치의 각 서브홀(S/H)에 위치한 오버 드라이빙을 위한 회로(도1, 20)가 외부전압(VDD) 및 코어전압(VCORE)을 공급받아야 하므로, 뱅크(Bank) 내에 코어전압(VCORE)을 위한 메쉬(Mesh) 뿐만 아니라 외부전압(VDD)을 위한 메쉬(Mesh)가 구비되어야 한다.
As described above, the overdriving circuit (FIG. 1, 20) located in the subhole S / H includes two transistors N1 and N2, and the first and second control Since the signals SAP1 and SAP2 are connected to the two transistors N1 and N2 located in the subhole S / H, two wirings for the first and second control signals SAP1 and SAP2 are connected to the X- To the sub-hole S / H. 1 and 20 for overdriving located in each subhole S / H of the semiconductor memory device must be supplied with the external voltage VDD and the core voltage VCORE, A mesh for the external voltage VDD as well as a mesh for the voltage VCORE must be provided.

결과적으로, 종래 기술의 반도체 메모리 장치에서 오버 드라이빙을 위한 구동회로는 많은 면적과 배선의 복잡성을 요구하며, 넷-다이(Net-die) 효율과 수율(Yield)을 떨어뜨리는 문제점이 있다.
As a result, the driving circuit for overdriving in the prior art semiconductor memory device requires a lot of area and wiring complexity, and has a problem of deteriorating the net-die efficiency and the yield.

본 발명의 실시예는 배선을 간단히 하고, 작은 면적을 차지하면서도, 리드 또는 라이트 특성을 향상시킬 수 있는 오버 드라이빙을 위한 반도체 집적회로 및 그 방법을 제공한다.
An embodiment of the present invention provides a semiconductor integrated circuit and a method for overdriving that can simplify wiring and occupy a small area and improve a read or write characteristic.

본 발명의 실시예에 따른 반도체 집적회로는 풀업/풀다운 전원라인을 구비하며, 차동 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부; 구동제어신호에 응답하여 풀업 전원라인에 풀업 전원을 공급하기 위한 풀업 전원라인 구동부; 및 오버 드라이빙 구간동안 제 1 활성화 레벨을 유지하고 노멀 드라이빙 구간동안 제 1 활성화 레벨과 다른 제2 활성화 레벨을 유지하는 구동제어신호를 생성하기 위한 구동제어신호 생성부를 구비할 수 있다.
A semiconductor integrated circuit according to an embodiment of the present invention includes a sense amplifier unit having a pull-up / pull-down power supply line and sensing and amplifying data on a pair of differential data lines; A pull-up power line driver for supplying pull-up power to a pull-up power line in response to a drive control signal; And a drive control signal generator for generating a drive control signal for maintaining the first activation level during the overdriving period and maintaining the second activation level different from the first activation level during the normal driving period.

또한, 본 발명의 실시예에 따른 반도체 집적회로 구동방법은 제 1 전압 레벨로 활성화된 구동제어신호에 응답하여 비트라인 감지증폭기의 풀업 전원라인을 오버 드라이빙하는 단계;Also, a method of driving a semiconductor integrated circuit according to an embodiment of the present invention includes over driving a pull-up power supply line of a bit line sense amplifier in response to a drive control signal activated at a first voltage level;

제 1 전압 레벨과 다른 제 2 전압 레벨로 활성화된 상기 구동제어신호에 응답하여 상기 풀업 전원라인을 노멀 드라이빙하는 단계; 및 비활성화된 상기 구동 제어신호에 응답하여 상기 풀업 전원라인에 대한 구동을 중단하는 단계를 구비할 수 있다.
Normal driving the pull-up power supply line in response to the drive control signal activated to a second voltage level different from the first voltage level; And stopping the driving of the pull-up power supply line in response to the inactivated driving control signal.

상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 오버 드라이빙 동작을 위한 반도체 집적회로의 면적을 줄이고, 배선을 간단히 함으로써, 넷-다이(Net-die) 비효율과 수율 저하를 방지하며, 추가적으로 반도체 메모리 장치에서의 리드 또는 라이트 특성을 향상시킬 수 있다. The present technology based on the solution of the above-mentioned problems can reduce net-die inefficiency and yield reduction by reducing the area of the semiconductor integrated circuit for overdriving operation and simplifying the wiring, It is possible to improve the read or write characteristics in the device.


도 1a은 종래 기술의 오버 드라이빙을 위한 회로 및 그 동작을 설명하기 위한 도면이다.
도 1b는 종래 기술의 오버 드라이빙을 위한 회로에 사용되는 제어신호의 파형도이다.
도 2는 종래 기술의 반도체 메모리 장치에서 오버 드라이빙을 위한 회로에 사용되는 제어신호의 배치도이다.
도 3은 본 발명의 실시예에 따른 오버 드라이빙을 위한 반도체 집적회로 및 그 동작을 설명하기 위한 도면
도 4는 본 발명의 실시예에 따른 반도체 집적회로의 오버 드라이빙에 사용하는 신호들의 파형도
도 5는 본 발명의 실시예에 따른 반도체 집적회로가 반도체 메모리 장치에서 오버 드라이빙을 위해 사용하는 제어신호의 배치도
FIG. 1A is a diagram for explaining a circuit and an operation thereof for overdriving in the prior art.
1B is a waveform diagram of a control signal used in a circuit for overdriving in the prior art.
2 is a layout diagram of control signals used in a circuit for overdriving in a prior art semiconductor memory device.
3 is a diagram illustrating a semiconductor integrated circuit for overdriving and its operation according to an embodiment of the present invention;
4 is a waveform diagram of signals used for over driving of the semiconductor integrated circuit according to the embodiment of the present invention.
5 is a layout diagram of control signals used for overdriving the semiconductor integrated circuit according to the embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

도 3은 본 발명의 실시예에 따른 오버 드라이빙을 위한 반도체 집적회로 및 그 동작을 설명하기 위한 도면이다.
3 is a diagram for explaining a semiconductor integrated circuit and an operation thereof for overdriving according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 집적회로에서 종래 기술의 오버 드라이빙을 위한 회로에서와 동일한 구성 및 동작은 설명을 생략하기로 한다.
The same structure and operation as those in the circuit for overdriving in the prior art in the semiconductor integrated circuit according to the embodiment of the present invention will not be described.

도 3을 참조하면, 본 발명의 실시예에 따른 반도체 집적회로는 감지증폭부(100), 풀업 전원라인 구동부(200), 및 구동제어신호생성부(300)를 구비한다.
3, the semiconductor integrated circuit according to the embodiment of the present invention includes a sense amplifier unit 100, a pull-up power line driver 200, and a drive control signal generator 300.

감지증폭부(100)는 종래 기술의 구성과 동일하며, 차동 데이터 라인 쌍(BLT/BLB)에 실린 데이터를 감지 및 증폭하는 역할을 하며, 동작 전원의 공급을 위한 풀업/풀다운 전원라인(RTO/SB)를 구비한다. 감지증폭부(100)은 종래 기술과 동일하므로, 자세한 설명은 생략한다.The sense amplifier unit 100 has the same structure as that of the prior art. The sense amplifier unit 100 senses and amplifies data on the differential data line pair (BLT / BLB) and includes a pull-up / pull- SB). Since the sense amplification unit 100 is the same as that of the conventional art, a detailed description thereof will be omitted.

풀업 전원라인 구동부(200)는 서브홀(SUBHOLE)에 위치하는데, 구동제어신호(SAP)에 응답하여 감지증폭부(100)의 풀업 전원라인(RTO)에 풀업 전원을 공급한다. 풀업 전원라인 구동부(200)은 게이트에 구동제어신호(SAP)를 연결하고, 드레인에 외부전압(VDD)를 연결하고, 소오스에 풀업 전원라인(RTO)를 연결한 구동 트랜지스터(N1)을 구비한다. 구동 트랜지스터(N1)은 게이트로 인가되는 구동제어신호(SAP)에 대응하여 감지증폭부(100)의 풀업 전원라인(RTO)에 풀업 전원을 공급하는데, 구동제어신호(SAP)의 활성화되는 전압 레벨에 따라 풀업 전원라인(RTO)으로 공급되는 풀업 전원의 전압 레벨이 달라진다.
The pull-up power line driver 200 is located in the sub-hole SUBHOLE and supplies the pull-up power to the pull-up power line RTO of the sense amplifier unit 100 in response to the drive control signal SAP. The pull-up power line driver 200 includes a driving transistor N1 that connects a gate to a drive control signal SAP, connects an external voltage VDD to a drain, and connects a pull-up power line RTO to a source . The driving transistor N1 supplies the pull-up power to the pull-up power supply line RTO of the sense amplification part 100 in response to the drive control signal SAP applied to the gate, The voltage level of the pull-up power supplied to the pull-up power line (RTO) varies.

그 동작을 살펴보면, 구동 트랜지스터(N1)의 게이트 전압과 소오스 전압 사이의 문턱전압(Threshold voltage, Vth1)을 고려하여 설명하면, 만약 구동제어신호(SAP)가 제 1 활성화 전압 레벨인 외부전압(VDD)보다 문턱전압(Vth1)만큼 더 큰 전압 레벨을 갖는 경우에는 풀업 전원라인(RTO)에 외부전압(VDD)의 전압 레벨을 갖는 풀업 전원을 공급한다. 만약 구동제어신호(SAP)가 제 2 활성화 전압 레벨인 코어전압(VCORE)보다 문턱전압(Vth1)만큼 더 큰 전압 레벨을 갖는 경우에는 풀업 전원라인(RTO)에 코어전압(VCORE)의 전압 레벨을 갖는 풀업 전원을 공급한다. 그리고, 구동제어신호(SAP)가 비활성화된 경우에는 풀업 전원라인(RTO)에 풀업 전원을 공급하지 않는다.
Considering the threshold voltage (Vth1) between the gate voltage and the source voltage of the driving transistor N1, if the driving control signal SAP is the external voltage VDD as the first activation voltage level Up power source having a voltage level of the external voltage VDD to the pull-up power source line RTO when the voltage level of the pull-up power source line RTO is higher than the threshold voltage Vth1. If the drive control signal SAP has a voltage level higher than the core voltage VCORE which is the second activation voltage level by the threshold voltage Vth1, the voltage level of the core voltage VCORE is set to the pull- Up power supply. When the drive control signal SAP is inactivated, the pull-up power supply is not supplied to the pull-up power supply line RTO.

참고적으로, 실시예에서의 NMOS트랜지스터인 구동 트랜지스터(N1)는 PMOS트랜지스터로 대체될 수 있으며, 이 경우 구동제어신호(SAP)의 전압 레벨은 변경되어야 할 것이다.
For reference, the driving transistor N1, which is an NMOS transistor in the embodiment, may be replaced by a PMOS transistor, in which case the voltage level of the driving control signal SAP should be changed.

구동제어신호 생성부(300)는 X홀(XHOLE)에 위치하는데, 제 1, 2, 3 제어신호(SAP1, SAP2, SAPCG)에 응답하여 구동제어신호(SAP)를 출력한다. 즉, 오버 드라이빙 구간동안 제 1 활성화 레벨로 유지하고, 노멀 드라이빙 구간동안 제 1 활성화 레벨과 다른 제 2 활성화 레벨을 유지하며, 그 외의 다른 구간에서는 비활성화를 유지하는 구동제어신호(SAP)를 생성한다. 여기서, 제 1, 2 제어신호(SAP1, SAP2)는 종래 기술의 오버 드라이빙을 위한 회로에 사용되는 제어신호(도1a의 SAP1, SAP2)와 동일하다.
The drive control signal generator 300 is located in the X-th hole XHOLE and outputs the drive control signal SAP in response to the first, second and third control signals SAP1, SAP2 and SAPCG. That is, the drive control signal SAP is maintained at the first activation level during the overdriving period, during the normal driving period during which the second activation level is different from the first activation level, and during the other periods, the deactivation is maintained . Here, the first and second control signals SAP1 and SAP2 are the same as the control signals (SAP1 and SAP2 in Fig. 1A) used in the circuit for overdriving in the prior art.

구동제어신호 생성부(300)는 게이트에 제 1 제어신호(SAP1)을 연결하고 드레인에 승압전압(VPP)를 연결하고 소오스에 구동제어신호(SAP)를 연결한 제 2 NMOS트랜지스터(N2), 게이트에 제 2 제어신호(SAP2)을 연결하고 드레인에 코어전압(VCORE)를 연결하고 소오스에 구동제어신호(SAP)를 연결한 제 3 NMOS트랜지스터(N3), 및 게이트에 제 3 제어신호(SAPCG)을 연결하고 드레인에 구동제어신호(SAP)를 연결하고 소오스에 접지전압(VSS)를 연결한 제 4 NMOS트랜지스터(N4)를 구비할 수 있다.
The driving control signal generator 300 includes a second NMOS transistor N2 having a gate connected to a first control signal SAP1, a drain connected to a boosted voltage VPP and a source coupled to a driving control signal SAP, A third NMOS transistor N3 having a gate connected to a second control signal SAP2 and a drain connected to a core voltage VCORE and a source coupled to a drive control signal SAP, and a third control signal SAPCG And a fourth NMOS transistor N4 which connects the source of the driving control signal SAP to the drain and the ground voltage VSS of the source.

그 동작을 살펴보면, 제 1, 2, 3 제어신호(SAP1, SAP2, SAPCG)는 서로 동시에 활성화되지 않는데, 만약 오버 드라이빙 구간동안 제 1 제어신호(SAP1)이 활성화되면, 제 2 NMOS트랜지스터(N2)이 턴-온되어 구동제어신호(SAP)으로 승압전압(VPP)를 공급한다. 만약 노멀 드라이빙 구간동안 제 2 제어신호(SAP2)이 활성화되면, 제 3 NMOS트랜지스터(N3)이 턴-온되어 구동제어신호(SAP)으로 코어전압(VCORE)를 공급한다. 이와 달리, 오버 드라이빙 구간 및 노멀 드라이빙 구간 이외의 구간동안 제 3 제어신호(SAPCG)가 활성화되면, 제 4 NMOS트랜지스터(N4)이 턴-온되어 구동제어신호(SAP)으로 접지전압(VSS)를 공급한다. 여기서 제 3 제어신호(SAPCG)는 제 1, 2 제어신호(SAP1, SAP2)을 입력받는 NOR 논리게이트의 출력으로 생성할 수 있다.
The first, second and third control signals SAP1, SAP2 and SAPCG are not simultaneously activated. If the first control signal SAP1 is activated during the over driving period, the second NMOS transistor N2, And supplies the boosted voltage VPP to the drive control signal SAP. If the second control signal SAP2 is activated during the normal driving interval, the third NMOS transistor N3 is turned on and supplies the core voltage VCORE to the drive control signal SAP. Alternatively, if the third control signal SAPCG is activated during a period other than the overdriving period and the normal driving period, the fourth NMOS transistor N4 is turned on and the ground voltage VSS is supplied to the drive control signal SAP Supply. Here, the third control signal SAPCG may be generated as the output of the NOR logic gate receiving the first and second control signals SAP1 and SAP2.

여기에서, 실질적으로 NMOS트랜지스터의 게이트 전압과 소오스 전압 사이의 문턱전압(Threshold voltage, Vth)을 고려하여야 한다. 예를 들면, 제 1, 2 제어신호(SAP1, SAP2)는 약 3V의 전압 레벨을 가지는 승압전압(VPP)으로 활성화되고, 코어전압(VCORE)는 약 1.7V의 전압 레벨을 가진다고 하면, 제 1 제어신호(SAP1)가 활성화된 경우에는 구동제어신호(SAP)는 승압전압(VPP)에서 제 2 NMOS트랜지스터(N2)의 문턱전압(Vth2)만큼 떨어진 전압 레벨(VPP-Vth2)을 갖게 될 것이고, 제 2 제어신호(SAP2)가 활성화된 경우에는 구동제어신호(SAP)는 코어전압(VCORE)의 전압 레벨(승압전압(VPP)이 코어전압(VCORE)보다 제 3 NMOS트랜지스터(N3)의 문턱전압(Vth3)만큼 더 크므로)을 갖는다.
Here, the threshold voltage (Vth) between the gate voltage and the source voltage of the NMOS transistor must be substantially taken into account. Assuming that the first and second control signals SAP1 and SAP2 are activated with the boosted voltage VPP having a voltage level of about 3 V and the core voltage VCORE has a voltage level of about 1.7 V, When the control signal SAP1 is activated, the drive control signal SAP will have a voltage level VPP-Vth2 that is apart from the boost voltage VPP by the threshold voltage Vth2 of the second NMOS transistor N2, When the second control signal SAP2 is activated, the drive control signal SAP is set to the voltage level of the core voltage VCORE (the boosted voltage VPP is lower than the core voltage VCORE) of the third NMOS transistor N3 (Vth3)).

도 4는 본 발명의 실시예에 따른 반도체 집적회로의 오버 드라이빙에 사용하는 신호들의 파형도이다.4 is a waveform diagram of signals used for over driving the semiconductor integrated circuit according to the embodiment of the present invention.

도 4를 참조하면, 제 1, 2, 3 제어신호(SAP1, SAP2, SAPCG)의 활성화/비활성화의 타이밍에 따라 구동제어신호(SAP)가 생성되고, 구동제어신호(SAP)에 따라 감지증폭부의 풀업 전원라인(RTO)의 전압 레벨이 변한다. 이 때, 제 1, 2, 3 제어신호(SAP1, SAP2, SAPCG)는 동시에 활성화되지 않으며, 제 1, 2 제어신호(SAP1, SAP2)는 하이 레벨로 활성화된 경우에 승압전압(VPP)의 전압 레벨(예를들어, 약 3V의 전압 레벨)을 갖는다. 코어전압(VCORE)는 승압전압(VPP)보다 작은 전압 레벨(예를들어, 약 1.7V의 전압 레벨)을 갖는다.
4, a drive control signal SAP is generated according to the activation / deactivation timing of the first, second and third control signals SAP1, SAP2 and SAPCG, and the drive control signal SAP is generated according to the drive control signal SAP. The voltage level of the pull-up power line (RTO) changes. At this time, the first, second and third control signals SAP1, SAP2 and SAPCG are not activated at the same time, and when the first and second control signals SAP1 and SAP2 are activated to the high level, Level (e.g., a voltage level of about 3V). The core voltage VCORE has a voltage level lower than the boosted voltage VPP (e.g., a voltage level of about 1.7V).

이하에서, 도 3 및 도 4를 참조하여, 본 발명의 실시예에 따른 반도체 집적회로의 동작을 자세히 설명하기로 한다.
Hereinafter, the operation of the semiconductor integrated circuit according to the embodiment of the present invention will be described in detail with reference to FIG. 3 and FIG.

우선, 오버 드라이빙 구간 및 노멀 드라이빙 구간 이외의 구간에서, 제 3 제어신호(SAPCG)가 하이 레벨로 활성화된 경우에는 제 4 NMOS트랜지스터(N4)가 턴-온되어 구동제어신호(SAP)는 접지전압(VSS)의 전압 레벨을 갖으므로, 구동 트랜지스터(N1)는 턴-오프되어 동작하지 않는다. 참고로, 제 3 제어신호(SAPCG)가 하이 레벨로 활성화된 구간에서는 차동 데이터 라인쌍(BLT, BLB)에서 프리차지(Precharge) 동작이 일어난다.
When the third control signal SAPCG is activated to a high level in the periods other than the over driving period and the normal driving period, the fourth NMOS transistor N4 is turned on, and the driving control signal SAP is set to the ground voltage (VSS), the driving transistor N1 is turned off and does not operate. For reference, in a period in which the third control signal SAPCG is activated to a high level, a precharge operation is performed in the differential data line pair BLT and BLB.

제 1 시간구간(T1)인 오버 드라이빙 구간에서, 제 1 제어신호(SAP1)이 승압전압(VPP) 전압 레벨로 활성화되면, 제 2 NMOS트랜지스터(N2)가 턴-온되어 구동제어신호(SAP)는 승압 전압(VPP)의 전압 레벨(실제적으로는 (VPP-Vth2)의 전압 레벨)을 갖는다. 이 때, 승압 전압(VPP)의 전압 레벨을 갖는 구동제어신호(SAP)에 응답하여 구동 트랜지스터(N1)는 턴-온하므로, 감지증폭부(100)의 풀업 전원라인(RTO)에 외부전압(VDD)의 전압 레벨(실제적으로 (VPP-Vth2)이 (VDD+Vth1)보다 큰 조건을 만족하여야 한다)이 인가되므로, 감지증폭부(100)에서 오버 드라이빙 동작이 수행된다.
When the first control signal SAP1 is activated to the boosted voltage VPP voltage level in the overdriving period that is the first time interval T1, the second NMOS transistor N2 is turned on to generate the drive control signal SAP, (Actually, the voltage level of (VPP-Vth2)) of the step-up voltage VPP. At this time, the driving transistor N1 is turned on in response to the driving control signal SAP having the voltage level of the boosted voltage VPP, so that the external voltage Vout is applied to the pull-up power supply line RTO of the sense amplifier unit 100 The overdriving operation is performed in the sense amplifier unit 100 because the voltage level of the power supply voltage VDD (actually, (VPP-Vth2) should be larger than (VDD + Vth1)).

이후, 제 2 시간구간(T2)인 노멀 드라이빙 구간에서, 제 2 제어신호(SAP2)가 승압전압(VPP) 전압 레벨로 활성화되면, 제 3 NMOS트랜지스터(N3)가 턴-온되어 구동제어신호(SAP)는 코어 전압(VCORE)의 전압 레벨을 갖는다. 이 때, 코어 전압(VCORE)의 전압 레벨을 갖는 구동제어신호(SAP)에 응답하여 구동 트랜지스터(N1)는 턴-온하므로, 감지증폭부(100)의 풀업 전원라인(RTO)에 코어 전압(VCORE)의 전압 레벨(실제적으로 (VCORE-Vth1)의 전압레벨)이 인가된다. 참고로, NMOS트랜지스터의 문턱전압을 고려하여 풀업 전원라인(RTO)에 정확한 코어전압(VCORE)의 전압 레벨을 공급하기 위해서는 제 3 NMOS트랜지스터(N3)의 드레인에 코어전압(VCORE)보다 구동 트랜지스터(N1)의 문턱전압(Vth1)만큼 높은 전압 레벨(VCORE+Vth1)을 연결하면 된다.
Thereafter, when the second control signal SAP2 is activated to the boosted voltage VPP voltage level in the normal driving period of the second time interval T2, the third NMOS transistor N3 is turned on and the drive control signal SAP) has a voltage level of the core voltage VCORE. At this time, since the driving transistor N1 is turned on in response to the driving control signal SAP having the voltage level of the core voltage VCORE, the pull-up power supply line RTO of the sense amplifier unit 100 outputs the core voltage (Actually, the voltage level of (VCORE-Vth1)) of the voltage VREF is applied. In order to supply the voltage level of the correct core voltage VCORE to the pull-up power supply line RTO in consideration of the threshold voltage of the NMOS transistor, the drain voltage of the third NMOS transistor N3 needs to be higher than the core voltage VCORE (VCORE + Vth1) which is higher than the threshold voltage (Vth1) of the NAND gate (N1).

도 5는 본 발명의 실시예에 따른 반도체 집적회로가 반도체 메모리 장치에서 오버 드라이빙을 위해 사용하는 제어신호의 배치도이다.
5 is a layout diagram of a control signal used by a semiconductor integrated circuit according to an embodiment of the present invention for overdriving in a semiconductor memory device.

도 5를 참조하면, 본 발명의 실시예에 따른 반도체 집적회로의 풀업 전원라인 구동부(도3, 200)는 서브홀(S/H)에 위치하는 하나의 트랜지스터(도3, 구동 트랜지스터(N1))를 구비한다. 구동 트랜지스터(N1)는 게이트로 하나의 구동제어신호(SAP)에 연결되고, 드레인으로 하나의 외부전압(VDD)과 연결된다.
3, 200) of the semiconductor integrated circuit according to the embodiment of the present invention includes one transistor (FIG. 3, the driving transistor N1) located in the sub-hole S / . The driving transistor N1 is connected to one driving control signal SAP by a gate and is connected to one external voltage VDD as a drain.

따라서, X홀(XHOLE)에서 생성되는 하나의 구동제어신호(SAP)가 서브홀(S/H)에 위치한 하나의 구동 트랜지스터(N1)에 연결 되므로, 오버 드라이빙 동작을 위한 배선은 하나만으로 충분할 수 있다. 또한, 서브홀(S/H)에 위치한 구동 트랜지스터(N1)는 외부전압(VDD)만을 공급받으므로, 오버 드라이빙 동작을 위해서 뱅크(Bank) 내에 코어전압(VCORE)의 메쉬(Mesh)만을 구비할 수 있다.
Therefore, since one drive control signal SAP generated in the X-hole XHOLE is connected to one drive transistor N1 located in the sub-hole S / H, only one wiring for the over-driving operation may be sufficient have. In addition, since the driving transistor N1 located in the sub-hole S / H receives only the external voltage VDD, only the mesh of the core voltage VCORE is provided in the bank for the over driving operation. .

전술한 바와 같이, 본 발명의 실시예에 따른 오버 드라이빙을 위한 반도체 집적회로는 종래와 동일한 오버 드라이빙 동작을 구현하면서도, 서브홀(S/H)영역에서 1개의 트랜지스터를 사용하여 서브홀(S/H)에서 차지하는 면적을 줄일 수 있다. 또한, 하나의 구동제어신호를 위한 하나의 배선만을 X홀(XHOLE)과 서브홀(S/H) 사이에 배치하며, 뱅크(Bank) 내에 코어전압(VCORE)을 위한 메쉬(Mesh)만을 필요로 하므로, 배선을 간단히 하여 그 면적을 줄일 수 있다.
As described above, the semiconductor integrated circuit for overdriving according to the embodiment of the present invention realizes the same overdriving operation as in the prior art, but also uses a single transistor in the sub-hole (S / H) H) can be reduced. In addition, only one wiring for one drive control signal is disposed between the X-hole XHOLE and the sub-hole S / H, and only a mesh for the core voltage VCORE is required in the bank Therefore, it is possible to reduce the area by simplifying the wiring.

추가적으로, 종래 기술의 서브홀(S/H)영역에서 감지증폭부의 풀업 전원라인의 구동을 위한 개별적으로 동작하던 2개의 트랜지스터(도1a의 N1, N2)를 통합하여 상대적으로 큰 사이즈를 갖는 하나의 트랜지스터(도3, 구동 트랜지스터(N1))를 구비한 것이 되므로, 종래 기술의 코어전압(VCORE)을 구동하는 트랜지스터의 사이즈가 커지는 효과를 얻을 수 있으므로, 리드 또는 라이트 특성도 개선할 수 있다.
In addition, it is possible to integrate two individually operated transistors (N1 and N2 in FIG. 1A) for driving the pull-up power supply line of the sense amplification part in the prior art subhole (S / H) And the transistor (FIG. 3, driving transistor N1). Therefore, the effect of increasing the size of the transistor for driving the core voltage VCORE of the prior art can be obtained, and the read or write characteristics can be also improved.

결론적으로, 본 발명의 실시예에 따른 오버 드라이빙을 위한 반도체 집적회로는 서브홀(S/H)에 구비되는 트랜지스터를 하나만 사용함으로써, 면적을 줄이고 배선을 간단하여, 넷-다이(Net-die) 비효율과 수율 저하를 방지하며, 추가적으로 리드 또는 라이트 특성을 향상시킬 수 있다.
As a result, the semiconductor integrated circuit for over-driving according to the embodiment of the present invention uses only one transistor provided in the sub-hole S / H to reduce the area, simplify the wiring, It is possible to prevent inefficiency and deterioration in yield and further improve the read or write characteristics.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 감지증폭부
200: 풀업 전원라인 구동부
300: 구동제어신호 생성부100: sense amplifier section
200: pull-up power line driving part
300: a drive control signal generator

Claims (9)

풀업/풀다운 전원라인을 구비하며, 차동 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부;
구동제어신호에 응답하여 상기 풀업 전원라인에 풀업 전원을 공급하기 위한 풀업 전원라인 구동부; 및
오버 드라이빙 구간동안 제 1 활성화 레벨을 유지하고 노멀 드라이빙 구간동안 상기 제 1 활성화 레벨과 다른 제2 활성화 레벨을 유지하는 상기 구동제어신호를 생성하기 위한 구동제어신호 생성부
를 구비하는 반도체 집적회로.
A sense amplifier unit having a pull-up / pull-down power supply line and sensing and amplifying data on a pair of differential data lines;
A pull-up power line driver for supplying pull-up power to the pull-up power line in response to a drive control signal; And
A driving control signal generating unit for generating the driving control signal for maintaining the first activation level during the over driving period and maintaining the second activation level different from the first activation level during the normal driving period,
And a semiconductor integrated circuit.
제 1 항에 있어서,
상기 구동제어신호 생성부는 X홀에 위치하고, 상기 풀업 전원라인 구동부는 서브홀에 위치하는 것을 특징으로 하는 반도체 집적회로
The method according to claim 1,
Wherein the driving control signal generator is located in the X-hole, and the pull-up power line driver is located in a sub-
제 1 항에 있어서,
상기 구동 제어신호 생성부는
상기 오버 드라이빙 구간 및 상기 노멀 드라이빙 구간 이외의 구간에서는 상기 구동제어신호를 비활성화하는 것을 특징으로 하는 반도체 집적회로
The method according to claim 1,
The drive control signal generator
And inactivates the drive control signal in a section other than the over-driving section and the normal driving section.
제 1 항에 있어서,
상기 풀업 전원라인 구동부는
게이트로 인가되는 구동제어신호에 응답하여 상기 풀업 전원라인에 풀업 전원을 공급하기 위한 구동 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로
The method according to claim 1,
The pull-up power line driver
And a driving transistor for supplying a pull-up power supply to the pull-up power supply line in response to a drive control signal applied to a gate of the semiconductor integrated circuit
제 4 항에 있어서,
상기 구동 트랜지스터는
게이트를 상기 구동제어신호에 연결하고, 드레인을 외부전압에 연결하고, 소오스를 상기 풀업 전원라인에 연결한 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로
5. The method of claim 4,
The driving transistor
And an NMOS transistor having a gate connected to the drive control signal, a drain connected to an external voltage, and a source connected to the pull-up power supply line.
제 5 항에 있어서,
상기 구동 제어신호는
상기 오버 드라이빙 구간에서의 전압 레벨은 상기 노멀 드라이빙 구간에서의 전압 레벨보다 높은 것을 특징으로 하는 반도체 집적회로6. The method of claim 5,
The drive control signal
Wherein the voltage level in the overdriving section is higher than the voltage level in the normal driving section. 제 6 항에 있어서,
상기 구동 제어신호는
상기 오버 드라이빙 구간에서의 전압 레벨은 상기 외부전압보다 상기 NMOS트랜지스터의 문턱전압만큼 높은 레벨을 갖고, 상기 노멀 드라이빙 구간에서의 전압 레벨은 코어 전압보다 상기 NMOS트랜지스터의 문턱전압만큼 높은 레벨을 갖는 것을 특징으로 하는 반도체 집적회로
The method according to claim 6,
The drive control signal
The voltage level in the over driving section is higher than the external voltage by a threshold voltage of the NMOS transistor and the voltage level in the normal driving section is higher than the core voltage by a threshold voltage of the NMOS transistor A semiconductor integrated circuit
제 1 전압 레벨로 활성화된 구동제어신호에 응답하여 비트라인 감지증폭기의 풀업 전원라인을 오버 드라이빙하는 단계;
상기 제 1 전압 레벨과 다른 제 2 전압 레벨로 활성화된 상기 구동제어신호에 응답하여 상기 풀업 전원라인을 노멀 드라이빙하는 단계; 및
비활성화된 상기 구동 제어신호에 응답하여 상기 풀업 전원라인에 대한 구동을 중단하는 단계
를 포함하는 반도체 집적회로 구동방법
Over driving the pull-up power supply line of the bit line sense amplifier in response to a drive control signal activated at a first voltage level;
Normal driving the pull-up power supply line in response to the drive control signal activated to a second voltage level different from the first voltage level; And
Stopping the driving of the pull-up power supply line in response to the inactivated driving control signal
A semiconductor integrated circuit driving method
제 8 항에 있어서,
상기 구동제어신호는 NMOS트랜지스터의 게이트로 연결되고, 상기 풀업 전원라인은 상기 NMOS트랜지스터의 소오스에 연결되는 것을 특징으로 하는 반도체 집적회로 구동방법
9. The method of claim 8,
Wherein the drive control signal is connected to a gate of an NMOS transistor, and the pull-up power supply line is connected to a source of the NMOS transistor
KR1020120152862A 2012-12-26 2012-12-26 Integrated circuit and method for operating the same KR20140083294A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120152862A KR20140083294A (en) 2012-12-26 2012-12-26 Integrated circuit and method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120152862A KR20140083294A (en) 2012-12-26 2012-12-26 Integrated circuit and method for operating the same

Publications (1)

Publication Number Publication Date
KR20140083294A true KR20140083294A (en) 2014-07-04

Family

ID=51733755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120152862A KR20140083294A (en) 2012-12-26 2012-12-26 Integrated circuit and method for operating the same

Country Status (1)

Country Link
KR (1) KR20140083294A (en)

Similar Documents

Publication Publication Date Title
US7298660B2 (en) Bit line sense amplifier control circuit
US8804446B2 (en) Semiconductor device having equalizing circuit equalizing pair of bit lines
US20100315893A1 (en) Semiconductor memory device
JP2006309916A (en) Semiconductor memory device and method for driving bit line sensing amplifier of the same
JP2007213637A (en) Internal power supply generating circuit and semiconductor device provided with the same
US9472264B2 (en) Semiconductor memory device having sense amplifier
KR20150104333A (en) Amplifier circuit and semiconductor memory device including the same
US20120188836A1 (en) Semiconductor memory apparatus
US8830770B2 (en) Semiconductor memory device and method for generating bit line equalizing signal
US7002862B2 (en) Semiconductor memory device with sense amplifier driver having multiplied output lines
US8203387B2 (en) Circuit providing compensated power for sense amplifier and driving method thereof
US20100191987A1 (en) Semiconductor device using plural external voltage and data processing system including the same
US20130121099A1 (en) Amplifier circuit and semiconductor memory device
US8659321B2 (en) Semiconductor device having sense amplifier
US20070230258A1 (en) Semiconductor memory device for controlling bit line sense amplifying operation using row and column addresses
CN113284529A (en) Apparatus including threshold voltage compensated sense amplifier and method for compensating the same
KR20140083294A (en) Integrated circuit and method for operating the same
KR20160115484A (en) Power driving device and semiconductor device including the same
KR100834390B1 (en) Semiconductor memory device
KR100612946B1 (en) Semiconductor memory device
KR20180016851A (en) Sense amplifier test device and semiconductor device including the same
KR20020034215A (en) Sense amplifier over drive circuit
US20130107643A1 (en) Semiconductor memory device and driving method thereof
KR20090026655A (en) Semiconductor memory device
KR100693782B1 (en) Sense amp driver

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination