KR20140079909A - Non-volatile memory device - Google Patents

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KR20140079909A
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허민영
우원식
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에스케이하이닉스 주식회사
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Abstract

The present invention relates to a non-volatile memory device which comprises a tunnel insulating film formed on a semiconductor substrate; a floating gate consisted of a plurality of material films stacked on the tunnel insulating film in which energy bands of the upper part and the lower part become symmetrical on the basis of the material film located at the center; a dielectric film formed on the floating gate; and a control gate formed on the dielectric film.

Description

불휘발성 메모리 소자{Non-volatile memory device}[0001] Non-volatile memory device [0002]

본 발명은 불휘발성 메모리 소자에 관한 것으로, 보다 구체적으로는 플로팅 게이트를 포함하는 불휘발성 메모리 소자 및 이의 제조방법에 관한 것이다.
The present invention relates to a nonvolatile memory device, and more particularly, to a nonvolatile memory device including a floating gate and a method of manufacturing the same.

플로팅 게이트를 포함하는 불휘발성 메모리 소자는 프로그램 동작이 수행되면 플로팅 게이트 내에 전자가 저장되고, 소거 동작이 수행되면 저장된 전자가 다시 외부로 빠져나가게 된다. 따라서, 프로그램 동작 시에는 플로팅 게이트 내에 전자가 빠르게 저장되어야 프로그램 동작이 빨라지고, 소거 동작 시에는 플로팅 게이트 내에 저장된 전자가 빠르게 빠져 나와야 소거 동작이 빨라진다. 또한, 프로그램된 메모리 소자는 소거 동작이 수행되기 이전까지는 플로팅 게이트 내에 저장된 전자가 외부로 빠져나가지 않는 리텐션(retention) 특성이 좋아야 한다. 따라서, 리텐션 특성이 저하되면 프로그램된 메모리 소자의 신뢰도는 저하된다. In a nonvolatile memory device including a floating gate, when a programming operation is performed, electrons are stored in the floating gate, and when the erase operation is performed, the stored electrons are externally discharged again. Therefore, in the program operation, the electrons must be quickly stored in the floating gate to accelerate the program operation, and in the erase operation, the electrons stored in the floating gate must be quickly released to accelerate the erase operation. Also, the programmed memory element must have a good retention characteristic in which electrons stored in the floating gate do not escape to the outside until the erase operation is performed. Therefore, when the retention characteristic is deteriorated, the reliability of the programmed memory element is lowered.

불휘발성 메모리 소자 중에서 NAND 플래시 메모리 소자를 예를 들어 설명하면, NAND 플래시 메모리 소자는 반도체 기판 상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조를 갖는다. 일반적으로, 터널 절연막은 SiO2막으로 형성되고, 플로팅 게이트는 N형 불순물이 도핑된 폴리실리콘막으로 형성되며, 유전체막은 ONO막(oxide-nitride-oxide layer)으로 형성되고, 콘트롤 게이트는 N형 불순물이 도핑된 폴리실리콘막으로 형성된다. 이처럼, 반도체 기판, 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 물질이 서로 다르기 때문에, 에너지 밴드 차이가 발생하며, 에너지 밴드 차이로 인해 프로그램 및 소거 동작이 가능해진다. 따라서, 반도체 기판, 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트 간의 에너지 밴드 차이는 프로그램, 소거 및 리텐션 특성에 매우 중요한 영향을 준다.
The NAND flash memory device has a structure in which a tunnel insulating film, a floating gate, a dielectric film, and a control gate are stacked on a semiconductor substrate, for example, in a nonvolatile memory device. Generally, the tunnel insulating film is formed of a SiO2 film, the floating gate is formed of a polysilicon film doped with an N-type impurity, the dielectric film is formed of an ONO film (oxide-nitride-oxide layer) Is formed of a doped polysilicon film. Since the materials of the semiconductor substrate, the tunnel insulating film, the floating gate, the dielectric film, and the control gate are different from each other, the energy band difference occurs and the programming and erasing operations become possible due to the energy band difference. Therefore, the difference in energy band between the semiconductor substrate, the tunnel insulating film, the floating gate, the dielectric film, and the control gate greatly affects the program, erase and retention characteristics.

본 발명의 실시예는 동작 속도 및 리텐션 특성을 개선할 수 있는 불휘발성 메모리 소자 및 이의 제조방법을 제공한다.
An embodiment of the present invention provides a nonvolatile memory device capable of improving an operation speed and a retention characteristic and a method of manufacturing the same.

본 발명의 일 실시예에 따른 불휘발성 메모리 소자는, 반도체 기판 상에 형성된 터널 절연막; 상기 터널 절연막 상에 적층된 다수의 물질막들로 이루어지며, 상기 물질막들은 중심에 위치되는 물질막을 기준으로 상부와 하부의 에너지 밴드가 서로 대칭이 되는 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 유전체막; 및 상기 유전체막 상에 형성된 콘트롤 게이트를 포함한다. A nonvolatile memory device according to an embodiment of the present invention includes: a tunnel insulating film formed on a semiconductor substrate; A floating gate formed of a plurality of material layers stacked on the tunnel insulating layer, wherein the material layers are symmetrical with respect to energy bands of the upper and lower layers with respect to a material film positioned at the center; A dielectric film formed on the floating gate; And a control gate formed on the dielectric film.

본 발명의 다른 실시예에 따른 불휘발성 메모리 소자는, 반도체 기판 상에 형성된 터널 절연막; 상기 터널 절연막 상에 형성되며, N형 폴리실리콘막보다 페르미 준위가 낮은 물질막을 포함하는 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 유전체막; 및 상기 유전체막 상에 형성된 콘트롤 게이트를 포함한다.A nonvolatile memory device according to another embodiment of the present invention includes: a tunnel insulating film formed on a semiconductor substrate; A floating gate formed on the tunnel insulating film and including a material film having a lower Fermi level than the N type polysilicon film; A dielectric film formed on the floating gate; And a control gate formed on the dielectric film.

본 발명의 다른 실시예에 따른 불휘발성 메모리 소자는, 반도체 기판 상에 형성된 터널 절연막; 상기 터널 절연막 상에 순차적으로 적층된 제1 내지 제5 물질막들로 이루어진 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 유전체막; 및 상기 유전체막 상에 형성된 콘트롤 게이트를 포함하며, 상기 제1 및 제5 물질막들은 서로 동일한 물질로 이루어지고, 상기 제2 및 제4 물질막들은 서로 동일한 물질로 이루어진다. A nonvolatile memory device according to another embodiment of the present invention includes: a tunnel insulating film formed on a semiconductor substrate; A floating gate formed of first to fifth material films sequentially stacked on the tunnel insulating film; A dielectric film formed on the floating gate; And a control gate formed on the dielectric film, wherein the first and fifth material films are made of the same material, and the second and fourth material films are made of the same material.

본 발명의 다른 실시예에 따른 불휘발성 메모리 소자는, 반도체 기판 상에 형성된 터널 절연막; 상기 터널 절연막 상에 순차적으로 적층된 제1 내지 제3 물질막들로 이루어진 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 유전체막; 및 상기 유전체막 상에 형성된 콘트롤 게이트를 포함하며, 상기 제2 물질막은 상기 제1 및 제3 물질막들보다 일함수가 낮은 물질로 이루어진다.
A nonvolatile memory device according to another embodiment of the present invention includes: a tunnel insulating film formed on a semiconductor substrate; A floating gate formed of first to third material layers sequentially stacked on the tunnel insulating layer; A dielectric film formed on the floating gate; And a control gate formed on the dielectric film, wherein the second material film is made of a material having a lower work function than the first and third material films.

본 기술은 플로팅 게이트 및 유전체막의 구조 및 물질을 변경함으로써, 불휘발성 메모리 소자의 동작 속도 및 리텐션 특성을 개선할 수 있다.
The present technique can improve the operating speed and retention characteristics of the nonvolatile memory element by changing the structures and materials of the floating gate and the dielectric film.

도 1은 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 단면도이다.
도 2는 도 1에 도시된 불휘발성 메모리 소자의 프로그램 동작시 에너지 밴드를 설명하기 위한 도면이다.
도 3은 도 1에 도시된 불휘발성 메모리 소자의 소거 동작시 에너지 밴드를 설명하기 위한 도면이다.
도 4는 도 1에 도시된 불휘발성 메모리 소자의 리텐션 특성을 설명하기 위한 도면이다.
도 5는 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자의 단면도이다.
도 6은 도 5에 도시된 불휘발성 메모리 소자의 프로그램 동작시 에너지 밴드를 설명하기 위한 도면이다.
도 7은 도 5에 도시된 불휘발성 메모리 소자의 소거 동작시 에너지 밴드를 설명하기 위한 도면이다.
도 8은 도 5에 도시된 불휘발성 메모리 소자의 리텐션 특성을 설명하기 위한 도면이다.
도 9는 본 발명의 제3 실시예에 따른 불휘발성 메모리 소자의 단면도이다.
도 10은 도 9에 도시된 불휘발성 메모리 소자의 프로그램 동작시 에너지 밴드를 설명하기 위한 도면이다.
도 11은 도 9에 도시된 불휘발성 메모리 소자의 소거 동작시 에너지 밴드를 설명하기 위한 도면이다.
도 12는 도 9에 도시된 불휘발성 메모리 소자의 리텐션 특성을 설명하기 위한 도면이다. 1 is a cross-sectional view of a nonvolatile memory device according to a first embodiment of the present invention.
FIG. 2 is a view for explaining energy bands in a program operation of the nonvolatile memory device shown in FIG. 1. FIG.
3 is a view for explaining energy bands in the erase operation of the nonvolatile memory device shown in FIG.
4 is a view for explaining the retention characteristics of the nonvolatile memory device shown in FIG.
5 is a cross-sectional view of a nonvolatile memory device according to a second embodiment of the present invention.
6 is a view for explaining energy bands in the programming operation of the nonvolatile memory device shown in FIG.
7 is a view for explaining energy bands in the erase operation of the nonvolatile memory device shown in FIG.
8 is a view for explaining retention characteristics of the nonvolatile memory device shown in FIG.
9 is a cross-sectional view of a nonvolatile memory device according to a third embodiment of the present invention.
10 is a diagram for explaining energy bands in the programming operation of the nonvolatile memory device shown in FIG.
11 is a view for explaining energy bands in the erase operation of the nonvolatile memory device shown in FIG.
12 is a view for explaining the retention characteristics of the nonvolatile memory device shown in FIG.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limiting the scope of the invention to those skilled in the art It is provided to let you know completely.

도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 소자의 단면도이다. 1 is a cross-sectional view of a nonvolatile memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명에 따른 불휘발성 메모리 소자는 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트(102), 유전체막(103) 및 콘트롤 게이트(104)가 순차적으로 적층된 메모리 셀 구조를 갖는다. 1, a nonvolatile memory device according to the present invention includes a tunnel insulating film 101, a floating gate 102, a dielectric film 103, and a control gate 104 sequentially stacked on a semiconductor substrate 100 Memory cell structure.

터널 절연막(101)은 산화막으로 형성할 수 있는데, 예를 들면 SiO2막으로 형성할 수 있다. The tunnel insulating film 101 may be formed of an oxide film, for example, an SiO2 film.

플로팅 게이트(102)는 다수의 막들(102a, 102b, 102c, 102d 및 102e)을 적층하여 형성할 수 있는데, 하부에 형성되는 막과 상부에 형성되는 막의 에너지 밴드가 서로 대칭이 되는 막들을 적층한다. 구체적으로 설명하면, 플로팅 게이트(102)는 터널 절연막(101)의 상부에 형성된 제1 물질막(102a)과, 제1 물질막(102b) 상부에 형성된 제2 물질막(102b)과, 제2 물질막(102b) 상부에 형성된 제3 물질막(102c)과, 제3 물질막(102c) 상부에 형성된 제4 물질막(102d)과, 제4 물질막(102d) 상부에 형성된 제5 물질막(102e)을 포함한다. 이 중에서, 제1 물질막(102a)과 제5 물질막(102e)의 에너지 밴드가 서로 대칭이 되도록 하고, 제2 물질막(102b)과 제4 물질막(102d)의 에너지 밴드가 서로 대칭이 되도록 한다. 또한, 제1 물질막(102a)과 제5 물질막(102e)은 터널 절연막(101)보다 컨덕션 밴드 레벨이 낮은 물질로 형성하고, 제2 물질막(102b)과 제4 물질막(102d)은 제1 물질막(102a)보다 컨덕션 밴드 레벨이 낮은 물질로 형성하며, 제3 물질막(102c)은 제2 및 제4 물질막들(102b 및 102d)보다 컨덕션 밴드 레벨이 낮은 물질로 형성한다. The floating gate 102 can be formed by laminating a plurality of films 102a, 102b, 102c, 102d, and 102e, and films having energy bands symmetrical to each other are laminated . More specifically, the floating gate 102 includes a first material film 102a formed on the tunnel insulating film 101, a second material film 102b formed on the first material film 102b, A third material film 102c formed on the material film 102b and a fourth material film 102d formed on the third material film 102c and a fifth material film 102d formed on the fourth material film 102d, Gt; 102e. ≪ / RTI > The energy bands of the first material film 102a and the fifth material film 102e are symmetrical with each other and the energy bands of the second material film 102b and the fourth material film 102d are symmetrical to each other . The first material film 102a and the fifth material film 102e are formed of a material having a lower conduction band level than the tunnel insulating film 101 and the second material film 102b and the fourth material film 102d, The third material layer 102c is formed of a material having a lower conduction band level than the first and second material layers 102b and 102d, .

제1 물질막(102a)과 제5 물질막(102e)은 나노그레인 폴리실리콘막(nano grain polysilicon layer)으로 형성할 수 있고, 제2 물질막(102b)과 제4 물질막(102d)은 게르마늄(germanium)이 도핑된 N형 폴리실리콘막으로 형성할 수 있으며, 제3 물질막(102c)은 카본(carbon)이 도핑된 P형 폴리실리콘막으로 형성할 수 있다. The first material layer 102a and the fifth material layer 102e may be formed of a nano grain polysilicon layer and the second material layer 102b and the fourth material layer 102d may be formed of germanium type doped n-type polysilicon film, and the third material film 102c may be formed of a P-type polysilicon film doped with carbon.

구체적으로 설명하면, 제1 물질막(102a)과 제5 물질막(102e)을 그레인(grain) 사이즈가 2 내지 10 나노(nano) 사이즈인 폴리실리콘막으로 형성하면, 프로그램 및 소거 동작 시 외부의 전기장에 대한 전계 분배를 개선하여 메모리 셀들의 문턱전압 분포를 개선할 수 있다. More specifically, when the first material film 102a and the fifth material film 102e are formed of a polysilicon film having a grain size of 2 to 10 nanometers (nano) in size, The electric field distribution to the electric field can be improved to improve the threshold voltage distribution of the memory cells.

제2 물질막(102b)과 제4 물질막(102d)은 비저항을 낮추기 위한 막으로써, 전도성 물질로 형성한다. 예를 들면, 제2 물질막(102b)과 제4 물질막(102d)은 게르마늄이 도핑된 N형 폴리실리콘막으로 형성할 수 있다. 게르마늄이 도핑된 N형 폴리실리콘막을 형성한 후에는 급속열처리공정(RTA)을 실시하여 게르마늄이 도핑된 N형 폴리실리콘막의 그레인 사이즈를 작게 할 수 있다. The second material film 102b and the fourth material film 102d are formed of a conductive material as a film for lowering the resistivity. For example, the second material film 102b and the fourth material film 102d may be formed of an n-type polysilicon film doped with germanium. After forming the n-type polysilicon film doped with germanium, the grain size of the n-type polysilicon film doped with germanium can be reduced by performing a rapid thermal annealing process (RTA).

제3 물질막(102c)은 일반적으로 사용되는 폴리실리콘막보다 페르미 준위(fermi level)이 낮은 물질로 형성한다. 즉, 제3 물질막(102c)은 일함수(work function)가 낮은 P형 폴리실리콘막 또는 실리콘카바이드(SixCy; x, y는 양의 정수)로 형성할 수 있다. 일함수가 낮은 실리콘카바이드를 형성함으로써, 플로팅 게이트(102)의 리텐션(retention) 특성을 향상시킬 수 있다. The third material film 102c is formed of a material having a lower fermi level than that of a commonly used polysilicon film. That is, the third material film 102c may be formed of a P-type polysilicon film or silicon carbide (SixCy; x, y is a positive integer) having a low work function. By forming silicon carbide having a low work function, the retention characteristic of the floating gate 102 can be improved.

유전체막(103)은 산화막, 질화막 및 산화막을 적층하여 형성하거나, 고유전막을 사용하여 형성할 수 있다. 고유전막을 형성하는 경우를 구체적으로 설명하면, 유전체막(103)은 제1 고유전막, 질화막 및 제2 고유전막을 순차적으로 적층하여 형성할 수 있다. 예를 들면, 제1 고유전막은 Al2O3막으로 형성할 수 있고, 질화막은 Si3N4막으로 형성할 수 있으며, 제2 고유전막은 Al2O3막으로 형성할 수 있다. 이처럼, Al2O3/Si3N4/Al2O3 구조로 형성된 유전체막(103)은 소거 동작시 기존의 SiO2/Si3N4/SiO2 구조로 형성된 유전체막보다 터널 절연막(101)에 더 큰 전계가 집중될 수 있도록 하는 기능을 하므로, 소거 동작 속도가 향상될 수 있다. The dielectric film 103 may be formed by laminating an oxide film, a nitride film, and an oxide film, or by using a high dielectric constant film. The dielectric film 103 can be formed by sequentially laminating a first high-dielectric-constant film, a nitride film, and a second high-dielectric-constant film. For example, the first high-dielectric-constant film may be formed of an Al2O3 film, the nitride film may be formed of a Si3N4 film, and the second high-dielectric-constant film may be formed of an Al2O3 film. As described above, the dielectric film 103 formed of the Al 2 O 3 / Si 3 N 4 / Al 2 O 3 structure functions to concentrate a larger electric field in the tunnel insulating film 101 than in the conventional SiO 2 / Si 3 N 4 / SiO 2 structure during the erase operation , The erase operation speed can be improved.

콘트롤 게이트(104)는 캡핑막(CA) 및 콘트롤 게이트막(CC)이 적층된 구조를 갖는다. 캡핑막(CA) 및 콘트롤 게이트막(CC)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 캡핑막(CA)은 카본(carbon)이 도핑된 폴리실리콘막으로 형성할 수 있으며, 콘트롤 게이트막(CC)은 P형 폴리실리콘막으로 형성할 수 있다. The control gate 104 has a structure in which a capping film CA and a control gate film CC are stacked. The capping film CA and the control gate film CC may be formed of a polysilicon film. For example, the capping film CA may be formed of a polysilicon film doped with carbon, and the control gate film CC may be formed of a P-type polysilicon film.

상술한 바와 같이, 플로팅 게이트(102)용 제3 물질막(102c)을 일함수가 낮은 물질로 형성하고, 제3 물질막(102c)의 하부와 상부에 각각 에너지 밴드가 서로 대칭이 되는 제1 및 제5 물질막들(102a 및 102e)과 제2 및 제4 물질막들(102b 및 102d)을 형성함으로써, 메모리 셀의 프로그램 및 소거 동작 속도를 개선할 수 있다. 또한, 유전체막(103)을 고유전막을 사용함으로써 프로그램 동작 시 전기 전도도를 향상시킬 수 있다.
As described above, the third material film 102c for the floating gate 102 is formed of a material having a low work function, and the first and second material films 102c, And the fifth material films 102a and 102e and the second and fourth material films 102b and 102d, it is possible to improve the programming and erasing operation speed of the memory cell. Also, by using the high dielectric constant film as the dielectric film 103, it is possible to improve the electrical conductivity in the program operation.

도 2는 도 1에 도시된 불휘발성 메모리 소자의 프로그램 동작시 에너지 밴드를 설명하기 위한 도면이다. FIG. 2 is a view for explaining energy bands in a program operation of the nonvolatile memory device shown in FIG. 1. FIG.

도 2를 참조하면, 프로그램 동작은 콘트롤 게이트막(CC)에 프로그램 전압이 인가되고 반도체 기판(100)에는 접지전압이 인가되어 수행되므로, 메모리 소자를 구성하는 각 막의 에너지 밴드(energy band)는 콘트롤 게이트막(CC) 방향으로 기울기를 갖는다. 특히, 플로팅 게이트(102)를 이루는 제1 내지 제5 물질막들(102a 내지 102e) 중 제2 내지 제4 물질막들(102b 내지 102d)의 에너지 밴드가 낮기 때문에, 프로그램 동작 시 전자(electron; e-)는 제3 물질막(102c)으로 빠르게 이동할 수 있다. 제3 물질막(102c)까지 이동한 전자는 제5 물질막(102e) 및 유전체막(103)의 높은 에너지 밴드로 인해 외부로 빠져나가지 못한다.
Referring to FIG. 2, the program operation is performed by applying a program voltage to the control gate CC and applying a ground voltage to the semiconductor substrate 100, so that the energy band of each film constituting the memory element is controlled And has a slope in the direction of the gate film CC. Particularly, since the energy band of the second to fourth material films 102b to 102d among the first to fifth material films 102a to 102e constituting the floating gate 102 is low, electrons (electrons; e can quickly move to the third material film 102c. The electrons that have migrated to the third material film 102c can not escape to the outside because of the high energy band of the fifth material film 102e and the dielectric film 103. [

도 3은 도 1에 도시된 불휘발성 메모리 소자의 소거 동작시 에너지 밴드를 설명하기 위한 도면이다. 3 is a view for explaining energy bands in the erase operation of the nonvolatile memory device shown in FIG.

도 3을 참조하면, 소거 동작은 반도체 기판(100)에 소거 전압이 인가되어 수행되므로, 메모리 소자를 구성하는 각 막의 에너지 밴드(energy band)는 반도체 기판(100) 방향으로 기울기를 갖는다. 특히, 제3 물질막(102c)과 터널 절연막(101) 사이에 형성된 제1 및 제2 물질막들(102a 및 102b)로 인해 제3 물질막(102c)에 저장된 전자는 제2 물질막(102b), 제1 물질막(102a) 및 터널 절연막(101)을 거쳐 반도체 기판(100)으로 빠르게 이동할 수 있다. 즉, 기존에는 제1 물질막(102a)과 제2 물질막(102b)이 없거나 제2 물질막(102b)이 없었기 때문에, 전자가 제3 물질막(102c)에서 터널 절연막(101)으로 이동하는 데 걸리는 시간이 길었다. 하지만, 본 발명의 일 실시예와 같이, 제1 및 제2 물질막들(102a 및 102b)로 인해 소거 동작시 전자의 이동을 빠르게 할 수 있다.
Referring to FIG. 3, the erase operation is performed by applying an erase voltage to the semiconductor substrate 100, so that the energy band of each film constituting the memory element has a slope toward the semiconductor substrate 100. Particularly, electrons stored in the third material film 102c due to the first and second material films 102a and 102b formed between the third material film 102c and the tunnel insulating film 101 are transferred to the second material film 102b ), The first material film 102a, and the tunnel insulating film 101 to the semiconductor substrate 100. That is, since electrons are moved from the third material film 102c to the tunnel insulating film 101 because there is neither the first material film 102a nor the second material film 102b nor the second material film 102b It took a long time. However, the first and second material films 102a and 102b may accelerate the movement of electrons during the erase operation, as in the embodiment of the present invention.

도 4는 도 1에 도시된 불휘발성 메모리 소자의 리텐션 특성을 설명하기 위한 도면이다. 4 is a view for explaining the retention characteristics of the nonvolatile memory device shown in FIG.

도 4를 참조하면, 불휘발성 메모리 소자가 동작하지 않을 때, 메모리 소자를 구성하는 각 막의 에너지 밴드(energy band)는 기울어지지 않는다. 불휘발성 메모리 소자가 동작하지 않을 때, 플로팅 게이트(102)에 저장된 전자는 외부로 빠져나가지 말아야 하는데, 도 4에 도시된 바와 같이, 제3 물질막(102c)과 반도체 기판(100) 사이에 형성된 터널 절연막(101), 제1 물질막(102a) 및 제2 물질막(102b)으로 인해 리텐션 특성이 향상될 수 있다.
Referring to FIG. 4, when the nonvolatile memory element is not operated, the energy band of each film constituting the memory element is not skewed. Electrons stored in the floating gate 102 must not escape to the outside when the nonvolatile memory element is not operated. As shown in FIG. 4, electrons stored in the floating gate 102 are formed between the third material film 102c and the semiconductor substrate 100 The retention characteristics can be improved due to the tunnel insulating film 101, the first material film 102a and the second material film 102b.

도 5는 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자의 단면도이다. 5 is a cross-sectional view of a nonvolatile memory device according to another embodiment of the present invention.

도 5를 참조하면, 본 발명에 따른 불휘발성 메모리 소자는 반도체 기판(200) 상에 터널 절연막(201), 플로팅 게이트(202), 유전체막(203) 및 콘트롤 게이트(204)가 순차적으로 적층된 메모리 셀 구조를 갖는다. 5, a nonvolatile memory device according to the present invention includes a tunnel insulating film 201, a floating gate 202, a dielectric film 203, and a control gate 204 sequentially stacked on a semiconductor substrate 200 Memory cell structure.

터널 절연막(201)은 산화막으로 형성할 수 있는데, 예를 들면 SiO2막으로 형성할 수 있다. The tunnel insulating film 201 may be formed of an oxide film, for example, an SiO2 film.

플로팅 게이트(202)는 다수의 막들(202a, 202b, 202c, 202d 및 202e)을 적층하여 형성할 수 있는데, 하부에 형성되는 막과 상부에 형성되는 막의 에너지 밴드가 서로 대칭이 되는 막들을 적층한다. 구체적으로 설명하면, 플로팅 게이트(202)는 터널 절연막(201)의 상부에 형성된 제1 물질막(202a)과, 제1 물질막(202b) 상부에 형성된 제2 물질막(202b)과, 제2 물질막(202b) 상부에 형성된 제3 물질막(202c)과, 제3 물질막(202c) 상부에 형성된 제4 물질막(202d)과, 제4 물질막(202d) 상부에 형성된 제5 물질막(202e)을 포함한다. 이 중에서, 제1 물질막(202a)과 제5 물질막(202e)의 에너지 밴드가 서로 대칭이 되도록 하고, 제2 물질막(202b)과 제4 물질막(202d)의 에너지 밴드가 서로 대칭이 되도록 한다. 또한, 제1 물질막(202a)은 터널 절연막(201)보다 컨덕션 밴드 레벨이 낮은 물질로 형성하고, 제2 물질막(202b)은 제1 물질막(202a)보다 컨덕션 밴드 레벨이 낮은 물질로 형성하며, 제3 물질막(202c)은 제2 물질막(202b)보다 컨덕션 밴드 레벨이 낮은 물질로 형성한다. The floating gate 202 may be formed by stacking a plurality of films 202a, 202b, 202c, 202d, and 202e, and films having energy bands symmetrical to each other are laminated . More specifically, the floating gate 202 includes a first material film 202a formed on the tunnel insulating film 201, a second material film 202b formed on the first material film 202b, A third material film 202c formed on the material film 202b, a fourth material film 202d formed on the third material film 202c and a fourth material film 202d formed on the fourth material film 202d. (202e). The energy bands of the first material film 202a and the fifth material film 202e are symmetrical with each other and the energy bands of the second material film 202b and the fourth material film 202d are symmetrical with each other . The first material layer 202a is formed of a material having a lower conduction band level than the tunnel insulating layer 201 and the second material layer 202b is formed of a material having a lower conduction band level than the first material layer 202a And the third material layer 202c is formed of a material having a lower conduction band level than the second material layer 202b.

제1 물질막(202a)과 제5 물질막(202e)은 카본(carbon)이 도핑된 나노그레인 폴리실리콘막(nano grain polysilicon layer)으로 형성할 수 있다. 카본이 도핑된 나노그레인 폴리실리콘막을 형성하면 기존보다 포텐셜(potential) 차이를 크게 하여 리텐션 특성을 개선할 수 있으며, 그레인 사이즈가 2 내지 10 나노(nano)인 폴리실리콘막을 형성하면 프로그램 및 소거 동작 시 외부의 전기장에 대한 전계 분배를 개선하여 메모리 셀들의 문턱전압 분포를 개선할 수 있다. The first material layer 202a and the fifth material layer 202e may be formed of a nano grain polysilicon layer doped with carbon. When the carbon-doped nano-grain polysilicon film is formed, the potential difference may be increased to improve the retention characteristic. If a polysilicon film having a grain size of 2 to 10 nanometers is formed, a program and erase operation It is possible to improve the threshold voltage distribution of the memory cells by improving the electric field distribution to the electric field outside the time.

제2 물질막(202b)은 소거 동작시 제3 물질막(202c)에 저장된 전자를 용이하게 빼내기 위하여 제3 물질막(202c)보다 불순물의 농도가 높은 N형 폴리실리콘막으로 형성할 수 있다. 예를 들면, 제2 물질막(202b)은 게르마늄이 도핑된 N형 폴리실리콘막으로 형성할 수 있으며, 이로 인해 소거 동작 속도를 개선할 수 있고 제2 물질막(202b)의 비저항을 낮출 수 있다. 게르마늄이 도핑된 N형 폴리실리콘막을 형성한 후에는 급속열처리공정(RTA)을 실시하여 게르마늄이 도핑된 N형 폴리실리콘막의 그레인 사이즈를 작게 할 수 있다. The second material film 202b may be formed of an N type polysilicon film having a higher impurity concentration than the third material film 202c in order to easily extract electrons stored in the third material film 202c during the erase operation. For example, the second material film 202b may be formed of an n-type polysilicon film doped with germanium, thereby improving the erasing operation speed and lowering the resistivity of the second material film 202b . After forming the n-type polysilicon film doped with germanium, the grain size of the n-type polysilicon film doped with germanium can be reduced by performing a rapid thermal annealing process (RTA).

제3 물질막(202c)은 페르미 준위(fermi level)가 낮은 물질로 형성한다. 예를 들면, 제3 물질막(202c)은 카본이 도핑된 P형 폴리실리콘막으로 형성할 수 있다. 카본이 도핑된 폴리실리콘막은 기존에 저장막으로 사용되던 폴리실리콘막보다 페르미 준위가 낮으므로 일함수(work function)를 높일 수 있다. 이로 인해, 프로그램 동작 및 리텐션 특성을 개선할 수 있다. The third material film 202c is formed of a material having a low fermi level. For example, the third material film 202c may be formed of a P-type polysilicon film doped with carbon. The carbon-doped polysilicon film has a lower Fermi level than the polysilicon film used in the conventional storage film, so that the work function can be increased. As a result, the program operation and the retention characteristic can be improved.

제4 물질막(202d)은 게르마늄이 도핑된 N형 폴리실리콘막으로 형성할 수 있다. 게르마늄 도핑으로 인해 제4 물질막(202d)의 비저항을 낮출 수 있으며, 비저항 감소로 인해 프로그램 동작 속도를 개선할 수 있다. The fourth material film 202d may be formed of an n-type polysilicon film doped with germanium. The resistivity of the fourth material film 202d can be lowered due to the germanium doping, and the program operation speed can be improved due to the resistivity reduction.

유전체막(203)은 산화막, 질화막 및 산화막을 적층하여 형성하거나, 고유전막을 사용하여 형성할 수 있다. 고유전막을 형성하는 경우를 구체적으로 설명하면, 유전체막(203)은 제1 고유전막, 질화막 및 제2 고유전막을 순차적으로 적층하여 형성할 수 있다. 예를 들면, 제1 고유전막은 Al2O3막으로 형성할 수 있고, 질화막은 Si3N4막으로 형성할 수 있으며, 제2 고유전막은 Al2O3막으로 형성할 수 있다. 이처럼, Al2O3/Si3N4/Al2O3 구조로 형성된 유전체막(203)은 소거 동작시 기존의 SiO2/Si3N4/SiO2 구조로 형성된 유전체막보다 터널 절연막(201)에 더 큰 전계가 집중될 수 있도록 하는 기능을 하므로, 소거 동작 속도가 향상될 수 있다. The dielectric film 203 can be formed by laminating an oxide film, a nitride film, and an oxide film, or by using a high dielectric constant film. The dielectric film 203 can be formed by sequentially laminating the first high-dielectric-constant film, the nitride film, and the second high-dielectric-constant film. For example, the first high-dielectric-constant film may be formed of an Al2O3 film, the nitride film may be formed of a Si3N4 film, and the second high-dielectric-constant film may be formed of an Al2O3 film. As described above, the dielectric film 203 formed of the Al 2 O 3 / Si 3 N 4 / Al 2 O 3 structure functions to concentrate a larger electric field in the tunnel insulating film 201 than the dielectric film formed of the conventional SiO 2 / Si 3 N 4 / SiO 2 structure during the erase operation , The erase operation speed can be improved.

콘트롤 게이트(204)는 캡핑막(CA) 및 콘트롤 게이트막(CC)이 적층된 구조를 갖는다. 캡핑막(CA) 및 콘트롤 게이트막(CC)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 캡핑막(CA)은 카본(carbon)이 도핑된 폴리실리콘막으로 형성할 수 있으며, 콘트롤 게이트막(CC)은 카본이 도핑된 P형 폴리실리콘막으로 형성할 수 있다. The control gate 204 has a structure in which a capping film CA and a control gate film CC are laminated. The capping film CA and the control gate film CC may be formed of a polysilicon film. For example, the capping film CA may be formed of a polysilicon film doped with carbon, and the control gate film CC may be formed of a P-type polysilicon film doped with carbon.

상술한 바와 같이, 플로팅 게이트(202)용 제3 물질막(202c)을 일함수가 낮은 물질로 형성하고, 제3 물질막(202c)의 하부와 상부에 각각 에너지 밴드가 서로 대칭이 되는 제1 및 제5 물질막들(202a 및 202e)과 제2 및 제4 물질막들(202b 및 202d)을 형성함으로써, 메모리 셀의 프로그램 및 소거 동작 속도를 개선할 수 있다. 또한, 유전체막(203)을 고유전막을 사용함으로써 프로그램 동작 시 전기 전도도를 향상시킬 수 있다.
As described above, the third material film 202c for the floating gate 202 is formed of a material having a low work function and the first material film 202c for the floating gate 202 is formed on the lower and upper portions of the third material film 202c, And the fifth material films 202a and 202e and the second and fourth material films 202b and 202d, it is possible to improve the program and erase operation speed of the memory cell. Further, by using the dielectric film 203 as the high-dielectric-constant film, the electric conductivity can be improved during the program operation.

도 6은 도 5에 도시된 불휘발성 메모리 소자의 프로그램 동작시 에너지 밴드를 설명하기 위한 도면이다. 6 is a view for explaining energy bands in the programming operation of the nonvolatile memory device shown in FIG.

도 6을 참조하면, 프로그램 동작은 콘트롤 게이트막(CC)에 프로그램 전압이 인가되고 반도체 기판(200)에는 접지전압이 인가되어 수행되므로, 메모리 소자를 구성하는 각 막의 에너지 밴드(energy band)는 콘트롤 게이트막(CC) 방향으로 기울기를 갖는다. 특히, 플로팅 게이트(202)를 이루는 제1 내지 제5 물질막들(202a 내지 202e) 중 제2 내지 제4 물질막들(202b 내지 202d)의 에너지 밴드가 낮기 때문에, 프로그램 동작 시 전자(electron; e-)는 제3 물질막(202c)으로 빠르게 이동할 수 있다. 제3 물질막(202c)까지 이동한 전자는 제5 물질막(202e) 및 유전체막(203)의 높은 에너지 밴드로 인해 외부로 빠져나가지 못한다.
6, the program operation is performed by applying a program voltage to the control gate CC and applying a ground voltage to the semiconductor substrate 200, so that the energy band of each film constituting the memory element is controlled And has a slope in the direction of the gate film CC. Particularly, since the energy band of the second to fourth material films 202b to 202d of the first to fifth material films 202a to 202e constituting the floating gate 202 is low, electrons (electrons; e-can quickly move to the third material layer 202c. Electrons moved to the third material film 202c can not escape to the outside because of the high energy band of the fifth material film 202e and the dielectric film 203. [

도 7은 도 5에 도시된 불휘발성 메모리 소자의 소거 동작시 에너지 밴드를 설명하기 위한 도면이다. 7 is a view for explaining energy bands in the erase operation of the nonvolatile memory device shown in FIG.

도 7을 참조하면, 소거 동작은 반도체 기판(200)에 소거 전압이 인가되고 콘트롤 게이트막(CC)에는 접지전압이 인가되어 수행되므로, 메모리 소자를 구성하는 각 막의 에너지 밴드(energy band)는 반도체 기판(200) 방향으로 기울기를 갖는다. 특히, 제3 물질막(202c)과 터널 절연막(201) 사이에 형성된 제1 및 제2 물질막들(202a 및 202b)로 인해 제3 물질막(202c)에 저장된 전자는 제2 물질막(202b), 제1 물질막(202a) 및 터널 절연막(201)을 거쳐 반도체 기판(200)으로 빠르게 이동할 수 있다. 즉, 기존에는 제1 물질막(202a)과 제2 물질막(202b)이 없거나 제2 물질막(202b)이 없었기 때문에, 전자가 제3 물질막(202c)에서 터널 절연막(201)으로 이동하는 데 걸리는 시간이 길었다. 하지만, 본 발명의 실시예와 같이, 제1 및 제2 물질막들(202a 및 202b)로 인해 소거 동작시 전자의 이동을 빠르게 할 수 있다. 7, the erase operation is performed by applying an erase voltage to the semiconductor substrate 200 and applying a ground voltage to the control gate film CC. Thus, the energy band of each film constituting the memory element becomes a semiconductor And has a tilt toward the substrate 200. Particularly, electrons stored in the third material film 202c due to the first and second material films 202a and 202b formed between the third material film 202c and the tunnel insulating film 201 pass through the second material film 202b ), The first material film 202a and the tunnel insulating film 201 to the semiconductor substrate 200. That is, since the first material film 202a and the second material film 202b are absent or the second material film 202b is not present, electrons are moved from the third material film 202c to the tunnel insulating film 201 It took a long time. However, as in the embodiment of the present invention, the first and second material films 202a and 202b can accelerate the movement of electrons during the erase operation.

도 8은 도 5에 도시된 불휘발성 메모리 소자의 리텐션 특성을 설명하기 위한 도면이다.8 is a view for explaining retention characteristics of the nonvolatile memory device shown in FIG.

도 8을 참조하면, 불휘발성 메모리 소자가 동작하지 않을 때, 메모리 소자를 구성하는 각 막의 에너지 밴드(energy band)는 기울어지지 않는다. 불휘발성 메모리 소자가 동작하지 않을 때, 플로팅 게이트(202)에 저장된 전자는 외부로 빠져나가지 말아야 하는데, 도 8에 도시된 바와 같이, 제3 물질막(202c)과 반도체 기판(200) 사이에 형성된 터널 절연막(201), 제1 물질막(202a) 및 제2 물질막(202b)으로 인해 리텐션 특성이 향상될 수 있다.
Referring to FIG. 8, when the non-volatile memory device is not operating, the energy band of each film constituting the memory device is not skewed. Electrons stored in the floating gate 202 must not escape to the outside when the nonvolatile memory element is not operated. As shown in FIG. 8, the electrons stored in the floating gate 202 are formed between the third material film 202c and the semiconductor substrate 200 The retention characteristics can be improved due to the tunnel insulating film 201, the first material film 202a and the second material film 202b.

도 9는 본 발명의 제3 실시예에 따른 불휘발성 메모리 소자의 단면도이다. 9 is a cross-sectional view of a nonvolatile memory device according to a third embodiment of the present invention.

도 9를 참조하면, 본 발명에 따른 불휘발성 메모리 소자는 반도체 기판(300) 상에 터널 절연막(301), 플로팅 게이트(302), 유전체막(303) 및 콘트롤 게이트(304)가 순차적으로 적층된 메모리 셀 구조를 갖는다. 9, a nonvolatile memory device according to the present invention includes a tunnel insulating film 301, a floating gate 302, a dielectric film 303, and a control gate 304 sequentially stacked on a semiconductor substrate 300 Memory cell structure.

터널 절연막(301)은 산화막으로 형성할 수 있는데, 예를 들면 SiO2막으로 형성할 수 있다. The tunnel insulating film 301 may be formed of an oxide film, for example, an SiO2 film.

플로팅 게이트(302)는 다수의 막들(302a, 302b 및 302c)을 적층하여 형성할 수 있는데, 하부에 형성되는 막(302a)과 상부에 형성되는 막(302c)의 에너지 밴드가 서로 대칭이 되도록 한다. 구체적으로 설명하면, 플로팅 게이트(302)는 터널 절연막(301)의 상부에 형성된 제1 물질막(302a)과, 제1 물질막(302b) 상부에 형성된 제2 물질막(302b)과, 제2 물질막(302b) 상부에 형성된 제3 물질막(302c)을 포함한다. 제1 내지 제3 물질막들(302a, 302b, 302c)은 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다. 특히, 제1 물질막(302a)과 제3 물질막(302c)은 프로그램 및 독출 동작시 전기장(electric field)을 고르게 분포시키기 위하여 서로 동일한 타입의 폴리실리콘막으로 형성한다. 제2 물질막(302b)은 제1 및 제2 물질막들(302a 및 302c)보다 일함수가 작은 폴리실리콘막으로 형성한다. 예를 들면, 제1 물질막(302a)은 게르마늄이 도핑된 P형 폴리실리콘막으로 형성할 수 있고, 제2 물질막(302b)은 카본이 도핑된 N형 폴리실리콘막으로 형성할 수 있고, 제3 물질막(302c)은 게르마늄이 도핑된 P형 폴리실리콘막으로 형성할 수 있다. 또한, 제1 물질막(302a)은 제3 물질막보다 게르마늄의 도핑 농도가 낮은 P형 폴리실리콘막으로 형성한다. The floating gate 302 may be formed by stacking a plurality of films 302a, 302b, and 302c so that the energy bands of the film 302a formed on the lower portion and the film 302c formed on the upper portion are symmetrical to each other . More specifically, the floating gate 302 includes a first material film 302a formed on the tunnel insulating film 301, a second material film 302b formed on the first material film 302b, And a third material film 302c formed on the material film 302b. The first to third material films 302a, 302b, and 302c may be formed of a polysilicon film doped with an impurity. In particular, the first material film 302a and the third material film 302c are formed of the same type of polysilicon film to distribute the electric field evenly during programming and reading operations. The second material film 302b is formed of a polysilicon film having a work function smaller than that of the first and second material films 302a and 302c. For example, the first material film 302a may be formed of a P-type polysilicon film doped with germanium, the second material film 302b may be formed of an N-type polysilicon film doped with carbon, The third material film 302c may be formed of a P-type polysilicon film doped with germanium. Also, the first material film 302a is formed of a P-type polysilicon film having a lower doping concentration of germanium than the third material film.

제1 내지 제3 물질막(302a, 302b 및 302c) 각각을 구체적으로 설명하면 다음과 같다. Each of the first to third material films 302a, 302b, and 302c will be described in detail as follows.

제1 물질막(302a)은 게르마늄의 도핑 농도가 제3 물질막(302c)보다 낮은 P형 폴리실리콘막으로 형성한다. 이로써, 제1 물질막(302a)은 제2 물질막(302b)과 밴드 얼라인먼트(band alignment) 형성시 제2 물질막(302b)의 일함수를 높게 하는 역할을 한다. 또한, 제1 물질막(302a)의 일함수가 낮아지면, 소거 동작시 터널 절연막(301)과의 터널링 거리를 감소시킬 수 있어서 동일한 전압 하에서 소거 동작의 속도가 향상될 수 있다. The first material film 302a is formed of a P-type polysilicon film whose doping concentration of germanium is lower than that of the third material film 302c. Thus, the first material layer 302a functions to increase the work function of the second material layer 302b and the second material layer 302b when forming a band alignment with the second material layer 302b. Also, if the work function of the first material film 302a is lowered, the tunneling distance to the tunnel insulating film 301 in the erase operation can be reduced, and the speed of the erase operation can be improved under the same voltage.

제2 물질막(302b)은 제1 및 제3 물질막들(302a 및 302c)보다 일함수가 낮아지도록 카본이 도핑된 N형 폴리실리콘막으로 형성한다. 이에 따라, 컨덕션 밴드의 오프셋(off set)도 낮추어서 제1 및 제3 물질막들(302a 및 302c)보다 밴드갭이 낮은 구조가 되도록 할 수 잇으므로, 리텐션(retention) 특성 및 프로그램 속도를 개선할 수 있다. The second material film 302b is formed of a N-type polysilicon film doped with carbon so that the work function is lower than that of the first and third material films 302a and 302c. Accordingly, the off-set of the conduction band is also lowered so that the structure has a lower band gap than the first and third material films 302a and 302c. Therefore, the retention characteristic and the program speed Can be improved.

제3 물질막(302c)은 게르마늄의 도핑 농도가 제1 물질막(302a)보다 높은 P형 폴리실리콘막으로 형성한다. 이로써, 프로그램 및 소거 동작 시 사용되는 전압에 대하여 유전체막(303)과 전기적인 디플리션층을(depletion layer) 감소시킬 수 있으므로 커플링비(coupling ratio)를 증가시킬 수 있다. 또한, 불순물의 농도가 높은 제3 물질막(302c)으로 인해 유전체막(303)으로 빠져나가는 전자의 수를 감소시킬 수 있다. The third material film 302c is formed of a P-type polysilicon film whose doping concentration of germanium is higher than that of the first material film 302a. As a result, the dielectric film 303 and the electrical depletion layer can be reduced with respect to the voltage used in the program and erase operations, so that the coupling ratio can be increased. In addition, the number of electrons escaping to the dielectric film 303 due to the third material film 302c having a high impurity concentration can be reduced.

유전체막(303)은 산화막, 질화막 및 산화막을 적층하여 형성하거나, 고유전막을 사용하여 형성할 수 있다. 고유전막을 형성하는 경우를 구체적으로 설명하면, 유전체막(303)은 제1 고유전막, 질화막 및 제2 고유전막을 순차적으로 적층하여 형성할 수 있다. 예를 들면, 제1 고유전막은 Al2O3막으로 형성할 수 있고, 질화막은 Si3N4막으로 형성할 수 있으며, 제2 고유전막은 Al2O3막으로 형성할 수 있다. 이처럼, Al2O3/Si3N4/Al2O3 구조로 형성된 유전체막(303)은 소거 동작시 기존의 SiO2/Si3N4/SiO2 구조로 형성된 유전체막보다 터널 절연막(301)에 더 큰 전계가 집중될 수 있도록 하는 기능을 하므로, 소거 동작 속도를 향상시킬 수 있다. The dielectric film 303 can be formed by laminating an oxide film, a nitride film, and an oxide film, or by using a high dielectric constant film. The dielectric film 303 may be formed by sequentially laminating a first high-dielectric-constant film, a nitride film, and a second high-dielectric-constant film. For example, the first high-dielectric-constant film may be formed of an Al2O3 film, the nitride film may be formed of a Si3N4 film, and the second high-dielectric-constant film may be formed of an Al2O3 film. The dielectric film 303 formed of the Al 2 O 3 / Si 3 N 4 / Al 2 O 3 structure functions to allow a larger electric field to be concentrated on the tunnel insulating film 301 than the dielectric film formed using the conventional SiO 2 / Si 3 N 4 / SiO 2 structure during the erase operation , The speed of erasing operation can be improved.

콘트롤 게이트(304)는 캡핑막(CA) 및 콘트롤 게이트막(CC)이 적층된 구조를 갖는다. 캡핑막(CA) 및 콘트롤 게이트막(CC)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 캡핑막(CA)은 카본(carbon)이 도핑된 폴리실리콘막으로 형성할 수 있다. 콘트롤 게이트막(CC)은 P형 폴리실리콘막으로 형성할 수 있다. The control gate 304 has a structure in which a capping film CA and a control gate film CC are stacked. The capping film CA and the control gate film CC may be formed of a polysilicon film. For example, the capping film CA may be formed of a polysilicon film doped with carbon. The control gate film CC may be formed of a P-type polysilicon film.

상술한 바와 같이, 플로팅 게이트(302)용 제2 물질막(302b)을 제1 및 제2 물질막들(302a 및 302c)보다 일함수가 낮은 물질로 형성하고, 제1 및 제2 물질막들(302a 및 302c)을 에너지 밴드가 서로 대칭이 되는 물질로 형성함으로써, 메모리 셀의 프로그램 및 소거 동작 속도를 개선할 수 있다. 또한, 유전체막(303)을 고유전막을 사용함으로써 프로그램 동작 시 전기 전도도를 향상시킬 수 있다.
As described above, the second material film 302b for the floating gate 302 is formed of a material having a work function lower than that of the first and second material films 302a and 302c, (302a and 302c) are formed of materials whose energy bands are symmetrical to each other, the programming and erasing operation speed of the memory cell can be improved. Further, by using the dielectric film 303 as the high-dielectric film, the electric conductivity can be improved during the program operation.

도 10은 도 9에 도시된 불휘발성 메모리 소자의 프로그램 동작시 에너지 밴드를 설명하기 위한 도면이다. 10 is a diagram for explaining energy bands in the programming operation of the nonvolatile memory device shown in FIG.

도 10을 참조하면, 프로그램 동작은 콘트롤 게이트막(CC)에 프로그램 전압이 인가되고 반도체 기판(300)에는 접지전압이 인가되어 수행되므로, 메모리 소자를 구성하는 각 막의 에너지 밴드(energy band)는 콘트롤 게이트막(CC) 방향으로 기울기를 갖게 된다. 특히, 플로팅 게이트(302)를 이루는 제2 물질막(302b)의 에너지 밴드가 낮기 때문에, 프로그램 동작 시 전자가 제2 물질막(302b)으로 빠르게 이동할 수 있다. 제2 물질막(302b)까지 이동한 전자는 제3 물질막(302c) 및 유전체막(303)의 높은 에너지 밴드로 인해 외부로 빠져나가지 못한다.
10, the program operation is performed by applying a program voltage to the control gate CC and applying a ground voltage to the semiconductor substrate 300. Thus, the energy band of each film constituting the memory device is controlled And has a tilt in the direction of the gate film CC. Particularly, since the energy band of the second material film 302b constituting the floating gate 302 is low, electrons can rapidly move to the second material film 302b during the programming operation. The electrons that have migrated to the second material film 302b can not escape to the outside due to the high energy band of the third material film 302c and the dielectric film 303. [

도 11은 도 9에 도시된 불휘발성 메모리 소자의 소거 동작시 에너지 밴드를 설명하기 위한 도면이다. 11 is a view for explaining energy bands in the erase operation of the nonvolatile memory device shown in FIG.

도 11을 참조하면, 소거 동작은 반도체 기판(300)에 소거 전압이 인가되고 콘트롤 게이트막(CC)에는 접지전압이 인가되어 수행되므로, 메모리 소자를 구성하는 각 막의 에너지 밴드(energy band)는 반도체 기판(300) 방향으로 기울기를 갖게 된다. 특히, 제2 물질막(302b)과 터널 절연막(301) 사이에 형성된 제1 물질막(302a)으로 인해 제2 물질막(302b)에 저장된 전자는 제1 물질막(302a) 및 터널 절연막(201)을 거쳐 반도체 기판(300)으로 빠르게 이동할 수 있다.
11, the erase operation is performed by applying an erase voltage to the semiconductor substrate 300 and applying a ground voltage to the control gate film CC, so that the energy band of each film constituting the memory element becomes a semiconductor And has a tilt toward the substrate 300. Electrons stored in the second material film 302b due to the first material film 302a formed between the second material film 302b and the tunnel insulating film 301 are transferred to the first material film 302a and the tunnel insulating film 201 The semiconductor substrate 300 can be moved quickly.

도 12는 도 9에 도시된 불휘발성 메모리 소자의 리텐션 특성을 설명하기 위한 도면이다.12 is a view for explaining the retention characteristics of the nonvolatile memory device shown in FIG.

도 12를 참조하면, 불휘발성 메모리 소자가 동작하지 않을 때, 플로팅 게이트의 제2 물질막(302b)의 양단에서 제1 및 제2 물질막들(302a 및 302c)이 전자의 이동을 막기 때문에 리텐션 특성이 향상될 수 있다.
12, since the first and second material films 302a and 302c prevent electrons from moving at both ends of the second material film 302b of the floating gate when the non-volatile memory device is not operated, The tension characteristic can be improved.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention.

100, 200, 300: 반도체 기판 101, 201, 301: 터널 절연막
102, 202, 302: 플로팅 게이트 103, 203, 303: 유전체막
104, 204, 304: 콘트롤 게이트
CA: 캡핑막 CC: 콘트롤 게이트막
102a, 202a, 302a: 제1 물질막 102b, 202b, 302b: 제2 물질막
102c, 202c, 302c: 제3 물질막 102d, 202d: 제4 물질막
102e, 202e: 제5 물질막100, 200, 300: semiconductor substrate 101, 201, 301: tunnel insulating film
102, 202, 302: floating gates 103, 203, 303: dielectric film
104, 204, 304: a control gate
CA: Capping film CC: Control gate film
102a, 202a, 302a: first material film 102b, 202b, 302b:
102c, 202c, and 302c: third material films 102d and 202d:
102e, 202e: the fifth material film

Claims (26)

반도체 기판 상에 형성된 터널 절연막;
상기 터널 절연막 상에 적층된 다수의 물질막들로 이루어지며, 상기 물질막들은 중심에 위치되는 물질막을 기준으로 상부와 하부의 에너지 밴드가 서로 대칭이 되는 플로팅 게이트;
상기 플로팅 게이트 상에 형성된 유전체막; 및
상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 반도체 메모리 소자.
A tunnel insulating film formed on a semiconductor substrate;
A floating gate formed of a plurality of material layers stacked on the tunnel insulating layer, wherein the material layers are symmetrical with respect to energy bands of the upper and lower layers with respect to a material film positioned at the center;
A dielectric film formed on the floating gate; And
And a control gate formed on the dielectric film.
제1항에 있어서,
상기 플로팅 게이트는 제1 물질막, 제2 물질막, 제3 물질막, 제4 물질막 및 제5 물질막을 포함하는 반도체 메모리 소자.
The method according to claim 1,
Wherein the floating gate includes a first material film, a second material film, a third material film, a fourth material film, and a fifth material film.
제2항에 있어서,
상기 제1 물질막과 상기 제5 물질막의 에너지 밴드가 서로 동일하고,
상기 제2 물질막과 상기 제4 물질막의 에너지 밴드가 서로 동일한 반도체 메모리 소자.
3. The method of claim 2,
Wherein the energy bands of the first material film and the fifth material film are equal to each other,
Wherein the energy band of the second material film and the energy band of the fourth material film are equal to each other.
제3항에 있어서,
상기 제1 및 제5 물질막들은 상기 터널 절연막보다 컨덕션 밴드 레벨이 낮고, 상기 제2 및 제4 물질막들은 상기 제1 및 제5 물질막들보다 컨덕션 밴드 레벨이 낮으며, 상기 제3 물질막은 상기 제2 및 제4 물질막들보다 컨덕션 밴드 레벨이 낮은 반도체 메모리 소자.
The method of claim 3,
Wherein the first and fifth material layers have lower conduction band levels than the tunnel insulating layer and the second and fourth material layers have lower conduction band levels than the first and fifth material layers, Wherein the material film has a lower conduction band level than the second and fourth material films.
제2항에 있어서,
상기 제1 물질막 및 상기 제5 물질막은 나노그레인 폴리실리콘막(nano grain polysilicon layer) 또는 카본(carbon)이 도핑된 나노그레인 폴리실리콘막(nano grain polysilicon layer)인 반도체 메모리 소자.
3. The method of claim 2,
Wherein the first material layer and the fifth material layer are a nano grain polysilicon layer or a nano grain polysilicon layer doped with carbon.
제5항에 있어서,
상기 나노그레인 폴리실리콘막의 그레인 사이즈는 2 내지 10 나노(nano)인 반도체 메모리 소자.
6. The method of claim 5,
Wherein the grain size of the nanograin polysilicon film is 2 to 10 nanometers.
제2항에 있어서,
상기 제2 물질막과 제4 물질막은 게르마늄(germanium)이 도핑된 N형 폴리실리콘막인 반도체 메모리 소자.
3. The method of claim 2,
Wherein the second material film and the fourth material film are n-type polysilicon films doped with germanium.
제2항에 있어서,
상기 제3 물질막은 카본(carbon)이 도핑된 P형 폴리실리콘막인 반도체 메모리 소자.
3. The method of claim 2,
Wherein the third material film is a P-type polysilicon film doped with carbon.
제1항에 있어서,
상기 유전체막은 제1 고유전막, 질화막 및 제2 고유전막을 포함하는 반도체 메모리 소자.
The method according to claim 1,
Wherein the dielectric film includes a first high-dielectric constant film, a nitride film, and a second high-dielectric-constant film.
제9항에 있어서,
상기 제1 고유전막은 Al2O3막이고, 상기 질화막은 Si3N4 막이고, 상기 제2 고유전막은 Al2O3막인 반도체 메모리 소자.
10. The method of claim 9,
Wherein the first high dielectric constant film is an Al 2 O 3 film, the nitride film is a Si 3 N 4 film , and the second high dielectric constant film is an Al 2 O 3 film.
반도체 기판 상에 형성된 터널 절연막;
상기 터널 절연막 상에 형성되며, N형 폴리실리콘막보다 페르미 준위가 낮은 물질막을 포함하는 플로팅 게이트;
상기 플로팅 게이트 상에 형성된 유전체막; 및
상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 반도체 메모리 소자.
A tunnel insulating film formed on a semiconductor substrate;
A floating gate formed on the tunnel insulating film and including a material film having a lower Fermi level than the N type polysilicon film;
A dielectric film formed on the floating gate; And
And a control gate formed on the dielectric film.
제11항에 있어서,
상기 페르미 준위가 낮은 물질막은 카본(carbon)이 도핑된 P형 폴리실리콘막인 반도체 메모리 소자.
12. The method of claim 11,
Wherein the material film having a low Fermi level is a P-type polysilicon film doped with carbon.
제11항에 있어서,
상기 유전체막은 제1 고유전막, 질화막 및 제2 고유전막을 포함하는 반도체 메모리 소자.
12. The method of claim 11,
Wherein the dielectric film includes a first high-dielectric constant film, a nitride film, and a second high-dielectric-constant film.
제13항에 있어서,
상기 제1 고유전막은 Al2O3막이고, 상기 질화막은 Si3N4막이고, 상기 제2 고유전막은 Al2O3막인 반도체 메모리 소자.
14. The method of claim 13,
Wherein the first high dielectric constant film is an Al 2 O 3 film, the nitride film is a Si 3 N 4 film, and the second high dielectric constant film is an Al 2 O 3 film.
반도체 기판 상에 형성된 터널 절연막;
상기 터널 절연막 상에 순차적으로 적층된 제1 내지 제5 물질막들로 이루어진 플로팅 게이트;
상기 플로팅 게이트 상에 형성된 유전체막; 및
상기 유전체막 상에 형성된 콘트롤 게이트를 포함하여,
상기 제1 및 제5 물질막들은 서로 동일한 물질로 이루어지고, 상기 제2 및 제4 물질막들은 서로 동일한 물질로 이루어진 반도체 메모리 소자.
A tunnel insulating film formed on a semiconductor substrate;
A floating gate formed of first to fifth material films sequentially stacked on the tunnel insulating film;
A dielectric film formed on the floating gate; And
And a control gate formed on the dielectric film,
Wherein the first and fifth material layers are made of the same material, and the second and fourth material layers are made of the same material.
제15항에 있어서,
상기 제1 물질막 및 상기 제5 물질막은 나노그레인 폴리실리콘막(nano grain polysilicon layer) 또는 카본(carbon)이 도핑된 나노그레인 폴리실리콘막(nano grain polysilicon layer)인 반도체 메모리 소자.
16. The method of claim 15,
Wherein the first material layer and the fifth material layer are a nano grain polysilicon layer or a nano grain polysilicon layer doped with carbon.
제15항에 있어서,
상기 제2 물질막과 제4 물질막은 게르마늄(germanium)이 도핑된 N형 폴리실리콘막인 반도체 메모리 소자.
16. The method of claim 15,
Wherein the second material film and the fourth material film are n-type polysilicon films doped with germanium.
제15항에 있어서,
상기 제3 물질막은 카본(carbon)이 도핑된 P형 폴리실리콘막인 반도체 메모리 소자.
16. The method of claim 15,
Wherein the third material film is a P-type polysilicon film doped with carbon.
제15항에 있어서,
상기 유전체막은 제1 고유전막, 질화막 및 제2 고유전막을 포함하는 반도체 메모리 소자.
16. The method of claim 15,
Wherein the dielectric film includes a first high-dielectric constant film, a nitride film, and a second high-dielectric-constant film.
제19항에 있어서,
상기 제1 고유전막은 Al2O3막이고, 상기 질화막은 Si3N4막이고, 상기 제2 고유전막은 Al2O3막인 반도체 메모리 소자.
20. The method of claim 19,
Wherein the first high dielectric constant film is an Al 2 O 3 film , the nitride film is a Si 3 N 4 film, and the second high dielectric constant film is an Al 2 O 3 film.
반도체 기판 상에 형성된 터널 절연막;
상기 터널 절연막 상에 순차적으로 적층된 제1 내지 제3 물질막들로 이루어진 플로팅 게이트;
상기 플로팅 게이트 상에 형성된 유전체막; 및
상기 유전체막 상에 형성된 콘트롤 게이트를 포함하며,
상기 제2 물질막은 상기 제1 및 제3 물질막들보다 일함수가 낮은 물질로 이루어진 반도체 메모리 소자.
A tunnel insulating film formed on a semiconductor substrate;
A floating gate formed of first to third material layers sequentially stacked on the tunnel insulating layer;
A dielectric film formed on the floating gate; And
And a control gate formed on the dielectric film,
Wherein the second material layer is made of a material having a lower work function than the first and third material layers.
제21항에 있어서,
상기 제1 물질막과 제3 물질막은 게르마늄(germanium)이 도핑된 P형 폴리실리콘막을 포함하는 반도체 메모리 소자.
22. The method of claim 21,
Wherein the first material film and the third material film include a P-type polysilicon film doped with germanium.
제22항에 있어서,
상기 제1 물질막은 상기 제3 물질막보다 상기 게르마늄의 도핑 농도가 낮은 반도체 메모리 소자.
23. The method of claim 22,
Wherein the first material film has a lower doping concentration of germanium than the third material film.
제21항에 있어서,
상기 제2 물질막은 카본(carbon)이 도핑된 N형 폴리실리콘막을 포함하는 반도체 메모리 소자.
22. The method of claim 21,
Wherein the second material film comprises a N-type polysilicon film doped with carbon.
제21항에 있어서,
상기 유전체막은 제1 고유전막, 질화막 및 제2 고유전막을 포함하는 반도체 메모리 소자.
22. The method of claim 21,
Wherein the dielectric film includes a first high-dielectric constant film, a nitride film, and a second high-dielectric-constant film.
제25항에 있어서,
상기 제1 고유전막은 Al2O3막이고, 상기 질화막은 Si3N4막이고, 상기 제2 고유전막은 Al2O3막인 반도체 메모리 소자.26. The method of claim 25,
Wherein the first high dielectric constant film is an Al 2 O 3 film, the nitride film is a Si 3 N 4 film, and the second high dielectric constant film is an Al 2 O 3 film.
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