KR20140050566A - 단일 전도체 인터페이스 작동 및 스위칭 장치 및 그 방법 - Google Patents

단일 전도체 인터페이스 작동 및 스위칭 장치 및 그 방법 Download PDF

Info

Publication number
KR20140050566A
KR20140050566A KR1020130124797A KR20130124797A KR20140050566A KR 20140050566 A KR20140050566 A KR 20140050566A KR 1020130124797 A KR1020130124797 A KR 1020130124797A KR 20130124797 A KR20130124797 A KR 20130124797A KR 20140050566 A KR20140050566 A KR 20140050566A
Authority
KR
South Korea
Prior art keywords
single conductor
slave
ping
master
master device
Prior art date
Application number
KR1020130124797A
Other languages
English (en)
Other versions
KR102169340B1 (ko
Inventor
에릭 마이어
존 알. 터너
Original Assignee
페어차일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드 세미컨덕터 코포레이션 filed Critical 페어차일드 세미컨덕터 코포레이션
Publication of KR20140050566A publication Critical patent/KR20140050566A/ko
Application granted granted Critical
Publication of KR102169340B1 publication Critical patent/KR102169340B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/60—Protecting data
    • G06F21/602—Providing cryptographic facilities or services
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/1607—Details of the supervisory signal
    • H04L1/1692—Physical properties of the supervisory signal, e.g. acknowledgement by energy bursts
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L2001/0092—Error control systems characterised by the topology of the transmission link
    • H04L2001/0094—Bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Health & Medical Sciences (AREA)
  • Bioethics (AREA)
  • General Health & Medical Sciences (AREA)
  • Software Systems (AREA)
  • Communication Control (AREA)
  • Information Transfer Systems (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Small-Scale Networks (AREA)

Abstract

본 출원은, 무엇보다도, 통신 장치 및 방법에 관한 것이고, 특히, 단일 전도체 또는 단일 와이어 통신 방식에 관한 것이다. 일 예에서, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법은 마스터 디바이스를 이용하여 마스터 디바이스를 슬레이브 디바이스에 연결하도록 구성된 제1 단일 전도체를 통해 제1 핑을 전송하는 단계, 핑 구간 동안 마스터 디바이스에서 제1 단일 전도체를 통해 슬레이브 핑을 수신하는 단계, 예컨대, 비트 구간과 관련된 단위 구간의 절반보다 작은 듀레이션을 갖는 펄스를 이용하여 제1 데이터 패킷을 전송하기 전에 제1 단일 전도체의 로직 레벨을 토글하는 단계를 포함한다.

Description

단일 전도체 인터페이스 작동 및 스위칭 장치 및 그 방법{APPARATUS AND METHOD FOR OPERATING AND SWITCHING A SINGLE CONDUCTOR INTERFACE}
이 특허 출원은 2012년 10월 19일에 출원된 Maier 등의 "단일 와이어 인터페이스의 작동 및 스위칭 장치 및 방법(APPARATUS AND METHOD OF OPERATING AND SWITCHING SINGLE WIRE INTERFACE)"이라는 명칭의 미국 가특허 출원 제61/715,973호에 대한 우선권을 주장하며, 상기 미국 가특허 출원은 그 내용 전체가 원용에 의해 본 명세서에 포함된다.
본 발명은 통신 프로토콜에 관한 것으로서, 특히, 단일 전도체 통신 인터페이스를 위한 통신 프로토콜에 관한 것이다.
서로 연결된 디바이스 간의 통신을 위한 다수의 통신 프로토콜이 있다. 이들 프로토콜 중 많은 프로토콜은 다중-전도체 통신 버스(bus)에 의존한다. 그러나, 버스 상의 특정 전도체는 통신 버스의 본래의 성능의 저하 없이, 통신 버스 상에서 실행될 추가 통신을 위한 기회를 제공하면서 수시로 유휴(idle) 상태에 있다.
본 출원은 무엇보다도, 통신 장치 및 방법, 특히 단일 전도체 또는 단일 와이어 통신 방식에 관한 것이다. 일 예에서, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 간의 통신 방법은 마스터 디바이스를 이용하여, 마스터 디바이스를 슬레이브 디바이스에 연결하도록 구성된 제1 단일 전도체 상에서 제1 핑(ping)을 전송하는 단계, 핑 구간(pink interval) 동안 마스터 디바이스에서 제1 단일 전도체 상에서 슬레이브 핑을 수신하는 단계 및 제1 단일 전도체를 이용하여 마스터 디바이스로부터 슬레이브 디바이스로 데이터 패킷을 전송하는 단계를 포함하고, 데이터 패킷을 전송하는 단계는, 단위 구간(unit interval)의 절반보다 작은 듀레이션(duration)을 갖는 펄스를 이용하여 제1 데이터 패킷을 보내기 전에 제1 단일 전도체의 로직 레벨(logic level)을 토글(toggle)하는 단계를 포함하며, 단위 구간은, 전송된 데이터의 단일 비트 듀레이션을 정하고, 제1 핑 및 슬레이브 핑을 포함하여, 핑은 단위 구간보다 큰 듀레이션을 포함한다.
본 명세서에서 발명의 내용 부분은 본 특허 출원 발명의 개요를 제공하기 위한 것이다. 이는 본 발명에 대한 제한적인 설명을 제공하기 위한 것은 아니다. 본 특허 출원에 관한 추가적인 정보는 후술하는 상세한 설명에서 제공된다.
도면은 반드시 축척대로 되어 있는 것은 아니며, 전체 도면을 통해 동일한 도면 부호는 유사한 요소를 나타낼 수 있다. 상이한 첨자를 가지는 동일한 도면 부호는 유사한 요소의 다른 예를 나타낼 수 있다. 도면은 일반적으로 본 명세서에서 논의되는 다양한 실시예를 한정하기 위한 것이 아니라, 예시적으로 설명하기 위한 것이다.
도 1a는 예시적인 단일 전도체 통신 방법을 이용한 마스터와 슬레이브 간의 초기 교환을 개략적으로 나타낸다.
도 1b 및 1c는 예시적인 단일 전도체 통신 방법을 이용한 데이터 초기 비트의 전송을 개략적으로 나타낸다.
도 2a-2d는 디바이스가 단일 전도체 인터페이스를 통한 정보의 전송을 중지시키기 위한 예시적인 방법을 개략적으로 나타낸다.
도 3a-3d는 최소 길이 프리앰블을 이용하여 단일 전도체 인터페이스를 통해 정보를 전송하는 동안 디바이스가 인터페이스를 중지시키기 위한 예시적인 방법을 개략적으로 나타낸다.
도 4a 및 4b는 교정 펄스를 이용하여 단일 전도체 인터페이스를 통한 명령 또는 데이터 전송의 종료를 나타내는 예시적인 방법을 나타낸다.
도 5a 및 5b는 단일 전도체 인터페이스를 리셋하는 예시적인 방법을 개략적으로 나타낸다.
도 6a 및 6b는 단일 전도체 인터페이스를 이용한 마스터와 슬레이브 간의 예시적인 교환을 개략적으로 나타낸다.
도 7은 단일 전도체 인터페이스를 통해 슬레이브 디바이스와의 통신을 개시하는 예시적인 방법의 순서흐름도를 개략적으로 나타낸다.
도 8은 단일 전도체 인터페이스를 통해 슬레이브 디바이스를 인증하는 예시적인 방법의 순서흐름도를 개략적으로 나타낸다.
도 9는 제1 단일 전도체로부터 제2 단일 전도체로 슬레이브 디바이스와의 통신을 스위칭하기 위한 예시적인 방법의 순서흐름도를 개략적으로 나타낸다.
도 10은 단일 전도체 인터페이스를 통해 슬레이브 디바이스와의 통신을 개시하는 예시적인 방법의 순서흐름도를 개략적으로 나타낸다.
도 11은 단일 전도체 인터페이스를 통해 슬레이브 디바이스를 인증하는 예시적인 방법의 순서흐름도를 개략적으로 나타낸다.
도 12는 제1 단일 전도체로부터 제2 단일 전도체로 슬레이브 디바이스와의 통신을 스위칭하기 위한 예시적인 방법의 순서흐름도를 개략적으로 나타낸다.
본 발명자는 단일 전도체 인터페이스(single conductor interface)를 작동 및 스위칭하기 위한 예시적인 방법을 인식하였다. 특정 예에서, 방법은 전자 디바이스의 구성요소를 연결하는 전도체를 더욱 효과적으로 활용할 수 있다. 예를 들어, 다중-전도체 인터페이스의 어떤 전도체가 유휴(idle) 상태인 경우, 본 발명에 따라 구성된 마스터 디바이스는 보조 기능(secondary function)의 단지 하나의 전도체를 이용하여 호환 가능한 슬레이브 디바이스와의 통신을 개시 및 수행할 수 있다. 특정 예에서, 이러한 하나의 전도체가 다시 주 기능(primary function)을 위해 필요하게 되면, 마스터 디바이스와 슬레이브 디바이스는 통신을 지속하기 위하여 다른 전도체로의 스위칭을 실행할 수 있다. 특정 예에서, 단일 전도체 통신 프로토콜은 마스터 구성요소와 슬레이브 구성요소가 각각 단일 전도체 버스(bus)를 제어할 수 있는 고정된 타이밍 윈도우(timing window)를 중심으로 규정될 수 있다. 몇몇 예에서, 마스터 및 슬레이브는 교정 펄스 폭, 또는 핑(ping), 또는 펄스에 타이밍을 맞춤으로써 그들의 수신 클럭(clock)을 교정할 수 있다. 특정 예에서, 교정 펄스의 펄스 폭은 또한 버스 상의 각 디바이스의 존재를 나타내는데 사용될 뿐 아니라, 데이터 전송 또는 명령(command) 전송의 종료를 나타내는데 사용될 수 있다. 특정 예에서, 마스터 디바이스는 인터페이스 또는 단일 전도체 버스에 대해 우선권을 가질 수 있다.
특정 예에서, 하나 이상의 전도체가 단일 전도체 통신을 위해 이용가능한 겅우, 다른 전도체는 인터페이스에 연결된 마스터의 유형을 인코딩하는데 사용될 수 있다. 특정 예에서, 하나 이상의 전도체가 단일 전도체 통신을 위해 이용가능한 경우, 예시적인 프로토콜은 전도체 사이에서 스위칭하여 통신을 지속하고, 전도체의 주 기능의 중단을 방지하며 더욱 효과적이고 시기 적절하게 통신하거나, 또는 그들의 조합을 제공할 수 있다.
도 1a는 예시적인 단일 전도체 통신 방법을 이용하여 마스터 디바이스와 슬레이브 디바이스 사이의 초기 교환을 개략적으로 나타낸다. 특정 예에서, 마스터는 인터페이스에 대해 우선권을 가질 수 있다. 101에서, 마스터는 인터페이스를 제어할 수 있고, 미리 정해진 듀레이션(duration)(TPMST)을 갖는 마스터 교정 펄스 또는 핑(MPING)을 전송할 수 있다. 102에서, 마스터는 인터페이스의 제어를 해제할 수 있고 슬레이브가 응답하도록 대기할 수 있다. 특정 예에서, 슬레이브는 응답 구간(TPING) 내에 응답하도록 구성될 수 있다. 103에서, 슬레이브가 응답 구간(TPING) 내에 응답하지 않으면, 104에서, 마스터는 다음의 마스터 핑 펄스(MPING)를 전송하기 전에 핑 구간(TPING)을 대기할 수 있다. 슬레이브가 인터페이스 상에 존재하고, 마스터 핑 펄스(MPING)를 수신하면, 105에서, 슬레이브는 응답 구간(TPING) 내에 슬레이브 교정 펄스 또는 핑 펄스(SPING)로 응답할 수 있다.
특정 예에서, 슬레이브가 마스터 핑 펄스를 수신하는 동안, 슬레이브는 마스터 핑 펄스의 듀레이션에 타이밍을 맞출 수 있다. 슬레이브가 마스터 핑 펄스에 응답하는 경우, 슬레이브는 마스터 핑 펄스와 대략 길이가 같은 슬레이브 핑 펄스를 전송할 수 있다. 특정 예에서, 마스터 핑 펄스와 슬레이브 핑 펄스의 듀레이션은, 각 디바이스의 단위 구간(unit interval)당 에러의 하나의 클럭 사이클의 1/2보다 작도록 구성된다. 특정 예에서, 전송된 비트 길이는 단위 구간과 동일할 수 있다. 특정 예에서, 마스터 핑 펄스의 길이는 슬레이브의 메모리에 저장되어, 마스터 디바이스에 의한 데이터 전송의 종료를 식별할 수 있도록 한다. 특정 예에서, 슬레이브 핑 펄스의 전송은 인터페이스 상의 슬레이브의 존재를 나타내는데 사용될 수 있다.
특정 예에서, 마스터가 슬레이브 핑 펄스를 수신하는 동안, 마스터는 슬레이브 핑 펄스의 듀레이션에 타이밍을 맞출 수 있다. 특정 예에서, 슬레이브 핑 펄스의 길이는 마스터 디바이스의 메모리에 저장되어, 슬레이브 디바이스에 의한 데이터 전송의 종료를 식별할 수 있도록 한다. 특정 예에서, 마스터 핑 펄스 또는 슬레이브 핑 펄스 중 어느 것보다 긴 듀레이션을 갖는 펄스의 수신은 인터페이스의 리셋(reset)을 개시할 수 있다.
도 1a를 다시 참조하면, 슬레이브 핑 펄스에 응답하여, 마스터 디바이스는 명령을 전송하기 위하여 인터페이스를 제어할 수 있다. 특정 예에서, 마스터 디바이스는 슬레이브 핑 펄스의 종결 후 미리 정해진 응답 윈도우(TMREQ) 내에 슬레이브 핑 펄스에 응답할 수 있다. 특정 예에서, 마스터가 슬레이브 핑 펄스의 종결 후 마스터 응답 구간(TMREQ) 내에 응답하지 않으면, 슬레이브는 슬레이브 핑 펄스의 종결 다음의 슬레이브 요청 윈도우(TSREQ)의 종결 후에 버스의 제어를 요청할 수 있다. 특정 예에서, 슬레이브 요청 윈도우 구간(TSREQ)은 마스터 응답 구간(TMREQ)보다 길다. 특정 상황에서, 마스터 디바이스 또는 슬레이브 디바이스 중 어느 것도 인터페이스의 제어를 요청받을 수 있지만, 명령 정보 또는 데이터와 같은 정보를 전송할 준비가 되어 있지 않을 수 있다. 특정 예에서, 디바이스는 비트 폭과 상이한 듀레이션을 갖는 펄스의 펄스 트레인을 전송함으로써 인터페이스를 제어 및 중지시킬 수 있다. 몇몇 예에서, 중지 펄스 폭 듀레이션은 비트 폭의 일부, 예컨대, 비트 폭의 약 1/4일 수 있다. 도 1a에 개략적으로 도시된 예시적인 방법은, 106에서, 슬레이브 디바이스로부터의 회신(reply) 핑 펄스 수신 후 인터페이스를 제어하는 마스터 디바이스를 나타낸다. 특정 예에서, 마스터 디바이스는 중지 펄스의 펄스 트레인을 전송함으로써 인터페이스를 제어할 수 있다. 도시된 예에서, 중지 펄스는 단일의(single) 비트 펄스 폭의 약 1/4의 펄스 폭을 갖는다. 본 발명의 범위를 벗어남이 없이, 다른 중지 펄스 폭이 가능하다는 것이 이해된다.
도 1b는 초기 데이터 비트(TB _ MSB)가 높은 로직 레벨(high logic level)을 갖는 경우 예시적인 단일 전도체 통신 방법을 이용한 데이터 초기 비트의 예시적인 전송을 개략적으로 나타낸다. 특정 예에서, 헤더(header)가 초기 비트(TB _ MSB)보다 앞설 수 있다. 몇몇 예에서, 헤더는 다수의 펄스를 포함할 수 있다. 헤더의 각각의 펄스는 단위 구간보다 짧은 펄스 듀레이션을 가질 수 있다. 특정 예에서, 헤더 펄스 듀레이션은 단위 구간의 절반보다 더 짧을 수 있다. 몇몇 예에서, 헤더 펄스 듀레이션은 단위 구간의 약 1/4 이하일 수 있다.
도 1c는 초기 데이터 비트(TB _ MSB)가 낮은(low) 로직 레벨을 갖는 경우 예시적인 단일 전도체 통신 방법을 이용한 데이터 초기 비트의 예시적인 전송을 개략적으로 나타낸다. 특정 예에서, 헤더가 초기 비트(TB _ MSB)보다 앞설 수 있다. 몇몇 예에서, 헤더는 다수의 펄스를 포함할 수 있다. 헤더의 각각의 펄스는 단위 구간보다 짧은 듀레이션을 가질 수 있다. 특정 예에서, 헤더 펄스 듀레이션은 단위 구간의 1/2보다 짧을 수 있다. 몇몇 예에서, 헤더 펄스 듀레이션은 단위 구간의 약 1/4 이하일 수 있다.
도 2a-2d는 디바이스가 단일 전도체 인터페이스를 통한 명령 또는 데이터 전송과 같은 정보 전송 동안 인터페이스를 중지시키기 위한 예시적인 방법을 개략적으로 나타낸다. 도 2a는 높은 로직 레벨과 비트 길이(TB)를 갖는 첫째 비트와 낮은 로직 레벨을 갖는 둘째 비트 사이의 전송을 중지하는 예를 개략적으로 나타낸다. 도 2b는 낮은 로직 레벨을 갖는 첫째 비트와 낮은 로직 레벨을 갖는 둘째 비트 사이의 전송을 중지하는 예를 개략적으로 나타낸다. 도 2c는 높은 로직 레벨을 갖는 첫째 비트와 높은 로직 레벨을 갖는 둘째 비트 사이의 전송을 중지하는 예를 개략적으로 나타낸다. 도 2d는 낮은 로직 레벨을 갖는 첫째 비트와 높은 로직 레벨을 갖는 둘째 비트 사이의 전송을 중지하는 예를 개략적으로 나타낸다. 도 2a-2d에 도시된 예에서, 각각의 중지 펄스는 비트 길이의 약 1/4의(TB /4) 온-타임(on-time)과 비트 길이의 약 1/4의 오프-타임(off-time)을 갖는다. 본 발명의 범위를 벗어남이 없이, 중지 비트의 온-타임과 오프-타임의 다른 값이 가능하다는 것이 이해된다. 특정 예에서, 중지 비트에 의해 형성된 파형은 프리앰블(preamble)이라 할 수 있다. 특정 예에서, 바이트(byte) 사이의 프리앰블은 마스터와 슬레이브 사이의 클럭 도메인을 동기화하는 카운트는 너무 멀리까지 이르지 않고 이들 프리앰블을 리셋할 수 있음을 보장할 수 있다.
도 3a-3d는 예컨대, 전송 비트 사이의 중지와 같이, 최소 길이 프리앰블을 이용하여 단일 전도체 인터페이스를 통해 정보를 전송하는 동안 디바이스가 인터페이스를 중지시키기 위한 예시적인 방법을 개략적으로 나타낸다. 특정 예에서, 도 3a-3d는 다중-바이트 전송의 바이트 사이에 제공될 수 있는 프리앰블을 개략적으로 나타낸다. 도 3a는 최소 길이 프리앰블을 이용하여 높은 로직 레벨과 비트 길이(TB)를 갖는 첫째 비트와 낮은 로직 레벨을 갖는 둘째 비트 사이의 전송을 중지시키는 예를 개략적으로 나타낸다. 도 3b는 최소 길이 프리앰블을 이용하여 낮은 로직 레벨을 갖는 첫째 비트와 낮은 로직 레벨을 갖는 둘째 비트 사이의 전송을 중지시키는 예를 개략적으로 나타낸다. 도 3c는 최소 길이 프리앰블을 이용하여 높은 로직 레벨을 갖는 첫째 비트와 높은 로직 레벨을 갖는 둘째 비트 사이의 전송을 중지시키는 예를 개략적으로 나타낸다. 도 3d는 최소 길이 프리앰블을 이용하여 낮은 로직 레벨을 갖는 첫째 비트와 높은 로직 레벨을 갖는 둘째 비트 사이의 전송을 중지시키는 예를 개략적으로 나타낸다. 도 3a-3d에 도시된 예에서, 각각의 중지 펄스는 비트 길이의 약 1/4(TB /4)의 온-타임과 비트 길이의 약 1/4의 오프-타임을 갖는다. 본 발명의 범위를 벗어남이 없이, 중지 비트의 온-타임과 오프-타임의 다른 값이 가능하다는 것이 이해된다.
도 4a 및 4b는 교정 펄스를 이용하여 단일 전도체 인터페이스를 통한 명령 또는 데이터 전송의 종료를 나타내는 예시적인 방법을 나타낸다. 도 4a는 낮은 로직 레벨, 프리앰블, 그리고 교정 펄스를 갖는 비트로 전송을 종료하는 예시적인 방법을 개략적으로 나타낸다. 비트는 TB의 비트 듀레이션을 가질 수 있고, 프리앰블 중지 펄스는 TB /4의 듀레이션을 가질 수 있으며, 교정 펄스는 TPMST 또는 TPSLV의 듀레이션을 가질 수 있다. 도 4b는 높은 로직 레벨, 프리앰블, 그리고 교정 펄스를 갖는 비트로 전송을 종료하는 예시적인 방법을 개략적으로 나타낸다. 도시된 교정 펄스는 높은 로직 레벨을 갖는 것으로 나타내었지만, 본 발명의 범위를 벗어남이 없이 낮은 로직 레벨을 갖는 교정 펄스 또한 가능하다.
도 5a 및 5b는 단일 전도체 인터페이스를 리셋(reset)하는 예시적인 방법을 나타낸다. 특정 예에서, 핑 펄스의 펄스 폭보다 큰 펄스 폭의 이용이 인터페이스의 리셋 역할을 할 수 있다. 마스터 및 슬레이브 모두가 인터페이스를 리셋할 수 있다. 마스터 디바이스가 단일 전도체 인터페이스를 디폴트(default)로 제어할 수 있으므로, 마스터 디바이스는 교정 펄스 또는 핑 펄스보다 긴 펄스 폭을 갖는 리셋 펄스를 전송함으로써 단일 전도체 인터페이스를 리셋할 수 있다. 특정 예에서, 슬레이브 디바이스는 리셋 펄스를 먼저 보냄으로써 인터페이스가 리셋될 것을 요청할 수 있고, 그 다음 마스터 디바이스가 마스터 리셋 펄스를 전송함으로써 리셋을 승인할 수 있다. 도 5a는 마스터 핑 펄스 후에 리셋을 요청하는 슬레이브 디바이스를 위한 방법을 개략적으로 나타낸다. 마스터 핑 펄스 후에, 대기 구간(tWAIT) 동안, 슬레이브는 슬레이브 핑 펄스보다 넒은 펄스 폭을 갖는 리셋 펄스를 포함할 수 있는 슬레이브 리셋 요청을 전송할 수 있다. 슬레이브 리셋 요청을 수신하면, 마스터 디바이스는 마스터 리셋 펄스를 전송할 수 있다. 도 5b는 슬레이브가 슬레이브 핑 펄스(SPING)를 전송한 경우 슬레이브가 단일 전도체 통신 인터페이스의 리셋을 요청하기 위한 예시적인 방법을 개략적으로 나타낸다. 마스터의 단일 전도체의 제어 요청 없이 슬레이브 요청 윈도우 구간(tSREQ)이 슬레이브 핑 펄스(SPING) 후에 만료된 후, 슬레이브는 슬레이브 핑 펄스(SPING)의 듀레이션(tPSLV)보다 긴 펄스 듀레이션(tRESET)을 갖는 슬레이브 리셋 요청(SRESET _ REQ)을 전송할 수 있다. 슬레이브 리셋 요청(SRESET _ REQ)을 수신하면, 마스터는 리셋 펄스(MRESET)를 보내서 마스터 디바이스의 프로세서 및 슬레이브 디바이스가 동시에 단일 전도체에 대한 그들 각각의 인터페이스를 리셋하도록 할 수 있다. 특정 예에서, 슬레이브 리셋 요청(SRESET _ REQ)은 리셋 역할을 하고, 슬레이브 리셋 요청(SRESET _ REQ)의 듀레이션 또는 완료를 인식하면 슬레이브 디바이스와 마스터 디바이스는 모두 리셋할 수 있다. 특정 예에서, 각각의 전송 디바이스는 단일 전도체의 전기적 제어를 해제하여, 다른 디바이스가 단일 전도체의 제어를 요청하거나 또는 예컨대 전송 후의 타이밍 윈도우의 대기 기간(tWAIT, tSREQ) 동안 단일 전도체를 제어하는 것을 허용할 수 있다.
도 6a 및 6b는 단일 전도체 인터페이스를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 예시적인 교환(exchange)을 나타낸다. 도 6a와 관련하여, 교환은 예를 들어, 인터페이스 상의 슬레이브의 존재를 나타내기 위하여 슬레이브 디바이스가 보내는 핑 펄스(tPSLV)를 포함할 수 있다. 마스터가 특정 구간 내에 응답하지 않으면, 더 긴 구간(tSREQ) 후에, 슬레이브가 명령 정보(SCOMMAND)를 보내고 뒤이어 명령 정보(SCOMMAND)의 종결을 나타내기 위하여 슬레이브 핑 펄스(tPSLV)를 보낼 수 있다. 특정 예에서, 마스터 및 슬레이브는 마스터 디바이스가 명령을 처리하는 동안 미리 정해진 윈도우 구간에 따라 핑 펄스를 교환할 수 있다. 몇몇 예에서, 마스터 디바이스는 단일 전도체를 제어할 수 있고, 명령에 대한 응답이 처리되어 통신할 준비가 될 때까지 일련의 중지 펄스를 생성할 수 있다. 특정 예에서, 마스터는 슬레이브 핑 펄스(tPSLV) 다음의 미리 정해진 마스터 요청 윈도우 구간(tMREQ) 동안 단일 전도체를 제어함으로써 응답 정보(MRESPONSE)를 전송할 수 있다.
도 6b는 단일 전도체 통신 인터페이스를 이용하여 마스터 명령 정보(MCOMMAND)를 전송하는 예시적인 방법을 나타낸다. 특정 예에서, 교환은 예를 들어, 인터페이스 상의 슬레이브의 존재를 나타내기 위하여 슬레이브 디바이스가 보내는 핑 펄스(tPSLV)를 포함할 수 있다. 마스터 디바이스는 마스터 요청 윈도우 구간(tMREQ) 내에 마스터 명령 정보(MCOMMAND)를 보내기 시작함으로써 단일 전도체를 제어할 수 있다. 슬레이브는 명령의 수신을 나타내는 응답 또는 응답 정보 중 어느 것에도 응답할 수 있다(SRESPONSE). 특정 예에서, 데이터를 요청하는 명령에 대해, 리턴된 데이터는 명령이 정확하게 수신되었다는 확인응답(acknowledgement) 역할을 할 수 있다. 특정 예에서, 이러한 유형의 통지는 명령의 수신 확인 또는 데이터의 수신 확인을 다시 하기 위한 추가적인 핸드셰이크(handshake)를 감소시키거나 제거할 수 있다. 몇몇 예에서, 리턴된 데이터가 불량이면, 요청자는 요청을 다시 시도할 수 있다. 특정 예에서, 요청자는 다른 액션을 취하거나 타겟 디바이스(target device)가 인터페이스 상에서 더 이상 유효하지 않다는 지시를 제공하기 전에 미리 정해진 횟수만큼 다시 시도할 수 있다.
특정 예에서, 명령 정보 및 응답 정보는 패킷, 예컨대 8-비트 패킷으로 보내질 수 있지만, 본 발명의 범위를 벗어남이 없이 다른 패킷 사이즈도 가능하다. 몇몇 예에서, 다수의 싱크(sync) 펄스 또는 중지 펄스, 예컨대 단위 구간의 일부분을 갖는 펄스가 패킷에 앞설 수 있다. 몇몇 예에서, 수신 디바이스가 패킷이 적절하게 수신되었는지를 판단할 수 있도록 하는 패리티 비트(parity bit)가 패킷을 뒤따를 수 있다. 일부 예에서, CRC(cyclic redundancy check) 정보가 패킷에 포함되거나 패킷 다음에 올 수 있다. 특정 예에서, 패리티 비트 및 CRC 정보 모두가 패킷에 포함되거나 패킷 다음에 올 수 있다.
도 7은 단일 전도체 인퍼테이스를 통해 슬레이브 디바이스와의 통신을 개시하는 예시적인 방법(700)의 순서흐름도를 개략적으로 나타낸다. 방법은, 701에서, 마스터 디바이스로부터의 하나 이상의 핑을 단일 전도체를 통해 전송하는 단계를 포함하고, 702에서, 단일 전도체를 통해 슬레이브 핑을 수신하는 단계를 포함할 수 있으며, 703에서, 마스터 클럭을 동기화하거나 슬레이브 핑 듀레이션을 측정하여 구간 듀레이션을 슬레이브 디바이스와 동기화하는 단계, 예컨대, 마스터 디바이스에 의해 측정된 단위 구간과 슬레이브 디바이스에 의해 측정된 단위 구간이 두 디바이스의 클럭 사이클의 절반 이상으로 가변하지 않도록 단위 구간의 듀레이션을 동기화하는 단계를 포함할 수 있고, 704에서, 단일 전도체를 통해 명령 또는 데이터를 슬레이브 디바이스와 교환하는 단계를 포함할 수 있다.
도 8은 단일 전도체 인터페이스를 통해 슬레이브 디바이스를 인증하는 예시적인 방법(800)의 순서흐름도를 개략적으로 나타낸다. 방법은, 801에서, 마스터 디바이스에서 단일 전도체로부터 슬레이브 핑을 수신하는 단계를 포함할 수 있고, 802에서, 단일 전도체를 통해 슬레이브 디바이스에 난수(random number)를 전송하거나 난수 및 인증 명령을 전송하는 단계를 포함할 수 있으며, 803에서, 단일 전도체를 통해 암호화된(encrypted) 수를 수신하는 단계를 포함할 수 있고, 804에서, 암호화된 수를 처리하는 단계를 포함할 수 있다. 특정 예에서, 암호화된 수의 처리는 암호화된 수를 비교기에 전달하는 단계, 암호화된 수를 복호화하는 단계를 포함하는 암호화를 또 수행하는 단계, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지는 않는다. 805에서, 방법은 마스터 디바이스에서, 처리된 수를 기대되는 수(expected number)와 비교하는 단계를 포함할 수 있고, 일부 예에서, 기대되는 수는 예컨대 난수일 수 있다. 처리된 수가 기대되는 수와 일치하면, 마스터 디바이스는, 806에서, 슬레이브 디바이스가 예컨대, 인터페이스의 별도의 ID(identification) 핀(pin)에서 수신된 슬레이브 디바이스 유형 ID에 대응하는 인증 디바이스임을 표시할 수 있다. 처리된 수가 기대되는 수와 일치하지 않으면, 마스터 디바이스는, 807에서, 슬레이브가 인증 디바이스가 아님을 표시할 수 있다.
도 9는 슬레이브 디바이스와의 통신을 제1 단일 전도체로부터 제2 단일 전도체로 스위칭하기 위한 예시적인 방법(900)의 순서흐름도를 개략적으로 나타낸다. 방법은, 901에서, 마스터 디바이스에서 호스트 프로세서(host processor)로부터의 스위치 명령을 수신하는 단계를 포함할 수 있다. 이러한 명령은 예를 들어, 호스트 프로세서가 현재의 전도체를 사용 중일 것이고 제2 전도체는 유휴 상태이기 때문에 개시될 수 있다. 특정 예에서, 전도체들은 다중 전도체 버스 인터페이스의 일부일 수 있으며, 다중 전도체 버스 인터페이스는 예컨대, USB(Universal Serial Bus) 인터페이스일 수 있으나 이에 제한되지 않는다. 902에서, 마스터 디바이스는 제1 단일 전도체를 이용하여 슬레이브 디바이스로 스위치 명령을 전송할 수 있다. 일부 예에서, 스위치 명령은 어떤 다른 전도체가 단일 전도체 통신을 위해 이용 가능한지에 관한 정보를 포함할 수 있다. 특정 예에서, 마스터는 슬레이브로부터 스위치 명령의 확인응답을 수신할 수 있다. 일부 예에서, 마스터는 스위치 방법(900)을 계속 진행하기 전에 슬레이브로부터의 확인응답을 위해 대기할 수 있다. 특정 예에서, 슬레이브 디바이스가 스위치 명령 전송으로부터 미리 정해진 구간 내에 스위치 명령 확인응답을 제공하지 않으면 마스터 디바이스는 호스트 프로세서에 에러를 표시할 수 있다. 903에서, 마스터 디바이스는 제1 전도체와 통신을 스위칭하는데 이용 가능한 하나 이상의 제2 전도체를 통해 마스터 핑을 전송할 수 있다. 방법은 904에서, 마스터 디바이스에서 제2 단일 전도체를 통해 슬레이브 핑을 수신하는 단계를 포함할 수 있고, 905에서, 제2 단일 전도체를 이용하여 스위치 명령을 마스터 디바이스로부터 슬레이브 디바이스로 재전송하는 단계를 포함할 수 있으며, 906에서, 마스터 디바이스에서 제2 단일 전도체를 통해 슬레이브 디바이스로부터 스위치 확인응답을 수신하는 단계를 포함할 수 있고, 907에서, 호스트 프로세서에 예를 들어, 제1 단일 전도체로부터 제2 단일 전도체로의 스위칭이 완료되었음을 표시하는 단계를 포함할 수 있다.
도 10은 단일 전도체 인터페이스를 통해 슬레이브 디바이스와의 통신을 개시하는 예시적인 방법(1000)의 순서흐름도를 개략적으로 나타낸다. 방법은 1001에서, 단일 전도체를 통해 마스터 디바이스로부터 하나 이상의 마스터 핑을 수신하는 단계를 포함할 수 있고, 1002에서, 슬레이브의 클럭을 동기화하거나 마스터 핑 듀레이션을 측정하여 구간 듀레이션을 마스터 디바이스와 동기화하는 단계, 예컨대, 마스터 디바이스에 의해 측정된 단위 구간과 슬레이브 디바이스에 의해 측정된 단위 구간이 두 디바이스의 클럭 사이클의 절반 이상으로 가변하지 않도록 단위 구간의 듀레이션을 동기화하는 단계를 포함할 수 있으며, 1003에서, 단일 전도체를 통해 슬레이브 핑을 전송하는 단계를 포함할 수 있고, 1004에서, 단일 전도체를 통해 마스터 디바이스와 명령 또는 데이터를 교환하는 단계를 포함할 수 있다.
도 11은 단일 전도체 인터페이스를 통해 슬레이브 디바이스를 인증하는 예시적인 방법(1100)의 순서흐름도를 개략적으로 나타낸다. 방법은, 1101에서, 단일 전도체를 통해 마스터 디바이스로 슬레이브 핑을 전송하는 단계를 포함하고, 1102에서, 단일 전도체를 통해 마스터 디바이스로부터 난수를 수신하거나 난수 및 인증 명령을 수신하는 단계를 포함하며, 1103에서, 난수를 암호화하는 단계를 포함하고, 1104에서, 단일 전도체를 통해 암호화된 수를 전송하는 단계를 포함할 수 있다.
도 12는 슬레이브 디바이스와의 통신을 제1 단일 전도체로부터 제2 단일 전도체로 스위칭하기 위한 예시적인 방법(1200)의 순서흐름도를 개략적으로 나타낸다. 방법은 1201에서, 제1 단일 전도체를 이용하여 슬레이브 디바이스에서 스위치 명령을 수신하는 단계를 포함할 수 있다. 일부 예에서, 스위치 명령은 어떤 다른 전도체가 단일 전도체 통신을 위해 이용 가능한지에 관한 정보를 포함할 수 있다. 특정 예에서, 슬레이브는 스위치 명령의 확인응답을 마스터 디바이스로 전송할 수 있다. 1202에서, 방법은 제1 전도체 및 통신을 스위칭하기 위하여 이용 가능한 하나 이상의 제2 전도체에서 마스터 핑을 수신하는 단계를 포함할 수 있다. 방법은 1203에서, 제2 단일 전도체에서 슬레이브 핑을 전송하는 단계를 포함하고, 1204에서, 제2 단일 전도체를 이용하여 슬레이브 디바이스에서 마스터 디바이스로부터의 스위치 명령을 수신하는 단계를 포함하며, 1205에서, 제2 단일 전도체 상에서 슬레이브 디바이스로부터의 스위치 확인응답을 마스터 디바이스로 전송하는 단계를 포함할 수 있다.
특정 예에서, 인터페이스 최적화는 마지막으로 알려진 양호한 정보, 예컨대, 마지막으로 알려진 양호한 슬레이브 ID를 유지함으로써 달성될 수 있다. 이러한 ID의 저장은 단일 전도체 인터페이스의 인증 타이밍을 향상시킬 수 있다. 일부 예에서, 마스터와 슬레이브 간의 교정 펄스 핸드셰이크는 또한 인터페이스 상에서의 마스터와 슬레이브의 존재를 나타내는데 사용될 수 있다. 특정 예에서, 방법은 마스터 트랜잭션(transaction) 시작, 슬레이브 트랜잭션 시작 및 슬레이브 교정 응답과 같은 슬레이브 응답을 위한 고정된 윈도우를 포함할 수 있다. 일부 예에서, 방법은 통신하는 동안 인터페이스 중지, 예컨대 제1 응답 윈도우 동안의 중지, 그리고 데이터 전달 사이에 인터페이스를 중지하기 위한 프리앰블 사용의 제공을 포함할 수 있다. 특정 예에서, 다른 전도체가 인터페이스에 연결된 마스터 유형을 인코딩하는데 사용될 수 있다. 몇 가지 예에서, 슬레이브 디바이스는 다른 전도체를 통해 인코딩된 데이터를 액세스할 수 있다.
추가 개시( Additional Notes )
예 1에서, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법은 마스터 디바이스를 이용하여, 마스터 디바이스를 슬레이브 디바이스에 연결하도록 구성된 제1 단일 전도체를 통해 제1 핑(ping)을 전송하는 단계, 핑 구간(ping interval) 동안 마스터 디바이스에서 제1 단일 전도체를 통해 슬레이브 핑을 수신하는 단계, 제1 단일 전도체를 이용하여 마스터 디바이스로부터 슬레이브 디바이스로 데이터 패킷을 전송하는 단계를 포함할 수 있고, 데이터 패킷을 전송하는 단계는, 단위 구간(unit interval)의 절반보다 작은 듀레이션(duration)을 갖는 펄스를 이용하여 제 데이터 패킷을 보내기 전에 제1 단일 전도체의 로직 레벨(logic level)을 토글(toggle)하는 단계를 포함하며, 단위 구간은, 전송된 데이터의 단일 비트 듀레이션을 규정하고, 제1 핑 및 슬레이브 핑을 포함하여, 핑은 단위 구간보다 큰 듀레이션을 포함한다.
예 2에서, 예 1의 마스터 핑을 전송하는 단계는 제1 단일 전도체의 전기적 제어를 해제하는 단계, 그리고 핑 구간 동안 슬레이브 핑을 수신하기 위하여 대기하는 단계를 선택적으로 포함한다.
예 3에서, 예 1-2 중 하나 이상의 데이터 패킷을 전송하는 단계는, 다중-바이트(multi-byte) 데이터 패킷을 전송하는 단계를 선택적으로 포함한다.
예 4에서, 예 1-3 중 하나 이상의 다중 바이트 데이터 패킷을 전송하는 단계는, 각 바이트가 복수의 데이터 비트 및 패리티 비트를 포함하는, 복수의 바이트를 전송하는 단계를 선택적으로 포함한다.
예 5에서, 예 1-4 중 하나 이상의 데이터 패킷을 전송하는 단계는, 데이터 패킷의 각 패킷의 종료를 나타내는 패킷 종료 핑을 전송하는 단계를 선택적으로 포함한다.
예 6에서, 예 1-5 중 하나 이상의 방법은 슬레이브 핑을 수신한 후에 슬레이브 디바이스를 인증하는 단계를 선택적으로 포함한다.
예 7에서, 예 1-6 중 하나 이상의 인증하는 단계는, 마스터 디바이스로부터 슬레이브 디바이스로 난수(random number)를 전송하는 단계, 슬레이브 디바이스로부터 암호화된 수를 수신하는 단계, 암호화된 수를 복호화하여 복호화된 수를 제공하는 단계, 그리고 복호화된 수가 난수와 일치하면 유효한 인증을 표시하는 단계를 선택적으로 포함한다.
예 8에서, 예 1-7 중 하나 이상의 방법은 제1 단일 전도체로부터 제2 단일 전도체로 통신을 스위칭하는 단계를 선택적으로 포함한다.
예 9에서, 예 1-8 중 하나 이상의 스위칭하는 단계는, 마스터 디바이스에서 호스트 프로세서로부터의 스위치 명령을 수신하는 단계, 제1 단일 전도체를 이용하여 스위치 명령을 슬레이브 디바이스로 전송하는 단계, 제1 단일 전도체와 제2 단일 전도체를 이용하여 마스터 핑을 전송하는 단계, 그리고 제2 단일 전도체를 통해 제2 슬레이브 핑을 수신하는 단계를 선택적으로 포함한다.
예 10에서, 예 1-9 중 하나 이상의 스위칭하는 단계는, 제2 단일 전도체를 이용하여 슬레이브 디바이스로 스위치 명령을 재전송하는 단계, 제2 단일 전도체를 이용하여 슬레이브 디바이스로부터 스위치 확인응답(acknowledgement)을 수신하는 단계, 그리고 제1 단일 전도체로부터 제2 단일 전도체로의 통신 스위칭의 완료를 나타내는 인터럽트(interrupt)를 호스트 디바이스로 전송하는 단계를 선택적으로 포함한다.
예 11에서, 예 1-10 중 하나 이상의 방법은 마스터 디바이스와 슬레이브 디바이스 간의 통신을 리셋하는 단계를 선택적으로 포함하고, 리셋하는 단계는, 마스터 디바이스를 이용하여 단일 전도체를 통해 리셋 펄스를 전송하는 단계를 포함하며, 리셋 펄스는 마스터 핑의 듀레이션보다 큰 듀레이션을 포함한다.
예 12에서, 예 1-11 중 하나 이상의 리셋 펄스는 마스터 핑의 듀레이션의 5배 이상 긴 듀레이션을 선택적으로 갖는다.
예 13에서, 예 1-12 중 하나 이상의 마스터 핑은 단위 구간보다 10 이상 긴 듀레이션을 선택적으로 포함한다.
예 14에서, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법은 제1 단일 전도체를 이용하여 슬레이브 디바이스에서 제1 마스터 핑을 수신하는 단계, 제1 단일 전도체를 이용하여 슬레이브 디바이스로부터의 제1 슬레이브 핑을 전송하는 단계, 그리고 제1 단일 전도체를 이용하여 슬레이브 디바이스에서 마스터 디바이스로부터 데이터 패킷을 수신하는 단계를 포함하고, 데이터 패킷을 수신하는 단계는, 단위 구간의 절반보다 작은 듀레이션을 갖는 복수의 펄스를 수신하는 단계를 포함하며, 단위 구간은, 전송된 데이터의 단일 비트 듀레이션을 규정한다.
예 15에서, 예 1-14 중 하나 이상의 제1 슬레이브 핑을 전송하는 단계는, 제1 단일 전도체의 전기적 연결을 해제하는 단계와, 마스터 디바이스의 제1 단일 전도체에 대한 전기적 제어를 검출하기 전에 적어도 하나의 단위 구간을 지연시키는 단계를 선택적으로 포함한다.
예 16에서, 예 1-15 중 하나 이상의 제1 슬레이브 핑을 전송하는 단계는, 제1 단일 전도체의 전기적 제어를 해제하는 단계를 선택적으로 포함하며, 방법은 제1 단일 전도체의 제어 전에 세 개에서 다섯 개의 단위 구간을 지연시켜서, 제1 단일 전도체를 이용하여 슬레이브 정보를 마스터 디바이스로 전송하는 단계를 포함한다.
예 17에서, 예1-16 중 하나 이상의 방법은 제1 단일 전도체를 이용하여 마스터 디바이스로 슬레이브 데이터 패킷을 전송하는 단계를 선택적으로 포함한다.
예 18에서, 예 1-17 중 하나 이상의 슬레이브 데이터 패킷을 전송하는 단계는, 슬레이브 데이터 패킷의 각 패킷의 종료를 나타내기 위한 패킷 종료(end-of-packet) 핑을 전송하는 단계를 선택적으로 포함한다.
예 19에서, 예 1-18 중 하나 이상의 방법은 제1 단일 전도체를 이용하여 슬레이브 디바이스에서 마스터 디바이스로부터 인증 명령 및 난수를 수신하는 단계, 난수를 암호화하여 암호화된 수를 제공하는 단계 및 제1 단일 전도체를 이용하여 암호화된 수를 마스터 디바이스로 전송하는 단계를 선택적으로 포함한다.
예 20에서, 예 1-19 중 하나 이상의 방법은 제1 단일 전도체를 이용하여 슬레이브 디바이스에서 마스터 디바이스로부터 스위치 명령을 수신하는 단계, 제1 단일 전도체를 이용하여 슬레이브 디바이스로부터 마스터 디바이스로 제1 스위치 명령 확인응답을 전송하는 단계, 슬레이브 디바이스에서 제1 단일 전도체 및 제2 단일 전도체 모두를 통해 마스터 핑을 수신하는 단계, 제2 단일 전도체를 통해 수신된 하나 이상의 마스터 핑에 응답하여 제2 단일 전도체를 통해 제2 슬레이브 핑을 전송하는 단계, 슬레이브 디바이스에서 제2 단일 전도체를 통해 스위치 명령의 복사본을 수신하는 단계 및 제2 단일 전도체를 이용하여 슬레이브 디바이스로부터 마스터 디바이스로 제2 스위치 명령 확인응답을 전송하는 단계를 선택적으로 포함한다.
예 21에서, 단일 전도체를 통해 통신하기 위한 마스터 트랜시버는 제1 단일 전도체를 통해 제1 핑을 전송하도록 구성된 프로세서를 포함하고, 제1 단일 전도체는 마스터 트랜시버를 슬레이브 디바이스와 연결하고, 핑 구간 동안 제1 단일 전도체를 통해 슬레이브 핑을 수신하며, 제1 단일 전도체를 이용하여 슬레이브 디바이스로 데이터 패킷을 전송하고, 단위 구간의 1/2보다 작은 듀레이션을 갖는 펄스를 이용하여 제1 데이터 패킷을 전송하기 전에 제1 단일 전도체의 로직 레벨을 토글하도록 구성되며, 단위 구간은, 전송된 데이터의 단일 비트 듀레이션을 규정하고, 제1 핑 및 슬레이브 핑을 포함하여, 핑은 구간보다 큰 듀레이션을 포함한다.
예 22에서, 예 1-21 중 하나 이상의 프로세서는 슬레이브 디바이스로 난수를 전송하고, 슬레이브 디바이스로부터 암호화된 수를 수신하며, 암호화된 수를 복호화하여 복호화된 수를 제공하고, 복호화된 수가 난수와 일치하면 슬레이브 디바이스의 유효한 인증을 표시하도록 선택적으로 구성된다.
예 23에서, 단일 전도체를 통해 통신하기 위한 슬레이브 트랜시버는 제1 단일 전도체에 연결된 마스터 디바이스로부터 제1 마스터 핑을 수신하고, 마스터 핑에 응답하여 제1 단일 전도체를 통해 제1 슬레이브 핑을 전송하며, 제1 단일 전도체를 이용하여 마스터 디바이스로부터 데이터 패킷을 수신하고, 데이터 패킷의 각각의 데이터 패킷을 수신하기 직전에 단위 구간의 절반보다 작은 듀레이션을 갖는 복수의 펄스를 수신하도록 구성된 프로세서를 포함하고, 단위 구간은, 전송된 데이터의 단일 비트 듀레이션을 규정한다.
예 24에서, 예1-23 중 하나 이상의 프로세서는 제1 단일 전도체를 이용하여 마스터 디바이스로부터 인증 명령 및 난수를 수신하고, 난수를 암호화하여 암호화된 수를 제공하며, 제1 단일 전도체를 이용하여 상기 암호화된 수를 마스터 디바이스로 전송하도록 선택적으로 구성된다.
예 25에서, 예 1-24 중 하나 이상의 프로세서는 제1 단일 전도체를 이용하여 마스터 디바이스로부터 스위치 명령을 수신하고, 제1 단일 전도체를 이용하여 마스터 디바이스로 제1 스위치 명령 확인응답을 전송하며, 제1 단일 전도체 및 제2 단일 전도체 모두를 통해 마스터 핑을 수신하고, 제2 단일 전도체를 통해 수신된 하나 이상의 마스터 핑에 응답하여 제2 단일 전도체를 통해 제2 슬레이브 핑을 전송하며, 제2 단일 전도체를 통해 스위치 명령의 복사본을 수신하고, 제2 단일 전도체를 이용하여 마스터 디바이스로 제2 스위치 명령 확인응답을 전송하도록 선택적으로 구성된다.
예 26은 예 1-25 중 하나 이상의 임의의 일부분 또는 임의의 일부분의 조합을 포함하거나, 또는 예 1-25 중 하나 이상의 임의의 일부분 또는 임의의 일부분의 조합과 선택적으로 조합되어, 예 1-25의 하나 이상의 기능을 수행하기 위한 수단 또는 예 1-25의 하나 이상의 기능이 기계에 의해 수행되는 경우 기계가 예 1-25의 하나 이상의 기능을 수행하도록 하는 명령을 포함하는 기계 판독가능 매체를 포함하는 특징을 포함할 수 있다.
상기 상세한 설명은, 상세한 설명의 일부를 이루는 첨부 도면에 대한 참조를 포함한다. 도면은 본 발명이 실시될 수 있는 특정 실시예를 예시로서 나타낸다. 이러한 실시예는 본 명세서에서 "예"라고도 한다. 그러한 예들은 도시되거나 기술된 요소 이외의 요소를 포함할 수 있다. 그러나, 본 발명자는 도시되거나 기술된 요소만 제공되는 예도 고려한다. 또한, 본 발명자는, 특정의 예(또는 이의 하나 이상의 태양) 또는 본 명세서에 도시되거나 기술된 다른 예(또는 이의 하나 이상의 태양)에 대하여, 도시되거나 기술된 요소들의 임의의 조합 또는 치환을 사용한 예(또한 이들의 하나 이상의 태양)도 고려한다.
본 명세서에 언급된 모든 공개 문헌, 특허, 및 특허 문헌은 원용에 의해 개별적으로 본 명세서에 포함되지만, 그 전체 내용이 원용에 의해 본 명세서에 포함된다. 본 명세서와 원용에 의해 포함되는 문헌들 간에 불일치하는 사용법이 있을 경우, 포함된 문헌에서의 사용법은 본 명세서의 사용법에 대한 보조적인 것으로 고려되어야 하며; 양립 불가능한 불일치의 경우, 본 명세서의 사용법이 우선한다.
본 명세서에서는, "일" 또는 "하나의"라는 표현은, 특허 문헌에서 흔히 쓰이는 바와 같이, 다른 경우들이나 "적어도 하나" 또는 "하나 이상"이라는 표현의 용법과 관계없이 하나 또는 하나 이상을 포함하도록 사용된다. 본 명세서에서는, 특별한 지시가 없는 이상 "A 또는 B"가 "A이나 B가 아닌", "B이나 A가 아닌" 및 "A 및 B"를 포함하도록, "또는"이라는 표현은 독점적이지 않은 것을 언급하도록 사용된다. 첨부된 청구범위에서, "포함하다(including)" 및 "~인(in which)"이라는 표현은 "구비하다(comprising)" 및 "~인, ~이고(wherein)"의 공통 등가물로 사용된다. 또한, 이하의 청구범위에서는, "포함하다" 및 "구비하다"라는 표현이 개방형(open-eneded)의 의미를 갖는다. 즉, 청구항에서 이 표현 앞에 열거된 것 이외의 요소들을 포함하는 시스템, 장치, 물품, 또는 프로세스 또한 여전히 그 청구항의 범위 내에 포함되는 것으로 간주된다. 더욱이, 이하의 청구범위에서, "제1", "제2" 및 "제3" 등의 표현은 단순히 표지로서 사용되며, 그러한 대상에 대한 수적 요건을 강제하려는 의도는 아니다.
본 명세서에 기재된 방법 실시예는 적어도 부분적으로 기계 또는 컴퓨터로 구현될 수 있다. 몇몇 실시예는 상기 실시예에 기재된 바와 같은 방법을 전자 장치가 수행하도록 하는 명령어가 인코딩된 컴퓨터 판독가능 매체 또는 기계 판독가능 매체를 포함할 수 있다. 그러한 방법의 구현은 마이크로코드, 어셈블리 언어 코드, 상위 레벨 언어 코드 등의 코드를 포함할 수 있다. 그러한 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독가능한 명령어를 포함할 수 있다. 코드는 컴퓨터 프로그램 제품의 일부를 형성할 수 있다. 또한 일 예에서, 코드는 하나 이상의 휘발성, 비일시적인, 또는 비휘발성의 유형 컴퓨터 판동가능 매체에, 예컨대 실행 동안 또는 다른 시점에서 유형적으로 저장될 수 있다. 이러한 유형 컴퓨터 판독가능 매체의 예들은, 이에 제한되는 것은 아니지만, 하드 디스크, 이동식 자기 디스크, 이동식 광디스크(예컨대, 콤팩트 디스크(CD) 및 디지털 비디오 디스크(DVD)), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(RAMs), 읽기 전용 메모리(ROMs) 등을 포함할 수 있다.
상기 설명은 예시를 위한 것으로, 본 발명을 제한하려는 것은 아니다. 예컨대, 전술한 실시예(또는 이러한 실시예의 하나 이상의 태양)는 서로 조합되어 이용될 수도 있다. 통상의 기술자가 상기한 설명을 검토함으로써 다른 실시예가 이용될 수 있다. 요약서는 독자가 기술적 개시의 본질을 신속하게 이해할 수 있도록 하기 위하여 37 C.F.R. §1.72(b)에 따라 제공된다. 요약서는 그것이 청구항의 범위나 의미를 해석하거나 제한하기 위해 사용되는 것이 아님을 이해해야 한다. 또한, 본 발명의 상세한 설명 부분에서는, 여러 특징이 함께 그룹화되어 개시를 간략화할 수 있다. 이것은 청구되지 않은 개시된 특징이 임의의 청구항에서도 필수적이지 않음을 의도하는 것으로 해석되어야 한다. 오히려, 발명의 청구 대상은 특정한 공개 실시예의 모든 특징보다 작게 두어도 좋다. 따라서, 이하의 청구범위는 이에 의하여 상세한 설명에 포함되는 것이고, 각각의 청구항은 개별적인 실시예를 나타내며, 이러한 실시예가 다양한 조합 또는 치환의 형태로 상호 결합될 수 있음이 고려된다. 본 발명의 범위는 첨부된 청구범위와 함께 청구항으로 나타낸 등가물의 전체 범위를 참조하여 결정되어야 한다.

Claims (13)

  1. 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법으로서,
    마스터 디바이스를 이용하여, 상기 마스터 디바이스를 슬레이브 디바이스에 연결하도록 구성된 제1 단일 전도체를 통해 제1 핑(ping)을 전송하는 단계;
    핑 구간(ping interval) 동안 상기 마스터 디바이스에서 상기 제1 단일 전도체를 통해 슬레이브 핑을 수신하는 단계; 및
    상기 제1 단일 전도체를 이용하여 상기 마스터 디바이스로부터 상기 슬레이브 디바이스로 데이터 패킷을 전송하는 단계를 포함하고,
    상기 데이터 패킷을 전송하는 단계는,
    단위 구간(unit interval)의 절반보다 작은 듀레이션(duration)을 갖는 펄스를 이용하여 제1 데이터 패킷을 보내기 전에 상기 제1 단일 전도체의 로직 레벨(logic level)을 토글(toggle)하는 단계를 포함하며,
    상기 단위 구간은, 전송된 데이터의 단일 비트 듀레이션을 규정하고,
    상기 제1 핑 및 상기 슬레이브 핑을 포함하여, 핑은 단위 구간보다 큰 듀레이션을 포함하는,
    제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  2. 제1항에 있어서,
    상기 마스터 핑을 전송하는 단계는,
    상기 제1 단일 전도체의 전기적 제어를 해제하는 단계; 및
    상기 핑 구간 동안 상기 슬레이브 핑을 수신하기 위하여 대기하는 단계를 포함하는, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  3. 제1항에 있어서,
    상기 데이터 패킷을 전송하는 단계는,
    다중-바이트(multi-byte) 데이터 패킷을 전송하는 단계를 포함하는, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  4. 제1항에 있어서,
    상기 방법은,
    상기 슬레이브 핑을 수신한 후에 상기 슬레이브 디바이스를 인증하는 단계를 포함하고,
    상기 슬레이브 디바이스를 인증하는 단계는,
    상기 마스터 디바이스로부터 상기 슬레이브 디바이스로 난수(random number)를 전송하는 단계;
    상기 슬레이브 디바이스로부터 암호화된 수를 수신하는 단계;
    상기 암호화된 수를 복호화하여 복호화된 수를 제공하는 단계; 및
    상기 복호화된 수가 상기 난수와 일치하면 유효한 인증을 표시하는 단계를 포함하는, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  5. 제1항에 있어서,
    상기 방법은,
    상기 제1 단일 전도체로부터 제2 단일 전도체로 통신을 스위칭하는 단계를 포함하고,
    상기 통신을 스위칭하는 단계는,
    상기 마스터 디바이스에서 호스트 프로세서로부터 스위치 명령을 수신하는 단계;
    상기 제1 단일 전도체를 이용하여 스위치 명령을 상기 슬레이브 디바이스로 전송하는 단계;
    상기 제1 단일 전도체와 상기 제2 단일 전도체를 이용하여 마스터 핑을 전송하는 단계; 및
    상기 제2 단일 전도체를 통해 제2 슬레이브 핑을 수신하는 단계를 포함하는, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  6. 제5항에 있어서,
    상기 통신을 스위칭하는 단계는,
    상기 제2 단일 전도체를 이용하여 상기 슬레이브 디바이스로 스위치 명령을 재전송하는 단계;
    상기 제2 단일 전도체를 이용하여 상기 슬레이브 디바이스로부터 스위치 확인응답(acknowledgement)을 수신하는 단계; 및
    상기 제1 단일 전도체로부터 상기 제2 단일 전도체로의 통신 스위칭의 완료를 나타내는 인터럽트(interrupt)를 상기 호스트 디바이스로 전송하는 단계를 포함하는, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  7. 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법으로서,
    상기 제1 단일 전도체를 이용하여 슬레이브 디바이스에서 제1 마스터 핑을 수신하는 단계;
    상기 제1 단일 전도체를 이용하여 상기 슬레이브 디바이스로부터 제1 슬레이브 핑을 전송하는 단계; 및
    상기 제1 단일 전도체를 이용하여 상기 슬레이브 디바이스에서 상기 마스터 디바이스로부터 데이터 패킷을 수신하는 단계를 포함하고,
    상기 데이터 패킷을 수신하는 단계는,
    단위 구간의 절반보다 작은 듀레이션을 갖는 복수의 펄스를 수신하는 단계를 포함하며,
    상기 단위 구간은, 전송된 데이터의 하나의 비트 듀레이션을 규정하는,
    제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  8. 제7항에 있어서,
    상기 제1 슬레이브 핑을 전송하는 단계는,
    상기 제1 단일 전도체의 전기적 연결을 해제하는 단계와, 상기 마스터 디바이스의 상기 제1 단일 전도체에 대한 전기적 제어를 검출하기 전에 적어도 하나의 단위 구간을 지연시키는 단계를 포함하고,
    상기 제1 슬레이브 핑을 전송하는 단계는,
    상기 제1 단일 전도체의 전기적 제어를 해제하는 단계를 포함하며,
    상기 방법은,
    상기 제1 단일 전도체의 제어 전에 세 개에서 다섯 개의 단위 구간을 지연시켜서, 상기 제1 단일 전도체를 이용하여 슬레이브 정보를 상기 마스터 디바이스로 전송하는 단계를 포함하는, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  9. 제7항에 있어서,
    상기 방법은,
    상기 제1 단일 전도체를 이용하여 상기 마스터 디바이스로 슬레이브 데이터 패킷을 전송하는 단계를 포함하고,
    상기 슬레이브 데이터 패킷을 전송하는 단계는,
    상기 슬레이브 데이터 패킷의 각 패킷의 종료를 나타내기 위한 패킷 종료(end-of-packet) 핑을 전송하는 단계를 포함하는, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  10. 제7항에 있어서,
    상기 제1 단일 전도체를 이용하여 상기 슬레이브 디바이스에서 상기 마스터 디바이스로부터 인증 명령 및 난수를 수신하는 단계;
    상기 난수를 암호화하여 암호화된 수를 제공하는 단계; 및
    상기 제1 단일 전도체를 이용하여 상기 암호화된 수를 상기 마스터 디바이스로 전송하는 단계를 포함하는, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  11. 제7항에 있어서,
    상기 제1 단일 전도체를 이용하여 상기 슬레이브 디바이스에서 상기 마스터 디바이스로부터 스위치 명령을 수신하는 단계;
    상기 제1 단일 전도체를 이용하여 상기 슬레이브 디바이스로부터 상기 마스터 디바이스로 제1 스위치 명령 확인응답을 전송하는 단계;
    상기 슬레이브 디바이스에서 상기 제1 단일 전도체 및 제2 단일 전도체 모두를 통해 마스터 핑을 수신하는 단계;
    상기 제2 단일 전도체를 통해 수신된 하나 이상의 마스터 핑에 응답하여 상기 제2 단일 전도체를 통해 제2 슬레이브 핑을 전송하는 단계;
    상기 슬레이브 디바이스에서 상기 제2 단일 전도체를 통해 상기 스위치 명령의 복사본을 수신하는 단계; 및
    상기 제2 단일 전도체를 이용하여 상기 슬레이브 디바이스로부터 상기 마스터 디바이스로 제2 스위치 명령 확인응답을 전송하는 단계를 포함하는, 제1 단일 전도체를 이용한 마스터 디바이스와 슬레이브 디바이스 사이의 통신 방법.
  12. 단일 전도체를 통해 통신하기 위한 마스터 트랜시버로서,
    상기 제1 단일 전도체를 통해 제1 핑을 전송하도록 구성된 프로세서를 포함하고,
    상기 제1 단일 전도체는,
    상기 마스터 트랜시버를 슬레이브 디바이스와 연결하고, 핑 구간 동안 상기 제1 단일 전도체를 통해 슬레이브 핑을 수신하며, 상기 제1 단일 전도체를 이용하여 상기 슬레이브 디바이스로 데이터 패킷을 전송하고, 단위 구간의 절반보다 작은 듀레이션을 갖는 펄스를 이용하여 제1 데이터 패킷을 전송하기 전에 상기 제1 단일 전도체의 로직 레벨을 토글하도록 구성되며,
    상기 단위 구간은, 전송된 데이터의 단일 비트 듀레이션을 규정하고,
    상기 제1 핑 및 상기 슬레이브 핑을 포함하여, 핑은 단위 구간보다 큰 듀레이션을 포함하며,
    상기 프로세서는,
    상기 슬레이브 디바이스로 난수를 전송하고, 상기 슬레이브 디바이스로부터 암호화된 수를 수신하며, 상기 암호화된 수를 복호화하여 복호화된 수를 제공하고, 상기 복호화된 수가 상기 난수와 일치하면 상기 슬레이브 디바이스의 유효한 인증을 표시하도록 구성된, 마스터 트랜시버.
  13. 단일 전도체를 통해 통신하기 위한 슬레이브 트랜시버로서,
    제1 단일 전도체에 연결된 마스터 디바이스로부터 제1 마스터 핑을 수신하고, 상기 마스터 핑에 응답하여 상기 제1 단일 전도체를 통해 제1 슬레이브 핑을 전송하며, 상기 제1 단일 전도체를 이용하여 상기 마스터 디바이스로부터 데이터 패킷을 수신하고, 상기 데이터 패킷의 각각의 데이터 패킷을 수신하기 직전에 단위 구간의 절반보다 작은 듀레이션을 갖는 복수의 펄스를 수신하도록 구성된, 프로세서를 포함하고,
    상기 단위 구간은, 전송된 데이터의 단일 비트 듀레이션을 규정하며,
    상기 프로세서는,
    상기 제1 단일 전도체를 이용하여 상기 마스터 디바이스로부터 인증 명령 및 난수를 수신하고, 상기 난수를 암호화하여 암호화된 수를 제공하며, 상기 제1 단일 전도체를 이용하여 상기 암호화된 수를 상기 마스터 디바이스로 전송하도록 구성되고,
    상기 프로세서는,
    상기 제1 단일 전도체를 이용하여 상기 마스터 디바이스로부터 스위치 명령을 수신하고, 상기 제1 단일 전도체를 이용하여 상기 마스터 디바이스로 제1 스위치 명령 확인응답을 전송하며, 상기 제1 단일 전도체 및 제2 단일 전도체 모두를 통해 마스터 핑을 수신하고, 상기 제2 단일 전도체를 통해 수신된 하나 이상의 마스터 핑에 응답하여 상기 제2 단일 전도체를 통해 제2 슬레이브 핑을 전송하며, 상기 제2 단일 전도체를 통해 상기 스위치 명령의 복사본을 수신하고, 상기 제2 단일 전도체를 이용하여 상기 마스터 디바이스로 제2 스위치 명령 확인응답을 전송하도록 구성된, 슬레이브 트랜시버.
KR1020130124797A 2012-10-19 2013-10-18 단일 전도체 인터페이스 작동 및 스위칭 장치 및 그 방법 KR102169340B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261715973P 2012-10-19 2012-10-19
US61/715,973 2012-10-19

Publications (2)

Publication Number Publication Date
KR20140050566A true KR20140050566A (ko) 2014-04-29
KR102169340B1 KR102169340B1 (ko) 2020-10-23

Family

ID=50486466

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130124797A KR102169340B1 (ko) 2012-10-19 2013-10-18 단일 전도체 인터페이스 작동 및 스위칭 장치 및 그 방법

Country Status (4)

Country Link
US (1) US9552317B2 (ko)
KR (1) KR102169340B1 (ko)
CN (1) CN103778091B (ko)
TW (1) TWI617164B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9552317B2 (en) 2012-10-19 2017-01-24 Fairchild Semiconductor Corporation Apparatus and method for operating and switching a single conductor interface

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105119376B (zh) * 2015-09-09 2017-08-22 许继集团有限公司 一种基于常规采样goose跳闸模式的采样实现方法及装置
KR102585215B1 (ko) 2016-12-22 2023-10-05 삼성전자주식회사 타 장치와 단일 와이어를 통해 연결되는 장치 및 이를 포함하는 시스템의 동작 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000138646A (ja) * 1998-10-29 2000-05-16 Ando Electric Co Ltd 回線速度設定切換システム
JP2005196808A (ja) * 2005-03-07 2005-07-21 Nec Electronics Corp バスシステムおよびリトライ方法
JP2006060806A (ja) * 2004-08-16 2006-03-02 Mitsubishi Electric Research Laboratories Inc 無線ネットワークによって接続されたデバイスをバインドする方法
JP2006352281A (ja) * 2005-06-13 2006-12-28 Canon Inc 通信装置及びその通信パラメータ設定方法
KR20070104929A (ko) * 2005-02-10 2007-10-29 퀄컴 인코포레이티드 스위치 매트릭스를 통한 데이터 전송을 개선하는 흐름 제어방법
US7406100B2 (en) * 2003-05-21 2008-07-29 Atmel Corporation Bi-directional single wire interface
US20120074994A1 (en) * 2009-06-19 2012-03-29 Zte Corporation Method and apparatus for aligning phases ofa master clock and a slave clock

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982996A (en) * 1997-03-13 1999-11-09 Hewlett-Packard Company Mechanism for printer driver switching in windows operating systems to allow distribution of print jobs to an output device from a single print request within an application
US20120170497A1 (en) * 2011-01-04 2012-07-05 HT mMobile Inc. Method for reporting srs in discontinuous reception and wireless communication system thereof
TWI617164B (zh) 2012-10-19 2018-03-01 菲爾卻德半導體公司 用於操作與切換一單一導體介面之裝置及方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000138646A (ja) * 1998-10-29 2000-05-16 Ando Electric Co Ltd 回線速度設定切換システム
US7406100B2 (en) * 2003-05-21 2008-07-29 Atmel Corporation Bi-directional single wire interface
JP2006060806A (ja) * 2004-08-16 2006-03-02 Mitsubishi Electric Research Laboratories Inc 無線ネットワークによって接続されたデバイスをバインドする方法
KR20070104929A (ko) * 2005-02-10 2007-10-29 퀄컴 인코포레이티드 스위치 매트릭스를 통한 데이터 전송을 개선하는 흐름 제어방법
JP2005196808A (ja) * 2005-03-07 2005-07-21 Nec Electronics Corp バスシステムおよびリトライ方法
JP2006352281A (ja) * 2005-06-13 2006-12-28 Canon Inc 通信装置及びその通信パラメータ設定方法
US20120074994A1 (en) * 2009-06-19 2012-03-29 Zte Corporation Method and apparatus for aligning phases ofa master clock and a slave clock

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9552317B2 (en) 2012-10-19 2017-01-24 Fairchild Semiconductor Corporation Apparatus and method for operating and switching a single conductor interface

Also Published As

Publication number Publication date
CN103778091B (zh) 2017-05-03
US20140115344A1 (en) 2014-04-24
US9552317B2 (en) 2017-01-24
CN103778091A (zh) 2014-05-07
TW201429206A (zh) 2014-07-16
KR102169340B1 (ko) 2020-10-23
TWI617164B (zh) 2018-03-01

Similar Documents

Publication Publication Date Title
US8190891B2 (en) Receiver, transmitter and communication control program
US9875206B2 (en) Methods and devices for extending USB 3.0-compliant communication
WO2013020437A1 (zh) 一种双向转发检测会话的验证方法及节点
US9129064B2 (en) USB 3.0 link layer timer adjustment to extend distance
KR102032862B1 (ko) 멀티미디어 고화질 링크(mhl 3) 디바이스 내의 중재 시그널링
RU2005108573A (ru) Устройство и способ обработки информации, носитель записи и программа
TW201322689A (zh) 操作一通訊裝置的方法
US20130185472A1 (en) Techniques for improving throughput and performance of a distributed interconnect peripheral bus
TWI641954B (zh) 延伸等時傳輸通用序列匯流排的傳輸範圍之方法
KR102169340B1 (ko) 단일 전도체 인터페이스 작동 및 스위칭 장치 및 그 방법
JP2010011255A (ja) 無線通信装置及びそのパケット転送方法
US20170300444A1 (en) Message Translator
JP6465965B2 (ja) シリアル通信のためのスタックタイミング調整
US10708279B2 (en) Method and apparatus for transmitting data
US20220066702A1 (en) Electronic device for communicating with host and operating method of the electronic device
WO2018196223A1 (zh) 一种数据处理方法及相关设备
CN105227539A (zh) 汽车网络自动协商中的消息页面完整性验证
WO2012086074A1 (ja) プログラマブルコントローラの周辺装置、およびその通信方法
KR102022468B1 (ko) 멀티미디어 링크상의 디바이스간 충돌 해소
JP6927606B2 (ja) 通信システム、通信制御装置、通信機器、通信方法及びプログラム
TWI543562B (zh) 網路控制設備、遠端設備的網路控制系統與控制方法
WO2015054898A1 (zh) 电气空闲状态处理方法及快速外设组件互联pcie设备
WO2019191879A1 (zh) 信息上报方法、终端设备、网络设备及计算机存储介质
CN103164379B (zh) 一种实现热拔和热插的方法以及电子设备
Lobachev Extended SPI Bus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant